JPH06276028A - Fet mixer circuit - Google Patents
Fet mixer circuitInfo
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Abstract
Description
【０００１】[0001]
【産業上の利用分野】本発明は高周波信号を周波数変換
するためのＦＥＴミキサ回路に関し、特に携帯用電話器
等の移動通信装置に用いられる高周波信号の周波数変換
装置に内蔵されるＦＥＴミキサ回路に関する。BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to an FET mixer circuit for frequency-converting a high-frequency signal, and more particularly to an FET mixer circuit incorporated in a high-frequency signal frequency converter used in a mobile communication device such as a portable telephone. .
【０００２】移動通信装置に関する技術が進歩するにつ
れて、高周波回路の超小型化が要求され、この要求に応
えるため、従来個別部品で構成されていた高周波回路
が、モノリシックマイクロ波集積回路（ＭＭＩＣ）のよ
うなＩＣに変換される傾向にある。As the technology relating to mobile communication devices has advanced, ultra-miniaturization of high-frequency circuits has been required, and in order to meet this demand, the high-frequency circuits conventionally composed of individual components are replaced by monolithic microwave integrated circuits (MMIC). Such ICs tend to be converted.
【０００３】[0003]
【従来の技術】こうしたＩＣ化に適した高周波ミキサ回
路として、２つの入力信号の掛け算を行い出力するギル
バート・セルと呼ばれる回路を利用した回路が、従来か
ら知られている。2. Description of the Related Art As a high frequency mixer circuit suitable for such an IC, a circuit utilizing a circuit called a Gilbert cell for multiplying and outputting two input signals has been conventionally known.
【０００４】図４は、この従来のギルバート・セルを利
用した二重平衡形の高周波ミキサ回路を示す。この回路
は、差動接続されたＦＥＴＱ１１，Ｑ１２と、これらの
ＦＥＴＱ１１，Ｑ１２の各ソース端子に接続されたＦＥ
ＴＱ１３と、同様に、差動接続されたＦＥＴＱ１４，Ｑ
１５と、これらのＦＥＴＱ１４，Ｑ１５の各ソース端子
に接続されたＦＥＴＱ１６と、ＦＥＴＱ１３，Ｑ１６の
各ソース端子に接続された電流源Ｉｐとから構成され
る。ＦＥＴＱ１１，Ｑ１４の各ドレイン端子には電源電
圧ＶC1が供給され、ＦＥＴＱ１２，Ｑ１５の各ドレイン
端子には電源電圧ＶC2が供給され、また、ＦＥＴＱ１
１，Ｑ１５，Ｑ１３，Ｑ１６の各ゲート端子にはそれぞ
れバイアス電圧ＶB1，ＶB2，ＶB4，ＶB5が供給され、Ｆ
ＥＴＱ１２，Ｑ１４の各ゲート端子にはバイアス電圧Ｖ
B3が供給される。さらに、ＦＥＴＱ１１，Ｑ１３，Ｑ１
５，Ｑ１６の各ゲート端子に入力端子ＩN1，ＩN2，
ＩN3，ＩN4をそれぞれ接続し、ＦＥＴＱ１５のドレイン
端子に出力端子０UTを接続する。FIG. 4 shows a double-balanced high-frequency mixer circuit using the conventional Gilbert cell. This circuit is composed of differentially connected FETs Q11 and Q12 and FEs connected to the source terminals of these FETs Q11 and Q12.
Similarly to TQ13, differentially connected FETs Q14 and Q
15, a FET Q16 connected to the source terminals of these FETs Q14 and Q15, and a current source Ip connected to the source terminals of the FETs Q13 and Q16. The power supply voltage V C1 is supplied to the drain terminals of the FETs Q11 and Q14, and the power supply voltage V C2 is supplied to the drain terminals of the FETs Q12 and Q15.
Bias voltages V B1 , V B2 , V B4 and V B5 are supplied to the gate terminals of 1, Q15, Q13 and Q16, respectively, and F
Bias voltage V is applied to each gate terminal of ETQ12 and Q14.
B3 is supplied. Further, FETs Q11, Q13, Q1
5, input terminals I N1 , I N2 , to the gate terminals of Q16,
I N3 and I N4 are connected to each other, and the output terminal 0 UT is connected to the drain terminal of the FET Q15.
【０００５】そして、入力端子ＩN1には周波数ｆ１、振
幅Ａ１の受信信号を入力し、入力端子ＩN2には周波数ｆ
２、振幅Ａ２の局部発振信号を入力する。これらの両信
号は、ＦＥＴＱ１１，Ｑ１３を介してＦＥＴＱ１２，Ｑ
１４にてミクスされる。[0005] Then, enter the received signal in the frequency f1, the amplitude A1 to the input terminal I N1, the frequency f to the input terminal I N2
2. Input a local oscillation signal of amplitude A2. Both of these signals are transmitted through FETs Q11 and Q13 to FETs Q12 and Q13.
Mixed at 14.
【０００６】すなわち、例えばＦＥＴＱ１３のゲート電
圧を固定すると、このＦＥＴＱ１３はＦＥＴＱ１１の電
流源として動作するので、この場合、ＦＥＴＱ１１の電
流が増加すると、ＦＥＴＱ１１に差動接続されたＦＥＴ
Ｑ１２の電流が減少し、ＦＥＴＱ１１とＦＥＴＱ１２と
は互いに逆の動作をする。したがって、ＦＥＴＱ１１の
出力とＦＥＴＱ１２の出力とは互いに逆位相となる。That is, for example, if the gate voltage of the FET Q13 is fixed, the FET Q13 operates as a current source of the FET Q11. Therefore, in this case, when the current of the FET Q11 increases, the FETs differentially connected to the FET Q11.
The current of Q12 decreases, and the FET Q11 and the FET Q12 operate opposite to each other. Therefore, the output of the FET Q11 and the output of the FET Q12 have opposite phases.
【０００７】さて、ＦＥＴＱ１１のゲート端子に受信信
号が入力され、ＦＥＴＱ１３のゲート端子に局部発振信
号が入力されると、ＦＥＴＱ１１，Ｑ１２を流れる受信
信号の電流が、ＦＥＴＱ１３のゲート端子に入力した局
部発振信号の振幅により非直線的に制御されるので、Ｆ
ＥＴＱ１１，Ｑ１２から、受信信号の周波数ｆ１と局部
発振信号の周波数ｆ２との和（ｆ１＋ｆ２）または差
（ｆ１−ｆ２）の周波数を有し、振幅が受信信号の振幅
Ａ１と局部発振信号の振幅Ａ２との積Ａ１・Ａ２の振幅
を有する信号がそれぞれ出力される。ただし、これらの
ＦＥＴＱ１１，Ｑ１２からの各出力信号の位相は、互い
に逆相となっている。When the received signal is input to the gate terminal of the FET Q11 and the local oscillation signal is input to the gate terminal of the FET Q13, the current of the received signal flowing through the FETs Q11 and Q12 is input to the gate terminal of the FET Q13. Since it is controlled nonlinearly by the amplitude of the signal, F
From ETQ11 and Q12, the frequency has the sum (f1 + f2) or the difference (f1-f2) of the frequency f1 of the received signal and the frequency f2 of the local oscillation signal, and the amplitude is the amplitude A1 of the received signal and the amplitude A2 of the local oscillation signal. Signals having amplitudes of products A1 and A2 of and are output respectively. However, the phases of the output signals from these FETs Q11 and Q12 are opposite to each other.
【０００８】一方、上記受信信号の位相を９０°だけシ
フトした信号を入力端子ＩN3に入力し、上記局部発振信
号と同相の信号を入力端子ＩN4に入力する。これによ
り、ＦＥＴＱ１４，Ｑ１５は、ＦＥＴＱ１１，Ｑ１２と
同様な動作をするが、受信信号の周波数ｆ１と局部発振
信号の周波数ｆ２との和（ｆ１＋ｆ２）および差（ｆ１
−ｆ２）の周波数の信号が出力端子０UTから出力される
とともに、受信信号および局部発振信号はＦＥＴＱ１
２，Ｑ１４にて抑圧されて出力端子０UTからは出力され
ない。On the other hand, a signal obtained by shifting the phase of the received signal by 90 ° is input to the input terminal IN3 , and a signal in phase with the local oscillation signal is input to the input terminal IN4 . As a result, the FETs Q14 and Q15 operate similarly to the FETs Q11 and Q12, but the sum (f1 + f2) and the difference (f1) of the frequency f1 of the received signal and the frequency f2 of the local oscillation signal.
-F2) frequency signal is output from the output terminal 0 UT , and received signal and local oscillation signal are FETQ1.
2, it is suppressed by Q14 and is not output from the output terminal 0 UT .
【０００９】なお、電流源Ｉｐは、ＦＥＴＱ１１，Ｑ１
２，Ｑ１４，Ｑ１５に流れる各電流の和を一定にして供
給している。The current source Ip is composed of FETs Q11 and Q1.
The sum of the respective currents flowing through 2, Q14 and Q15 is kept constant and supplied.
【００１０】[0010]
【発明が解決しようとする課題】しかし、この従来の回
路では、ＦＥＴＱ１１，Ｑ１２，Ｑ１４，Ｑ１５が電源
に対して並列に接続されているので、消費電力が大きい
という問題があった。However, in this conventional circuit, the FETs Q11, Q12, Q14, and Q15 are connected in parallel to the power source, so that there is a problem that the power consumption is large.
【００１１】また、こうした高周波ミキサ回路はフロン
トエンドに設けられるために、その雑音指数（ＮＦ）が
後段に大きく影響する。したがって、雑音指数の小さい
回路が求められるが、上記従来回路は部品数が多いため
雑音指数が大きく、こうした要請に応えられなかった。Further, since such a high frequency mixer circuit is provided at the front end, its noise figure (NF) has a great influence on the subsequent stage. Therefore, a circuit with a low noise figure is required, but the above-mentioned conventional circuit has a large noise figure due to the large number of parts, and thus cannot meet such a request.
【００１２】本発明はこのような点に鑑みてなされたも
のであり、低消費電力かつ低雑音のＦＥＴミキサ回路を
提供することを目的とする。The present invention has been made in view of the above circumstances, and an object thereof is to provide an FET mixer circuit with low power consumption and low noise.
【００１３】[0013]
【課題を解決するための手段】本発明では上記目的を達
成するために、図１に示すように、第１のＦＥＴＱ１と
第２のＦＥＴＱ２とから構成されるＦＥＴミキサ回路が
提供される。In order to achieve the above object, the present invention provides an FET mixer circuit including a first FET Q1 and a second FET Q2 as shown in FIG.
【００１４】第１のＦＥＴＱ１はソース接地され、ゲー
ト端子に第１の入力信号が入力される。第２のＦＥＴＱ
２は、ドレイン接地され、ゲート端子に第２の入力信号
が入力されるとともに第１のＦＥＴＱ１のドレイン端子
が接続され、ソース端子に第１のＦＥＴＱ１のドレイン
端子が抵抗Ｒ１を介して接続されるとともに、ソース端
子から第１の入力信号と第２の入力信号とのミキシング
信号が出力される。The source of the first FET Q1 is grounded, and the first input signal is input to the gate terminal. Second FET Q
2, the drain is grounded, the second input signal is input to the gate terminal, the drain terminal of the first FET Q1 is connected, and the drain terminal of the first FET Q1 is connected to the source terminal via the resistor R1. At the same time, a mixing signal of the first input signal and the second input signal is output from the source terminal.
【００１５】[0015]
【作用】以上の構成により、図１において、第１のＦＥ
ＴＱ１のドレイン端子から出力された第１の入力信号
が、第２のＦＥＴＱ２のゲート端子に入力され、第２の
ＦＥＴＱ２のゲート端子に入力される第２の入力信号と
ミキシングされて、第２のＦＥＴＱ２のソース端子から
出力される。With the above configuration, the first FE in FIG.
The first input signal output from the drain terminal of TQ1 is input to the gate terminal of the second FET Q2, mixed with the second input signal input to the gate terminal of the second FET Q2, and mixed with the second input signal. It is output from the source terminal of the FET Q2.
【００１６】このＦＥＴミキサ回路は一列縦積みの回路
構成であるので、ここでの消費電力は大幅に減少し、ま
た、構成部品点数が減少しているので低雑音の回路を実
現している。Since this FET mixer circuit has a circuit configuration in which the FET mixer circuit is vertically stacked in one row, the power consumption here is greatly reduced, and the number of constituent parts is reduced, so that a low noise circuit is realized.
【００１７】[0017]
【実施例】以下、本発明の実施例を図面に基づいて説明
する。図２は本発明に係るＦＥＴミキサ回路の第１の実
施例の回路図である。この第１の実施例では、ソース接
地形のＦＥＴＱ３とドレイン接地形のＦＥＴＱ４とを抵
抗Ｒ２を介して縦一列に接続し、ＦＥＴＱ４のドレイン
端子に電圧ＶD2を印加し、ＦＥＴＱ３のソース端子に、
電流源Ｉｏと高周波バイパス用のコンデンサＣ１との並
列回路を接続する。そして、ＦＥＴＱ３のドレイン端子
をＦＥＴＱ４のゲート端子に接続し、ＦＥＴＱ３および
ＦＥＴＱ４の各ゲート端子には、抵抗Ｒ３，Ｒ４をそれ
ぞれ介してバイアス回路１を接続する。バイアス回路１
はＦＥＴＱ３およびＦＥＴＱ４の各ゲートに所定のバイ
アス電圧を供給するためのものであり、電圧ＶD1が印加
されている。ＦＥＴＱ３のゲート端子に接続された端子
Ｓ１には受信信号が入力し、また、ＦＥＴＱ４のゲート
端子に接続された端子Ｓ２には局部発振信号が入力す
る。ＦＥＴＱ４のソース端子には出力用の端子Ｓ３が接
続される。Embodiments of the present invention will be described below with reference to the drawings. FIG. 2 is a circuit diagram of the first embodiment of the FET mixer circuit according to the present invention. In the first embodiment, a source-grounded FET Q3 and a drain-grounded FET Q4 are connected in a vertical column through a resistor R2, a voltage V D2 is applied to the drain terminal of the FET Q4, and the source terminal of the FET Q3 is
A parallel circuit of the current source Io and the capacitor C1 for high frequency bypass is connected. The drain terminal of the FET Q3 is connected to the gate terminal of the FET Q4, and the bias circuit 1 is connected to the gate terminals of the FET Q3 and the FET Q4 via the resistors R3 and R4, respectively. Bias circuit 1
Is for supplying a predetermined bias voltage to the gates of the FET Q3 and the FET Q4, and the voltage V D1 is applied. The reception signal is input to the terminal S1 connected to the gate terminal of the FET Q3, and the local oscillation signal is input to the terminal S2 connected to the gate terminal of the FET Q4. The output terminal S3 is connected to the source terminal of the FET Q4.
【００１８】以上のように構成された第１の実施例の動
作を次に説明する。ＦＥＴＱ３がソース接地回路に、Ｆ
ＥＴＱ４がソースフォロア回路になっており、抵抗Ｒ２
が直流的にＦＥＴＱ３のドレイン負荷抵抗であると同時
に、ＦＥＴＱ４のソース抵抗である。したがって、端子
Ｓ１から入力した受信信号はＦＥＴＱ３で増幅されてＦ
ＥＴＱ３のドレイン端子から出力され、ＦＥＴＱ４のゲ
ート端子に入力される。ＦＥＴＱ４では、ゲート端子に
端子Ｓ２から入力した局部発振信号とこの受信信号とが
ミキシングされ、周波数変換された信号がＦＥＴＱ４の
ソース端子から端子Ｓ３へ出力される。The operation of the first embodiment constructed as above will be described below. FETQ3 is the source grounded circuit, F
ETQ4 is a source follower circuit and resistor R2
Is the drain load resistance of the FET Q3 in terms of direct current and the source resistance of the FET Q4 at the same time. Therefore, the received signal input from the terminal S1 is amplified by the FET Q3 and
It is output from the drain terminal of ETQ3 and input to the gate terminal of FETQ4. In the FET Q4, the local oscillation signal input from the terminal S2 to the gate terminal is mixed with this reception signal, and the frequency-converted signal is output from the source terminal of the FET Q4 to the terminal S3.
【００１９】このように、第１の実施例のＦＥＴミキサ
回路は、部品点数が少なくてＩＣ化し易い回路となって
おり、一列縦積みの回路構成であるので、ここでの消費
電力は、図４に示した回路に比べ、約１／４に減少し、
また、構成部品点数が、図４に示した回路に比べ大幅に
減少しているので低雑音の回路となり、雑音指数の低い
フロントエンドに適した回路を実現している。As described above, the FET mixer circuit of the first embodiment has a small number of parts and is easy to be integrated into an IC, and has a single-row vertically stacked circuit configuration. Compared to the circuit shown in 4, it is reduced to about 1/4,
Further, since the number of constituent parts is greatly reduced as compared with the circuit shown in FIG. 4, the circuit becomes a low noise circuit, and a circuit suitable for a front end having a low noise figure is realized.
【００２０】つぎに、本発明に係るＦＥＴミキサ回路の
第２の実施例を説明する。第２の実施例は、第１の実施
例のバイアスに関して、改善を加えたものである。図３
は第２の実施例の回路図である。図中、第１の実施例と
同じ部分には同一の符号を付して説明を省略する。Next, a second embodiment of the FET mixer circuit according to the present invention will be described. The second embodiment is an improvement on the bias of the first embodiment. Figure 3
FIG. 6 is a circuit diagram of the second embodiment. In the figure, the same parts as those in the first embodiment are designated by the same reference numerals and the description thereof will be omitted.
【００２１】第２の実施例では、第１の実施例の電流源
Ｉｏに代わって抵抗Ｒ５を設けてＦＥＴＱ３のソース電
圧を確保している。したがって、第２の実施例では、第
１の実施例のバイアス回路１を設ける必要がない。In the second embodiment, a resistor R5 is provided in place of the current source Io of the first embodiment to secure the source voltage of the FET Q3. Therefore, in the second embodiment, it is not necessary to provide the bias circuit 1 of the first embodiment.
【００２２】第２の実施例の動作は第１の実施例の動作
と同じであり、第２の実施例においても、消費電力が減
少し、また、雑音指数の低いフロントエンドに適した回
路を実現している。The operation of the second embodiment is the same as the operation of the first embodiment, and in the second embodiment as well, a circuit suitable for the front end with reduced power consumption and a low noise figure is installed. Has been realized.
【００２３】[0023]
【発明の効果】以上説明したように本発明では、ＦＥＴ
ミキサ回路を、一列縦積みの回路構成にしたので、ここ
での消費電力が大幅に減少し、また、構成部品点数が減
少して低雑音の回路となり、雑音指数の低いフロントエ
ンドに適した回路を実現できることになった。As described above, according to the present invention, the FET
Since the mixer circuit has a single-row vertically stacked circuit configuration, the power consumption here is greatly reduced, and the number of components is reduced to a low noise circuit, which is suitable for a front end with a low noise figure. Can be realized.
【図１】本発明の原理説明図である。FIG. 1 is a diagram illustrating the principle of the present invention.
【図２】第１の実施例の回路図である。FIG. 2 is a circuit diagram of the first embodiment.
【図３】第２の実施例の回路図である。FIG. 3 is a circuit diagram of a second embodiment.
【図４】従来の高周波ミキサ回路の回路図である。FIG. 4 is a circuit diagram of a conventional high frequency mixer circuit.
Ｑ１ 第１のＦＥＴ Ｑ２ 第２のＦＥＴ Ｒ１ 抵抗 Q1 1st FET Q2 2nd FET R1 Resistance
Claims (3)
Ｔミキサ回路において、 ソース接地され、ゲート端子に第１の入力信号が入力さ
れる第１のＦＥＴ（Ｑ１）と、 ドレイン接地され、ゲート端子に第２の入力信号が入力
されるとともに前記第１のＦＥＴ（Ｑ１）のドレイン端
子が接続され、ソース端子に前記第１のＦＥＴ（Ｑ１）
のドレイン端子が抵抗（Ｒ１）を介して接続されるとと
もに、ソース端子から前記第１の入力信号と前記第２の
入力信号とのミキシング信号が出力される第２のＦＥＴ
（Ｑ２）と、 を有することを特徴とするＦＥＴミキサ回路。1. An FE for frequency converting a high frequency signal.
In the T mixer circuit, a source is grounded and a first FET (Q1) having a gate terminal to which a first input signal is input, and a drain grounded and a gate terminal to which a second input signal is input and the first FET Drain terminal of the first FET (Q1) is connected to the source terminal of the first FET (Q1)
Second FET in which a drain signal of the first input signal and the second input signal are output from a source terminal of the second FET connected to the drain terminal of the second input signal via a resistor (R1).
(Q2), and a FET mixer circuit comprising:
には、並列接続された電流源とコンデンサとが接続さ
れ、前記第１のＦＥＴ（Ｑ１）および前記第２のＦＥＴ
（Ｑ２）の各ゲート端子にはバイアス電源がそれぞれ接
続されるように構成したことを特徴とする請求項１記載
のＦＥＴミキサ回路。2. A source terminal of the first FET (Q1) is connected to a current source and a capacitor which are connected in parallel, and the first FET (Q1) and the second FET are connected.
2. The FET mixer circuit according to claim 1, wherein a bias power source is connected to each gate terminal of (Q2).
には、並列接続された抵抗とコンデンサとが接続され、
前記第２のＦＥＴ（Ｑ２）のドレイン端子には電源が接
続されるように構成したことを特徴とする請求項１記載
のＦＥＴミキサ回路。3. A resistor and a capacitor connected in parallel are connected to a source terminal of the first FET (Q1),
The FET mixer circuit according to claim 1, wherein a power supply is connected to a drain terminal of the second FET (Q2).
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5979493A JPH06276028A (en) | 1993-03-19 | 1993-03-19 | Fet mixer circuit |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5979493A JPH06276028A (en) | 1993-03-19 | 1993-03-19 | Fet mixer circuit |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH06276028A true JPH06276028A (en) | 1994-09-30 |
Family
ID=13123547
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP5979493A Withdrawn JPH06276028A (en) | 1993-03-19 | 1993-03-19 | Fet mixer circuit |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH06276028A (en) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR20010023834A (en) * | 1997-09-09 | 2001-03-26 | 패트릭 제이. 브래디; 더블유. 케이쓰 케네디 | Totem pole mixer having grounded serially connected stacked fet pair |
| JP2009171549A (en) * | 2008-01-16 | 2009-07-30 | Research & Industrial Cooperation Group | Resistive frequency mixing apparatus and signal processing method using the same |
| JP2017187312A (en) * | 2016-04-01 | 2017-10-12 | 富士通株式会社 | Electronic circuit, radar device, and radar transmission channel correction method |
-
1993
- 1993-03-19 JP JP5979493A patent/JPH06276028A/en not_active Withdrawn
Cited By (4)
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Legal Events
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