JPH06259955A - Semiconductor memory - Google Patents
Semiconductor memoryInfo
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- JPH06259955A JPH06259955A JP5110840A JP11084093A JPH06259955A JP H06259955 A JPH06259955 A JP H06259955A JP 5110840 A JP5110840 A JP 5110840A JP 11084093 A JP11084093 A JP 11084093A JP H06259955 A JPH06259955 A JP H06259955A
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Abstract
Description
【0001】[0001]
【産業上の利用分野】本発明はファーストインファース
トアウト(FIFO)メモリに関し、特にプレーンペー
パーコピアやファクシミリ装置等の画像処理に適したF
IFOメモリに関する。BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a first-in first-out (FIFO) memory, and particularly to an F-memory suitable for image processing of plain paper copiers, facsimile machines and the like.
Regarding IFO memory.
【0002】[0002]
【従来の技術】プレーンペーパーコピア(以後略してP
PCと呼ぶ)やファクシミリ装置(以後略してFAXと
呼ぶ)等に見られる様な1ライン分のデータをシリアル
にディジタル処理する為のメモリとしてFIFOメモリ
はよく使用されている。2. Description of the Related Art Plain paper copier (hereinafter abbreviated to P
A FIFO memory is often used as a memory for serially digitally processing data for one line such as that found in a PC (personal computer), a facsimile machine (hereinafter abbreviated as FAX), and the like.
【0003】通常、この種のFIFOメモリは、クロッ
ク信号を入力するクロック端子とリセット信号を入力す
るリセット端子を持ち、クロック信号に同期させてリセ
ット信号を入力することにより、内部アドレスを初期
(0)番地にイニシャライズする。以降、クロック信号
に同期して内部アドレスを順次インクリメント(または
ディクリメント)してデータのライト動作及びリード動
作を行う。クロック端子、リセット端子、その他制御信
号端子をライト用及びリード用にそれぞれ持ち、データ
入力,データ出力もそれぞれ専用の端子を持つことによ
り、ライト及びリードを非同期に行う事ができる。Generally, this kind of FIFO memory has a clock terminal for inputting a clock signal and a reset terminal for inputting a reset signal, and inputs a reset signal in synchronization with the clock signal to initialize an internal address (0 ) Initialize the address. Thereafter, the internal address is sequentially incremented (or decremented) in synchronization with the clock signal to perform the data write operation and data read operation. By having a clock terminal, a reset terminal, and other control signal terminals for writing and reading, and having dedicated terminals for data input and data output, writing and reading can be performed asynchronously.
【0004】従来のこの種のFIFOメモリの一例を図
10に示す。このFIFOメモリは、書込み用のデータ
DTwの1ワードのデータのビット数と同一ビット数の
ワードを書込み記憶し読出すためのアドレスを所定のワ
ード数分備えたメモリセルアレイ1と、書込み用のクロ
ック信号CKw及びリセット信号RSTwに従って書込
み用のデータDTwを1ワードずつ順次メモリセルアレ
イ1に書込む書込み制御回路2と、読出し用のクロック
信号CKr及びリセット信号RSTrに従ってメモリセ
ルアレイ1に記憶されているデータを1ワードずつ書込
まれた順に順次読出す読出し制御回路3とを有する構成
となっている。FIG. 10 shows an example of a conventional FIFO memory of this type. This FIFO memory has a memory cell array 1 having a predetermined number of addresses for writing and storing and reading a word having the same number of bits as the number of bits of one word of the write data DTw, and a clock for writing. The write control circuit 2 that sequentially writes the write data DTw word by word in the memory cell array 1 according to the signal CKw and the reset signal RSTw, and the data stored in the memory cell array 1 according to the read clock signal CKr and the reset signal RSTr. The read control circuit 3 sequentially reads data in the order in which one word is written.
【0005】FIFOメモリの深さ方向、すなわちワー
ド数は、PPCやFAXの用紙サイズと解像度から決ま
る。例えば、A3サイズ縦書き(297mm),解像度
400dpi(16ドット/mm)の場合、約5Kのワ
ードの深さ方向の容量が必要となる。またビット数(ビ
ット幅)は階調や処理用途から決まる。例えば階調で
は、256階調の場合、28 で8ビットのビット幅が必
要となる。The depth direction of the FIFO memory, that is, the number of words is determined by the paper size and resolution of PPC or FAX. For example, in the case of A3 size vertical writing (297 mm) and a resolution of 400 dpi (16 dots / mm), a capacity of about 5K in the depth direction is required. Also, the number of bits (bit width) is determined by the gradation and processing application. For example, in the case of 256 gradations, 2 8 requires a bit width of 8 bits.
【0006】通常、この様なFIFOメモリは高画質化
の為に相互ライン間でデータの比較処理を行う時や、カ
ラーにおけるR・G・B各データのデータ位置合わせを
行う時、また、高機能化に伴う各種データ処理,演算を
行う時等に使用される。すなわち、各ラインのデータを
各FIFOメモリに格納し、遅延データ等を作り、その
出力データ間で演算処理を行い、最終的に画像データの
作成,出力を行っている。In general, such a FIFO memory is used when comparing data between mutual lines in order to improve image quality, when aligning data of R, G, and B data in color, and at the same time. It is used when performing various data processing and calculations accompanying functionalization. That is, the data of each line is stored in each FIFO memory, delay data and the like are created, arithmetic processing is performed between the output data, and finally image data is created and output.
【0007】近年では、PPCやFAXにおける高画質
化,高機能化やカラー化の傾向により、FIFOメモリ
に対する機能要求も多種多様に渡っている。In recent years, due to the tendency toward higher image quality, higher functionality, and colorization in PPCs and FAXes, there is a wide variety of functional requirements for the FIFO memory.
【0008】例えば、1機種に多数のFIFOメモリを
使用する装置や高階調度を必要とする装置においては、
深さ方向の容量は同一でビット幅を広げた製品への要求
が上げられる。For example, in a device using a large number of FIFO memories for one model or a device requiring high gradation,
There is an increasing demand for products with the same capacity in the depth direction and wider bit width.
【0009】[0009]
【発明が解決しようとする課題】ところが、上述した従
来のFIFOメモリは、メモリセルアレイ1の各ワード
のビット数と書込み,読出しのワードのビット数とが同
一になっている。このため、前述した要求に対し、半導
体メーカはそれに応じたビット数のFIFOメモリの開
発を行い、一方、OEMやユーザはFIFOメモリを使
用する装置の要求仕様により、これらのFIFOメモリ
の中から、最適なものを選択する構成となっている。す
なわち、FIFOメモリの開発を行う側としては、開発
品種が多岐に渡り、開発工数(設計工数,評価工数,量
産工数等)の増大を招くという問題点があり、また、F
IFOメモリを使用する側としては、あるFIFOメモ
リを選択すると、多機能機における機能展開への使用が
困難であると共に、対象使用が異なる他機種への展開が
困難であり、別途多機能のFFOメモリを購入しなけれ
ばならず、部品評価や管理等に要する工数が増大しそれ
らが複雑になるという問題点があった。However, in the above-described conventional FIFO memory, the number of bits of each word in the memory cell array 1 is the same as the number of bits of the write / read word. For this reason, in response to the above-mentioned requirements, semiconductor manufacturers develop FIFO memories having a bit number corresponding to them, while OEMs and users can select from among these FIFO memories depending on the required specifications of the device using the FIFO memory. It is configured to select the most suitable one. That is, on the side of developing a FIFO memory, there is a problem that the number of development products is wide and the number of development man-hours (design man-hours, evaluation man-hours, mass-manufacturing man-hours, etc.) is increased.
On the side using the IFO memory, if a certain FIFO memory is selected, it is difficult to use it for developing functions in a multi-function device, and it is difficult to expand it to other models with different target usages. Since the memory must be purchased, the number of man-hours required for component evaluation, management, etc. increases, and there is a problem that they become complicated.
【0010】したがって、本発明の目的は、1ワード当
りのビット数を変更できるFIFOメモリを提供するこ
とにある。Therefore, an object of the present invention is to provide a FIFO memory capable of changing the number of bits per word.
【0011】[0011]
【課題を解決するための手段】本発明によるFIFOメ
モリは、複数のメモリセルを有するメモリセルアレイ
と、モード信号に応答して第1モード又は第2モードを
指定する手段と、クロック信号が供給される毎に上記第
1モードでは第1の所定数ずつメモリセルを選択し上記
第2モードでは上記第1の所定数とは異なる第2の所定
数ずつメモリセルを選択する手段と、かくして選択され
たメモリセルに対しデータアクセスを行う手段とを備え
ている。A FIFO memory according to the present invention is provided with a memory cell array having a plurality of memory cells, means for specifying a first mode or a second mode in response to a mode signal, and a clock signal. Means for selecting a memory cell by a first predetermined number each time in the first mode and a memory cell by a second predetermined number different from the first predetermined number in the second mode. And a means for performing data access to the memory cell.
【0012】[0012]
【実施例】以下、図面を参照しながら本発明の実施例に
つき詳述する。Embodiments of the present invention will be described in detail below with reference to the drawings.
【0013】図1に示す本発明一実施例によるFIFO
メモリ10は半導体集積回路として構成され、従来例と
同様にメモリセルアレイ20,書込み制御回路30およ
び読出し制御回路40を有する。しかしながら、本FI
FOメモリは1ワード当りのビット数を可変指定するた
めのモード信号MDを端子107を介して受けるモード
信号入力回路50をさらに有する。本実施例では、8ビ
ットを1ワードとする第1モードと16ビットを1ワー
ドとする第2モードとが設定されている。信号ADは第
1モードのときハイレベルをとり、第2モードのときロ
ウレベルをとる。モード信号入力回路50はモード信号
MDのレベルを検出して内部をモード信号IMDを書込
みおよび読出し制御回路30,40に供給する。後で詳
述するが、モード信号AD、したがって内部モード信号
IMDがハイレベルで第1モードが指定されると、書込
み制御回路30はメモリセルアレイ20に対し8ビット
ずつデータを書込み、読出し制御回路40は8ビットず
つデータを読み出す。信号MDがロウレベルとなって第
2モードが指定されると、16ビットずつのデータ書込
みおよび読出しが実行される。A FIFO according to an embodiment of the present invention shown in FIG.
The memory 10 is configured as a semiconductor integrated circuit and has a memory cell array 20, a write control circuit 30, and a read control circuit 40 as in the conventional example. However, this FI
The FO memory further has a mode signal input circuit 50 which receives a mode signal MD for variably designating the number of bits per word via a terminal 107. In this embodiment, the first mode in which 8 bits are 1 word and the second mode in which 16 bits are 1 word are set. The signal AD takes a high level in the first mode and takes a low level in the second mode. The mode signal input circuit 50 detects the level of the mode signal MD and internally supplies the mode signal IMD to the write and read control circuits 30 and 40. As will be described later in detail, when the mode signal AD, that is, the internal mode signal IMD is at the high level and the first mode is designated, the write control circuit 30 writes data to the memory cell array 20 by 8 bits and the read control circuit 40. Reads out data in units of 8 bits. When the signal MD goes low and the second mode is designated, 16-bit data writing and reading is executed.
【0014】8ビットのデータ書込み/読出しおよび1
6ビットのデータ書込み/読出しをサポートするので、
書込みデータWDTが供給されるデータ入力端子101
は16本でなり、同様に読出しデータDRTが出力され
るデータ出力端子104も16本で構成される。書込み
クロック信号WCLKおよび書込みリセット信号WRS
Tは端子102,103にそれぞれ供給される。読出し
クロック信号RCLKおよび読出しリセット信号RRS
Tは端子105,106にそれぞれ供給される。8-bit data write / read and 1
Since it supports writing / reading 6-bit data,
Data input terminal 101 to which write data WDT is supplied
Is 16 and similarly, the data output terminal 104 for outputting the read data DRT is also 16. Write clock signal WCLK and write reset signal WRS
T is supplied to the terminals 102 and 103, respectively. Read clock signal RCLK and read reset signal RRS
T is supplied to the terminals 105 and 106, respectively.
【0015】図2を参照すると、メモリセルアレイ20
はn本のワード線WO−Wn-1 、128対のビット線
(80,80B)−(B127,B17B)、これらワ
ードおよびビット線の各交点に配置されたメモリセルM
Cを有している。本実施例では各メモリセルMCはスタ
ティック型のものである。Referring to FIG. 2, the memory cell array 20.
Are n word lines WO-W n-1 , 128 pairs of bit lines (80, 80B)-(B127, B17B), and memory cells M arranged at respective intersections of these word and bit lines.
Has C. In this embodiment, each memory cell MC is of a static type.
【0016】図2にはさらに書込み制御回路30が示さ
れている。すなわち、回路30はロウポインタ303を
有しワード線WO−Wn-1 に接続されている。ポインタ
303の出力信号WSO−WSn-1 の一つがアクティブ
レベルになることにより一つのワード線Wが選択され
る。選択されたワード線Wには本実施例では128個の
メモリセルMCが接続されている。これらメモリセルM
Cは8個ずつ16グループに分けられ、各グループに対
応して16個のカラムスイッチDW0−DW15が設け
られている。図示するように各カラムスイッチDWはN
チャンネルトランジスタで成る。また、偶数番のカラム
スイッチDW0,…,DW14は8対のディジット線
(D0,D0B)−(D7,D7B)に接続され、奇数
番のカラムスイッチDW1,…,DW15は他の8対の
ディジット線(D8,D8B)−(D15,D15B)
に接続されている。カラムスイッチDW0−DW15は
カラムポインタ302からの対応する選択信号DS0−
DS15によってオン状態となる。ディジット線(D
0,D0B)−(D15,D15B)にはデータ書込み
回路304が接続され、同回路304は書込みデータ入
力端子101−0乃至101−15に接続されている。A write control circuit 30 is further shown in FIG. That is, the circuit 30 has a row pointer 303 and is connected to the word line WO-W n-1 . One word line W is selected when one of the output signals WSO-WS n-1 of the pointer 303 becomes active level. In this embodiment, 128 memory cells MC are connected to the selected word line W. These memory cells M
C is divided into 16 groups of 8 each, and 16 column switches DW0 to DW15 are provided corresponding to each group. As shown, each column switch DW is N
It consists of channel transistors. Further, the even-numbered column switches DW0, ..., DW14 are connected to the eight pairs of digit lines (D0, D0B)-(D7, D7B), and the odd-numbered column switches DW1 ,. Line (D8, D8B)-(D15, D15B)
It is connected to the. The column switches DW0-DW15 have corresponding selection signals DS0- from the column pointer 302.
It is turned on by DS15. Digit line (D
0, D0B)-(D15, D15B) is connected to a data write circuit 304, and the circuit 304 is connected to write data input terminals 101-0 to 101-15.
【0017】カラムポインタ302およびロウポインタ
303はタイミングコントローラ301の制御のもとで
各出力信号DS0−DS15,WS0−WSn-1 のレベ
ルを制御している。タイミングコントローラ301は書
込みクロックWCLKおよび書込みリセット信号WRS
T、さらにはモード信号1MDにもとづきポインタ30
2,303のタイミングを制御する。The column pointer 302 and the row pointer 303 control the level of each output signal DS0-DS15, WS0-WSn -1 under the control of the timing controller 301. The timing controller 301 uses the write clock WCLK and the write reset signal WRS.
T, and further the pointer 30 based on the mode signal 1MD
Control the timing of 2,303.
【0018】図3を参照すると、カラムポインタ306
は16段のシフトレジスタ302−0〜302−15で
成る。各シフトレジスタは同一構成であるので初段のシ
フトレジスタ302−0のみ示している。本シフトレジ
スタはマスタースレーブ型であり、マスタフリップフロ
ップMSTは第1のクロック端N1,第2のクロック端
N2,それぞれがPチャンネルおよびNチャンネルMO
Sトランジスタでなる二つのトランスファゲート、なら
びに二つのインバータで構成され図示のように接続され
ている。スレーブフリップフロップSLVも同一構成で
ある。ただし、スレーブフリップフロップSLVのクロ
ック端はN3,N4として示している。シフトレジスタ
302−0はさらにNANDゲート3020およびイン
バータ321を有し、カラム選択信号DS0を発生す
る。そして、図示するように、偶数番のシフトレジスタ
302−0,…,302−14のクロック端N2,N
1,N4,N3はそれぞれ第1のクロックラインCK
1,その反転クロックラインCK1,第2のクロックラ
インCK2,その反転クロックラインCK2Bにそれぞ
れ接続され、一方、奇数番のシフトレジスタ302−
1,…,302−15のクロック端N1,N2,N3,
N4はCK1B,CK1,CK1,CK1Bにそれぞれ
接続されている。Referring to FIG. 3, the column pointer 306
Is composed of 16 stages of shift registers 302-0 to 302-15. Since each shift register has the same configuration, only the first-stage shift register 302-0 is shown. This shift register is a master-slave type, and the master flip-flop MST has a first clock terminal N1, a second clock terminal N2, and a P-channel and an N-channel MO, respectively.
It is composed of two transfer gates composed of S transistors and two inverters, and is connected as shown in the figure. The slave flip-flop SLV has the same configuration. However, the clock ends of the slave flip-flop SLV are shown as N3 and N4. The shift register 302-0 further has a NAND gate 3020 and an inverter 321 and generates a column selection signal DS0. Then, as shown in the figure, the clock ends N2, N of the even-numbered shift registers 302-0, ...
1, N4 and N3 are respectively the first clock line CK
1, an inverted clock line CK1, a second clock line CK2, and an inverted clock line CK2B thereof, respectively, while an odd-numbered shift register 302-
1, ..., 302-15 clock ends N1, N2, N3
N4 is connected to CK1B, CK1, CK1, CK1B, respectively.
【0019】これらクロックラインには、タイミングコ
ントローラ301の一部をなす5つのインバータ301
0−3014および二つのトランスファゲート305
3,3054により書込みクロック信号WCLKに同期
したクロックが現われる。トランスファゲート305
3,3054はモード信号IMDおよびその反転信号I
MDBによって開閉が制御され、信号IMD,IMDB
はインバータ51,52によりモード信号MDにもとづ
きレベルが決定される。すなわち、信号MDがハイレベ
ルのとき、ゲート3053はオン(開)、3054はオ
フ(閉)となるので、書込みクロック信号WCLKと同
期の信号がクロックラインCK1に現われ、逆相の信号
がクロックラインCK2に現われる。一方、モード信号
MDがロウレベルのときは、トランスファゲート305
4がオンとなるので、クロックラインCK1,CK2は
両方とも書込みクロックWCLKの同相の信号となる。Five inverters 301 forming a part of the timing controller 301 are connected to these clock lines.
0-3014 and two transfer gates 305
3, 3054 causes a clock synchronized with the write clock signal WCLK to appear. Transfer gate 305
3, 3054 is a mode signal IMD and its inverted signal I
Opening and closing are controlled by MDB, and signals IMD and IMDB
The level is determined by the inverters 51 and 52 based on the mode signal MD. That is, when the signal MD is at a high level, the gate 3053 is turned on (open) and 3054 is turned off (closed), so that a signal synchronous with the write clock signal WCLK appears on the clock line CK1 and an opposite phase signal is output on the clock line. Appears in CK2. On the other hand, when the mode signal MD is low level, the transfer gate 305
Since 4 is turned on, both the clock lines CK1 and CK2 are signals in phase with the write clock WCLK.
【0020】初段のシフトレジスタ302−0の入力に
はインバータ301bの出力が接続され、その入力に
は、書込みリセット信号WRSTと最終段のシフトレジ
スタ302−15の出力DC0を受けるNORゲート3
015の出力が供給されている。The output of the inverter 301b is connected to the input of the first-stage shift register 302-0, and the NOR gate 3 receives the write reset signal WRST and the output DC0 of the final-stage shift register 302-15 at its input.
The output of 015 is supplied.
【0021】ロウポインタ303はn段のシフトレジス
タ303−0〜303−(n−1)を有する。各シフト
レジスタはカラムポインタ302のシフトレジスタと同
一構成である。そして図示するように、各シフトレジス
タ303−0〜303−(n−1)のクロック端N2と
N3は第1のロウクロックラインRC1に、N1とN4
はその反転ラインRC1Bにそれぞれ接続されている。
これらラインには、上記クロック信号CK1,およびそ
れらの反転信号1/10、図示のように接続されたNA
NDゲート3017およびインバータ3019の制御の
下で供給される。各シフトレジスタの出力は対応するA
ND3030に入力されクロックCK1との論理積信号
が対応するワード線選択信号WSとなる。The row pointer 303 has n stages of shift registers 303-0 to 303- (n-1). Each shift register has the same structure as the shift register of the column pointer 302. Then, as shown in the figure, the clock terminals N2 and N3 of each shift register 303-0 to 303- (n-1) are connected to the first row clock line RC1 and N1 and N4.
Are connected to their inversion lines RC1B, respectively.
These lines are connected to these clock signals CK1 and their inverted signals 1/10, NA connected as shown in the figure.
Supplied under the control of ND gate 3017 and inverter 3019. The output of each shift register is the corresponding A
The AND signal inputted to the ND 3030 and the clock CK1 becomes the corresponding word line selection signal WS.
【0022】初段のシフトレジスタ303−0の入力に
は、NORゲート3051およびインバータ3052に
よってリセット信号WRSTと最終段シフトレジスタ3
03−(n−1)の出力とに対する論理和信号が供給さ
れる。To the input of the first stage shift register 303-0, the reset signal WRST and the final stage shift register 3 are supplied by the NOR gate 3051 and the inverter 3052.
An OR signal is supplied to the output of 03- (n-1).
【0023】図4を参照すると、データ書込み回路30
4はデータ入力端子101−0〜101−15にそれぞ
れ接続された入力バッファ3040−0〜3040−1
5を有し、その出力はNチャンネルMOSトランジスタ
3041−0〜3041−15をそれぞれ介してデータ
アンプ3043−0〜3043−15にそれぞれ接続さ
れている。データアンプ3043の出力は対応するディ
ジット線対(D,DB)に接続されている。入力バッフ
ァ3040−0〜3040−7の出力はさらにNチャン
ネルMOSトランジスタ3042−0〜3042−7を
それぞれ介してデータアンプ3043−8〜3043−
15にそれぞれ接続されている。トランジスタ3041
−0〜3041−7のゲートには、シフトレジスタ30
48からのデータ切換信号DSW0が共通に供給されて
いる。トランジスタ3042−0〜3042−7のゲー
トは、モード信号IMDとシフトレジスタ3049から
のデータ切換信号DSW1の論理積をとるANDゲート
3045に共通接続され、トランジスタ3041−8〜
3041−15のゲートは、信号DSW1と反転モード
信号IMDBを受けるANDゲート3044に共通接続
される。Referring to FIG. 4, the data write circuit 30.
4 is an input buffer 3040-0 to 3040-1 connected to the data input terminals 101-0 to 101-15, respectively.
5 and the outputs thereof are connected to the data amplifiers 3043-0 to 3043-15 via the N-channel MOS transistors 3041-0 to 3041-15, respectively. The output of the data amplifier 3043 is connected to the corresponding digit line pair (D, DB). Outputs of the input buffers 3040-0 to 3040-7 are further passed through N-channel MOS transistors 3042-0 to 3042-7, respectively, and data amplifiers 3043-8 to 3043- are provided.
15 are connected to each. Transistor 3041
The gates of −0 to 3041-7 have shift registers 30
The data switching signal DSW0 from 48 is commonly supplied. The gates of the transistors 3042-0 to 3042-7 are commonly connected to an AND gate 3045 which takes the logical product of the mode signal IMD and the data switching signal DSW1 from the shift register 3049, and the transistors 3041-8 to 3041-8.
The gates of 3041-15 are commonly connected to an AND gate 3044 which receives the signal DSW1 and the inversion mode signal IMDB.
【0024】シフトレジスタ3048,3049はシフ
トレジスタ302−0等と同一構成であり、そのクロッ
ク端N1−N4は図示のとおりクロックラインCK1,
CK1B,CK2,CK2Bに接続されている。シフト
レジスタ3048の入力は書込みリセット信号WRST
とシフトレジスタ3049の出力を受けるORゲート3
060に接続されている。The shift registers 3048 and 3049 have the same structure as the shift register 302-0 and the like, and their clock terminals N1 to N4 are clock lines CK1 and CK1 as shown in the figure.
It is connected to CK1B, CK2, and CK2B. The input of the shift register 3048 is the write reset signal WRST.
And an OR gate 3 for receiving the output of the shift register 3049
It is connected to 060.
【0025】読出し制御回路40(図1)も上述した書
込み制御回路30と同様に構成されている。ただし、図
4において、データアンプ3043−0〜3043−1
5はその入力側がディジット線D側となり、入力バッフ
ァ3040−0〜3040−1の代わりに出力バッファ
が用いられる。また、読出し制御回路40におけるロウ
ポインタは図2のメモリセルアレイ20の右側に配置さ
れ、カラムスイッチを含むデータ読出し回路は同アレイ
20の下側に位置する。The read control circuit 40 (FIG. 1) is also constructed similarly to the write control circuit 30 described above. However, in FIG. 4, the data amplifiers 3043-0 to 3043-1
5, the input side is the digit line D side, and an output buffer is used instead of the input buffers 3040-0 to 3040-1. The row pointer in the read control circuit 40 is arranged on the right side of the memory cell array 20 in FIG. 2, and the data read circuit including the column switch is located under the array 20.
【0026】以下、データ書込み動作につき詳述する
が、データ読出し動作もデータ書込みをデータ読み出し
と読み代えるだけで同一である。The data writing operation will be described in detail below, but the data reading operation is the same except that the data writing is replaced with the data reading.
【0027】モード信号MDがハイレベルであって第1
モード(8ビットずつのデータ書込み)が指定される
と、図5に示すタイミングチャートに従ってデータ書込
みが実行される。すなわち、信号MDがハイレベルであ
るので、クロックラインCK1には書込みクロック信号
WCLKと同相が、CK2にはその逆相の信号が現われ
る。データを第1アドレスから書き込むために、リセッ
ト信号WRSTがクロック信号WCLKと図示する同期
関係をもって発生させる。その結果、ロウポインタ30
3は選択信号WS0を、カラムポインタ302は選択信
号DS0をそれぞれアクティブレベルにする。かくして
ワード線W0が選択され、かつカラムスイッチDN0が
オンとなってワード線W0に接続されたメモリセルのう
ち8ビットの第1グループが選択される。When the mode signal MD is at the high level and the first
When the mode (data writing in 8-bit units) is designated, data writing is executed according to the timing chart shown in FIG. That is, since the signal MD is at the high level, a signal having the same phase as the write clock signal WCLK appears on the clock line CK1 and an opposite phase signal to the clock line CK2. In order to write data from the first address, the reset signal WRST is generated in synchronization with the clock signal WCLK. As a result, the row pointer 30
3 sets the selection signal WS0, and the column pointer 302 sets the selection signal DS0 to the active level. Thus, the word line W0 is selected, the column switch DN0 is turned on, and the 8-bit first group is selected from the memory cells connected to the word line W0.
【0028】シフトレジスタ3048(図4)からのデ
ータ切換信号DSW0もアクティブハイレベルとなる。
トランジスタ3041−0〜3041−7がかくしてオ
ンとなり、入力バッファ3040−0〜3040−7と
データアンプ3043−0〜3043−7がそれぞれ接
続される。かくして、データ入力端子101−0〜10
1−7への8ビットの入力データが、第1アドレスにあ
る8ビットのメモリセルMCにそれぞれ書き込まれる。The data switching signal DSW0 from the shift register 3048 (FIG. 4) also becomes active high level.
The transistors 3041-0 to 3041-7 are thus turned on, and the input buffers 3040-0 to 3040-7 and the data amplifiers 3043 to 3043-7 are respectively connected. Thus, the data input terminals 101-0 to 10-10
The 8-bit input data to 1-7 is written to the 8-bit memory cell MC at the first address.
【0029】書込みクロック信号WCLKがハイレベル
となる毎にシフトレジスタ302−0あるデータ“1”
が次段のレジスタに順々にシフトされ、その結果、カラ
ムスイッチ選択信号DS1〜DS15が順々にアクティ
ブハイレベルとなる(図5)。すなわち、カラムスイッ
チDW1−DW15が順々に選択される。一方、ロウポ
インタ303における各シフトレジスタへのクロックは
NANDゲート3017が閉じているため供給されず、
したがってシフトレジスタ303−0はデータ“1”を
保持したままとなる。ANDゲート3030−0により
ワード線W0の選択信号WS0はクロックWCLKに周
期してアクティブハイレベルとなる(図5)。シフトレ
ジスタ3048,3049(図4)については、304
9の出力がORゲート3060を介して帰還されている
ため、データ切換信号DSW0,DSW1がクロックW
CLKに同期して交互にアクティブハイレベルとなる
(図6)。すなわち、トランジスタ3041−0〜30
41−7および3042−0〜3042−7が交互にオ
ンとなる。かくして、データ入力端子3040−0〜3
040−7に供給される8ビットデータは第2アドレス
以降に順々に書き込まれる。Every time the write clock signal WCLK becomes high level, the data "1" in the shift register 302-0.
Are sequentially shifted to the registers of the next stage, and as a result, the column switch selection signals DS1 to DS15 sequentially become active high level (FIG. 5). That is, the column switches DW1-DW15 are sequentially selected. On the other hand, the clock to each shift register in the row pointer 303 is not supplied because the NAND gate 3017 is closed,
Therefore, the shift register 303-0 remains holding the data "1". The AND gate 3030-0 causes the selection signal WS0 of the word line W0 to become active high level in synchronization with the clock WCLK (FIG. 5). For the shift registers 3048 and 3049 (FIG. 4), 304
Since the output of 9 is fed back through the OR gate 3060, the data switching signals DSW0 and DSW1 are clocked by the clock W.
The active high level alternates in synchronization with CLK (FIG. 6). That is, the transistors 3041-0 to 30
41-7 and 3042-0 to 3042-7 are alternately turned on. Thus, the data input terminals 3040-0 to 3
The 8-bit data supplied to 040-7 is written in sequence after the second address.
【0030】シフトレジスタ302−15からの選択信
号DS15がアクティブハイレベルとなってそのキャリ
ー出力DC0がハイレベルとなると、ゲート3015,
3016を介してシフトレジスタ302−0に帰還され
選択信号DS0が再びハイレベルとなる。このとき、N
ANDゲート3017が開くので、シフトレジスタ30
3−0にあるデータ“1”は次段のシフトレジスタ30
3−1にシフトされ、その結果、ワード線W1の選択信
号WS−1がANDゲート3030−1を介てアクティ
ブハイレベルとなる。When the selection signal DS15 from the shift register 302-15 becomes active high level and its carry output DC0 becomes high level, the gate 3015,
The selection signal DS0 is returned to the high level again by being fed back to the shift register 302-0 via 3016. At this time, N
Since the AND gate 3017 opens, the shift register 30
The data "1" in 3-0 is the shift register 30 of the next stage.
3-1. As a result, the selection signal WS-1 of the word line W1 becomes active high level via the AND gate 3030-1.
【0031】かくして、モード信号MDがハイレベルで
第1モードが指定されると、8ビットずつのデータがア
ドレス順に書込まれる。Thus, when the mode signal MD is at the high level and the first mode is designated, 8-bit data is written in the order of addresses.
【0032】モード信号MDがロウレベルに変化して第
2モード(すなわち、16ビットずつのデータ書込み)
が指定されると、図6のタイミングに従って動作する。
すなわち、トランスファゲート3054がオン,305
3がオフとなるので、クロックラインCK1,CK2に
は書込みクロックWCLKと同相の信号が共に現われ
る。シフトレジスタ302−0〜302−15の各クロ
ック端N1〜N4とクロックライトCK1−CK2Bと
の接続関係から明らかなとおり、ORゲート(301
5,3016)の出力は、シフトレジスタ302−0を
介しさらにはシフトレジスタ302−1のマスタフリッ
プフロップMSTを介してスレーブフリップフロップS
LVの入力まで伝達される。したがって、カラム選択信
号DS0,DS1が同時にアクティブレベルとなり、カ
ラムスイッチDW0,DW1が共に選択される(図
6)。The mode signal MD changes to the low level to change to the second mode (that is, data writing in 16-bit units).
Is designated, the operation is performed according to the timing shown in FIG.
That is, the transfer gate 3054 is on, 305
Since 3 is turned off, signals in phase with the write clock WCLK both appear on the clock lines CK1 and CK2. As is clear from the connection relationship between the clock ends N1 to N4 of the shift registers 302-0 to 302-15 and the clock writes CK1 to CK2B, the OR gate (301
The output of the slave flip-flop S via the shift register 302-0 and further via the master flip-flop MST of the shift register 302-1.
It is transmitted to the input of LV. Therefore, the column selection signals DS0 and DS1 simultaneously become active levels, and the column switches DW0 and DW1 are both selected (FIG. 6).
【0033】シフトレジスタ3048,3049(図
4)の各クロック端N1−N4とクロックラインCK1
−CK2Bとの接続関係も同一であるので、データ切換
信号DSW0,DSW1も同時にアクティブハイレベル
となる(図6)。しかし、ANDゲート3045は信号
IMDがロウレベルであるので閉じており、したがっ
て、トランジスタ3042−0〜3042−7はオフ状
態となっている。一方、ANDゲート3044は開き、
トランジスタ3041−8〜3041−15がオンとな
る。したがって、データ入力端子101−0〜101−
15に供給された16ビットのデータが16コのメモリ
セルMCに書き込まれる。Clock terminals N1-N4 of shift registers 3048 and 3049 (FIG. 4) and clock line CK1
Since the connection relationship with -CK2B is also the same, the data switching signals DSW0 and DSW1 also become active high level at the same time (FIG. 6). However, the AND gate 3045 is closed because the signal IMD is at the low level, and therefore the transistors 3042-0 to 3042-7 are off. On the other hand, the AND gate 3044 opens,
The transistors 3041-8 to 3041-15 are turned on. Therefore, the data input terminals 101-0 to 101-
The 16-bit data supplied to 15 is written in 16 memory cells MC.
【0034】書込みクロック信号WCLKがハイレベル
となる毎に、次の2つのカラムスイッチDWが選択さ
れ、16ビットのデータの書込みが実行される。Each time the write clock signal WCLK becomes high level, the next two column switches DW are selected and 16-bit data is written.
【0035】かくして、モード信号MDにより第1モー
ドが指定されると8ビットずつのデータの書込みおよび
読出しがアドレス順に実行され、第2モードが指定され
ると16ビットずつのデータの書込みおよび読出しがア
ドレス順に実行される。Thus, when the first mode is designated by the mode signal MD, 8-bit data writing and reading are executed in the order of addresses, and when the second mode is designated, 16-bit data writing and reading are performed. It is executed in address order.
【0036】ロウポインタ303およびカラムポインタ
302を図3のカラムポインタ302およびロウポイン
タ303のようにそれぞれ構成することができる。この
場合、書込みクロックWCLKがハイレベルになるたび
にワードW0−Wn-1 がその順に選択され、一巡するま
ではカラムスイッチDW0が選択され続けられる。ま
た、8ビットと16ビットとの組合せに限らず、4ビッ
ト,8ビット,16ビットおよび32ビット等の組合わ
せも同様に実現できることは上記構成から明らかであ
る。The row pointer 303 and the column pointer 302 can be configured like the column pointer 302 and the row pointer 303 of FIG. 3, respectively. In this case, each time the write clock WCLK becomes high level, the words W0-Wn -1 are selected in that order, and the column switch DW0 is continuously selected until one cycle is completed. Further, it is apparent from the above configuration that not only the combination of 8 bits and 16 bits but also the combination of 4 bits, 8 bits, 16 bits and 32 bits can be similarly realized.
【0037】図3から明らかなように、モード信号MD
のハイレベルからロウレベルへの変化およびその逆の変
化はいつでも受け付けられる。すなわち、メモリセルア
レイ20の中に8ビット単位で書き込まれたにもかかわ
らず16ビット単位で読み出される場合やその逆の場合
が発生し得る。したがって、モードの切換えは先頭アド
レスから必ず実行することが望ましい。As is apparent from FIG. 3, the mode signal MD
Changes from high level to low level and vice versa are always accepted. That is, there may occur a case where data is written in the memory cell array 20 in units of 8 bits but is read in units of 16 bits, and vice versa. Therefore, it is desirable that the mode switching is always executed from the start address.
【0038】そのための構成を図7に示す。かかる目的
はモード信号入力回路50を若干変更するだけでよい。
すなわち、本入力回路はD型フリップフロップ53をさ
らに有しており、そのデータ入力Dにインバータ52の
出力が、クロック入力中に書込みリセット信号WRST
がそれぞれ入力され、その出力Qおよび反転出力QBか
らそれぞれ内部モード信号IMDおよびその反転信号I
MDBが取り出されている。したがって、モード信号M
Dのレベルはリセット信号WRSTがアクティブハイレ
ベルとなったときのみ取り込まれ、内部モード信号IM
Dのレベルが制御される。かくして、モードの変更はリ
セット時のみしか実行されないように構成される。FIG. 7 shows a structure for that purpose. For this purpose, the mode signal input circuit 50 may be slightly modified.
That is, the present input circuit further has a D-type flip-flop 53, and the output of the inverter 52 is provided at the data input D thereof, and the write reset signal WRST is provided during the clock input.
Are input, and the internal mode signal IMD and its inverted signal I are output from its output Q and its inverted output QB, respectively.
The MDB has been removed. Therefore, the mode signal M
The level of D is taken in only when the reset signal WRST becomes active high level, and the internal mode signal IM
The level of D is controlled. Thus, the mode change is configured to be performed only on reset.
【0039】図4において、8ビットモードが指定され
たときは、データ入力端子101−8〜101−15の
レベルで不定であり、このため入力バッファ3040−
8〜3040−15の出力も不定となり、これによって
発生されるノイズが誤動作をもたらす場合がある。した
がって、入力バッファ3040−8〜3040−15の
各々は図8のように構成するのが好ましい。すなわち、
データ入力端子101−8〜101−15の各々は対応
する入力バッファのANDゲート3046の一方の入力
に接続され、その他方の入力には反転モード信号IMD
Bが供給される。ANDゲート3046の出力はインバ
ータ3047,3048を介して対応するトランジスタ
3041に供給される。したがって、8ビットモードが
指定されているときはANDゲート3046の出力はロ
ウレベルに保持され、入力バッファ3040−8〜30
40−15の各出力もロウレベルに保持される。In FIG. 4, when the 8-bit mode is designated, the levels of the data input terminals 101-8 to 101-15 are undefined, and therefore the input buffer 3040-
The outputs of 8 to 3040-15 are also indefinite, and noise generated thereby may cause malfunction. Therefore, each of the input buffers 3040-8 to 3040-15 is preferably configured as shown in FIG. That is,
Each of the data input terminals 101-8 to 101-15 is connected to one input of the AND gate 3046 of the corresponding input buffer, and the other mode input has the inverted mode signal IMD.
B is supplied. The output of the AND gate 3046 is supplied to the corresponding transistor 3041 via the inverters 3047 and 3048. Therefore, when the 8-bit mode is designated, the output of the AND gate 3046 is held at the low level, and the input buffers 3040-8 to 3040-30.
Each output of 40-15 is also held at the low level.
【0040】データ出力端子104(図1)においても
8ビットモードのときに使用されるものがある。使用さ
れないにもかかわらずデータバスは接続されている。し
たがって、図9に示すように、出力バッファをトライス
テートバッファ1040で構成し、反転モード信号IM
DBがロウレベル(すなわち、第1モード指定)のとき
はその出力がハイインピーダンスとなるようにしてい
る。Some data output terminals 104 (FIG. 1) are also used in the 8-bit mode. The data bus is connected even though it is not used. Therefore, as shown in FIG. 9, the output buffer is constituted by the tri-state buffer 1040, and the inversion mode signal IM
When DB is at low level (that is, the first mode is designated), its output is set to high impedance.
【0041】[0041]
【発明の効果】以上のとおり、本発明によればモード切
換によりデータ書込みおよびデータ読出しのビット数を
変更することができ、PPCやFAX等に最適なFIF
Oメモリが提供される。As described above, according to the present invention, it is possible to change the number of bits for data writing and data reading by mode switching, and the optimum FIFO for PPC, FAX and the like.
O memory is provided.
【図1】本発明の一実施例を示すブロック図。FIG. 1 is a block diagram showing an embodiment of the present invention.
【図2】図1のメモリセルアレイおよび書込み制御回路
を示す図。FIG. 2 is a diagram showing a memory cell array and a write control circuit of FIG.
【図3】図2のロウポインタ,カラムポインタおよびタ
イミングコントローラの一部を示す回路図。FIG. 3 is a circuit diagram showing part of the row pointer, column pointer and timing controller of FIG.
【図4】図2のデータ書込み回路を示す回路図。FIG. 4 is a circuit diagram showing the data write circuit of FIG.
【図5】第1モードでの動作を示すタイミングチャー
ト。FIG. 5 is a timing chart showing the operation in the first mode.
【図6】第2モードでの動作を示すタイミングチャー
ト。FIG. 6 is a timing chart showing the operation in the second mode.
【図7】図1のモード信号入力回路であって改良された
入力回路の回路図。7 is a circuit diagram of an improved input circuit of the mode signal input circuit of FIG.
【図8】図4の入力バッファの一部であって改良された
入力バッファの回路図。FIG. 8 is a circuit diagram of an improved input buffer that is part of the input buffer of FIG.
【図9】図1の読出し制御回路に含まれる出力バッファ
を改良したものを示す回路図。9 is a circuit diagram showing an improved output buffer included in the read control circuit of FIG.
【図10】従来例を示すブロック図である。FIG. 10 is a block diagram showing a conventional example.
Claims (9)
導体メモリであって、それぞれが複数ビットでなる複数
のワードを有するメモリ部と、書込みクロック信号に応
答して、書込みデータを前記メモリ部に第1のモードで
は1ワードずつ書き込み第2のモードでは複数ワードず
つ書き込む書込み制御回路と、読出しクロックに応答し
て、前記メモリ部からデータを前記第1のモードでは1
ワードずつ読み出し前記第2のモードでは複数ワードず
つ読み出す読出し制御回路とを備える半導体メモリ。1. A first-in-first-out type semiconductor memory, wherein a memory section having a plurality of words each having a plurality of bits, and write data to the first memory section in response to a write clock signal. Write one word at a time in the mode and write control circuit for writing a plurality of words at the second mode, and write data from the memory unit to 1 in the first mode in response to a read clock.
A semiconductor memory comprising: a read control circuit for reading a plurality of words in the second mode.
ット信号に応答して前記メモリ部の最初のワードを選択
し、前記読出し制御回路はさらに読出しリセット信号に
応答して前記最初のワードを選択し、前記書込み制御回
路は前記書込みリセット信号に応答して前記第1および
第2のモード間の変化が許可され、前記読出し制御回路
は前記読出しリセット信号に応答して前記第1および第
2のモード間の変化が許可されている請求項1の半導体
メモリ。2. The write control circuit further selects a first word of the memory section in response to a write reset signal, and the read control circuit further selects the first word in response to a read reset signal, The write control circuit is enabled to change between the first and second modes in response to the write reset signal, and the read control circuit is responsive to the read reset signal between the first and second modes. 2. The semiconductor memory according to claim 1, wherein the change of is permitted.
端子とこれらデータ入力端子にそれぞれ接続された複数
の入力バッファとを有し、前記読出し制御回路は複数の
データ出力端子とこれらデータ出力端子にそれぞれ接続
された複数の出力バッファとを有し、前記入力バッファ
の一部は前記第1のモードのときは対応するデータ入力
端子のレベルにかかわらず所定の論理レベルに固定され
た出力を発生し、前記出力バッファの一部は前記第1の
モードのときは非活性化されて対応するデータ出力端子
をハイインピーダンス状態とする請求項1の半導体メモ
リ。3. The write control circuit has a plurality of data input terminals and a plurality of input buffers respectively connected to these data input terminals, and the read control circuit has a plurality of data output terminals and these data output terminals. A plurality of output buffers connected to each other, and a part of the input buffer generates an output fixed to a predetermined logic level regardless of the level of the corresponding data input terminal in the first mode. 2. The semiconductor memory according to claim 1, wherein a part of the output buffer is inactivated in the first mode to bring a corresponding data output terminal into a high impedance state.
レイと、モード信号に応答して第1のモード又は第2の
モードを指定する手段と、前記第1のモードが指定され
たときは書込みクロックが供給される毎に第1の数のメ
モリセルを選択し前記第2のモード指定されたときは前
記書込みクロックが供給される毎に前記第1の数とは異
なる第2の数のメモリセルを選択する第1の選択手段
と、前記第1のモードが指定されたときは読出しクロッ
クが供給される毎に第3の数のメモリセルを選択し前記
第2のモードが指定されたときは前記読出しクロックが
供給される毎に前記第3の数とは異なる第4の数のメモ
リセルを選択する第2の選択手段と、前記第1の選択手
段によって選択されたメモリセルにデータを書き込む手
段と、前記第2の選択手段によって選択されたメモリセ
ルからデータを読み出す手段とを備える半導体メモリ。4. A memory cell array having a plurality of memory cells, means for designating a first mode or a second mode in response to a mode signal, and a write clock when the first mode is designated. A first number of memory cells is selected each time the data is supplied, and a second number of memory cells different from the first number is selected each time the write clock is supplied when the second mode is designated. First selecting means for selecting; a third number of memory cells are selected each time a read clock is supplied when the first mode is designated, and the third mode is selected when the second mode is designated. Second selecting means for selecting a fourth number of memory cells different from the third number each time a read clock is supplied; and means for writing data to the memory cells selected by the first selecting means And the second choice Means for reading data from a memory cell selected by the means.
前記第2および第4の数は同一である請求項4の半導体
メモリ。5. The first and third numbers are the same,
5. The semiconductor memory according to claim 4, wherein the second and fourth numbers are the same.
と交差する複数の第2の線、これら第1および第2の線
の交差点にそれぞれ配置された複数のメモリセル、モー
ド信号に応答して第1のモード又は第2のモードを指定
する指定手段、クロック信号に応答して、前記第2の線
を選択したまま前記第1の線を前記第1のモードでは第
1の所定数ずつ選択し前記第2のモードでは前記第1の
所定数とは異なる第2の所定数ずつ選択する選択手段、
ならびに選択された第1および第2の線の交差点に配置
されたメモリセルに対しデータアクセスを行うアクセス
手段を備える半導体メモリ。6. A plurality of first lines, a plurality of second lines intersecting each of these first lines, a plurality of memory cells arranged at intersections of these first and second lines, and a mode. Designating means for designating the first mode or the second mode in response to a signal; and the first line in the first mode with the second line selected in response to a clock signal. Selecting means for selecting a predetermined number of second predetermined numbers different from the first predetermined number in the second mode,
And a semiconductor memory including access means for performing data access to a memory cell arranged at an intersection of selected first and second lines.
の線はワード線である請求項6の半導体メモリ。7. The first line is a bit line and the second line
7. The semiconductor memory according to claim 6, wherein the line is a word line.
の第1の線の対応する線に接続された複数のカラムスイ
ッチを有し、前記選択手段はカラムポインタおよびロウ
ポインタを有し、前記カラムポインタは前記クロック信
号が供給される毎に前記第1のモードでは一つのカラム
スイッチを前記第2のモードでは少なくとも二つのカラ
ムスイッチをそれぞれ導通せしめ、前記ロウポインタは
すべてのカラムスイッチが導通せしめられるまで一つの
前記第2の線を選択し続ける請求項7の半導体メモリ。8. The access means includes a plurality of column switches, each of which is connected to a corresponding line of the plurality of first lines, and the selection means includes a column pointer and a row pointer. Each time the clock signal is supplied, one column switch is turned on in the first mode and at least two column switches are turned on in the second mode, and the row pointer is turned on until all the column switches are turned on. 8. The semiconductor memory according to claim 7, wherein one of the second lines is continuously selected.
スイッチにそれぞれ接続された複数の出力を有するシフ
トレジスタ回路を含み、前記ロウポインタは前記複数の
第2の線にそれぞれ接続された複数の出力を有するシフ
トレジスタ回路を含む請求項8の半導体メモリ。9. The column pointer includes a shift register circuit having a plurality of outputs respectively connected to the plurality of column switches, and the row pointer has a plurality of outputs respectively connected to the plurality of second lines. 9. The semiconductor memory according to claim 8, including a shift register circuit having the same.
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP5110840A JPH06259955A (en) | 1992-05-15 | 1993-05-13 | Semiconductor memory |
Applications Claiming Priority (7)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP12244692 | 1992-05-15 | ||
JP30207892 | 1992-11-12 | ||
JP4-302078 | 1992-11-13 | ||
JP4-303438 | 1992-11-13 | ||
JP4-122446 | 1992-11-13 | ||
JP30343892 | 1992-11-13 | ||
JP5110840A JPH06259955A (en) | 1992-05-15 | 1993-05-13 | Semiconductor memory |
Publications (1)
Publication Number | Publication Date |
---|---|
JPH06259955A true JPH06259955A (en) | 1994-09-16 |
Family
ID=27469853
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP5110840A Pending JPH06259955A (en) | 1992-05-15 | 1993-05-13 | Semiconductor memory |
Country Status (1)
Country | Link |
---|---|
JP (1) | JPH06259955A (en) |
Cited By (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US6885601B2 (en) | 2003-04-15 | 2005-04-26 | Oki Electric Industry Co., Ltd. | Memory circuit and method of reading data |
Citations (3)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPS60195794A (en) * | 1984-03-16 | 1985-10-04 | Hitachi Ltd | Semiconductor storage device |
JPS62133816A (en) * | 1985-12-05 | 1987-06-17 | Nec Corp | Method of driving delay circuit |
JPH0240640U (en) * | 1988-09-12 | 1990-03-20 |
-
1993
- 1993-05-13 JP JP5110840A patent/JPH06259955A/en active Pending
Patent Citations (3)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPS60195794A (en) * | 1984-03-16 | 1985-10-04 | Hitachi Ltd | Semiconductor storage device |
JPS62133816A (en) * | 1985-12-05 | 1987-06-17 | Nec Corp | Method of driving delay circuit |
JPH0240640U (en) * | 1988-09-12 | 1990-03-20 |
Cited By (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US6885601B2 (en) | 2003-04-15 | 2005-04-26 | Oki Electric Industry Co., Ltd. | Memory circuit and method of reading data |
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