JPH06245237A - 種々の信号フォーマット及びクロス接続／ｐｂｘ処理をチャンネルごとに選択できるマルチチャンネル電話交換ネットワーク - Google Patents

Abstract

(57)【要約】 （修正有） 【目的】 チャンネルごとに信号フォーマットを選択で
き、クロス接続かＰＢＸ処理かを選択でき、複雑さ及び
コストを下げる。 【構成】 電話交換ネットワーク２０は、複数のマルチ
チャンネル入力スイッチング回路２４、３６と、中央コ
ントロールプロセッサ２２であって、マルチチャンネル
受信回路３６の入力ライン４２上にあるＰＣＭボイスデ
ータの選択された入力時分割マルチプレクスチャンネル
を、出力スイッチング回路の出力ライン５８上の出力チ
ャンネルに切り換えるプロセッサを備える。中央コント
ロールプロセッサからのメッセージにより、プロセッサ
３６は、入力ライン４２上の多数のチャンネルを、クロ
ス接続処理又は信号データ分析処理に対してチャンネル
ごとに予め選択する。信号コントロール回路８０は、入
力信号データ及び関連状態マシン８２、８４に応答し
て、選択された複数の信号フォーマットの１つに基づき
信号データの分析を行う。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は、パルスコード変調（Ｐ
ＣＭ）のボイスデータと信号データとを搬送する時分割
マルチプレクスデジタルチャンネルを選択的に切り換え
るための電話交換ネットワークに係る。

【０００２】

【従来の技術】従来の電話交換ネットワークにおいて
は、中央制御プロセッサが多数の必要な事象に気付いて
ネットワークの２人の当事者間もしくは２つのトランシ
ーバユニット間の通信を正しく確立したり、維持した
り、終了したりする。例えば、あるユニットで電話の送
受器が持ち上げられたときや或いは通話を受けるときに
はこれが中央制御プロセッサに知らされてダイヤルトー
ンを返送するようになっていなければならない。又、中
央制御プロセッサには発呼者が選択したデジットが知ら
されて被呼ユニットの認識を決定できるようになってい
なければならない。次いで、中央制御プロセッサは、電
話ネットワーク内の他の交換ノードと通信して発呼者と
被呼者との間の経路を確立しなければならない。その
後、中央制御プロセッサは、一方の当事者が送受器を置
いたときにはそれに気付いて、リソースを再割り当てす
るようになっていなければならない。

【０００３】この情報は、各電話機又は各交換ノードか
ら信号ビットの形態の信号データによって搬送される。
これら信号ビットは、デジタルのＰＣＭボイス情報又は
データに埋設されたりこれを伴ったりするものである。
ネットワーク交換機のどこかで信号データを読み取って
分析しなければならない。この分析は、ハードウェア
か、ソフトウェアか又はその両方の組み合わせのいずれ
かで行うことができる。この分析の形式に関わりなく、
その結果を中央制御プロセッサへ通し、各信号データ事
象に対してレスポンスを発生しなければならない。

【０００４】

【発明が解決しようとする課題】ネットワーク交換機に
は２つの動作モードが考えられる。即ち、それはクロス
接続（信号データ分析を行わない）と、ＰＢＸ（信号デ
ータ分析を行う）とである。これまでに知られているネ
ットワーク交換機のクロス接続動作モードにおいては、
交換機の制御プロセッサは、各チャンネルの信号データ
を形成したり解読したりする役目を負わない。そうでは
なくて、中央プロセッサは、信号データが変更せずに通
過される間にチャンネル間の接続を確立するという責任
しか負わない。入力チャンネルから出力チャンネルへ通
過する信号データ情報の完全性を確保するのは、ネット
ワーク内の他の回路である。

【０００５】一方、ＰＢＸ動作モードに場合には、入力
チャンネルの信号データが交換機に終端され、交換機の
制御プロセッサによって解読され、次いで、新たな信号
データが制御プロセスによって形成されて、出力チャン
ネルのＰＣＭデータに埋設される。不都合なことに、既
知のマルチチャンネルネットワーク交換機では、チャン
ネルはクロス接続モード又は信号データ分析モードでし
か動作できず、しかもチャンネルごとにいずれかのモー
ドを選択することができない。それ故、このようなネッ
トワーク交換機は、構造上融通性に欠けると共に信号情
報の取り扱いが非効率的であるという問題がある。

【０００６】信号データを介して交換機とやり取りされ
る情報は種々の形態をとることができる。所与のチャン
ネルに使用されるフォーマットは、関連ポートにおいて
交換機に接続される電話機の形式に基づいている。既知
のマルチチャンネル交換機では、チャンネルごとに選択
できる各信号フォーマットの入力チャンネル信号状態の
遷移を完全に識別できるに充分な融通性をもったハード
ウェアが制御プロセッサに設けられていない。これによ
り、信号データの取り扱いについて融通性がかなり悪い
ものとなり、信号データの操作に相当の処理能力が必要
となる。

【０００７】信号データは実質上各ネットワーク交換機
で取り扱われねばならない。ある既知のネットワーク交
換機では、比較的僅かなチャンネルとしてしか働かない
入力チャンネルの信号状態の遷移を識別するために特殊
な回路又はハードウェア装置が使用されており、このよ
うな各特殊な回路からの信号データ分析の結果が制御プ
ロセッサに搬送される。既知のネットワーク交換機では
数百のチャンネルに応じるために、多数の異なった特殊
なハードウェア装置及び多数の処理エンティティの少な
くとも一方又は両方が存在する必要がある。しかしなが
ら、使用される特殊なハードウェア装置の各々は、それ
らが設計された１つの形式の信号情報のみに制約される
か、或いは信号の遷移を完全に識別することはできな
い。１組の多数の制限されたチャンネルに応じるために
は、回路及びプロセッサエンティティを何回も複製しな
ければならず、分配する部品が非常に多数のものになる
と共にコストも高くなる。このような一般の交換機では
クロス接続の特徴は見られない。

【０００８】

【課題を解決するための手段】そこで、本発明の主たる
目的は、既知のネットワークの上記制約を克服して、融
通性を増大すると共に、複雑さ及びコストを減少するよ
うな電話交換ネットワークもしくはネットワーク交換機
を提供することである。好ましくは、チャンネルは、チ
ャンネルごとにクロス接続モード又はＰＢＸ動作モード
のいずれかで動作するように選択でき、チャンネルごと
に予め選択された種々の信号フォーマットに基づいてＰ
ＢＸ選択のチャンネルにおいて信号データ分析が行われ
る。入力チャンネル信号状態の遷移はマイクロプロセッ
サに対して完全に識別される。複数の比較的下位のマイ
クロプロセッサを使用して、それに関連したチャンネル
の信号データ分析が行われ、それを表すメッセージが中
央制御プロセッサへ直接搬送されて、比較的下位のプロ
セッサ全部に関連したチャンネルの切り換えが制御され
る。これら下位のマイクロプロセッサ及びそれに関連し
たハードウェアエレメントの各々は多数のチャンネルに
応じることができ、コスト効率の良い構成となる。

【０００９】より詳細には、本発明の目的は、信号デー
タが埋設されたＰＣＭボイスデータの形態でネットワー
クの選択されたノードから入ってくる情報を複数の時分
割マルチプレクス入力チャンネルで受信する手段と、チ
ャンネルごとにクロス接続処理と信号データ分析処理と
を交互に行うために上記複数のチャンネルの各々を予め
選択する手段と、交互のクロス接続処理と信号データ分
析処理とに対する各入力チャンネルの上記の予めの選択
に基づいて各々信号データが選択的に埋設されたりされ
なかったりする状態で各チャンネルの入力情報をネット
ワーク内の他の選択されたノードへ送るために通過させ
る信号データ通過機能を有する制御可能な入力スイッチ
ング回路とを具備することを特徴とする電話交換ネット
ワークを提供することである。

【００１０】又、本発明の別の目的は、選択されたノー
ドの複数の時分割マルチプレクスチャンネルを経て、複
数のチャンネル上のＰＣＭボイスデータ及び信号データ
を含むネットワークデータを複数の異なる予め選択され
た信号フォーマットで受信するための手段と、上記受信
手段に接続されたマルチチャンネル入力スイッチング回
路を含んでいて、上記複数のチャンネルのデータをネッ
トワークの他のノードへ切り換えるための手段と、上記
複数の異なる信号フォーマットにおける信号データに基
づいて上記複数のチャンネルを切り換えるように上記マ
ルチチャンネル入力スイッチング回路を制御する手段と
を具備し、この制御手段は、上記信号データ及びそれに
関連した状態マシンに応答して各チャンネルの上記信号
データを各チャンネルに対して予め選択された信号フォ
ーマットに基づいて分析するためのマルチチャンネル信
号制御回路を含んでいることを特徴とする電話交換ネッ
トワークを提供することである。

【００１１】本発明の更に別の目的は、複数のマルチチ
ャンネル入力スイッチング回路と、ＰＣＭボイスデータ
の選択された複数の入力時分割マルチプレクスチャンネ
ルを複数の選択された出力チャンネルに切り換えるよう
に上記複数のマルチチャンネルスイッチング回路を制御
するための中央制御プロセッサと、上記複数のマルチチ
ャンネルスイッチング回路に各々関連していて上記入力
チャンネルからのボイスデータに埋設された信号データ
を分析するための複数の比較的下位のプロセッサを含む
手段と、上記複数の比較的下位のプロセッサの各々から
の信号データの上記分析を表すメッセージを中央制御プ
ロセッサへ直接送信するための手段とを備え、上記中央
制御プロセッサは、上記送信されたメッセージに応答し
て全ての上記複数のスイッチング回路のチャンネルの切
り換えを制御することを特徴とする電話交換ネットワー
クを提供することである。

【００１２】好ましい実施例においては、２４チャンネ
ルのＤＳ１ラインに直結された回路カードに信号ビット
を通すために簡単な組み合わせ論理回路が使用される。
７６８のチャンネル切り換え複合構成には、ボイスデー
タに影響を及ぼす利得又は減衰エレメントによって妨げ
られずに信号ビットを通す能力が設けられ、７６８の全
チャンネルにおいて信号ビット分析を行うようにマイク
ロプロセッサを有する状態マシンベースの回路が設けら
れる。この構造では、７６８チャンネルより少ないグル
ープに対する処理エンティティを信号ビット分析処理に
含ませる必要が排除され、この機能に必要な部品の数が
実質的に減少される。

【００１３】好ましくは、マルチチャンネル交換機が、
チャンネルごとにＰＢＸ及びクロス接続機能の両方を選
択的に実行する手段と共に単一の集積回路において実施
される。信号ビット分析に状態マシンを使用することに
より、種々の異なる形式のチャンネルターミナル装置か
ら信号情報を取り扱うのに必要な融通性が与えられると
共に、その形式をチャンネルごとに選択することができ
る。主たる商用の全ての信号フォーマットを取り扱うこ
とのできる能力が、好ましい専用のフォーマットと共に
設けられるのが好ましい。

【００１４】状態マシンをベースとする信号制御ハード
ウェアは、受信した信号情報の大きなセットから新たな
事象を分離する。これにより、比較的下位のプロセッサ
を使用することができる。というのは、新たな事象のみ
の指示に対してハードウェアを周期的にスキャンすれば
よいからである。新たな事象を判断するために受信した
信号情報の全セットを監視しなければならないような過
剰な処理能力は排除される。或いは又、この目的で状態
マシンを使用することにより、更にコスト効率のよい処
理エレメントを使用できると共に、コールセットアップ
及びティアダウンプロセスの速度を高めることができ
る。

【００１５】上記の目的、特徴及び効果については、以
下に詳細に説明し、そして本発明の他の目的、特徴及び
効果は、添付図面を参照した好ましい実施例の以下に説
明から容易に明らかとなろう。

【００１６】

【実施例】図１に示す好ましい実施例を参照すれば、電
話ネットワーク２０は、１ないしＮの実質的に同じ入力
マルチチャンネルスイッチング回路２５の切り換え動作
を制御するための中央制御プロセッサ２２を備えてい
る。この中央制御プロセッサ２２は、入力マルチチャン
ネル信号分析回路２４からインターフェイス２８を経て
メッセージの形態の入力を受信する。これらメッセージ
に基づいて、中央制御プロセッサ２２は、インターフェ
イス２７を経てスイッチング回路２５内のチャンネル間
の接続を指定する。又、中央制御プロセッサ２２は、イ
ンターフェイス３０を経て出力マルチチャンネル信号発
生回路２６へメッセージを送ることにより、出力チャン
ネルのアウトバウンド信号を指示する。

【００１７】入力マルチチャンネル信号分析回路２４の
各々には、複数の実質的に同じ入力インターフェイス回
路３６が組み合わされ、これらは入力ＤＳ１ライン４２
を経て第１グループのトランシーバユニット４０に接続
される。ＤＳ１ライン４２の各々は、２４の時分割マル
チプレクスチャンネルにパルスコード変調（ＰＣＭ）ボ
イスデータ及びそれに関連した信号データを搬送する。
同様に、出力マルチチャンネル信号発生回路２６の各々
には、複数の実質的に同じ出力インターフェイス回路５
４が組み合わされており、これらは出力ＤＳ１ライン５
８を経て第２グループのトランシーバユニット５６に接
続されている。

【００１８】好ましくは、各々の入力マルチチャンネル
信号分析回路２４及びマルチチャンネルスイッチング回
路２５に対して３２のトランシーバユニットのグループ
があり、従って、各々の信号及びスイッチング回路が全
部で７６８の入力チャンネルを処理できるようになって
いる。そこで、中央制御プロセッサ２２は、全部で３０
７２又は１２２８８の入力チャンネルに対し、４又は１
６の入力マルチチャンネル信号分析回路２４に関連した
全てのチャンネルを処理することができる。各入力イン
ターフェイス回路３６は、入力信号情報バス４４及び入
力メッセージバス４６によりそれに関連した入力マルチ
チャンネル信号分析回路２４にインターフェイスする。
又、これらは、入力ボイス、即ち信号が埋設された通信
バス４８によりマルチチャンネルスイッチング回路に接
続される。これらのバス４４、４６及び４８の各々は一
対のワイヤのみで構成され、これによって搬送される情
報は時分割マルチプレクスされる。

【００１９】入力インターフェイス回路３６は、それに
関連した入力信号回路２４からメッセージバス４６を経
てメッセージを受信する。これらメッセージは、クロス
接続処理（信号データが入力信号回路２４に終端せず、
分析されない）か又はＰＢＸ即ち信号分析処理（信号デ
ータが入力信号回路２４に終端し、分析される）に対し
て予め選択されたチャンネルがあればそれを指示する。

【００２０】入力４２のＰＣＭボイス信号に埋設された
入力信号データは、それに関連した入力インターフェイ
ス回路３６により入力信号情報ＴＤＭネットワークリン
ク即ち入力信号情報バス４４においてのみ再現され、入
力マルチチャンネル信号分析回路２４へ供給される。入
力信号情報バス４４上のこの信号は、クロス接続のため
に予め選択されたチャンネルを監視するように入力信号
分析回路２４によって使用され、ＰＢＸ処理のために予
め選択されたチャンネルに対し出力信号を決定するため
に分析される。

【００２１】入力ボイス通信ＴＤＭネットワークリンク
即ちバス４８は、各々の入力インターフェイス回路３６
で受け取ったＰＣＭエンコードのボイスデータを搬送す
る。クロス接続処理の場合には、入力ＰＣＭボイスデー
タが入力ボイス通信バス４８に出力され、埋設された信
号データはそのままである。クロス接続処理のためにチ
ャンネルが選択された場合には、埋設された信号データ
がそれに関連したスイッチング回路２５へ送られて、Ｐ
ＣＭボイスデータと同様に処理される。全てのチャンネ
ルからの信号データが埋設された入力ボイスデータは、
スイッチング回路２５へ送られる。スイッチング回路２
５は、選択された入力インターフェイスチャンネル３６
からの埋設された信号データを伴うＰＣＭボイスデータ
を、ボイス及びメッセージ情報を搬送する出力ボイスＴ
ＤＭネットワークリンク即ちバス５２を経て、１ないし
Ｍ個の実質的に同じ出力インターフェイス回路５４の各
々へ通過させる。出力インターフェイス回路５４の各々
は、出力マルチチャンネル信号発生回路２６からメッセ
ージを受け取るために出力メッセージＴＤＭネットワー
クリンク即ちバス５６に接続された入力を有している。
又、出力インターフェイス回路５４の各々は、出力信号
データバス５８に接続された出力も有している。出力信
号データは、出力信号データＴＤＭネットワークリンク
即ちバス５８を経てそれに関連した各々の出力インター
フェイス回路５４へ送られる。

【００２２】出力インターフェイス回路５４の各々は、
信号データが埋設されたＰＣＭボイスデータをそれに関
連した時分割マルチプレクスＤＳ１ライン５８へ送る。
クロス接続処理のために選択されたチャンネルの場合に
は、埋設された信号データが入力インターフェイス回路
３６に最初に受け取られた同じ信号データであるが、Ｐ
ＢＸ即ち信号分析処理のために選択されたチャンネルの
場合には、信号データが出力マルチチャンネル信号発生
回路２６によって発生される。入力インターフェイス回
路３６及び出力インターフェイス回路５４の両方のＤＳ
１インターフェイス回路は、ライン５８からの２４チャ
ンネルＤＳ１ライン上のデータに対して送信器として働
くと共にこれらの同じ２４チャンネルに対しライン４２
を経て交換機に到達するデータの受信器としても働く単
一のデバイスを含むことに注目されたい。

【００２３】図２には、図１の入力インターフェイス回
路３６及び入力マルチチャンネル信号分析回路２４が好
ましい実施例として詳細に示されている。入力インター
フェイス回路３６の各々は、個別の２４チャンネルＤＳ
１ポートカード上に実施されるのが好ましい。２４チャ
ンネルのＰＣＭエンコードされたボイス及びそれに埋設
された信号は入力ＤＳ１ラインを経てインターフェイス
・バッファ回路６０の入力へ送られ、この回路６０は、
入力デジタル信号を処理のために適当なレベルに接続
し、それらを一連のレジスタにバッファし、信号が埋設
されたＰＣＭから信号データの個別のコピーを抽出し、
それをライン６１に供給する。信号ボイスデータが埋設
されたボイスデータは、信号コントローラ６４の入力６
２に送られる。ライン６１に抽出された信号データは、
信号コントローラ６４の入力６６に送られると共に、入
力信号データＴＤＭリンク４４にも送られる。信号デー
タが埋設されたＰＣＭボイスエンコードデータは、信号
コントローラ６４により出力６８に発生され、これは次
いで入力ボイス通信バス４８に接続される。

【００２４】ＤＳ１ラインの信号情報は、ＤＳ１インタ
ーフェイスについて定められたスーパーフレーム構造の
特別に指定されたフレームにおいて各チャンネルの８ビ
ットＰＣＭデータの最下位ビットとして搬送される。マ
ルチチャンネルスイッチング回路即ち交換機２５も、特
別に指定された信号フレームをもつ同じスーパーフレー
ム構造を使用しているが、入力ＤＳ１ラインのスーパー
フレーム構造と交換機２５のスーパーフレーム構造との
間に固有の位相同期はない。インターフェイス・バッフ
ァ回路６０は、非同期で到達するＤＳ１ライン及び交換
機２５の、必ずしもスーパーフレームでない場合には少
なくともフレームの整列を与える。それ故、インターフ
ェイス・バッファ回路６０のボイス及びそれに埋設され
た信号データ出力６２は、交換機のスーパーフレーム構
造の指定の信号フレームにおいてＰＣＭデータの最下位
ビットに信号データを必ずしも含まない。しかしなが
ら、インターフェイス・バッファ回路６０の信号バッフ
ァ部分は、入力ＤＳ１ライン４２から受け取った信号デ
ータをコピーし、それを記憶し、そしてその特殊な信号
フレームを指定する交換機２５のスーパーフレーム構造
に基づいて交換機２５に整列されたライン６１及び入力
６６に信号データを搬送する。インターフェイス・バッ
ファ回路６０により与えられる同期機能は、交換機２５
内の全ての信号動作に必要なものであり、本発明に使用
する方法では、ある範囲の潜在的な信号処理をもたら
す。

【００２５】比較的処理能力の低いプロセッサ、即ち好
ましくはモトローラ社の形式６８００８のような低処理
能力プロセッサ７０は、バス４６から入力７２に送られ
る入力メッセージに応答して、該プロセッサ７０の出力
７４を経てインターフェイス回路６０へ存在するＤＳ１
ラインの形式を指示する。２つの形式の商用ＤＳ１サー
ビス：Ｄ４とＥＳＦとの間で選択が行われる。ＤＳ１ラ
インの形式の選択は、必要とされるインターフェイス・
信号バッファ機能の標準形式を指示する最初の機能であ
る。

【００２６】低処理能力のプロセッサ７０は、２４の入
力チャンネルの各々に対し、３つの形式の処理即ちモー
ド：ＤＳ１クロス接続処理、ＤＳ０クロス接続処理、又
はＰＢＸ（信号分析とも称する）処理のうちの１つを選
択する。上記したように、インターフェイス・バッファ
回路６０は、２つの形式の２４チャンネル時分割マルチ
プレクス出力：入力６２上のチャンネルボイス及びこれ
に埋設された信号データと、ライン６１及び入力６６上
のチャンネル信号データのコピーとを有している。入力
インターフェイス・バッファ回路６０から送られる信号
コントロール回路６４の入力６２及び６６は、これら３
つの信号処理モードのいずれにおいてもチャンネルに対
して同一であり、ライン４２に用いられるＤＳ１ライン
サービスの形式に基づいている。

【００２７】ＤＳ１ポートカード３６からの出力６８は
信号コントロール回路６４を用いて形成され、このコン
トロール回路６４は信号処理の所望の形式に基づいて中
央制御プロセッサ２２からの信号７６により各チャンネ
ルごとに特にプログラムされる。

【００２８】ＤＳ１クロス接続モード又はＰＢＸモード
で動作するように信号７６によりプログラムされたチャ
ンネルは、信号コントロール回路６４により等しく処理
される。信号コントロール回路６４は、入力６２で受け
取ったボイスデータ及びそれに埋設された信号を何らの
妨げなく出力６８へ通すことができる。前記したよう
に、入力６２の埋設された信号データは、交換機のスー
パーフレーム構造で指定された特定の信号フレームに必
ずしも整列されない。しかしながら、交換機２５の他の
エレメントは、出力６８のデータ出力をＤＳ１クロス接
続モードとＰＢＸモードとに対して別々に処理する。

【００２９】ＤＳ０クロス接続処理で動作するように信
号７６によってプログラムされるチャンネルは、交換機
のスーパーフレーム構造により出力６８の信号フレーム
として指定されたフレーム中に、ＰＣＭデータ受信入力
６２の最下位ビットを入力６６からの信号データと交換
させる。このように、ＤＳ０クロス接続処理のために選
択された各チャンネルに対するＰＣＭデータは、定めら
れた信号フレーム中にそれらの最下位ビット（ＬＳＢ）
に存在する信号ビットを有する。従って、交換機は、信
号操作のためにそれ以上対話することなく信号ビットを
出力チャンネルに接続して送信するだけでよい。

【００３０】信号処理のモードに関わりなく、インター
フェイス・バッファ回路６０からの出力は、交換機のス
ーパーフレーム構造に整列された各チャンネルごとに信
号データを含んでいる。ＰＢＸ処理のために指定された
チャンネルについては、このデータが入力マルチチャン
ネル信号分析回路２４の７６８チャンネル信号コントロ
ール回路８０によって終端され分析される。ＤＳ０又は
ＤＳ１クロス接続処理のために指定されたチャンネルに
ついては、この信号データが、そのチャンネルに適した
出力信号を決定するのには必要でないが、７６８チャン
ネルの信号コントロール回路８０により各チャンネルの
アクティブ／アイドル状態を監視するのに使用できる。

【００３１】信号処理の選択は最初の機能である。いっ
たんセットされると、入力インターフェイス回路３６と
他のシステムエレメントとの間には、所望の信号処理モ
ードを変更することを除き、信号操作に関連したそれ以
上の通信は必要とされない。交換機とインターフェイス
回路との間に通過するメッセージを最小限にすることに
より、セットアップ及びティアダウン接続に対する時間
遅延が減少されるという効果が得られる。

【００３２】更に、図２を参照すれば、入力マルチチャ
ンネル信号分析回路２４の各々は好ましくは７６８チャ
ンネル交換・信号コントロール回路の形態であり、これ
は、処理能力が中程度のプロセッサ７８と、７６８チャ
ンネル信号コントロール回路８０とを備えている。この
コントロール回路８０は、商用信号の状態マシン８２
（構造終端形式ＡＢ、ＳＬＥ９６及びＢＳＦを取り扱う
ことのできる）と、専用信号の状態マシン８４（特殊な
信号フォーマットを取り扱うことのできる）のような１
つ以上の関連したハードウェア状態マシンを有してい
る。好ましくは、スイッチング回路２５は、信号データ
通過能力を有する７６８チャンネルのスイッチングエレ
メント、即ちスイッチングエレメント８６より成る。中
程度の処理能力のプロセッサ７８は、モトローラ社によ
り製造された形式６８０００でるのが好ましい。信号コ
ントロールユニット８０、状態マシン８２及び８４並び
にスイッチングエレメント８６の好ましい実施例が図
４、５、６、７、８、９及び１０に示されて、これにつ
いて詳細に説明されるが、それらの一般的な機能は最初
に簡単に述べるだけとする。

【００３３】信号コントロール回路８０は入力８８にお
いて入力信号データを受信し、異なる商用信号フォーマ
ットに対してハードウェア状態マシン８２に記憶された
アルゴリズムと、専用状態マシン８４に記憶されたアル
ゴリズムとに基づいて、１つ以上の信号フォーマットに
より信号データを比較し分析する。これらの状態マシン
は、ＴＩ社、インテル社等によって製造された標準的な
３２Ｋｘ８ＥＰＲＯＭのようなＥＰＲＯＭの形態で実施
されるのが好ましい。

【００３４】本発明の１つの特徴によれば、ＥＰＲＯＭ
は、異なる信号フォーマットに関連したアルゴリズムを
交換し易くするために取り外し可能な接続が行えるよう
に取り付けられるのが好ましい。専用状態マシン８４の
専用信号フォーマットを幾つかのチャンネルに設けるこ
とができ、一方、標準信号フォーマットを用いた他のチ
ャンネルはチャンネルごとに選択されるか、或いはクロ
ス接続処理が与えられる。

【００３５】中程度の処理能力のプロセッサ７８は、中
央コントロールコンピュータ２２からメッセージバス２
８を経てメッセージを受け取り、このメッセージは、信
号データ分析処理のために選択されたチャンネルに対し
どの信号フォーマットをどのチャンネルに使用すべきか
に関するメッセージを含んでいる。中程度の処理能力の
コンピュータ７８は、この情報を選択信号の形態でライ
ン９０を経て信号コントロール回路８０へ搬送する。次
いで、信号コントロール回路８０は、どのチャンネルの
信号データ状態が変化したかを指示する信号をライン９
０を経てプロセッサ７８へ搬送する。この状態変化情報
は、中処理能力プロセッサ７８によって解読された後
に、中央コントロールプロセッサ２２へ搬送される。中
央コントロールプロセッサ２２は、それに応答して、入
力９２に接続されたライン３２を経てラインスイッチン
グ回路８６内で特定のチャンネル接続を行う。このスイ
ッチング回路８６は、入力９２のスイッチングコントロ
ール信号に応答してスイッチング回路２５を適当に制御
し、バス４８の入力通信をネットワークリンク５２を経
て出力インターフェイス回路５４に接続するように切り
換える。スイッチングエレメント８６からライン９６に
送られるチャンネルデータ出力は、入力インターフェイ
ス回路３６の７６８チャンネルのノードから送られたも
のであるか又は他の７６８チャンネルのスイッチングノ
ードから送られたものである。

【００３６】図３を参照すれば、出力インターフェイス
回路５４及び出力マルチチャンネル信号発生スイッチン
グ回路２６は、各々、入力インターフェイス回路３６及
び入力マルチチャンネル信号分析回路２４と並列なエレ
メントで構成される。実際には、対応する入力及び出力
回路の多くは、部分的又は完全に同じ半注文生産回路で
実施することができる。

【００３７】いずれにせよ、図２のマルチチャンネルス
イッチング回路８６のチャンネルデータ出力からチャン
ネルデータバス５２に現れる入力チャンネルデータは、
出力チャンネルデータとして受け取られる。スイッチン
グ回路１０２は、図１の中央コントロールプロセッサ２
２の出力スイッチングコントロール信号出力２７からの
スイッチングコントロール信号を受け取るための入力１
０４を有している。スイッチング回路１０２は、入力１
０４のこれらスイッチングコントロール信号に基づい
て、入力１００の出力チャンネルデータをその出力１０
６へそして出力チャンネルデータバス５２へ送るように
適当に切り換える。

【００３８】クロス接続チャンネルの場合には、出力ス
イッチング回路１０２を経て切り換えられた信号データ
は、ボイスデータに埋設される。一方、信号ビット分析
のために選択されたチャンネルの場合には、信号データ
が除去されており、出力マルチチャンネル信号コントロ
ール回路１０８により別々に発生される。コントロール
回路１０８は、入力チャンネル信号コントロール回路に
対応する同じ７６８のチャンネルを取り扱えるのが好ま
しい。

【００３９】出力チャンネル信号コントロール回路１０
８は、モトローラ社の６８０００のような中程度の処理
能力のプロセッサ１１６により指定された異なる信号フ
ォーマットデータに基づいてその出力１１０に出力信号
データを発生する。信号コントロール回路１０８による
各チャンネルの信号フォーマットの選択は、中程度の処
理能力のプロセッサの出力１０９からのメッセージに基
づいている。好ましくは、プロセッサ１１６は、図２の
プロセッサ７８と同じプロセッサである。この中処理能
力のプロセッサは、中央コントロールプロセッサ２２の
メッセージ出力３０からの入力メッセージを受け取る。
このプロセッサは、このメッセージを出力メッセージバ
ス５６に送信するのに加えて、別の出力１０９を経て信
号コントロール回路１０８へ搬送する。同様に、出力１
１０の出力信号データは、出力信号データバス５８へ送
られる。

【００４０】各出力インターフェイス回路５４は、処理
能力の低いプロセッサ１１８と、信号コントローラ１２
０と、インターフェイス・バッファ回路１２２とを備え
ており、これらは、プロセッサ７０と、信号コントロー
ラ６４と、インターフェイス・バッファ回路６０とに各
々対応している。信号コントローラ１２０の各々はその
入力１２４がチャンネルデータバス５２に接続されてお
り、そして低処理能力のプロセッサ１１８の各々はその
入力１２６がメッセージバス５６に接続されている。
又、各信号コントローラはその入力１２８が信号データ
バス５８に接続されている。好ましくは、プロセッサ３
６及び５４は、種々の全ての機能を実行する同じデバイ
スで実施される。

【００４１】低処理能力のプロセッサは、入力１２６で
受け取ったメッセージに基づいて、出力１３０及び１３
２を経て各々信号コントローラ１２０及びインターフェ
イス・バッファ回路１２２へ制御信号を送信し、チャン
ネルをクロス接続チャンネルとして処理させるか又は信
号データ分析チャンネル即ちＰＢＸチャンネルとして処
理させる。チャンネルがクロス接続処理に選択された場
合には、チャンネルデータが既に信号データを含んでお
り、この合成信号は、信号コントロール回路１０８から
信号データが挿入されることなく信号コントローラ１２
０によってインターフェイス・バッファ回路１２２へ通
される。インターフェイス・バッファ回路１２２は、合
成信号をバッファせずに出力ＤＳ１ライン５８に通過さ
せるコマンドをプロセッサ出力１３２から受け取る。

【００４２】一方、チャンネルがＰＢＸ処理について選
択された場合には、プロセッサ出力１３０のコマンド信
号により、信号コントローラ１２０は、入力１２８の信
号データを入力１２４の出力チャンネルデータに埋設
し、信号コントロール回路１０８によって発生された埋
設された信号データを含む合成信号をその出力１３４に
形成する。信号コントロール回路は、出力信号回路２６
により指定された厳密なフォーマット及び内容で適当な
信号データをＤＳ１ライン５８に送信させる。出力信号
コントロール回路２６から出力信号回路５４へ至るバス
５６上のコマンド信号により各チャンネルごとの所望の
信号処理モードを指示するための指定は、最初に行われ
るだけである。これらのエンティティ間では、処理モー
ドを変更する以外、信号操作を制御する他のメッセージ
は必要とされない。

【００４３】更に、図２及び３を参照すれば、好ましい
実施例では、広範なレベルのコンポーネントがハイアラ
ーキ構成にされており、各ＤＳ１ポートカード３６及び
５４は最低のレベルにあって２４チャンネルのみに応じ
る。スイッチング・信号コントロールノードは中間レベ
ルにあって７６８チャンネルに応じるようになってお
り、一方、中央コントロールプロセッサは最高のレベル
にあって複数のスイッチング・信号コントロールノード
からの全てのチャンネルに応じるようになっている。他
のアーキテクチャでは、ハイアラーキ構成における各レ
ベルのチャンネル化が異なり、実際には、ハイアラーキ
におけるレベルの数が異なるが、その構造はハイアラー
キにおける最適なレベルと、ハイアラーキにおける各レ
ベルの最適なチャンネル化とを表すと考えられる。信号
処理コンポーネントは効果的に配置されている。信号コ
ントロール回路６４は、ハイアラーキにおいて最低レベ
ルのカード又はブロックにある。その機能は、単に、信
号情報をチャンネルごとにボイスデータに埋設するか、
又はボイスビットへの妨げを防止することである。上記
のように、「取り換え又は取り換えしない」という仕様
は、交換機の初期化時にのみ生じるだけでよく、プロセ
ッサ７０が信号処理プロセス中にもつべき対話のみを表
している。これにより、システム全体において最も使用
されている形式のカードに非常に処理能力の低いマイク
ロプロセッサを使用することができる。これが可能にな
る理由は、ポートカード間の信号情報を７６８チャンネ
ルの信号コントロール回路８０へ接続するためにバス４
４及び５８に個別の経路があるからである。又、ボイス
又は信号データが埋設されたボイスは交換ノードへ直接
送られることに注目されたい。

【００４４】同様に、７６８チャンネルのスイッチング
・信号コントロールノード即ちモジュール２４におい
て、全７６８チャンネルの信号情報は、信号コントロー
ル回路１０８によって分析される。新たな事象は、この
回路により、状態マシン１１２及び１１４と協働して識
別され、更に作用を受けるためにプロセッサ１１６へ通
される。このプロセッサ１１６は、この必要な情報のみ
を中央コントロールプロセッサへ通信し、適当な信号応
答とスイッチング作用とを得る。従って、ハイアラーキ
構成のモジュール又はカードの中間レベルに必要とされ
ることは、中処理能力のプロセッサを使用することだけ
である。信号コントロール回路１０８は状態マシン１１
２及び１１４によってサポートされるので、広範な様々
な信号フォーマット−−いかなる数の異なるチャンネル
形式（及びそれに関連した信号フォーマット）でも交換
機に同時に使用することができ、これらは全て同じ回路
によってサービスを受ける。

【００４５】データがアウトバウンド送信のために適当
なポートカード５４に返送されるときにも、７６８チャ
ンネルの信号コントロール回路１０８から又は交換機１
０８に送られた埋設信号を含むボイスからアウトバウン
ドＤＳ１ラインへ送信すべき信号ビットのソースを選択
するために小さな論理回路が使用される。この場合に
も、この選択はパワーアップ時に一度だけチャンネルご
とに行う必要があり、プロセッサ１１８は信号処理を行
わねばならない。

【００４６】中央コントロールプロセッサ２２へ通され
るメッセージはスイッチング・信号コントロールモジュ
ール２４及び２６のＮ個のプロセッサ各々７８又は１１
６からのものであり、これら通信には介在するものがな
く、迅速な動作が得られる。特に、中央コントロールプ
ロセッサが（パワーアップ動作の後に）信号処理の目的
で３２ｘＮ個のＤＳ１ポートカード３６及び５４と対話
する必要がない。

【００４７】純粋なＰＢＸ動作の場合には、ポートカー
ド３６及び５４に信号コントロール回路６４及び１２０
を設ける必要はなく、スイッチングエレメント８６及び
１０２に信号を通過させる機能も不要である。純粋なク
ロス接続動作の場合には、信号コントロール回路８０、
１０８及びそれに関連した状態マシン８２、８４、１１
２、１１４がスイッチングエレメント８６及び１０２と
一緒に配置される必要はない。この最適な回路を設ける
ことにより、交換ネットワークは、ＰＢＸシステム又は
クロス接続システムのみとして働くだけでなく、両形式
のシステムとして同時に働くという融通性をもつ。この
融通性は、上記のハイアラーキ構成により最低の回路複
雑さとコストで達成される。

【００４８】図４を参照すれば、本発明の好ましい実施
例は、ネットワークサブシステム２２９の種々のエレメ
ントとインターフェイスするように使用され、次いで、
このサブシステムはコントロールサブシステムのＳＢＸ
バス２３０及びネットワーク終端サブシステムのエレメ
ントに接続されるのが好ましい。サブシステムのエレメ
ントと電話交換システムの中央コントローラ及び中央メ
モリ（図示せず）との通信は、ＳＢＸバス２３０を経て
行われる。バス２３０のコントロールサブシステムは、
６８０２０／６８０３０マイクロプロセッサをベースと
するマルチプロセッサで、一重又は二重動作を行える分
配処理システムであるのが好ましい。ネットワークサブ
システム２２９は、システムクロック即ちＣＬＫ２３２
と、４つの対話スイッチング／コントロールモード（２
つしか示されていない）とで構成され、その各々は、１
段のノンブロッキングの７７２チャンネルタイムスロッ
トインターチェンジャー即ちＴＳＩ２３４を含んでい
る。これらチャンネル（７６８）のほとんどは、２４チ
ャンネルより成る３２のグループに分割され、ネットワ
ークリンクとして知られている高速シリアルインターフ
ェイスを経てネットワーク終端サブシステム２２７の遷
移回路へインターフェイスされる。ＴＳＩ２３４に接続
されたネットワークシェルフコントローラ即ちＮＳＣ回
路２３６は、２メガバイトのＤＲＡＭをもつ６８０００
マイクロプロセッサを有し、各スイッチモードの７６８
チャンネルにおける信号作用を処理できる能力を発揮す
る。ＮＳＣ回路２３６内では、ＴＳＩ回路（図示せず）
へ行ったり来たりする７６８チャンネル並列時分割マル
チプレクス（ＴＤＭ）バスが、ネットワーク終端サブシ
ステム２２７へ行ったり来たりする３２個の２４チャン
ネル３．０８８ＭＨｚシリアルリンク即ちネットワーク
リンクにマルチプレクスされる。ＴＳＩ回路２３４は、
コントロールサブシステムの２次バス２３０にあるＳＢ
Ｘ回路へ至るＳＢＸインターフェイス（図示せず）を経
て、それ自身とＮＳＣ回路２３６とのための高レベル処
理をアクセスすることができる。中央コントローラ及び
そのメモリはこの２次バス２３０を経てロードされる。

【００４９】ネットワーク終端サブシステム２２７を形
成する回路は、トーン、アナウンス及びメッセージを発
生するＤＡＳ即ちデジタルオーディオソース２３７と、
基本レートライン即ちＢＲＬ回路２３８と、１次レート
インターフェイス回路即ちＰＲＩ回路２４０と、１つ以
上のＤＳ１ポート回路２４２と、デジタル信号処理即ち
ＤＳＰ回路２４４とを備えている。ＢＲＬ回路２３８
は、エージェント及びスーパーバイザーコンソールに対
するシステムアクセスを与え、一方、ＰＲＩ回路２４０
は、ＴＩデジタルトランクの２４番目の６４キロビット
チャンネルを終端し、そしてＤＳ１ポート回路２４２の
全ての特徴を有している。ＤＳ１ポート回路２４２は、
システムに対してデジタルＴ１トランクアクセスを与え
る。ＰＣＭチャンネルは適当に形成され、ＤＳ１送信リ
ンク２４６に接続される。ＤＳ１リンク２４６からの入
力情報は、復帰され、バッファされそしてネットワーク
アクセスのためにネットワークリンクへ送られる。デジ
タル信号処理回路２４４は、ＤＳＰ回路２４４がそのリ
ンクを経てネットワークへアクセスするところの２４個
のシステムチャンネルのうちの８つをアクセスするため
の３つの別々のＴＭＳ３２０Ｃ２５デジタル信号プロセ
ッサベースの回路を構成する。ＤＳＰプロセッサ２４４
は、ＭＦ及びＤＴＭＦ信号のための機能を受けると共
に、システム診断においてトーン計測機能に使用するこ
とができる。明らかなように、４つのワイヤのみのリン
ク２４７は、ネットワーク終端サブシステム２２７の各
エレメントを差動システムのＮＳＣ２３６又は非差動シ
ステムの２本のワイヤのみに接続するのが効果的であ
る。

【００５０】ワイヤリンク２４７は、おそらく、図５の
ネットワークリンクインターフェイス即ちＮＬＩ集積回
路２５０を使用して形成される。単一のＮＬＩ回路２５
０はこれが使用される分野に応じて種々のモードで動作
することができる。図４の各ネットワーク終端サブシス
テムエレメント２３７、２３８、２４０、２４２及び２
４４には、ネットワーク終端ユニットとして働く１つ以
上のＮＬＩ回路２５０が含まれており、サブシステム２
２９のＮＳＣ回路２３６には、コントロールユニット２
５０として働く多数のＮＬＩ回路が含まれている。好ま
しくは、このＮＬＩ回路２５０は、予め選択された入力
及び出力端子を有する大規模集積回路パッケージで実施
されるが、単一のパッケージに代わって、種々の作動モ
ードの各々に対して個別の集積回路パッケージを設けて
もよい。

【００５１】図５を参照すれば、図２のインターフェイ
ス・バッファ回路６０及び図３のインターフェイス・バ
ッファアーム１２２は、エラスティックバッファ１５
３、ＤＳ１トランシーバ１５２及びラインインターフェ
イス回路１５１の組み合わせによって実施され、一方、
図２の信号コントロールユニット６４及び図３の信号コ
ントロールユニット１２０は、ネットワークラインイン
ターフェイス即ちＮＬＩ回路５０で実施されるのが好ま
しい。ＮＬＩ回路５０の構造の詳細は、図１８ないし５
２を参照して以下に説明する。図３４ないし３６は、図
３の送信ＤＳ１ポートカード５４の動作について上記し
た信号のチャンネルコントロールに関連したもので、信
号ビットの挿入が論理１で示されており、非挿入コマン
ドが論理０で示されている。図３７ないし３９は、受信
モードで動作するＤＳＬポートカード３６の動作につい
て上記した信号のチャンネルコントロールに関連したも
のであって、クロス接続処理が論理１で指示され、ＰＢ
Ｘが論理０で指示される。

【００５２】更に、図５を参照すれば、説明上、ネット
ワークリンクインターフェイス回路２５０は、ネットワ
ーク終端ユニット即ちスレーブ回路２５０として使用さ
れ、図４のＤＳ１ポート回路２４２の１つを、コントロ
ールユニット即ちマスターユニット２５０として動作す
る別のネットワークリンクインターフェイス回路２５０
にインターフェイスするものとして示されている。

【００５３】ＤＰＣ２４２は単一のＤＳ１トランクを終
端し、その２４チャンネルをネットワークにインターフ
ェイスする。ＤＰＣ２４２は、受信したＤＳ１クロック
を復帰し、フレームをコントロールし、受信したＰＣＭ
及びＡＢ（ＣＤ）信号データをバッファし、ＤＳ１ライ
ンの性能を監視する。エラスティックバッファ２５３に
より、ＤＳ１ライン２４６を経て受信したＤＳ１ライン
のＰＣＭ及び信号データは、ライン２５１Ａに現れるシ
ステムクロックと同期される。エラスティックバッファ
２５３から読み取られたデータは、ネットワークリンク
２４７を経てネットワークに送信される。出力ＤＳ１ラ
イン２４６へ送られるべき情報は、ネットワークからネ
ットワークリンク２４７に同様に受け取られる。マイク
ロプロセッサは、ＤＳ１ラインのビットエラーレート及
びスリップ性能を監視し、アラーム状態を監視し、ルー
プバック及び他の診断構成体を制御し、そしてネットワ
ークリンク２４７に設けられたデータリンクを経てコン
トロールシステムとの通信を維持する。

【００５４】オフィスリピータベイ（ＯＲＢ）、チャン
ネルサービスユニット（ＣＳＵ）又はギャラクシボイス
回路（ＧＶＣ）ポートインターフェイス装置から受け取
ったＤＳ１信号は、図示されたように、変圧器結合され
てＤＰＣ２４２に送られる。同様に、各々の送信された
ＤＳ１信号はラインへ変圧器結合される。３つのＶＬＳ
Ｉデバイスは、ＤＰＣ２５０のＤＳ１インターフェイス
機能のコア、即ちラインインターフェイスユニット２５
１、ＤＳ１トランシーバ２５２及びエラスティックバッ
ファ２５３を形成する。これら３つのＶＬＳＩデバイス
は、ＤＰＣマイクロプロセッサ２５４によりプログラム
できる。

【００５５】ＤＰＣのラインインターフェイスユニット
２５１は、プログラム可能なライン構築機能に加えて、
ＤＳ１ラインインターフェイス２４６のための適当な終
端及びラインドライバ回路を形成する。又、ラインイン
ターフェイスユニット２５１は、受信ライン２４６Ａの
クロック信号を復帰させ、このクロック及びこれに載せ
られた１．５４４ＭＨｚのシリアルデータを各々ライン
２５１Ａ及び２５１Ｂを経てＤＳ１トランシーバ２５２
へ送り込む。同様に、ラインインターフェイスユニット
２５１は、ＤＳ１トランシーバ２５２によりライン２５
２Ａを経て１．５４４ＭＨｚのシリアルデータが送ら
れ、これはアウトバウンドＤＳ１ライン２４６に送られ
る。又、ラインインターフェイスユニット２５１によっ
て抽出された受信したＤＳ１ラインクロックは、ＤＰＣ
２４２によって出力されて、ネットワークのクロックコ
ントロール回路（図示せず）へ基準入力として送られ
る。

【００５６】ＤＳ１トランシーバ２５２は、受信ＤＳ１
ライン２４６Ａのフレームパターンにロックし、ＰＣＭ
及び信号データの各チャンネルをエラスティックバッフ
ァデバイス２５３へ通す。受信ＤＳ１ラインのビットエ
ラーカウント及びアラーム状態は、ＤＳ１トランシーバ
２５２によって維持される。同様に、アウトバウンドＤ
Ｓ１ライン２４６Ｂに送信されるべきＰＣＭ及び信号デ
ータは、ＮＬＩ回路２５０によりフレーミングのために
ＤＳ１トランシーバ２５２へ送られる。

【００５７】エラスティックバッファ２５３は、ＤＳ１
ラインとシステムクロックとの間の変化を考慮するため
に各チャンネルごとに受信したＰＣＭ及び信号情報をバ
ッファする。このデータは、ＮＬＩ回路２５０によりシ
ステムクロックに同期してバッファから読み取られる。
好ましくは、エラスティックバッファデバイス２５３
は、もし必要であれば、信号の積分及び凍結機能を実行
するようにプログラムされる。

【００５８】ＮＳＣ２３６はネットワークリンク２４７
上のシステムクロック及び同期信号をエンコードし、こ
れらの信号は、ＮＬＩ回路２５０及びそれに関連した位
相固定ループ回路によってデコードされる。ＮＬＩ回路
２５０は、ＤＰＣ２４２のＰＣＭ及び信号データの２４
チャンネルをネットワークに接続するための機構を形成
する。又、ＮＬＩ回路２５０は、マイクロプロセッサ２
５４がネットワークリンク２４７の７６８ｋｂｐｓデー
タリンクを介してＮＳＣ２３６のマイクロプロセッサと
通信するための手段も形成する。冗長システムにおいて
は、ＮＬＩ２５０は各ネットワークコピーにおいてＮＳ
Ｃ２３６に接続される。

【００５９】ＤＰＣ２４０は６８００８マイクロプロセ
ッサ２５４を含み、これは６ＭＨｚで動作する６８００
８ＩＣである。このマイクロプロセッサ２５４の主たる
機能は、ＮＬＩ ＳＯＢのＤＳ１インターフェイス回路
をプログラムしそしてＤＳ１ライン２４０を監視して、
エラー及びアラーム状態をＮＳＣ２３６に報告すること
である。マイクロプロセッサ２５４はＮＳＣ２３６と通
信するためにＮＬＩＳＯＢと対話する。このような場
合、ＤＳ１トランシーバ２５２は、ＥＳＦ ＤＳ１アプ
リケーションにおいて設備のデータリンク２５１Ａを制
御する。或いは又、リモートエージェントアプリケーシ
ョンの場合には、ＮＬＩ回路２５０がＤＰＣ２４２の６
４ｋｂｐｓチャンネルの１つに維持されたリモート設備
２５７Ｂへのデータリンクを制御する。

【００６０】ＤＰＣ２４２は、ブートローディング及び
診断コードのために６４キロバイトの待機状態なしＥＰ
ＲＯＭ２５５を含んでいる。ＤＰＣ２４２は、３２キロ
バイトの待機状態なしＲＡＭ２５６を含んでおり、これ
は任意に９６キロバイトまで拡張できる。このＲＡＭ２
５６は、８キロバイトブロックで書き込み保護すること
ができる。

【００６１】種々の機能をコントロールし監視すること
ができるようにマイクロプロセッサ２５４のアドレス空
間には多数のレジスタも設けられている。

【００６２】マイクロプロセッサ２５４は、ＮＬＩ回路
２５０と、ＤＳ１トランシーバ２５２と、ラインインタ
ーフェイスユニット２５１と、シリアル通信コントロー
ラ２５７から割り込みを受け取ると共に、ＮＬＩ回路２
５０に発生された１０マイクロ秒の信号を受け取ること
ができる。

【００６３】リモートエージェント機能を設けるため
に、ＤＰＣ２４２は、ＤＳ１ライン２４６の２４個の６
４ｋｂｐｓチャンネルの１つへアクセスして、ＩＳＤＮ
「２３Ｂ＋Ｄ」環境において「Ｄ」チャンネルコントロ
ールを容易にする構成にされている。受信した６４ｋｂ
ｐｓデータは、ＤＳ１トランシーバ２５２によりＮＬＩ
回路２５０を経てＺ８５３０シリアル通信デバイス又は
データリンク２５７Ａ及び２５７Ｂへ通過され、これは
マイクロプロセッサ２５４によってコントロールされ
る。デバイス２５７は６４ｋｂｐｓデータ流をシリアル
化し、アウトバウンドＤＳ１ライン２４６Ｂへ送るため
にＮＬＩ回路２５０を経てＤＳ１トランシーバ２５２へ
通過させる。リモート位置においては、この「Ｄ」チャ
ンネル情報のソース及びシンクとして別のＤＰＣ２４２
が与えられる。

【００６４】ＤＰＣは冗長の−４８ＶＤＣを受け入れ、
ＤＣ−ＤＣ電力コンバータを含んでいて、その論理回路
に必要な＋５Ｖを導出する。

【００６５】図６を参照すれば、ＮＬＩ回路２５０は、
アウトバウンドデータインターフェイス２８２と、送信
リンクインターフェイス２８４と、受信リンクインター
フェイス２８６と、インバウンドデータインターフェイ
ス２８８と、マイクロプロセッサインターフェイス２９
０の５つのインターフェイスを有している。アウトバウ
ンドデータインターフェイス２８２は、ネットワークリ
ンクに送信すべきＰＣＭ及び信号データをカードから放
出するための手段を構成する。このデータは、マイクロ
プロセッサインターフェイス２９０により送信のために
指定された情報と合流され、送信リンクインターフェイ
ス２８４によりパルス巾変調エンコード形態でアウトバ
ウンドネットワークリンクへ送られる。他の方向では、
ネットワークリンク２４７から受け取ったデータが受信
リンクインターフェイス２８６に到達し、そこでＰＣＭ
及び信号データが抽出されて、ＮＬＩ回路２５０からの
出力としてインバウンドデータインターフェイス２８８
へ送られる。メッセージ情報も受信ネットワークリンク
２４７から抽出され、マイクロプロセッサインターフェ
イス２９０へ送られる。マイクロプロセッサインターフ
ェイス２９０と、両受信及び送信インターフェイス２８
６及び２８４との間の接続は、ＦＩＦＯ２９１を経て行
われる。

【００６６】ＮＬＩインバウンド及びアウトバウンドデ
ータインターフェイス２８８及び２８２にわたって流れ
るデータには多数のフォーマットがあるが、各ネットワ
ークリンク２４７上のデータのフォーマットは、送信リ
ンクインターフェイス２８４により発生されたものであ
っても、受信リンクインターフェイス２８６に受け取ら
れたものであっても、常に図７に示すものとなる。

【００６７】アウトバウンドデータインターフェイス２
８２はネットワークリンク送信のためにパラレル入力も
シリアル入力も受け入れる。アウトバウンドデータイン
ターフェイス２８２の動作は、ＮＬＩモード選択ピンの
ストラッピングによって決まる。

【００６８】前記したように、ＮＳＣ回路２３６上の３
２個のＮＬＩ回路２５０の各々は、２４チャンネル各々
のパラレルデータをネットワークリンク送信のために受
信する。このデータは、７６８チャンネルＴＤＭバスか
ら得られる。図７を参照すれば、各ＮＬＩ回路２５０
は、１組の２４個の１１ビットサンプルを約１９２ｋＨ
ｚレートでラッチする。このラッチのタイミングはＮＬ
Ｉ回路２５０内のカウンタから導出され、これらカウン
タは、１２．３５２ＭＨｚのコントロールタイムベース
クロックと、ＮＳＣ回路２３６を経て各エレメントへ送
られる３３３Ｈｚの同期パルスとによって駆動される。
所与の回路に対して７６８チャンネルバスの２４チャン
ネルのどのセットが意図されるかを識別するために、各
ＮＬＩ回路２５０は、０から３１までの値がロードされ
る位置レジスタを有している。ＮＳＣ回路２３６上の各
ＮＬＩ２５０はその位置レジスタに異なる値を有する。
各ＮＬＩ２５０へ渡される１１ビットはＴＳＩ回路２３
４で発生されたもので、８個のＰＣＭビットと３個のシ
ステムビットとで構成される。３つのシステムビットと
は、パリティビットと、フレームビットと、スーパーフ
レーム同期信号（ＳＦＳＳ）ビットとを含むものであ
る。ＳＦＳＳビットを除くこれら全ての入力は、スイッ
チングコンプレックスをソースとするものである。ＳＦ
ＳＳビットは、ＴＳＩ回路２３４の信号回路によって発
生され、他の１０個と並列にＮＬＩ２５０へ通される。
ＮＬＩ２５０によって受信されたパリティビットは、Ｔ
ＳＩ回路２３４によって発生された８個のＰＣＭ及び１
個のフレームビットに対するものであり、このパリティ
のチェックは、図６のアウトバウンドデータインターフ
ェイス２８２において実行される。パリティエラーが検
出された場合は、ＮＬＩ割り込み状態レジスタの適当な
ビットがセットされ、ＤＰＣ２４２のＤＰＣ回路のマイ
クロプロセッサが割り込まれる。パリティチェックの結
果に関わりなく、１０個の残りのデータビットが送信リ
ンクインターフェイス２８４へ転送される。

【００６９】ＤＰＣ回路２４２（図４）及びＰＲＩ回路
２４０において、シリアルのＰＣＭ及びパラレルの信号
データはアウトバウンドデータインターフェイス２８２
に受け取られ、ネットワークリンク２４７に送られる。
シリアル流は２４チャンネルのＰＣＭデータを含み、フ
レームビットは１．５４４ＭＨｚレートで受け取られ
る。ＮＬＩ２５０のピン２９２（図示せず）は、このデ
ータ流を発生する際にＤＰＣ回路２４２及びＰＲＩ回路
２４０で使用する送信１．５４４ＭＨｚクロックを送出
するために設けられている。ＮＬＩ２５０には８ｋＨｚ
送信同期出力ピン（図示せず）が設けられており、ＮＬ
Ｉ２５０においてチャンネルの順序を導出できるように
なっている。これらクロック信号各々のタイミングは、
ＮＬＩのＰＬＬピンからＮＬＩ２５０へ送られる１２．
３５２ＭＨｚ入力に関連して、受信したネットワークリ
ンク同期情報から導出される。

【００７０】各チャンネルの８ビットＰＣＭサンプルは
受信したシリアル流から抽出され、パラレル形態に変換
される。シリアル流のフレームビットはラッチされ、そ
して各チャンネルのパラレルのＰＣＭデータと並列に送
信リンクインターフェイス２８４に通される。アウトバ
ウンドデータインターフェイス２８２で受信した信号情
報の４ビットは各チャンネルのＡ、Ｂ、Ｃ及びＤ信号ビ
ットを表す。システムで定められたスーパーフレームの
タイミングに基づいて、受信した４つのうちの信号ビッ
トが選択され、ＰＣＭ及びフレームビットと並列に送信
リンクインターフェイス２８２へ送られる。又、マイク
ロプロセッサコントロールのもとで、この信号データ
は、出力ＰＣＭサンプルのＬＳＢと置き換えるために指
定される。この形式のコントロールは、各チャンネルの
プロセッサ仕様によりチャンネルごとに送信信号コント
ロールレジスタに維持される。

【００７１】アウトバウンドデータインターフェイス２
８２の動作はＢＲＬ回路２３８と同等であるが、信号ビ
ットはＮＬＩ２５０に送られない。

【００７２】ＤＡＳ回路２３７においては、２４個の８
ビットパラレルＰＣＭサンプルが１２５マイクロ秒ごと
にアウトバウンドデータインターフェイス２８２へ送ら
れ、ネットワークリンクへ送信される。ＮＬＩ回路２５
０は、オンボード１２．３５２ＭＨｚクロックと共に使
用される８ｋＨｚ送信同期出力をピン２９３を経てＤＡ
Ｓ２３７へ供給し、アウトバウンドデータインターフェ
イス２８２へデータを通すためのタイミング及びチャン
ネル順序を導出できるようになっている。ＤＡＳ回路２
３７はデータを１９２ｋＨｚレートで送信するためにＮ
ＬＩ２５０に供給する。このデータは、次いで、送信デ
ータインターフェイス２８４へ転送される。

【００７３】ＤＳＰ回路２４２においては、シリアルの
ＰＣＭデータがアウトバウンドデータインターフェイス
２８２に受け取られ、ネットワークライン２４７に送信
される。このシリアル流は、２４チャンネルのＰＣＭデ
ータを含み、１．５３６ＭＨｚレートで受信される。Ｎ
ＬＩ２５０の１．５３６ＭＨｚ送信クロックピン２９５
は、このデータ流を発生する際にＤＳＰ回路２４４に使
用すべきクロックを送出するために設けられている。チ
ャンネルの順序を決定するために８ｋＨｚの送信同期ピ
ン２９３も設けられている。各チャンネルの８ビットＰ
ＣＭサンプルはシリアル流から抽出され、パラレルの形
態に変換され、送信リンクインターフェイス２８４に通
される。

【００７４】送信リンクインターフェイス２８４は、ア
ウトバウンドデータインターフェイス２８２及びマイク
ロプロセッサインターフェイス２９０からのデータを受
け取る。リンク送信のための１６ビットデータは、アウ
トバウンドデータインターフェイス２８２からの１０ビ
ット（まで）をマイクロプロセッサインターフェイス２
９０からの４ビットと組み合わせ、そのセットに奇数パ
リティを発生しそして論理１として固定されたビットを
付加することにより形成される。２４個のこのとうなワ
ードが１２５マイクロ秒ごとに形成される。これら２４
個の１６ビットワードに２つのリンク同期ビットが追加
され、全情報ブロックがシリアル化される。ＮＬＩのマ
スター／スレーブピン２８０の設定により、アウトバウ
ンド３．０８８ＭＨｚ流に使用されるコードが決定され
る。マスター２５０として働くようにストラップされた
ＮＬＩ回路２５０はパルス巾変調コードを使用し、ネッ
トワークリンクの遠方端でスレーブ２５０として作動す
るＮＬＩ回路２５０が各ビットインターバルで始まる低
−高遷移からクロックを導出できるようにする。スレー
ブ２５０としてストラップされたＮＬＩ回路２５０は、
３．０８８ＭＨｚ流を単純なＮＲＺとして出力し、１は
全ビットインターバル中に高電圧であるとして表されそ
して０は低電圧として表される。

【００７５】受信リンクインターフェイス２８６は、
３．０８８ＭＨｚネットワークリンクを受け取り、その
流れをデコーダに直ちに通す。受信した流れのデータ遷
移は、パルス巾変調デコーダにおいて検出され、３．０
８８ＭＨｚクロックが導出される。このクロックは２で
分割されて１．５４４ＭＨｚ信号が形成され、これは、
マスター／スレーブピン２８０の設定によりスレーブ動
作に指定されたＮＬＩ回路２５０に対して、ＮＬＩ回路
２５０から位相固定ループ回路へ送られ、そこで１２．
３５２ＭＨｚが形成されてＮＬＩ回路２５０へ戻され、
全てのタイミングを導出するのに使用される。デコーダ
のシリアルデータ出力は３．０８８ＭＨｚでシフトレジ
スタへクロックされ、データがパラレル形態に変換され
る。このようにして、インバウンドデータインターフェ
イス２８８についてのビットバウンドと、マイクロプロ
セッサインターフェイス２９０についての４ビットと、
全ワードについてのパリティビットと、論理１の固定ビ
ットとで構成された１６ビットワードが形成される。奇
数パリティチェッカーを用いて適切に受信したデータワ
ードが確認され、もしパリティエラーが検出された場合
には、ＮＬＩ割り込み状態レジスタの適当なビットがセ
ットされ、ＮＬＩ回路２５０のマイクロプロセッサが割
り込まれる。３．００８ＭＨｚリンクでは、１２５マイ
クロ秒ごとに３８６ビットが送信される。チャンネルデ
ータには３８４ビットしか使用されない（２４セットの
１６ビットワード）ので、更に２ビットのリンク同期情
報がデータ流に受け取られる。これらのビットは、図４
のカウンタ／タイマー回路２９２へ送られ、そこでリン
ク送信器に対して同期を取るのに使用される。

【００７６】インバウンドデータインターフェイス２８
８は、受信リンクインターフェイス２８６から１０ビッ
トを受け取り、このデータをパラレル又はシリアルの形
態で送信する。ＮＬＩ回路２５０のモード選択ピンは、
各カードの出力モードを選択するのに使用される。

【００７７】ＮＳＣ回路２３６においては、３２のイン
バウンドデータインターフェイス２８８の各々からのデ
ータが合流して、７６８チャンネルＴＤＭバスを形成す
る。各ＮＬＩマスター回路２５０は、約１９２ｋＨｚレ
ートで１組の２４個の１１ビットサンプルを供給する。
このラッチのタイミングは、ＮＬＩ回路２５０内のカウ
ンタから導出され、これらカウンタは、図４のクロック
カード２３２によりＮＳＣ回路２３６を経て各ＮＬＩ２
５０に送られる１２．３５２ＭＨｚクロックと３３３Ｈ
ｚ同期パルスとによって駆動される。各ＮＬＩ回路２５
０は、この７６８チャンネルバスへ出力すべきときを決
定するために０から３１までの値がロードされる位置レ
ジスタを有している。所与のＮＬＩ回路２５０がデータ
を出力しないときには、その出力ピンを高インピーダン
ス状態に保持する。所与のＮＬＩ回路２５０がデータを
出力するときには、そのＮＬＩ２５０のＥＸＧピンが低
レベルパルスを発生し、これはＮＳＣ回路２３６上で特
殊な目的に使用される。

【００７８】８個のＰＣＭビットと３個のシステムビッ
トを含む１１ビットの出力が各ＮＬＩ回路２５０のイン
バウンドデータインターフェイス２８８によって送られ
る。３個のシステムビットは、パリティビットと、フレ
ームビットと、ＳＦＳＳビットとを含む。ＳＦＳＳビッ
トを除く全ての出力がＴＳＩ回路２３４へ送られ、９個
の非ＳＦＳＳデータビットにパリティビットが発生され
る。ＳＦＳＳビットは他の１０個とパラレルにＴＳＩ回
路２３４の信号回路へ送られる。

【００７９】ＤＰＣ回路２４２及びＰＲＩ回路２４０に
おいては、インバウンドデータインターフェイス２８８
によってシリアルのＰＣＭデータが出力される。このシ
リアル流は、２４チャンネルのＰＣＭデータとフレーム
ビットとを含んでおり、１．５４４ＭＨｚレートで送信
される。ＮＬＩの受信１．５４４ＭＨｚクロックピン
は、このデータ流をラッチする際にＤＰＣ２４２及びＰ
ＲＩ２４０によって使用される。これらの回路において
チャンネル及びフレーム順序を導出できるように３３３
Ｈｚの受信同期出力ピン２９４も設けられている。これ
らクロック信号各々のタイミングは、ＮＬＩの位相固定
ループ回路からの１２．３５２ＭＨｚ入力に関連して、
受信したネットワークリンク同期情報から導出される。

【００８０】受信したネットワークリンク上のＳＦＳＳ
ビット位置において各チャンネルについて得られた信号
情報は、システムで定められたスーパーフレームタイミ
ングに基づいてインバウンドデータインターフェイス２
８８により出力された各ＰＣＭワードのＬＳＢに挿入さ
れる。これは、図９の（Ａ）（Ｂ）（Ｃ）に示された受
信リンク信号コントロールレジスタにおいてチャンネル
に対応するビットをセットすることによりマイクロプロ
セッサコントロールのもとでチャンネルごとに選択可能
である。インバウンドデータインターフェイス２８８の
動作はＢＲＬ回路２３８について同等であるがＰＣＭサ
ンプルに信号ビット情報が挿入されることはない。

【００８１】ＤＡＳ回路２３７においては、２４個の８
ビットパラレルＰＣＭサンプルがインバウンドデータイ
ンターフェイス２８８により１２５マイクロ秒ごとに出
力される。カード上の４つのＮＬＩ回路２５０の各々
は、それがいつパラレル出力を共通の出力バスに出すべ
きかを定めるためにそれらの位置レジスタに別々の値が
指定される。所与のデバイスがそのインバウンドデータ
インターフェイス２８８からこのバスにデータを送らな
いときには、その出力ピンが高インピーダンス状態に保
たれる。ＤＡＳ回路２３７は、ＮＬＩ回路２５０のＯＳ
ＹＣピンを使用して、所与のＮＬＩ回路２５０から出力
データをラッチすべきかどうか決める。

【００８２】ＤＳＰ回路２４２においては、シリアルＰ
ＣＭデータがインバウンドデータインターフェイス２８
８によって出力される。このシリアル流は、２４チャン
ネルのＰＣＭデータを含んでおり、１．５３６ＭＨｚレ
ートで送信される。１．５３６ＭＨｚの受信クロックピ
ン２９２は、このデータ流を発生する際にＤＳＰ回路２
４４に使用すべきクロックを送出するために設けられて
いる。インバウンドデータインターフェイス２８８と対
話するために設けられた８ｋＨｚの受信同期ピンと１．
５３６ＭＨｚ及び８ｋＨｚのピンは、アウトバウンドデ
ータインターフェイス２８２と対話するために設けられ
たピンとは異なるものである。各セットは互いに移相が
異なる。各チャンネルの８ビットＰＣＭサンプルは、シ
リアル流から導出され、パラレル形態に変換され、送信
リンクインターフェイス８４へと通過される。

【００８３】ＤＳＰ回路２４２によって受け取られるチ
ャンネルの場合に、システムで定められた信号フレーム
中にＰＣＭサンプルのＬＳＢには信号ビットが存在す
る。これらの信号ビットは、ＮＬＩ回路２５０によって
捕らえられ、受信信号データレジスタ（図４０ないし４
２）に記憶され、カードマイクロプロセッサによって読
み取られる。

【００８４】マイクロプロセッサインターフェイス２９
０は、マイクロプロセッサがＮＬＩ回路２５０と通信し
てその機能を制御できるようにするための種々のレジス
タを備えている。マイクロプロセッサインターフェイス
２９０によって制御される１つの主たる機能は、回路間
にメッセージを通すことに関連したものである。この回
路は、３．０８８ＭＨｚの送信ネットワークリンクにメ
ッセージ情報を埋設したり、逆に、このような情報を受
信リンクから抽出したりすることに関連した必要な機能
を実行する。メッセージ及びそれに関連したコントロー
ル情報には、ネットワークリンク上の各１６ビットから
４つが割り当てられる。これらの情報ビットは、７６８
キロビット／秒のレートでパケットプロトコルを用いて
送信される。

【００８５】コントロールユニットとネットワークター
ミナルユニットとの間の通信は常にＮＳＣ回路２３６か
ら開始される。ネットワークカードにメッセージ情報を
送る必要があるときには、ＮＳＣ２３６のマイクロプロ
セッサが６４バイトまでを−−その第１がバイトカウン
ト−−送信メッセージデータレジスタに書き込む手段に
よってＮＬＩの送信ＦＩＦＯにバッファする。その後
に、マイクロプロセッサは、送信メッセージビット位置
に論理１を含むＮＬＩコントロールレジスタにワードを
書き込む。ＮＬＩ回路２５０は、図８に示されたプロト
コルに基づいてメッセージのバイトを「パケット化」
し、この情報フィールドのまわりにフラグ、状態フィー
ルド及びチェック和バイトを追加する。メッセージが送
られない時間中には、ＮＬＩ回路２５０は、７６８キロ
ビット／秒フィールドの非フラグ文字を出力する。

【００８６】ＮＬＩ回路２５０は、その受信リンクのメ
ッセージフィールドにおいてオープニングフラグをチェ
ックすることによって入ってくるメッセージ情報を常に
サーチする。オープニングフラグが確認され、バイトカ
ウントが決定されると、ＮＬＩ回路２５０はメッセージ
バイトを受信ＦＩＦＯにバッファする。メッセージバイ
トを受け取ったときには、それに対する継続チェック和
が保持され、入ってくるメッセージに付随するチェック
和バイトと比較される。受け取ったチェック和が計算し
たチェック和と異なる場合には、割り込み状態レジスタ
の適当なビットがセットされ、回路のマイクロプロセッ
サが割り込まれる。有効なメッセージを受け取ったとき
には、割り込み状態レジスタの受信ＦＩＦＯフルビット
がセットされ、受信した状態フィールドビットが解読さ
れて処理される。ＮＳＣ回路２３６においては、ＮＬＩ
回路２５０の各割り込み状態レジスタをポーリングする
ことにより受信メッセージが検出され、この受信ＦＩＦ
Ｏフルビットがセットされたかどうか調べられる。次い
で、メッセージは、ＮＬＩ回路２５０から受信メッセー
ジデータレジスタを経て読み取られる。第１バイトの読
みがバイトカウントでありそしてマイクロプロセッサは
その回数だけループして、他の６３（まで）のメッセー
ジバイトを読み取らねばならない。

【００８７】ＮＬＩ回路２５０は、他の全てのモードに
おいて次の点を除いて同様に機能する。第１に、インバ
ウンドメッセージを受け取る際に、回路のマイクロプロ
セッサは、ＮＬＩ割り込み状態レジスタにおける受信Ｆ
ＩＦＯフルの指示と共に割り込まれる。第２に、メッセ
ージを受け取る際に、受信ＦＩＦＯは「ロック」状態と
なり、カードへ送られる第２のメッセージによってその
メッセージがオーバーライトされないようにする。ＦＩ
ＦＯがロックされた間に送られるその後のメッセージは
失われしまうことが明らかである。プロセッサは、受信
ＦＩＦＯから現在メッセージを抽出する際にコントロー
ルレジスタの適当なビットを変更することによりＦＩＦ
Ｏのロックを解除するように働かなければならない。Ｆ
ＩＦＯロック機構は、マスター／スレーブピンにマスタ
ー呼称をもつようなＮＳＣカード２３６上のデバイスで
は使用できない。最後に、モード１ないし３で動作する
ように指定されたＮＬＩ２５０では、レスポンスを要求
するメッセージが受信されるまで、メッセージが送信さ
れてはならない。しかしながら、この回路には余計なメ
ッセージの送信を制限するものは何もない。

【００８８】ＮＬＩ回路２５０は、オープニングフラグ
を除く全ての先行バイトにオープニングフラグと状態フ
ィールドとチェック和とを追加するプロトコルを用いて
プロセッサからのメッセージを「パッケージ化」する。
オープニングフラグは、メッセージフレームの開始を表
し、常に１６進で７Ｅ（２進で０１１１１１１０）の値
を有する。状態フィールドは、ＮＳＣ回路２３５からネ
ットワークカードへコントロール情報を送信するのに使
用される８ビットフィールドである−−その内容はＮＳ
Ｃ２３６に接続したリンクに対しては意味をもたな
い）。状態フィールドビットは、ＮＳＣ回路２３６上の
プロセッサにリセット又はノンマスカブル割り込み（Ｎ
ＭＩ）を生じさせるか、或いはシリアル情報を受け取る
バスを切り換えさせるために使用される。６４バイト
（まで）のメッセージ情報が状態フィールドの後に送信
され、情報フィールドの第１バイトは常にそのフィール
ドのバイトカウントである。このデータを送信する間
に、チェック和の値が計算される。このチェック和バイ
トは、情報フィールドが完了した後にリンクに挿入さ
れ、メッセージの完全性をチェックする手段が遠方端に
設けられる。

【００８９】情報フィールドを開始するバイトカウント
は０から６３までの範囲であることに注意されたい。０
バイトカウントメッセージは、例えば、状態フィールド
情報をカード間に単に通すために送られる。しかしなが
ら、受信ＦＩＦＯがロックされた状態でも、スレーブデ
バイスに適切に受け取られた０バイトカウントメッセー
ジは解読されて処理される。６３バイトカウントメッセ
ージは、１バイトカウントデジットと、６３の実際のデ
ータバイトとを含む完全にフルの情報フィールドをもつ
ものである。

【００９０】ＮＬＩ回路２５０は、これに送り込まれる
データのパリティエラーを確認しそしてここから出てい
くデータにパリティを発生するように構成されている。
パリティエラーは、ＴＳＩモード０からのアウトバウン
ドパラレルデータ、全てのモードにおける受信３．０８
８ＭＨｚシリアルデータ、又はＮＬＩ回路２５０内に維
持された２つのＦＩＦＯのいずれかから転送されるバイ
トにおいて検出することができる。３．０８８ＭＨｚシ
リアルリンクには奇数パリティが使用され、２つの内部
ＦＩＦＯには偶数パリティが使用され、モード０のＴＳ
Ｉデータチェック及び発生に対しコントロールレジスタ
を介してパリティの形式が選択される。パリティの違反
は、ＮＬＩ割り込み状態レジスタにおいて形式に関して
指示されそしてこれには回路のマイクロプロセッサの割
り込みが常に付随する。マイクロプロセッサがこれらの
パリティエラー割り込みのいずれかをマスクしようとす
る場合には、コントロールレジスタの対応ビットをセッ
トすることによりそれを行う。更に、マイクロプロセッ
サがこれらエラーのいずれか又は全部によりそれ自身の
診断ソフトウェアをテストしようとする場合にも、コン
トロールレジスタのビットがこの目的のために指定され
ている。

【００９１】パリティチェックと同様に、ＮＬＩ回路２
５０は、各々の受信メッセージに関連したチェック和バ
イトを常に監視する。メッセージ受信中に計算したチェ
ック和がそのメッセージに意図されたものに厳密に対応
しない場合には、回路のマイクロプロセッサが割り込み
を受け、その指示が割り込み状態レジスタに入れられ
る。このような割り込みは、コントロールレジスタの適
当なビットをセットすることにより診断ソフトウェアチ
ェックのためにマスクしたり「実行」したりすることが
できる。

【００９２】ＮＬＩ回路２５０がその受信ネットワーク
リンクの送信器との同期を失った場合には、その指示が
割り込み状態レジスタに入れられ、回路のマイクロプロ
セッサが割り込まれる。マスター２５０としてストラッ
プされたＮＬＩ回路の場合には、割り込み状態レジスタ
の指示が受信リンクの同期ずれビット位置にあり、スレ
ーブユニット２５０としてストラップされたＮＬＩ回路
２５０の場合には、割り込みがマスタークロック同期ず
れビットに指示される。更に、マスターユニット２５０
として動作するＮＬＩ回路２５０の場合には、ＮＬＩ同
期入力ピン２９７に送られた同期信号で内部カウンタが
歩進するかどうかチェックされる。このような同期が失
われた場合は、割り込み状態レジスタのマスタークロッ
ク同期ずれビットがセットされ、回路のプロセッサが割
り込まれる。他のエラー割り込みの処理と一致するよう
に、コントロールレジスタの適当なビットをセットする
ことにより診断ソフトウェアチェックに対してそれらの
形式がマスクされたり「実行」されたりする。

【００９３】又、ＮＬＩ回路２５０は、多数のシステム
機能のバックグランドテストを行うという特徴も有して
いる。各ＮＬＩ回路２５０には、送信ネットワークリン
クに出力されるべき１チャンネルのデータに代わって既
知のＰＣＭ及び信号パターンを挿入できるようにレジス
タが設けられている。マイクロプロセッサは、８ビット
のＰＣＭ及び／又は４ビットＡ、Ｂ、Ｃ及びＤの信号値
を送信挿入データレジスタに指定すると共にチャンネル
番号呼称を送信挿入アドレスレジスタに指定することが
できる。コントロールレジスタのイネーブルＰＣＭ挿入
ビットをセットすることにより、マイクロプロセッサ
は、そのチャンネルのＳＦＳＳビットにおいてシステム
で定めたスーパーフレームタイミング中に上記のＡ、
Ｂ、Ｃ及びＤの信号値に代入を行う。この形態で、ＮＳ
Ｃ２３６は、動作しないチャンネルに対し、リンクを経
てスイッチングコンプレックス及びＴＳＩ２３４の信号
回路へ既知の値を送信し、それらの動作をチェックする
処理を行えるようにする。ＰＣＭの挿入は信号の挿入な
しに行うことができ、その逆にも行うことができる。同
様に、ＮＬＩ回路２５０には抽出データレジスタ及びア
ドレスレジスタもあり、ネットワークリンク２４７から
所与のチャンネルのＰＣＭ及び信号データを受け取った
ときにそれらをラッチすることができる。挿入及び抽出
レジスタは、種々のシステム機能を監視するために個々
に又は対として使用することができる。

【００９４】ＮＬＩ回路２５０は、そのプロセッサに割
り込むためのリアルタイム信号を各カードに供給するた
めの１０ミリ秒出力ピンを有している。この１０ミリ秒
信号は、１２．３５２ＭＨｚクロック入力からＮＬＩ回
路２５０へ導出される。この割り込みは、ＮＬＩ回路２
５０のクリアタイマー／ＮＭＩレジスタを読み取ること
により認識され、その後、次のインターバルが経過する
まで出力信号がインアクティブとなる。

【００９５】又、ＮＬＩ回路２５０は、ネットワークリ
ンク上の全てのチャンネルについてＡポート信号ビット
が受け取られるたびにそれらのマイクロプロセッサに対
する割り込み信号をＤＳＰ回路２４２に供給するために
出力ピンを有している。この１．５ミリ秒信号は、シス
テムで定めたスーパーフレーム構造に基づいて１２．３
５２ＭＨｚクロック入力からＮＬＩ回路２５０へ導出さ
れる。この割り込みはＮＬＩ回路２５０のクリアタイマ
ー／ＮＭＩレジスタを読み取ることにより認識され、そ
の後、次のインターバルが経過するまで出力信号がイン
アクティブとならねばならない。

【００９６】ＮＬＩ回路２５０には、２５６又は６４ｋ
ｂｐｓのデータリンクを受け入れるために４つのピンが
設けられている。２つのピンは、ＮＬＩ回路と２５６又
は６４ｋｂｐｓデータをやり取りするのに使用するため
にＮＬＩ回路２５０によって発生されたクロック信号を
表している。２つのクロック信号は同相ではない。他の
２つのピンは、２５６又は６４ｋｂｐｓデータＩ／Ｏの
ための経路である。ＰＲＩ回路２４０においては、これ
らのピンがＮＬＩ回路２５０とシリアル通信コントロー
ラ（ＳＣＣ）との間でデータを転送するのに使用され
る。このＳＣＣは回路のマイクロプロセッサに接続され
る。このようにして、プロセッサは、ＮＬＩ回路２５０
内の１つのチャンネルからデータを受け取ることがで
き、そして同様に、そのチャンネルに関連したデータを
送出することができる。プロセッサと対話できる２５６
又は６４ｋｂｐｓのチャンネルは、回路に接続されたＴ
１ラインに到達したり離れたりするものの１つである。
データリンクの動作により、コントロールレジスタの適
当なビットをセットすることで指定された２５又は６４
ｋｂｐｓの動作を行えねばならない。

【００９７】更に、各ＮＬＩ回路２５０には、ターミナ
ル回路のマイクロプロセッサとのデータ転送中にハンド
シェイクに使用するためにＤＴＡＣＫ出力ピンが設けら
れている。

【００９８】図１１を参照すれば、図１、２及び３のフ
ァンクションブロック２４、２５、２６、３６及び５４
は、以下ＡＢＳＢ ＩＣ３００又はＡＢＳＢ２００と称
する集積回路で実施されるのが好ましく、これは、１９
８９年９月２９日に出願されたジョーンズ氏等の米国特
許出願０７／４１６，０７７号に開示された電話ネット
ワークに使用するものとして詳細に説明する。それ以上
の詳細についてはこの特許出願を参照することになる
が、本発明に最も関連した細部は、図４、５、６ないし
８、９（Ａ）（Ｂ）（Ｃ）及び１０（Ａ）（Ｂ）（Ｃ）
を参照して上記で説明した。図５のＮＬＩ回路２５０へ
のマイクロプロセッサインターフェイスを構成するレジ
スタは、図１８ないし５２を参照して説明する。ＡＢＳ
Ｂ ＩＣ３００は、ＮＳＣカード２３６（図４）のマイ
クロプロセッサ２０１により直接アドレスすることがで
きる。マイクロプロセッサ２０１は、ＮＳＣカード２３
６上にあって、ＡＢＳＢ ＩＣ３００と通信し、７７２
までのチャンネルに対し信号を両方向に制御することが
できる。ＡＢＳＢ ＩＣ３００は、標準ＡＢ信号フォー
マット又は専用フォーマットもしくは特殊Ｂ（ＳＢ）信
号フォーマットを用いたチャンネルに対し信号機能を制
御し、そこから名称を「ＡＢＳＢ」ＩＣと称する。又、
ＡＢＳＢ ＩＣ３００は、拡張スーパーフレーム又はＳ
ＬＣ９６信号フォーマットを用いてチャンネルを制御す
る。

【００９９】ＡＢＳＢ ＩＣ３００は、図５のＮＳＣ回
路即ちカード２３６のマイクロプロセッサに、交換機の
分野で７７２までのチャンネルの信号ビットを制御する
手段を与えるものである。多数のＲＡＭ、ＲＯＭ及びラ
ッチ部品がこの機能においてＡＢＳＢ ＩＣ３００をサ
ポートしそしてＡＢＳＢピンの多くはこれら部品を直接
接続するものとして専用に使用される。ＡＢＳＢ ＩＣ
３００の他のピンは、６８００マイクロプロセッサへ接
続するために設けられていると共に、信号ビット情報を
受信及び送信するために設けられている。

【０１００】ＡＢＳＢ ＩＣ３００は、エラーフラグ付
きの３２Ｋｘ１１トランク遷移ＲＯＭ３０２を含み、そ
の入力３０３はパリティチェック機能をもつ８Ｋｘ１３
状態ＲＡＭ３０４から送られそしてその出力３０６は状
態ＲＡＭ３０４へ戻ると共にパリティチェック機能をも
つ２５６ｘ１５トランク遷移ＦＩＦＯレジスタの入力３
０８へ接続されている。又、トランク遷移ＲＯＭ３０２
の入力３１０は、バックプレーン３１２からバッファコ
ントロール回路３１４及び論理回路３１６を経て信号を
受信する。バッファコントロール回路３１４は、パリテ
ィ機能をもつ複数の４Ｋｘ２入力ＲＡＭ３１８及びパリ
ティチェック機能をもつ複数の１Ｋｘ７出力ＲＡＭ３２
０と二重通信するものである。又、バッファコントロー
ル回路３１４は、状態ＲＡＭ３０４の出力３２４から別
の論理回路３２６を経て入力３２２を受け取る。出力３
２４の１つは別の論理回路３２８を経て状態ＲＡＭ３０
４の入力３３０へフィードバックされる。

【０１０１】又、状態ＲＡＭ３０４は、パリティ機能を
もつ８Ｋｘ１３の特殊ＢメッセージＲＯＭ３３４からの
入力も有している。パリティ機能をもつ２５６ｘ１９の
特殊ＢメッセージＦＩＦＯレジスタ３３６は、状態ＲＡ
Ｍ３０４の入力３３２と同じ信号を特殊ＢメッセージＲ
ＯＭ３３４から受け取る入力３３８を有している。更
に、状態ＲＡＭ３０４は、特殊ＢメッセージＲＯＭ３３
４の入力３４０に信号を供給する。又、特殊Ｂメッセー
ジＲＯＭ３３４は、論理回路３１６から入力３４２を経
て信号を受け取る。

【０１０２】マイクロプロセッサ３０１は、複数のトラ
ンク遷移ＦＩＦＯレジスタ３４４、ＣＮＴ、ＣＨＮＬ及
びＤＡＴＡを経てトランク遷移ＦＩＦＯ３０８と通信す
る。同様に、特殊ＢメッセージＦＩＦＯレジスタは、複
数の特殊ＢメッセージＦＩＦＯレジスタ３４６、ＣＮ
Ｔ、ＣＨＮＬ及びＤＡＴＡを経てマイクロプロセッサ３
０１と通信する。

【０１０３】状態ＲＡＭ３０４の入力３４８は、コマン
ドレジスタ３５０及び一対のコマンドパラメータレジス
タ３５２を経てマイクロプロセッサ３０１と通信するた
めのものである。

【０１０４】又、マイクロプロセッサは、状態レジスタ
３５４、エラーコントロールレジスタ３５６、コマンド
実行レジスタ３５８、レスポンスレジスタ３６０及びバ
ックプレーンＶＯ遅延レジスタ３６２にも接続されてい
る。

【０１０５】上記したＡＢＳＢ ＩＣ３００のこれらエ
レメントとシステムの他のエレメントとの間の相関関係
については、以下で詳細に説明する。

【０１０６】ＡＢＳＢ ＩＣ３００は、７７２チャンネ
ルの各々から時分割マルチプレクス信号ビットを含むシ
リアル入力を受信する。このシリアル入力は、図１２に
示すように２４フレーム編成である。各チャンネルの
「Ａ」信号ビットは、フレーム１ないし６の間にＡＢＳ
Ｂ ＩＣへのシリアル信号入力に現れ、「Ｂ」信号ビッ
トはフレーム７ないし１２に現れ、「Ｃ」信号ビットは
フレーム１３ないし１８に現れ、「Ｄ」信号ビットはフ
レーム１９ないし２４の間にラインに現れる。ＡＢＳＢ
ＩＣ３００は、２４フレームの「スーパーフレーム」
中に各チャンネルについてＡ、Ｂ、Ｃ及びＤ信号ビット
をサンプリングし、各チャンネルからの４つのビットを
次の２４フレームインターバル中に解読するために記憶
する。又、ＡＢＳＢ ＩＣ３００は、図１２に示す時分
割マルチプレクス機構に基づいて７７２チャンネルのシ
リアル信号ビット流を出力する。

【０１０７】ＡＢＳＢ ＩＣ３００に到達する信号ビッ
トは、ＥＳＦ又はＤ４フォーマットのＤＳ１ラインを経
て交換機に送られる。ＥＳＦフォーマットのＤＳ１ライ
ンに信号供給するチャンネルの場合は、明らかにＡ、
Ｂ、Ｃ及びＤ信号ビットの各々に意味がある。一方、Ｄ
４フォーマットのＤＳ１ラインに信号供給するチャンネ
ルの場合は、Ａ及びＢ信号ビットしか意味がなく、Ｃ及
びＤ信号ビットフレームの間には、Ａ及びＢビットがＡ
ＢＳＢ ＩＣへ送られる。いずれの場合にも、ＡＢＳＢ
ＩＣ３００は、２４フレームのスーパーフレームイン
ターバルに７７２チャンネル各々からの４つの信号ビッ
トを後で解読するためにバッファする。どのチャンネル
がＥＳＦフォーマットのＤＳ１ラインからのもので、ど
のチャンネルがＤ４フォーマットのＤＳ１ラインからの
ものであるかをＡＢＳＢ ＩＣ３００に知らせる手段を
使用することができ、信号情報を適切に解読できるよう
になっている。ＤＳ１ラインフォーマットのこの仕様
は、ＡＢＳＢ ＩＣ３００のシリアル出力を形成する際
にも考慮される。

【０１０８】所与のチャンネルの信号データが供給され
るＤＳ１ラインの形式に関する仕様に加えて、ＡＢＳＢ
ＩＣ３００は、各チャンネルの信号データを送出する
のに含まれるターミナルの厳密な形式が知らされねばな
らない。ＡＢＳＢ ＩＣによって受け取られる信号デー
タは、ＡＢ、ＡＢＣＤ又はＳＬＣ９６信号を用いたター
ミナルカードによって送られたものであるか、或いはロ
ックウェル・インターナショナル社専用の細線エージェ
ントコンソールによって送られたものである。ＡＢ、Ａ
ＢＣＤ又はＳＬＣ９６（以下、ＡＢＡＢと称する）を用
いたターミナルの場合には、ＡＢＳＢ ＩＣ３００は、
その動作中に７７２チャンネルの各々に信号状態の変化
が生じたかどうかを判断するために適当なアルゴリズム
を使用する。所与のチャンネルに対して状態変化が検出
されたときには、ＡＢＳＢ ＩＣ３００は、図１１の内
部トランク遷移ＦＩＦＯ３０８へ入力を行って、そのチ
ャンネルの番号とその新たな信号状態とを指示する。こ
のＦＩＦＯ３０８内のエレメントのカウントは、レジス
タ３４４の１つ、ＣＮＴに保持される。このＦＩＦＯカ
ウンタ３４４は、ＮＳＣカード２３６のマイクロプロセ
ッサによって周期的にサンプリングすることができ、指
示されたエレメント数は、更に処理するためにトランク
遷移ＦＩＦＯ３０３から取り出すことができる。このよ
うにして、マイクロプロセッサ３０１は、信号状態に明
らかに変化を受けたチャンネルのみにそれ自身関与する
だけでよい。同様に、細線エージェントコンソールによ
って送られた信号データについては、ＡＢＳＢ ＩＣ３
００は、ロックウェルの特殊なＢ信号アルゴリズムを用
いて、８ビットメッセージを受け取ったかどうか判断す
る。所与のチャンネルを経てメッセージが明らかに受け
取られたときには、ＡＢＳＢ ＩＣ３００は、その内部
特殊ＢメッセージＦＩＦＯ３３６へ入力を行ってそのチ
ャンネルの番号を指示すると共に８ビットメッセージデ
ータを指示する。このＦＩＦＯ３３６内のエレメントの
カウントもレジスタ３４６の１つ、ＣＮＴに保持され
る。トランク遷移ＦＩＦＯカウンタ３４４、ＣＮＴと同
様に、特殊なＢメッセージＦＩＦＯカウンタ３３６は、
図４に示したＮＳＣカード２３６のマイクロプロセッサ
によって周期的にサンプリングすることができ、指示さ
れたエレメントの数は、更に処理するために特殊Ｂメッ
セージＦＩＦＯ３３６から取り出すことができる。又、
ＡＢＳＢ ＩＣ３００は、ＡＢ、ＡＢＣＤ、ＡＢＡＢ又
は特殊Ｂ信号形式の各チャンネル仕様に基づいてＮＳＣ
カード２３６のマイクロプロセッサによって指定された
信号データを送出する。

【０１０９】ＡＢＳＢ ＩＣ３００の典型的な用途が図
１１に示されている。ＡＢＳＢ ＩＣ３００は、物理的
には図４のＴＳＩカード２３４に配置され、図４のＮＳ
Ｃカード２３６の６８０００マイクロプロセッサ３０１
によってアクセスすることができる。ＡＢＳＢ ＩＣ３
００には、７７２チャンネルの時分割マルチプレクスシ
リアル信号入力が設けられており、又、シリアル信号出
力を発生する。種々のＲＡＭ３０４、３１８及び３２
０、ＲＯＭ３０２及び３３４、そしてＡＢＳＢＩＣ３０
０をサポートする機能をもったラッチ部品については、
図１１を参照して上記で簡単に述べた。

【０１１０】ＡＢＳＢ ＩＣ及びそのサポート回路は図
１１に詳細に示されており、ＡＢＳＢ ＩＣ３００に使
用される各ＲＯＭの内容について以下に説明する。

【０１１１】ＡＢＳＢの外部の部品は、入力ＲＡＭ３１
８、出力ＲＡＭ３２０、タイマ遷移ＲＯＭ３０２、特殊
ＢメッセージＲＯＭ３３４及び状態ＲＡＭ３０４であ
る。

【０１１２】ＡＢＳＢ ＩＣ３００は、図４のＴＳＩカ
ード２３４のスイッチングコンプレックスと「チャンネ
ル同期」した状態で動作する。ＣＬＫ２３２によってＴ
ＳＩカード２３４の他の各部品に送られるものと同じ１
２．３５２ＭＨｚクロック及び３３３Ｈｚ同期パルスが
ＡＢＳＢ ＩＣ３００にも送られる。７７２チャンネル
の１１ビットパラレル「フロム・ポート（ポートか
ら）」データバスは、ＮＳＣカード２３６からコントロ
ール／ネットワークバックプレーン３１２を経てＴＳＩ
カード２３２へ続いている。これらのビットの１つ（ス
ーパーフレーム同期信号ビットＳＦＳＳと称する）は、
ＡＢＳＢ ＩＣ３００への信号入力である。３ミリ秒の
２４フレームのスーパーフレームインターバル中に、各
チャンネルのＡ、Ｂ、Ｃ及びＤ信号ビットは、ＡＢＳＢ
ＩＣ３００によってサンプリングされ、２つの入力Ｒ
ＡＭ３１８の一方に記憶される。所与の３ミリ秒インタ
ーバル中に、入力ＲＡＭ３１８の一方には現在受け取っ
た信号ビットが書き込まれ、その間に、その手前の３ミ
リ秒のインターバル中に他の入力ＲＡＭ３１８に記憶さ
れた信号ビットが解読のためにアクセスされる。これら
２つの入力ＲＡＭ３１８は、バッファコントローラ３１
４の制御のもとで３ミリ秒ごとにその役割を交換する
（一方が読み取られる間に他方は書き込まれる）。同様
に、ＡＢＳＢ ＩＣ３００は２つの出力ＲＡＭ３２０も
有している。所与の３ミリ秒インターバル中に、これら
の出力ＲＡＭ３２０の一方が読み取られて、ＡＢＳＢ
ＩＣ３００の信号出力として時分割マルチプレクス７７
２チャンネルデータを供給し、一方、他の出力ＲＡＭ３
２０は、ＡＢＳＢ ＩＣ３００の内部回路により、次の
３ミリ秒の周期中に出力すべき信号データが書き込まれ
る。入力ＲＡＭ３１８の場合と同様に、出力ＲＡＭ３２
０の各々の役割は、各々３ミリ秒のインターバルで交換
する。ＡＢＳＢ ＩＣ３００の信号出力は、ＴＳＩカー
ド２３４によりコントロール／ネットワークバックプレ
ーン３１２を経てＮＳＣカード２３６へ送られる１１ビ
ットの「ツー・ポート（ポートへ）」データバスの１ビ
ット（ＳＦＳＳとも称する）となる。

【０１１３】状態ＲＡＭ３０４は、各チャンネルに対す
るデータを含んでいる。各チャンネルに対し、関連する
ターミナルの形式を定める構成ワードが状態ＲＡＭ３０
４に含まれる。更に、状態ＲＡＭ３０４は、各チャンネ
ルの受信インバウンド信号状態についてのデータと、Ａ
ＢＳＢ ＩＣ３００の信号出力に何が送出されるかにつ
いてのデータを含んでいる。３ミリ秒のインターバル中
に、ＡＢＳＢ ＩＣ３００は、各チャンネルのインバウ
ンド信号状態の変化をアクセスし、そのインターバル中
に各チャンネルに対してどんな信号データを出力すべき
かを決定し、そしてＮＳＣカード２３６のマイクロプロ
セッサ３１０によるアクセスを行って、状態ＲＡＭ３０
４の内容を形成したり変更したりしなければならない。
各３ミリ秒のインターバルは７７２（おおよそ）の等し
いサブインターバルに分割され、その中で各チャンネル
に対するインバウンド及びアウトバウンド信号操作を行
うようにする。このような各３．８９マイクロ秒のサブ
インターバルは、マイクロプロセッサ３０１が状態ＲＡ
Ｍ３０４にアクセスするためのウインドウを形成する。

【０１１４】所与の３．８９マイクロ秒の周期中に、対
応するチャンネルの状態ＲＡＭのデータがＡＢＳＢ Ｉ
Ｃ３００によって読み取られてラッチされる。又、その
チャンネルに対して最も最近受け取った４つの信号ビッ
トが入力ＲＡＭ３１８から読み取られ、ラッチされる。
この最近受け取った信号ビットは、状態ＲＡＭ３０４か
ら読み取ったチャンネルの信号状態を表すデータと共
に、アドレス入力としてトランク遷移ＲＡＭ３０２及び
特殊ＢメッセージＲＯＭ３３４へ送られる。これら各Ｒ
ＯＭのデータ出力は、状態ＲＡＭ３０４に記憶されて戻
され、次の３ミリ秒インターバル中に信号ビット分析を
予想するためにチャンネルに関する記録を更新させる。
トランク遷移ＲＯＭ３０２の特定の出力が論理１である
とすれば、信号状態の遷移が指示され、チャンネルの番
号及びその新たな信号状態の入力が内部のトランク遷移
ＦＩＦＯ３０８になされ、そしてＦＩＦＯ内のエレメン
トのカウントが増加される。同様に、特殊なＢメッセー
ジＲＯＭ３０４の特定出力が論理１状態であるとすれ
ば、特殊Ｂメッセージの受信が指示され、そのチャンネ
ルの番号と、その新たな信号状態との入力が内部のトラ
ンク遷移ＦＩＦＯ３０８へなされ、そしてＦＩＦＯ３０
８内のエレメントのカウントが増加される。同様に、特
殊ＢメッセージＲＯＭ３３４の特定出力が論理１である
とすれば、特殊Ｂメッセージの受信が指示され、チャン
ネルの番号と、受信した８ビットのメッセージデータと
が内部の特殊ＢメッセージＦＩＦＯ３３６へ入力され、
そしてＦＩＦＯ３３６内のカウンタエレメントが増加さ
れる。

【０１１５】同じ３．８９マイクロ秒の周期中に、その
チャンネルの出力すべき信号データがＡＢＳＢ ＩＣ３
００によってアクセスされる。所与のチャンネルについ
ての出力すべき信号データは、組み合わせ論理回路３２
６によって容易に決定され、その入力は、そのチャンネ
ルについてＡＢＳＢ ＩＣ３００により読み取られてラ
ッチされた状態ＲＡＭの構成及び出力状態（又はメッセ
ージ）ワードである。次の３ミリ秒のインターバル中に
そのチャンネルの出力すべきこれら４つの信号ビットが
出力ＲＡＭ３２０の１つに記憶される。

【０１１６】更に、この同じ３．８９マイクロ秒の周期
中に、図４のＮＳＣカード２３６のマイクロプロセッサ
は状態ＲＡＭ３０４をアクセスし、データを読み取るか
又は変更を行うことができる。マイクロプロセッサ３０
１はＡＢＳＢ ＩＣ３００へコマンドを発行することに
よりこれを行う。又、マイクロプロセッサ３０１は、コ
マンドレジスタ３５０及びコマンドパラメータレジスタ
３５２を非同期で変更して、ＡＢＳＢ ＩＣ３００への
コマンドを形成することができる。このコマンドは、コ
マンド実行レジスタ３５８へ書き込みすることによって
開始される。しかしながら、状態ＲＡＭ３０４へのアク
セスは特定の（同期）インターバル中しか行えないの
で、ＡＢＳＢ ＩＣ３００はコマンドに対するレスポン
スを直ちに発行することができない。ＡＢＳＢ ＩＣ３
００へ発行されたコマンドが首尾良く完了したことを正
確に指示するために、その完了時に状態レジスタのビッ
トがセットされる。発行されたコマンドが、状態ＲＡＭ
３０４の１つのメモリ位置の内容を読み取る要求のよう
なレスポンスを必要とする場合には、返送する値をレス
ポンスレジスタ３６０から得ることができる。

【０１１７】マイクロプロセッサ３０１にアクセスする
ことのできるＡＢＳＢ ＩＣ３００内の全てのレジスタ
が図１１に示されている。その各々の目的及び動作は以
下に述べる通りである。しかしながら、マイクロプロセ
ッサ３０１は、「コマンド指向」の対話を使用せずにＦ
ＩＦＯ３４４及び３４６に直接（そして非同期で）アク
セスできることに注意することが重要である。ＦＩＦＯ
カウントレジスタ３４４及び３４６と、その各々に含ま
れたデータは、メモリデバイスのアクセスと同様にアク
セスすることができる。更に、ＡＢＳＢ ＩＣ３００
は、データ転送を促進するためにマイクロプロセッサ３
０１の１６ビット全部に接続される。

【０１１８】インバウンド信号の処理中に、ＡＢＳＢ
ＩＣ３００は、各チャンネルについて順次に、最も最近
受け取った信号ビットをその前に確立された信号状態と
比較する。標準ターミナルカード（即ち、細線エージェ
ントコンソールではない）によって信号データが送給さ
れるチャンネルの場合に、これらの最近受け取ったビッ
トが９．０ミリ秒間一貫しておりそしてその手前の既知
の状態から異なるとすれば、信号状態の遷移が宣言さ
れ、マイクロプロセッサ３０１によって後で読み取るた
めにトランク遷移ＦＩＦＯへ入力がなされる。このトラ
ンク遷移ＦＩＦＯ３０８への各入力は、チャンネルに関
連した１０ビット数と、新たな信号状態の４ビット表示
とを含む。ＡＢＳＢ ＩＣ３００は、ＮＳＣカード２３
６のマイクロプロセッサ３０１により、チャンネルの信
号ビットを次の４つの形態のいずれかの遷移について監
視するように指示される。即ち、 １）Ａ信号ビットの遷移を単にチェックする（Ｂビット
は無視する）； ２）次々のＡ−Ｂビット対をチェックする； ３）２つの連続するＡ−Ｂ対のグループ（Ａ−Ｂ−Ａ−
Ｂグループ）を９状態ＳＬＣ９６信号遷移についてチェ
ックする； ４）２つの連続するＡ−Ｂ対のグループ（Ａ−Ｂ−Ａ−
Ｂ、又はより正確にはＡ−Ｂ−Ｃ−Ｄグループ）を１６
状態ＥＳＦ信号遷移についてチェックする。

【０１１９】ＡＢＳＢ ＩＣ３００により使用されるト
ランク遷移ＲＯＭ３０２は、全てのチャンネルの「デバ
ウンス」アルゴリズムを実際に制御する。９．０ミリ秒
のデバウンスインターバル以外の何かが望まれるか、或
いは異なった形態のチェックが望まれるとすれば、現在
ＲＯＭの取り換えにより新たなアルゴリズムを生み出す
ことができる。しかしながら、この点については、主と
して、使用するＲＯＭのサイズと、ＡＢＳＢ ＩＣ３０
０をこれらＲＯＭに接続するのに使用できるピンとによ
って制約が生じる。

【０１２０】特殊なＢ信号が使用されるチャンネルの場
合には、受信したＡ及びＢビットが別々に分析される。
Ａ信号ビットは、上記の「Ａのみ」の信号アルゴリズム
と、トランク遷移ＦＩＦＯ３０２へ通された遷移情報と
によってデバウンスされる。Ｂビットは、専用の特殊な
Ｂ信号アルゴリズムによってデコードされ、抽出された
メッセージは、ＮＳＣカードマイクロプロセッサ３０１
へ後で入力するために特殊ＢのＦＩＦＯ３３６へ通され
るシリアルビット流を形成する。

【０１２１】トランク遷移ＦＩＦＯ３０８と、特殊Ｂの
ＦＩＦＯ３３６は、完全に個別のものであり、一度に２
５５までの入力を各々保持できることに注意されたい。
所与のＦＩＦＯがオーバーランしたとすれば、その指示
がＮＳＣカードマイクロプロセッサ３０１に得られ、Ａ
ＢＳＢ ＩＣ状態レジスタ３５４へ入れられる。又、Ｆ
ＩＦＯ３０８又は３３６のＦＩＦＯカウンタレジスタか
ら最大値（２５５）を読み取ったときにも、ＦＩＦＯオ
ーバーランの決定をすることができる。

【０１２２】アウトバウンド信号の処理中にも、ＡＢＳ
Ｂ ＩＣ３００は、各チャンネルに送出すべき信号ビッ
トを制御する。ＮＳＣカードのマイクロプロセッサ３０
１は所与のチャンネルに出力すべき所望の信号状態（又
は特殊Ｂメッセージ）をＡＢＳＢ ＩＣ３００に指定す
るだけでよい。このデータは状態ＲＡＭ３０４に記憶さ
れ、その後の送信は、マイクロプロセッサ３０１による
それ以上の処理を必要とせずに行われる。特殊Ｂメッセ
ージ出力の場合には、完全なメッセージが所与のチャン
ネルに出力されたという指示が、状態ＲＡＭ３０４をア
クセスすることによって得られる。

【０１２３】状態ＲＡＭ３０４の構成が図１２に示され
ている。各チャンネルごとに状態ＲＡＭ３０４に含まれ
たデータは、その信号がいかにしてＡＢＳＢ ＩＣ３０
０によって受け入れられるかを指示する。状態ＲＡＭ３
０４には各チャンネルごとに８個のワードが指定されて
おり、そのうちの５つはＡＢＳＢ ＩＣ３００によって
能動的に使用される。ＮＳＣカードのマイクロプロセッ
サ３０１により状態ＲＡＭ３０４に含まれた所与のチャ
ンネルのデータにアクセスすることは、１３ビットアド
レスを形成することにより実行される。このアドレスの
上位８ビットはチャンネル番号であり、下位３ビット
は、そのチャンネルに対応する状態ＲＡＭ３０４の８つ
のワードのどれをアクセスすべきかを指示する。ＮＳＣ
カードのマイクロプロセッサ３０１は状態ＲＡＭ３０４
のいかなる位置も読み取ったり書き込んだりすることが
できる。

【０１２４】ＡＢＳＢ ＩＣ３００によって使用される
各チャンネルのための５つの状態ＲＡＭエレメントは、
構成（ＣＦＧ）ワードと、ＡＢＩＮワードと、ＳＢＩＮ
ワードと、ＡＢＯＵＴワードと、ＳＢＯＵＴワードとで
ある。ＣＦＧワードは、ＮＳＣカードのマイクロプロセ
ッサ３０１が各チャンネルの形式、即ち標準ＡＢトラン
クであるか細線エージェントコンソールであるか、等々
を指定することのできるエレメントである。ＡＢＩＮワ
ードは、チャンネルの最後の既知の信号状態を記憶する
ためにＡＢＳＢ ＩＣ３００が使用するものである。Ｓ
ＢＩＮワードはコンソールとして指定されたチャンネル
についてのみ意味のあるもので、チャンネルを経て受け
取った特殊なＢ信号データの最新の状態を記録するため
にＡＢＳＢ ＩＣ３００によって使用されるものであ
る。ＡＢＯＵＴワードは、所与のチャンネルに出力すべ
きＡ、Ｂ、Ｃ及びＤ信号ビットを決定する際にＡＢＳＢ
ＩＣ３００によって使用されるものである。ＳＢＯＵ
Ｔワードは、コンソールとして指定されたチャンネルに
ついてのみ意味を有するもので、どんな特殊Ｂメッセー
ジを所与のチャンネルに出力すべきかに関する指示をＮ
ＳＣカードのマイクロプロセッサ３０１から受け取りそ
してその後に特殊Ｂメッセージのエンコード化プロセス
中にブックキーピング位置についての指示を受け取るた
めにＡＢＳＢＩＣ３００によって使用されるものであ
る。状態ＲＡＭエレメントのこれら形式の各々に伴うデ
ータ構造が図１３に示されている。

【０１２５】各状態ＲＡＭアドレスには１２のデータビ
ット（及び１つのパリティビット）が含まれているが、
全部が意味のあるものではない。下位の５ビットのみは
所与のチャンネルの構成ワードを指定（又は読み取る）
際に意味をもち、下位の９つのみがチャンネルのＡＢＩ
Ｎワードに意味をもち、下位の１１個はＳＢＩＮワード
に意味をもち、下位の４つはＡＢＯＵＴワードに意味を
もつが、ＳＢＯＵＴワードには１２個全部が意味をも
つ。

【０１２６】ＡＢＳＢ ＩＣ３００は、マイクロプロセ
ッサ３０１によって直接アドレスできる１４個のレジス
タを含んでいる。これらのレジスタは、図１４には、そ
れらの読み取り／書き込み特性及びＡＢＳＢ ＩＣ３０
０内のベースアドレスと共にリストされており、これら
は図１１ではレジスタ３５４、３５６、３４４、３４
６、３５８、３５０、３５２、３６０及び３６２として
示されたものである。各レジスタのビットマップもそれ
以降の図に示されている。全てのレジスタビットは論理
０までパワーアップするが、状態レジスタ３５４におけ
る「テストモードＡセット」は例外であり、これは論理
１となる。

【０１２７】ＡＢＳＢ ＩＣ３００の状態レジスタ３５
４（図１９に示す）のビットの多くは、特定形式のエラ
ーが発生してＡＢＳＢ ＩＣ３００によって検出された
ことをＮＳＣマイクロプロセッサ３０１へ知らせるため
に割り当てられている。これらエラーは、５つのＲＡＭ
ブロックのいずれかにおけるパリティ欠陥、２つのＲＡ
Ｍブロックのいずれかにおけるアクセスエラー（アドレ
ス可能な範囲を越えた読み取り）、ＡＢＳＢ ＩＣ３０
０への３３３Ｈｚ同期入力とＡＢＳＢ内部カウンタロジ
ックとの間の同期エラー、及び２つのＦＩＦＯのいずれ
かがフルになったという指示として定められる。これら
エラーのいずれか（ＦＩＦＯオーバーランを除く）が生
じると、ＮＳＣマイクロプロセッサ３０１へ割り込みが
生じることになる。

【０１２８】ＮＳＣカードのマイクロプロセッサ３０１
は、トランク遷移ＦＩＦＯ３０８及び特殊メッセージＦ
ＩＦＯ３３６の各々のエレメントカウントメッセージ待
ち行列を含むレジスタＣＮＴを直接アクセスすることが
できる。更に、各待ち行列の最上位エレメントは直接読
み取ることができる。所与のトランク遷移に関する全て
の情報を収集するためにはマイクロプロセッサ３０１に
よって２つのワードを読み取らねばならない。「ワード
＃１」は観察されるトランクの１０ビットのチャンネル
番号を含んでおり、「ワード＃２」は現在の信号状態を
表す４つのビットを含んでいる。同様に、特殊Ｂ待ち行
列エレメントは、チャンネル番号と、ビット流から抽出
した８ビットメッセージとに対して別々のワードを使用
する。待ち行列の全てのエレメントの読み取りは、最初
にエレメントカウントを読み取りそしてその回数だけル
ープして２つのワードレジスタの各々を読み取ることに
よって実行することができる。ＡＢＳＢ ＩＣ３００内
のハードウェアは、ＦＩＦＯのワード＃１レジスタが読
み取られるときにそれを関知し、待ち行列カウントを更
新しながらエレメントの最上位データでワード＃１及び
ワード＃２の両方を準備する。これら２つのＦＩＦＯの
各々に対応するＦＩＦＯカウント及びエレメントレジス
タは図２１及び２６に示されている。ＦＩＦＯカウンタ
値のいずれかがその関連ＦＩＦＯにエレメントがないこ
とを指示するときには、そのＦＩＦＯからエレメントを
読み取るように試みてはならない。

【０１２９】図３０に示されたバックプレーンＩ／Ｏ遅
延レジスタは、パワーアップ時にのみ考慮すべきエレメ
ントである。これは、ハードウェアを種々のシステム構
成に適応させる手段を表す。所与の構成においては、こ
のレジスタに特定のワードを書き込まねばならない。こ
のレジスタへの最初の書き込みの後に、ＡＢＳＢ ＩＣ
３００の動作で考慮すべきことはもはやない。このレジ
スタに入れるべき値は７である。

【０１３０】テストの目的で、状態レジスタ３５４で指
示することのできるいかなる形式のエラーも（ＦＩＦＯ
フルの指示は除く）、図３１に示すエラーコントロール
レジスタの適当なビットをセットすることで「形成」す
ることができる。同様に、エラーコントロールレジスタ
のビットは、これらエラーのいずれかによる割り込みを
マスクするために設けられている。

【０１３１】ＡＢＳＢ ＩＣ３００内の他のレジスタは
全てＮＳＣカードのマイクロプロセッサ３０１からデバ
イスへ発行されたコマンドを処理する際に関与するもの
である。ＡＢＳＢ ＩＣ３００へコマンドを発行するプ
ロセスに含まれる第１ステップは、ＮＳＣカードのマイ
クロプロセッサ３０１が状態レジスタ３５４を読み取る
ことに関連したものである。状態レジスタの２つのビッ
トは、ＡＢＳＢ ＩＣ３００とマイクロプロセッサ３０
１との間のハンドシェイク信号、即ちコマンドレディビ
ット及びレスポンスレディビットとして使用される。高
レベルのコマンドレディを受け取ると、マイクロプロセ
ッサ３０１は、コマンドレジスタ３５４に４ビット値を
書き込んで、実行すべきある特定の「コマンド」をＡＢ
ＳＢ ＩＣ３００に指示する。ＡＢＳＢ ＩＣ３００に
よって理解される４ビット「コマンド」のリストが図１
５に示されている。明らかなように、多数のコマンド
は、パラメータ、即ち状態ＲＡＭのアドレスと、おそら
くは、そのアドレスに入れるべき値とを含んでいる。特
定のコマンドに関連したパラメータは、図１５に示すよ
うに、適当なコマンドパラメータレジスタ３５２に書き
込まれねばならない。適当な値がコマンドレジスタ３５
０及びコマンドパラメータレジスタ３５２に指定される
ことが満足されると、マイクロプロセッサ３０１は、コ
マンド実行レジスタ３５８への書き込みを開始しなけれ
ばならず、その後指定の動作が始まり、５マイクロ秒以
内に完了する。マイクロプロセッサ３０１は、この書き
込みコマンドを発行した後にループして、状態レジスタ
を読み取りそしてレスポンスレディビットが高レベルで
あることをテストしなければならない。高レベルのレス
ポンスレディビットを受け取ると、マイクロプロセッサ
３０１は、コマンドの結果として要求されたデータがレ
スポンスレジスタ３６０に得られることを予想すること
ができる。このコマンド実行シーケンスが図１６に示さ
れている。

【０１３２】好ましくは、「Ａ」及び「Ｂ」と示された
２つのモードのテストを行うことができる。ＡＢＳＢ
ＩＣ３００は、テストモード「Ａ」においてパワーアッ
プする。テストモードを切り換えるために、別々の「セ
ットテストモード」コマンドが設けられている。通常の
オンラインオペレーションを行えるようにするためにテ
スト完了時に「クリアテストモード」コマンドを発行し
なければならない。

【０１３３】ＡＢＳＢ ＩＣテストモードは、図１１に
示すＡＢＳＢ ＩＣ３００ブロック機能図を再び参照し
て定義する。明らかなように、ＡＢＳＢ ＩＣ３００の
信号ビット処理に含まれるメモリのブロックは多数ある
が、マイクロプロセッサ３０１のアドレススペースに存
在するメモリはない。これらメモリへのアクセスは、Ａ
ＢＳＢ ＩＣ３００によって与えられる機構を通しての
み可能となる。オンラインオペレーションにおける欠陥
を検出するためにこれらメモリの各々においてパリティ
チェックが行われるが、診断テストの目的でこれらのメ
モリへオフラインアクセスすることが所望される。この
ようなテストはテストモードＡにおいて実行される。コ
マンドリストに追加せずに、状態メモリ３０４のみが、
上記した状態レジスタ３５４、コマンドレジスタ３５
０、コマンドパラメータレジスタ３５２、コマンド実行
レジスタ３５８及びレスポンスレジスタ３６０を含むコ
マンド構造を介してマイクロプロセッサ３０１へアクセ
スすることができる。コマンド「書き込みトランク遷
移」及び「書き込み特殊ＢのＦＩＦＯ」は、２つの待ち
行列各々のメモリ及びコントロールロジックの完全性を
テストするために設けられている。ＡＢＳＢ ＩＣ３０
０の入力ＲＡＭ３１８及び出力ＲＡＭ３２０の各々への
アクセスは、主としてＩ／Ｏ経路に更に別のロジックを
追加することに関連したタイミングの問題により、与え
られない。

【０１３４】テストモードＢにある間に入力及び出力Ｒ
ＡＭとそれらのコントロール回路にはある機密手段を得
ることができる。このモードにおいては、バックプレー
ン３１２において全てのチャンネルに対するデータをル
ープバックすることにより、ＡＢＳＢ ＩＣ３００の動
作全体を確認することができる。エンコードしてバック
プレーン３１２へ送信するようにマイクロプロセッサ３
０１によって指定されたデータは、出力ＲＡＭ３２０を
経て伝播して入力ＲＡＭ３１８へ戻され、ＡＢＳＢ Ｉ
Ｃのインバウンド信号処理回路によって直ちに得られて
処理される。これらいずれのテストモードの間にもデー
タはバックプレーン３１２に全く送信されないことに注
意されたい。

【０１３５】状態ＲＡＭ内に含まれた所与のチャンネル
の構成ワードの「ループバック」コントロールビットに
よりオンライン動作中にこのようにして個々のチャンネ
ルをループバックすることができる。この機能は、ＡＢ
ＳＢ ＩＣ３００により作用を受ける７７２チャンネル
セットの上位４チャンネルにおいて特に有用である。と
いうのは、これらのチャンネルはシステムにおいて他の
目的に使用されないからである。これら４つのチャンネ
ルのいずれかを使用することにより、完全にオンライン
にあるデバイスでＡＢＳＢ ＩＣ３００回路の全機能を
周期的に監査することができる。

【０１３６】マイクロプロセッサ３０１にまつわる異常
に多量のデータが短時間内に蓄積するような場合には、
２つの「リセットＦＩＦＯ」コマンドを使用することが
できる。このような場合に、マイクロプロセッサ３０１
は、それに関連したＦＩＦＯの全てのエレメントを読み
取るか、或いはＦＩＦＯを適当なコマンドで単にリセッ
トし、インバウンドデータの最新のバーストを無視す
る。動作する各チャンネルに対してインバウンド状態遷
移が急速に受け取られるときにはスタートアップ動作の
間にこれらコマンドを使用するように選択してもよい。

【０１３７】前記したように、ＡＢＳＢ ＩＣ３００
は、パワーアップ時にテストモードＡにあり、バックプ
レーンへの全ての信号ビット出力は禁止される。ＡＢＳ
Ｂ ＩＣ３００をオンラインへもっていく前に、番号７
のような適当なワードをバックプレーンＩ／Ｏ遅延レジ
スタに書き込み、そして状態メモリにあるチャンネルの
各構成ワードをクリアすることが必要である。又、各チ
ャンネルのＳＢＯＵＴワードを初期化することもできる
し、テストモードＡにないときにはチャンネルごとに初
期化することもできる。ＳＢＯＵＴワードの初期化値
は、００００００００１１１１であり、これはアイドル
チャンネルを指示する。その後、「クリアテストモー
ド」コマンドが発行され、いかなる数のチャンネルも動
作させることができる。

【０１３８】ＡＢＳＢ ＩＣ３００がテストモードにあ
る間に、回路が適切に働く（部分的に又は全体的に）こ
とを確かめるために種々の動作を実行することができ
る。しかしながら、デバイスがオンラインにあるときに
は、チャンネルへの作用を妨げずにほんの僅かだけ実行
すればよい。

【０１３９】ＡＢＳＢ ＩＣ３００は３つの主なインタ
ーフェイスを有する。その１つは、システムバックプレ
ーン及びそれに関連した入力及び出力ＲＡＭであり、第
２のインターフェイスは、マイクロプロセッサ３０１に
関するものであり、そして第３のインターフェイスは、
信号状態マシンを形成する種々のＲＡＭ及びＲＯＭ部品
である。

【０１４０】図１１に示すＡＢＳＢ ＩＣ３００の回路
図を参照すれば、４つの別々の回路が設けられている。

【０１４１】ＪＣＴＬ回路はデバイスの動作をコントロ
ールする。バックプレーンクロック及び同期信号は、こ
のブロックへ取り込まれ、種々のモジュールのカウンタ
を駆動するのに用いられる。これらカウンタの出力は論
理ゲートに通され、種々のアドレス、ラッチクロックを
形成すると共に、ＡＢＳＢ ＩＣ３００の他の３つのブ
ロックに必要とされる他のコントロール発生する。

【０１４２】バックプレーンとやり取りされる全てのデ
ータ転送は、ＪＢＣＫ回路を通して行われる。この回路
は、バックプレーン３１２から信号ビットを取り入れ、
Ａ又はＢと示された２つの入力ＲＡＭ３１８のいずれか
にそれを記憶するよう指示する。受け取った信号ビット
をこれらメモリ３１８の一方に書き込む間に、他方のメ
モリ３１８に既に書き込まれているデータがＪＢＣＫ回
路によって読み取られて、処理のために状態マシンへ送
られる。同様に、状態マシン回路によりバックプレーン
３１２へ送るように指示された信号データも、Ａ又はＢ
と示された２つの出力ＲＡＭ３２０のいずれかに記憶さ
れる。これらメモリ３２０の一方へ送られるべき信号ビ
ットを書き込む間に、他方のメモリ３２０に既に記憶さ
れたビットがバックプレーン３１２へ出力される。この
ブロックを経て送信する各々の方向は通常独立している
が、バックプレーン３１２にまつわる信号ビットをテス
トの目的でインバウンド回路へループさせる（あたかも
バックプレーンから到着するように）構成体が設けられ
ている。上記した４つのＲＡＭバッファは、ＡＢＳＢ
ＩＣ３００の外部に配置されており、２つの入力ＲＡＭ
３１８は各々最小４Ｋｘ２のサイズであり、一方、各出
力ＲＡＭ３２０は最小１Ｋｘ７のサイズである。

【０１４３】トランク遷移及び特殊Ｂ状態マシンと、デ
バイスのバックプレーン及びマイクロプロセッサ回路と
の間のインターフェイスは、ＪＳＭ回路によって行われ
る。所与のチャンネルのデータワードは、外部に配置さ
れた状態ＲＡＭから読み取られ、この回路にラッチされ
る。これらのデータワードから、バックプレーン３１２
へ送られるべき適当な信号ビットが決定される。同時
に、これらのデータワードは、外部トランク遷移ＲＯＭ
３０２及び特殊ＢメッセージＲＯＭ３３６のテーブルへ
のアドレス入力としてそのチャンネルに対して最も最近
受け取った信号ビットと共に使用されて、インバウンド
信号状態の変化が決定される。これらテーブルのルック
アップにより得られるデータは、ＡＢＳＢ ＩＣ３００
内のＪＳＭ回路にラッチされる。このデータの内容は、
チャンネルの状態ＲＡＭの内容を変更すべきか、データ
を更に分析するためにマイクロプロセッサ３０１へ通す
べきか、或いはその両方であるかを決定する。

【０１４４】マイクロプロセッサとカードの他のエレメ
ントとの間にインターフェイスを形成する回路は、ＪＵ
Ｐ回路である。トランク遷移ＦＩＦＯ３０８又は特殊Ｂ
メッセージＦＩＦＯ即ち状態マシン３３６のいずれかか
らマイクロプロセッサ３０１へデータを通すためにこの
回路には別々のＦＩＦＯレジスタ３０８が保持されてい
る。これら待ち行列及びチップ状態に関する他の情報各
々の最上位エレメントは、マイクロプロセッサ３０１の
アドレススペースへとマップされたＡＢＳＢＩＣ３００
内のレジスタから直接読み取られる。同様に、これらレ
ジスタの多くは、ＡＢＳＢ ＩＣ３００を直接制御する
ために書き込まれる。

【０１４５】更に、図１１を参照すれば、ＡＢＳＢ Ｉ
Ｃ３００によりアクセスされる２つのＲＯＭ及び５つの
ＲＡＭメモリが７つのブロックで示されている。これら
のメモリブロックは、入力ＲＡＭ３１８と、出力ＲＡＭ
３２０と、状態ＲＡＭ３０４と、トランク遷移ＦＩＦＯ
３０８と、特殊ＢメッセージＦＩＦＯ３３６と、トラン
ク遷移ＲＯＭ３２２と、特殊ＢメッセージＲＯＭ３３４
である。

【０１４６】入力及び出力ＲＡＭ３１８及び３２０は、
各々、デュアルポート構造をシュミレートする２つのＲ
ＡＭ部品で構成される。入力ＲＡＭ３１８は、バックプ
レーン３１２から受け取った各々の信号ビットがそれ自
身の補数（パリティビットとして）と共に独特のメモリ
位置に記憶されるように構成される。出力ＲＡＭ３２０
は、Ａ、Ｂ、Ｃ及びＤ信号ビットと、バックプレーン出
力−イネーブルビットと、出力−出力ループバックイン
ジケータと、パリティビットとで構成された７ビットワ
ードに編成される。状態ＲＡＭ３０４の編成が図１７に
示されている。状態ＲＡＭ３０４に含まれたデータは、
ＡＢＳＢ ＩＣ３００により各チャンネルをいかに受け
入れるかを指示する。トランク遷移ＦＩＦＯ３０８は、
２５６個までの１５ビットエレメントを保持できるが、
実際には２５５個しかアクセスできない。トランク遷移
ＦＩＦＯ３０８に記憶される各エレメントは、１２０ビ
ットのチャンネル番号と、４ビットの状態値（状態メモ
リと同じフォームの）と、パリティビットとで構成され
る。特殊ＢメッセージＦＩＦＯ３３６は、２５６個まで
の１９ビットエレメントを保持できるが、実際には２５
５個しかアクセスできない。特殊ＢメッセージＦＩＦＯ
３３６に記憶される各エレメントは、１０ビットのチャ
ンネル番号と、８ビットのメッセージ値（状態メモリと
同じフォームの）と、パリティビットを有する。状態Ｒ
ＡＭ３０４、トランク遷移ＦＩＦＯＲＡＭ３０８又は特
殊ＢメッセージＦＩＦＯ ＲＡＭ３３６のいずれかと、
ＮＳＣカードのマイクロプロセッサ３０１との間に通さ
れるデータは、ＲＡＭの関連パリティビットを含まな
い。パリティの発生及びチェックは、マイクロプロセッ
サ３０１に透過な形態でＡＢＳＢ ＩＣ３００によって
行われる。更に、ＮＳＣカードマイクロプロセッサ３０
１は、入力又は出力ＲＡＭ３１８及び３２０へのアクセ
ス能力をもたない。

【０１４７】ＡＢＳＢ ＩＣ３００と共に使用される２
つのＲＯＭ３０２及び３３４は、インバウンド信号をデ
バウンスしそして特殊Ｂメッセージをデコードするため
に状態マシンのコントロールロジックを形成する。チャ
ンネルデータは状態ＲＡＭ３０４から読み取られ、ＡＢ
ＳＢ ＩＣ３００の外部にラッチされる。この情報はそ
のチャンネルに対して最も最近受け取った信号ビットと
共にＲＯＭ３０２及び３０４へのアドレス入力として使
用される。それにより得られたＲＯＭデータ出力は、チ
ャンネルの状態ＲＡＭを更新するのに使用され、更に、
特定ビットをセットすべきと分かったときには、適当な
ＦＩＦＯ３０８又は３３６への入力データとして使用さ
れる。

【０１４８】ＡＢＳＢ ＩＣ３００は、直流４．７５な
いし５．２５ボルトの範囲内の電源電圧（Ｖｃｃ）で動
作するのが好ましい。更に、最大のバックプレーンクロ
ック周波数１３．５ＭＨｚ（１２．３５２ＭＨｚ＋１０
％）及び最大のマイクロプロセッサクロック周波数１
７．６ＭＨｚ（１６．０ＭＨｚ＋１０％）で動作するこ
とができる。

【０１４９】ＡＢＳＢ ＩＣ３００の最悪の消費電力
は、２．０ワットである。

【０１５０】図１４には、電源ピンに加えてＡＢＳＢ
ＩＣ３００に必要とされる１５９本のピンの各々に対す
る記号及び説明がリストされている。電源及びグランド
に対して追加すべきピンの本数の決定は、最高のレート
で同時に切り換わる出力の数によって決まるので、ＡＢ
ＳＢ ＩＣ３００では６．１７６ＭＨｚでほぼ８０の出
力を同時に切り換えることができる。ピンの記号の指定
に用いる規定は、信号がアクティブ・ローである場合に
その名称にアンダーラインを付加し、さもなくば、信号
がアクティブ・ハイであるとするものである。これらピ
ンの多くは、もし必要ならばここに説明するものとは異
なった形態で使用してもよい。

【０１５１】図５のＮＬＩ回路２５０へのマイクロプロ
セッサインターフェイスを構成するレジスタは、図１８
以降を参照して以下に説明する。各レジスタのアドレス
は、それらの名前と共に示されている。これらのアドレ
スは５つのビットを含み、それらの呼称はＡ５ないしＡ
１である。ＮＬＩ回路２５０を使用する６８０００マイ
クロプロセッサベースの回路においては、ＮＬＩレジス
タがプロセッサのアドレススペクトルの連続位置にない
ことを予想しなければならない。ＮＬＩレジスタは、プ
ロセッサのデータバスの上位バイトのみ又は下位バイト
のみのいずれかに配置される。各レジスタに与えられる
アドレスに加えて、適当なレジスタに読み取りのみ（Ｒ
Ｏ）の呼称が与えられる。ＲＯ呼称のないレジスタは、
読み取り／書き込み可能である。

【０１５２】図３２を参照し、インバウンド信号の状態
マシンの動作をサポートするＡＢＳＢ ＩＣ３００の外
部にあるＲＯＭの構造について以下に説明する。ＡＢＳ
ＢＩＣ３００の外部には４つのＲＯＭが使用されてお
り、その２つは入力トランク信号をデバウンスするため
の３２Ｋｘ８ＲＯＭ ＡＢＬ及びＡＢＨであり、もう２
つは入力特殊Ｂ信号メッセージをデコードするための８
Ｋｘ８ＲＯＭ ＳＢＬ及びＳＢＨである。

【０１５３】ＡＢＳＢ ＩＣ３００をサポートする状態
ＲＡＭ３０４は、状態マシンの動作にとって重要な３つ
のワードを各チャンネルごとに含んでいる。即ち、それ
は、ＡＢＩＮワードと、ＣＯＮＦＩＧＵＲＡＴＩＯＮワ
ードと、ＳＢＩＮワードである。これらワードの各々
は、各チャンネルごとに順次にＡＢＳＢ ＩＣによって
読み取られ、そしてバッファＲＡＭにより与えられた最
も最近受け取った信号ビットと共に、そのチャンネルの
現在の信号状態を表す。

【０１５４】ＡＢＳＢ ＩＣ３００がサポートするＲＯ
Ｍは、ＡＢＳＢ ＩＣ３００への接続及びそのラッチ部
品３８４及び３８６と共に図３２に示されている。これ
らＲＯＭへのアドレス入力は、ＡＢＳＢ ＩＣ３００に
より直接与えられるか、又はＡＢＳＢ ＩＣ３００の制
御のもとでラッチ３８４及び３８６を介して与えられ
る。ＲＯＭのデータ出力は、ＡＢＳＢ ＩＣ３００へ直
接供給される。これらＲＯＭ自体は、ＡＢＳＢ ＩＣ３
００によって参照される単なるルックアップテーブルで
ある。ＡＢＳＢ ＩＣ３００の「状態マシン動作」は、
次の４つのステップを有している。即ち、 １）処理されているチャンネルの現在信号状態が図１１
の状態ＲＡＭ３０４からＡＢＳＢ ＩＣ３００によって
読み取られ、ＲＯＭへのアドレス入力の一部として外部
にラッチされる。

【０１５５】２）そのチャンネルに対して最も最近受け
取った信号ビットがバッファＲＡＭから読み取られ、Ａ
ＢＳＢ ＩＣ３００によりＲＯＭへのアドレス入力の残
り部分として与えられる。 ３）ＲＯＭの出力は、その全アクセス時間中に伝播でき
るようにされ、ＡＢＳＢ ＩＣ３００内にラッチされ
る。

【０１５６】４）ＲＯＭの出力データは、ＡＢＳＢ Ｉ
Ｃ３００により、状態ＲＡＭ３０４におけるそのチャン
ネルの現在信号状態を更新するのに用いられる。更に、
ＲＯＭ出力データのあるビットがセットされた場合に
は、エラーが宣言されるか又はＦＩＦＯに入力がなされ
てＮＳＣカードマイクロプロセッサ３０１により検査す
るために情報が通過される。

【０１５７】トランク信号の状態マシンの目的は、各チ
ャンネルにおける信号状態の遷移を識別することであ
る。使用されたアルゴリズムは、９．０ミリ秒間一貫し
て新たな状態にある信号を呼び出した後に、そのチャン
ネルの状態の遷移を宣言する。遷移が識別されると、図
１１に示すＡＢＳＢ ＩＣの内部トランク遷移ＦＩＦＯ
へ入力がなされ、これは、１０ビットのチャンネル番号
と、信号状態を示す４つのビットとで構成される。トラ
ンク遷移ＦＩＦＯの内容はマイクロプロセッサ３０１に
よりＮＳＣカード２３６上に周期的に読み取られる。

【０１５８】トランク信号状態マシンにおいては、信号
遷移をサーチする４つの別々の方法が使用できる。特定
の方法の選択は、各チャンネルごとに、状態ＲＡＭ３０
４のＣＯＮＦＩＧＵＲＡＴＩＯＮワードにおいて適当な
ビットをセットすることにより行われる。Ａのみの信号
は、バッファ内の１組の４つの信号ビットが２対のＡＢ
ビットで構成されるものと仮定され、即ちＢ信号ビット
は遷移の決定において無視される。ＡＢの信号は、バッ
ファ内の１組の４つの信号ビットが２対のＡＢビットで
構成されるものと仮定され、ＡＢ信号ビットは遷移を決
定する際に対として処理される。ＡＢＡＢ（ＳＬＣ９
６）信号は、バッファ内の１組の４つの信号ビットが２
対のＡＢビットで構成されるものと仮定され、これら４
つのビットは遷移を決定する際にグループとして処理さ
れ、ＡＢＡＢ信号ビットグループの１６個の考えられる
値のうちの９個のみが異なるものと考えられる（例え
ば、０１００は０００１に等しいと考えられる）。ＡＢ
ＣＤ（ＥＳＦ）信号ビットは、バッファ内の１組の４つ
の信号ビットが１つのＡＢＣＤビットグループより成る
と仮定され、これら４つのビットは遷移を決定する際に
グループとして処理されそしてＡＢＣＤの１６個全ての
考えられる値が異なるものと考えられる。

【０１５９】図３３は、ＡＢＨ及びＡＢＬ ＲＯＭへの
アドレス入力と、それらの出力の特性とを示している。
ＲＯＭへの「モード」アドレス入力は、状態ＲＡＭ３０
４におけるチャンネルのＣＯＮＦＩＧＵＲＡＴＩＯＮワ
ードから得られることに注意されたい。図示されたよう
に、ＲＯＭは実際には４つの異なるセグメントで構成さ
れ、モードアドレス入力によって適当なセグメントが選
択される。ＲＯＭへの「最終状態」アドレス入力は、状
態ＲＡＭ３０４におけるチャンネルのＡＢＩＮワードか
ら得られる。ＲＯＭ出力に生じる「新たな状態」は、状
態ＲＡＭ３０４のチャンネルのそのＡＢＩＮワードに戻
されるデータであり、そのチャンネルの信号データを処
理すべき次の機会についての準備がなされる。更に、Ｒ
ＯＭからは２つの「フラグ」出力があることに注意され
たい。エラーフラグがセットされた場合には、ＲＯＭへ
送られたアドレスに何か間違いがあり、そのマイクロプ
ロセッサ３０１に警告するような適当な処置がとられ、
遷移フラグがセットされた場合には、トランク遷移ＦＩ
ＦＯに入力がなされる。

【０１６０】特殊Ｂ信号は、ロックウェル・インターナ
ショナル社専用の信号機構であり、細線エージェントコ
ンソールが交換コントロールシステムと通信できるよう
にするために使用される。メッセージは、１２フレーム
のスーパーフレームフォーマットでＤＳ１ラインを経て
ＡＢ信号ビットのＢビット位置へ送られる。送信される
各メッセージには、ヘッダ及びトレーラが付いている。
ヘッダ及びトレーラを含む完全なメッセージは、４８．
０ミリ秒に等しい時間内に３２個のスーパーフレーム
（１６個のシステムスーパーフレーム）を送信すること
が必要である。ヘッダは５ビットより成るもので、受信
機では５つの異なるパターンが「有効」であると考えら
れ、そしてトレーラは３つの連続する０で構成される。
ヘッダに続く２４の情報ビットは、各ビットが３回繰り
返されるような８ビットメッセージを表している。受信
機は、受け取った各ビットの３つのコピーに対して主な
論理的判断をすることにより送信された８ビットメッセ
ージを得る。

【０１６１】特殊Ｂ信号の状態マシンの目的は、各チャ
ンネルごとにＢ信号ビットで受け取ったメッセージを識
別することである。使用するアルゴリズムは、先ず始め
にメッセージのヘッダを識別し、その後、２４個の次に
続く情報ビットを８ビットメッセージにデコードする。
受信したメッセージが識別されると、内部の特殊Ｂメッ
セージＦＩＦＯ３３６への入力がなされ、これは１０ビ
ットのチャンネル番号と、そのメッセージを識別する８
つのビットとで構成される。特殊ＢメッセージＦＩＦＯ
の内容は、ＮＳＣカード２３６のマイクロプロセッサ３
０１によって周期的に読み取られる。

【０１６２】図４９は、ＳＢＨ及びＳＢＬ ＲＯＭへの
アドレス入力と、それらの出力の特性とを示している。
これらＲＯＭへの「最終状態」アドレス入力は、状態Ｒ
ＡＭ３０４におけるチャンネルのＳＢＩＮワードから得
られる。ＲＯＭの出力に得られる「新たな状態」は、状
態ＲＡＭ３０４のチャンネルのそのＳＢＩＮワードに戻
されるデータであり、そのチャンネルの信号データを処
理すべき次の機会についての準備がなされる。ＲＯＭか
らは２つの「フラグ」出力が生じる。エラーフラグがセ
ットされた場合には、ＲＯＭへ送られたアドレスに何か
間違いがあり、これをマイクロプロセッサ３０１へ警告
するために適当な処置がとられる。メッセージフラグが
セットされた場合には、特殊ＢメッセージＦＩＦＯ３３
６へ入力がなされる。

【０１６３】細線エージェントコンソールは、特殊Ｂメ
ッセージデータを送出するのに加えて、Ａ信号情報も送
出する。従って、ＡＢＳＢ ＩＣ３００にエージェント
コンソールとして指定された所与のチャンネルは、特殊
Ｂ状態マシンによりアクセスされたＢ信号ビットを有す
ると共に、トランク信号状態マシンにより遷移に対して
アクセスされたＡ信号ビットも有する。

【０１６４】以上、本発明の好ましい実施例について説
明したが、特許請求の範囲に述べる本発明の範囲から逸
脱せずに多数の変更がなされ得ることが明らかであろ
う。

【図面の簡単な説明】

【図１】本発明による電話交換ネットワークの好ましい
実施例を示す機能的なブロック図である。

【図２】図１に示された入力インターフェイス回路及び
入力マルチチャンネル信号分析スイッチング回路の機能
的ブロック図である。

【図３】図１に示された出力インターフェイス回路及び
出力マルチチャンネル信号発生スイッチング回路の機能
的ブロック図である。

【図４】本発明の好ましい実施例を使用した電話ネット
ワークの機能的ブロック図である。

【図５】図４のデジタルポート回路、図２の入力インタ
ーフェイス回路３６及び図３の出力インターフェイス回
路５４の好ましい形態を示す詳細な回路図である。

【図６】図４及び５のネットワークリンクインターフェ
イス回路５０Ｂを示す回路図である。

【図７】図６のネットワークリンクインターフェイスに
使用される好ましいネットワークリンクフォーマットを
示す図である。

【図８】図６のネットワークリンクインターフェイスに
用いられる好ましいメッセージフォーマットを示す図で
ある。

【図９】（Ａ）（Ｂ）（Ｃ）は、図２の入力インターフ
ェイス回路３６について述べたように個々のチャンネル
の信号を制御するための信号コントロールレジスタの内
容を示す図である。

【図１０】（Ａ）（Ｂ）（Ｃ）は、図３の出力インター
フェイス回路５４について述べたように個々のチャンネ
ルの信号を制御するレジスタの内容を示す図である。

【図１１】図２の信号制御を実施するＡＢＳＢ ＩＣと
称する好ましい集積回路を示す機能的ブロック図であ
る。

【図１２】７７２チャンネル各々からの時分割マルチプ
レクス信号ビットを含む、ＡＢＳＢ ＩＣへのシリアル
入力の２４フレーム構成を示す図である。

【図１３】図１１のデータ構造状態ＲＡＭの編成を示す
図である。

【図１４】図１１の状態ＲＡＭに対する５つの形式のエ
レメント各々のデータ構造を示す図である。

【図１５】図１１のＡＢＳＢ ＩＣが理解する４ビット
コマンドを示す図である。

【図１６】図１１のマイクロプロセッサのコマンド実行
シーケンスを示す図である。

【図１７】図１１の状態ＲＡＭの編成を示す図である。

【図１８】図１１のＡＢＳＢ ＩＣに使用される好まし
いＲＡＭのタイミングアトリビュートを示す図である。

【図１９】図１１の状態レジスタ（読み取りのみ）につ
いてのレジスタビット定義を示す図である。

【図２０】図１１のレスポンスレジスタ（読み取りの
み）についてのレジスタビット定義を示す図である。

【図２１】図１１のトランクＦＩＦＯレジスタ＃１（読
み取りのみ）についてのレジスタビット定義を示す図で
ある。

【図２２】図１１のトランクＦＩＦＯレジスタ＃２（読
み取りのみ）についてのレジスタビット定義を示す図で
ある。

【図２３】図１１のトランクＦＩＦＯカウントレジスタ
（読み取りのみ）についてのレジスタビット定義を示す
図である。

【図２４】図１１の特殊ＢのＦＩＦＯレジスタ＃１（読
み取りのみ）についてのレジスタビット定義を示す図で
ある。

【図２５】図１１の特殊ＢのＦＩＦＯレジスタ＃２（読
み取りのみ）についてのレジスタビット定義を示す図で
ある。

【図２６】図１１の特殊ＢのＦＩＦＯカウントレジスタ
（読み取りのみ）についてのレジスタビット定義を示す
図である。

【図２７】図１１のコマンドレジスタ（読み取り／書き
込み）についてのレジスタビット定義を示す図である。

【図２８】図１１のコマンドパラメータレジスタ＃１
（読み取り／書き込み）についてのレジスタビット定義
を示す図である。

【図２９】図１１のコマンドパラメータレジスタ＃２
（読み取り／書き込み）についてのレジスタビット定義
を示す図である。

【図３０】図１１のバックプレーンＩ／Ｏ遅延レジスタ
（読み取り／書き込み）についてのレジスタビット定義
を示す図である。

【図３１】図１１のエラーコントロールレジスタ（読み
取り／書き込み）についてのレジスタビット定義を示す
図である。

【図３２】ＡＢＳＢ ＩＣサポートのＲＯＭ構成につい
てのレジスタビット定義を示す図である。

【図３３】ＡＢＨ及びＡＢＬ ＲＯＭ接続のレジスタビ
ット定義を示す図である。

【図３４】Ａのみの信号のデバウンスを考慮するための
レジスタビット定義を示す図である。

【図３５】Ａのみの信号のデバウンスの状態図について
のレジスタビット定義を示す図である。

【図３６】ＡＢの信号のデバウンスを考慮するためのレ
ジスタビットの定義を示す図である。

【図３７】ＡＢ信号のデバウンスの状態図−ブランチ０
０についてのレジスタビット定義を示す図である。

【図３８】ＡＢ信号のデバウンスの状態図−ブランチ０
１についてのレジスタビット定義を示す図である。

【図３９】ＡＢ信号のデバウンスの状態図−ブランチ１
０についてのレジスタビット定義を示す図である。

【図４０】ＡＢ信号のデバウンスの状態図−ブランチ１
１についてのレジスタビット定義を示す図である。

【図４１】ＡＢＣＤ（ＥＳＦ）信号のデバウンスを考慮
するためのレジスタビット定義を示す図である。

【図４２】ＡＢＣＤ（ＥＳＦ）信号のデバウンスの状態
図についてのレジスタビット定義を示す図である。

【図４３】ＡＢＣＤ（ＥＳＦ）信号のデバウンスの状態
図についてのレジスタビット定義を示す図である。

【図４４】ＡＢＣＤ（ＥＳＦ）信号のデバウンスの状態
図についてのレジスタビット定義を示す図である。

【図４５】ＡＢＡＢ（ＳＬＣ９６）信号のデバウンスを
考慮するためのレジスタビット定義を示す図である。

【図４６】ＡＢＡＢ（ＳＬＣ９６）信号のデバウンスの
状態図についてのレジスタビット定義を示す図である。

【図４７】ＡＢＡＢ（ＳＬＣ９６）信号のデバウンスの
状態図についてのレジスタビット定義を示す図である。

【図４８】ＡＢＡＢ（ＳＬＣ９６）信号のデバウンスの
状態図についてのレジスタビット定義を示す図である。

【図４９】ＳＢＨ及びＳＢＬ ＲＯＭの接続についての
レジスタビット定義を示す図である。

【図５０】特殊Ｂの信号デコーディングを考慮するため
のレジスタビット定義を示す図である。

【図５１】特殊Ｂの信号デコーディングの状態図につい
てのレジスタビット定義を示す図である。

【図５２】特殊Ｂの信号デコーディングの状態図につい
てのレジスタビット定義を示す図である。

【符号の説明】

２０ 電話ネットワーク ２２ 中央コントロールプロセッサ ２４ 入力マルチチャンネル信号分析回路 ２５ 入力マルチチャンネルスイッチング回路 ２６ 出力マルチチャンネル信号発生回路 ３６ 入力インターフェイス回路 ４０、５６ トランシーバユニット ４２ ＤＳ１ライン ５４ 出力インターフェイス回路 ６０ インターフェイス・バッファ回路 ６４ 信号コントロール回路 ７０ 低処理能力のプロセッサ ７８ 中処理能力のプロセッサ ８０ ７６８チャンネル信号コントロール回路 ８２、８４ 状態マシン ８６ ７６８チャンネルスイッチングエレメント １０２ ７６８チャンネルスイッチングエレメント １０８ ７６８チャンネル信号コントロール回路 １１２、１１４ 状態マシン １１６ 中処理能力のプロセッサ １１８ 低処理能力のプロセッサ １２２ インターフェイス・バッファ回路 １２０ 信号コントロール回路

───────────────────────────────────────────────────── フロントページの続き (72)発明者 ゴードン ジェイ パーテル アメリカ合衆国 イリノイ州 60532 ラ イルセント トロピズ ドライヴ 4491

Claims (40)

【特許請求の範囲】
1. 【請求項１】 信号データが埋設されたＰＣＭボイスデ
   ータの形態でネットワークの選択されたノードから入っ
   てくる情報を複数の時分割マルチプレクスされた入力チ
   ャンネルで受信する手段と、 チャンネルごとにクロス接続処理と信号データ分析処理
   とを交互に行うために上記複数のチャンネルの各々を予
   め選択する手段と、 交互のクロス接続処理と信号データ分析処理とに対する
   各入力チャンネルの上記の予めの選択に基づいて各々信
   号データが選択的に埋設されたりされなかったりする状
   態で各チャンネルの入力情報をネットワーク内の他の選
   択されたノードへ送るために通過させる信号データ通過
   機能を有する制御可能な入力スイッチング回路とを具備
   することを特徴とする電話交換ネットワーク。
2. 【請求項２】 少なくとも信号データ分析処理のために
   予め選択されたチャンネルのデータを、各々、ＰＣＭボ
   イスデータのみと信号データ情報のみの２つの別々の中
   間信号に分離するための手段を備えた請求項１に記載の
   電話交換ネットワーク。
3. 【請求項３】 上記の予め選択する手段に応答し、上記
   信号データ分析処理のために予め選択されたチャンネル
   に対する上記２つの別々の中間信号に各々対応するよう
   ＰＣＭボイスデータのみと信号データ情報のみを含む別
   々の出力信号を発生する手段を備えた請求項２に記載の
   電話交換ネットワーク。
4. 【請求項４】 上記の予め選択する手段に応答し、上記
   クロス接続処理のために予め選択されたチャンネルのみ
   に対し上記入力チャンネル受信手段における上記信号デ
   ータが埋設されたボイスデータに対応するように信号デ
   ータが埋設されたボイスデータの合成出力信号を発生す
   る手段を備えた請求項３に記載の電話交換ネットワー
   ク。
5. 【請求項５】 上記の予め選択する手段に応答し、上記
   クロス接続処理のために予め選択されたチャンネルのみ
   に対し上記入力チャンネル受信手段における上記信号デ
   ータが埋設されたボイスデータに対応するように信号デ
   ータが埋設されたボイスデータの合成出力信号を発生す
   る手段を備えた請求項２に記載の電話交換ネットワー
   ク。
6. 【請求項６】 上記合成出力信号発生手段は、上記デー
   タ分離手段に応答して上記中間信号のボイスデータと信
   号データ情報とを再結合しクロス接続処理のための予め
   選択されたチャンネルのみに対して合成出力信号を発生
   する手段を備えている請求項５に記載の電話交換ネット
   ワーク。
7. 【請求項７】 上記予めの選択手段は、マルチチャンネ
   ルスイッチングエレメントに関連した比較的上位のマイ
   クロプロセッサから受け取ったメッセージに基づいて上
   記チャンネルを予め選択するために上記受信手段に接続
   された比較的低処理能力のマイクロプロセッサを備えて
   いる請求項１に記載の電話交換ネットワーク。
8. 【請求項８】 上記予めの選択手段は、 複数の実質的に同じマルチチャンネルスイッチングエレ
   メントによるスイッチングを制御するための中央制御プ
   ロセッサと、 上記比較的低処理能力のマイクロプロセッサがそれに関
   連した入力チャンネルに対して予めの選択を行うように
   するために上記複数の実質的に同じマルチチャンネルス
   イッチングエレメントの各々の上位マイクロプロセッサ
   へ予めの選択情報を搬送する手段とを備えている請求項
   ７に記載の電話交換ネットワーク。
9. 【請求項９】 上記信号データ分析処理に対して予め選
   択されたチャンネルの入力情報を、それに埋設された信
   号データに基づいてネットワークの他の選択されたノー
   ドに出力するように、複数の制御可能なスイッチング回
   路の切り換えを制御する中央処理プロセッサを備えてい
   る請求項１に記載の電話交換ネットワーク。
10. 【請求項１０】 上記複数の制御可能なスイッチング回
    路の各々は、信号分析に対して予め選択されたチャンネ
    ルに埋設された信号データを分析するための手段と、上
    記信号データ分析の結果を表す信号メッセージを上記中
    央制御プロセッサへ搬送するための手段とを備えてお
    り、上記中央制御プロセッサは、上記の信号メッセージ
    に基づいて上記制御可能なスイッチング回路の切り換え
    を制御する請求項９に記載の電話交換ネットワーク。
11. 【請求項１１】 上記信号データ分析手段は状態マシン
    を含む請求項１０に記載の電話交換ネットワーク。
12. 【請求項１２】 上記状態マシンは、２つ以上のフォー
    マットの信号データを分析するように設けられている請
    求項１１に記載の電話交換ネットワーク。
13. 【請求項１３】 複数の実質的に同じ入力ポート回路を
    備え、その各々は受信手段及び予めの選択手段を含み、
    そして異なったグループの入力チャンネルに関連してい
    る請求項１に記載の電話交換ネットワーク。
14. 【請求項１４】 複数の上記入力ポート回路の入力チャ
    ンネルに各々関連した複数の実質的に同じ制御可能なス
    イッチング回路を備えている請求項１３に記載の電話交
    換ネットワーク。
15. 【請求項１５】 上記制御可能な入力スイッチング回路
    から入力情報を受け取りそして上記予めの選択に基づい
    て入力情報をそこからネットワーク内の他のノードへ出
    力するための信号通過機能を有した制御可能な出力スイ
    ッチング回路を備えており、クロス接続処理のために予
    め選択されたチャンネルからの情報は信号データが埋設
    されたＰＣＭボイスデータの単一の合成出力に与えら
    れ、信号データ分析処理のために予め選択されたチャン
    ネルからの情報はＰＣＭボイスデータを有しそしてそれ
    に関連した信号データが一対の別々の出力に与えられる
    請求項１に記載の電話交換ネットワーク。
16. 【請求項１６】 信号データ分析のために選択されたチ
    ャンネルに対し信号データをＰＣＭボイスデータに埋設
    するための手段を備えている請求項１５に記載の電話交
    換ネットワーク。
17. 【請求項１７】 上記埋設手段は、出力信号データを別
    々の出力に発生するための出力信号制御回路と、上記出
    力信号データ及び上記ＰＣＭボイスデータを受け取って
    それらを信号ビット分析のために予め選択された各チャ
    ンネルごとに合成する手段とを備えている請求項１５に
    記載の電話交換ネットワーク。
18. 【請求項１８】 上記信号受信手段は、クロス接続処理
    のために予め選択されたチャンネルに対し上記出力スイ
    ッチングエレメントから信号データの埋設されたＰＣＭ
    ボイスデータを受信する手段を備えている請求項１６に
    記載の電話交換ネットワーク。
19. 【請求項１９】 上記信号制御回路により埋設される信
    号データのフォーマットに一部関連している出力信号制
    御回路へメッセージを供給するための中処理能力のマイ
    クロプロセッサを備えており、この中処理能力のマイク
    ロプロセッサは、信号データ分析のために予め選択され
    るチャンネルを識別するために上記埋設手段へメッセー
    ジを供給する請求項１５に記載の電話交換ネットワー
    ク。
20. 【請求項２０】 選択されたノードの複数の時分割マル
    チプレクスチャンネルを経て、複数のチャンネル上のＰ
    ＣＭボイスデータ及び信号データを含むネットワークデ
    ータを複数の異なる予め選択された信号フォーマットで
    受信するための手段と、 上記受信手段に接続されたマルチチャンネル入力スイッ
    チング回路を含んでいて、上記複数のチャンネルのデー
    タをネットワークの他のノードへ切り換えるための手段
    と、 上記複数の異なる信号フォーマットにおける信号データ
    に基づいて上記複数のチャンネルを切り換えるように上
    記マルチチャンネル入力スイッチング回路を制御する手
    段とを備えており、この制御手段は、上記信号データ及
    びそれに関連した状態マシンに応答して各チャンネルの
    上記信号データを各チャンネルに対して予め選択された
    信号フォーマットに基づいて分析するためのマルチチャ
    ンネル信号制御回路を含んでいることを特徴とする電話
    交換ネットワーク。
21. 【請求項２１】 上記スイッチング回路制御手段は、上
    記信号データ及び状態マシンに応答して信号データを分
    析する信号制御回路を備えており、上記データ受信手段
    は、信号データをＰＣＭボイスデータから分離してそれ
    を入力信号バスに供給する手段を備えている請求項２０
    に記載の電話交換ネットワーク。
22. 【請求項２２】 上記受信手段は、 信号データをＰＣＭボイスデータから分離する手段と、 信号データを制御手段に供給する信号バスを含む手段と
    を備えている請求項２０に記載の電話交換ネットワー
    ク。
23. 【請求項２３】 上記制御手段は、マルチチャンネル信
    号制御回路による上記分析に基づいて複数の上記スイッ
    チング回路を制御する中央制御プロセッサを備えている
    請求項２０に記載の電話交換ネットワーク。
24. 【請求項２４】 上記複数の制御可能なスイッチング回
    路の各々は、上記分析結果のメッセージを中央制御プロ
    セッサへ搬送するためのプロセッサであって中央制御プ
    ロセッサよりも処理能力が低い相対的に中処理能力のプ
    ロセッサを有している請求項２３に記載の電話交換ネッ
    トワーク。
25. 【請求項２５】 上記制御可能なスイッチング回路の各
    々は、上記受信手段のチャンネルをネットワーク内の他
    の選択されたノードへ選択的に切り換えるように中央制
    御プロセッサによって制御されるマルチチャンネルスイ
    ッチングエレメントを有している請求項２４に記載の電
    話交換ネットワーク。
26. 【請求項２６】 上記状態マシンは、上記複数の信号フ
    ォーマットの各々の信号データを分析する手段を備えて
    いる請求項２０に記載の電話交換ネットワーク。
27. 【請求項２７】 上記状態マシンは、予め選択された異
    なる信号フォーマットに関連した取り外し可能なプラグ
    インユニットを備えている請求項２０に記載の電話交換
    ネットワーク。
28. 【請求項２８】 上記スイッチング手段は、上記入力ス
    イッチング回路からのＰＣＭボイスデータを含むデータ
    を受け取ってそれを上記他のノードへ切り換えるための
    マルチチャンネル出力スイッチング回路を備えている請
    求項２０に記載の電話交換ネットワーク。
29. 【請求項２９】 上記マルチチャンネル出力スイッチン
    グ回路を制御するための手段を備え、この制御手段は、
    信号データを上記出力ＰＣＭボイスデータに選択的に埋
    設するためのマルチチャンネル出力信号制御回路を含ん
    でいる請求項２８に記載の電話交換ネットワーク。
30. 【請求項３０】 上記制御手段は、上記複数の異なる信
    号フォーマットに対して信号データを含んでいる信号状
    態マシンと、制御メッセージを受信するための手段とを
    備えており、上記出力信号制御手段は、上記メッセージ
    に応答して上記状態マシンの信号フォーマットのうちの
    予め選択されたフォーマットで各チャンネルごとに信号
    データを発生するための手段を備えている請求項２９に
    記載の電話交換ネットワーク。
31. 【請求項３１】 複数のマルチチャンネル入力スイッチ
    ング回路と、 ＰＣＭボイスデータの選択された複数の入力時分割マル
    チプレクスチャンネルを複数の選択された出力チャンネ
    ルに切り換えるように上記複数のマルチチャンネルスイ
    ッチング回路を制御するための中央制御プロセッサと、 上記複数のマルチチャンネルスイッチング回路に各々関
    連していて上記入力チャンネルからのボイスに埋設され
    た信号データを分析するための複数の相対的に下位のプ
    ロセッサを含む手段と、 上記複数の相対的に下位のプロセッサの各々からの信号
    データの上記分析を表すメッセージを中央制御プロセッ
    サへ直接送信するための手段とを備え、上記中央制御プ
    ロセッサは、上記送信されたメッセージに応答して全て
    の上記複数のスイッチング回路のチャンネルの切り換え
    を制御することを特徴とする電話交換ネットワーク。
32. 【請求項３２】 上記出力チャンネルへデータを選択的
    に搬送するための複数のマルチチャンネル出力スイッチ
    ング回路を備えている請求項３１に記載の電話交換ネッ
    トワーク。
33. 【請求項３３】 上記マルチチャンネル出力スイッチン
    グ回路に各々関連した複数の相対的に中程度の処理能力
    のプロセッサを備えている請求項３１に記載の電話交換
    ネットワーク。
34. 【請求項３４】 上記中央制御プロセッサからのメッセ
    ージを上記複数の相対的に中程度の処理能力のプロセッ
    サへ送信するための手段と、 上記中程度の処理能力のプロセッサに応答して信号デー
    タを発生する手段とを備えている請求項３３に記載の電
    話交換ネットワーク。
35. 【請求項３５】 上記信号データを、上記出力チャンネ
    ルへ搬送する前に上記マルチチャンネル出力スイッチン
    グ回路からのボイスデータに埋設するための手段を備え
    ている請求項３３に記載の電話交換ネットワーク。
36. 【請求項３６】 複数のグループの上記入力チャンネル
    に関連した複数の受信回路を備え、その各々は、 信号データが埋設された入力ＰＣＭボイスデータを受信
    するための手段と、 上記下位のプロセッサにより上記中央制御プロセッサか
    ら送られたメッセージを受け取って、それに関連した入
    力チャンネルのグループのあるものをクロス接続処理の
    ために予め選択しそして他のものを信号データ分析処理
    のために予め選択する更に下位のプロセッサを含む手段
    とを備えている請求項３１に記載の電話交換ネットワー
    ク。
37. 【請求項３７】 上記受信手段の各々は、信号データ分
    析のために予め選択された入力チャンネルの各々に対し
    ＰＣＭボイスデータから信号データを分離するための手
    段を備えている請求項３１に記載の電話交換ネットワー
    ク。
38. 【請求項３８】 上記分析手段は、予め選択された異な
    る信号フォーマットで信号データを分析するための信号
    制御回路を備えている請求項３１に記載の電話交換ネッ
    トワーク。
39. 【請求項３９】 上記異なる信号フォーマットを表す入
    力を上記信号制御回路に供給する状態マシンを備え、上
    記相対的に下位のプロセッサは、上記信号データ及び上
    記状態マシンに応答して信号データを分析する請求項３
    ８に記載の電話交換ネットワーク。
40. 【請求項４０】 上記状態マシンは、異なる信号フォー
    マットに各々関連した交換可能なスナップイン式の状態
    マシンユニットの形態である請求項３８に記載の電話交
    換ネットワーク。