JPH0620902A - Semiconductor device and manufacture of the same - Google Patents

Semiconductor device and manufacture of the same

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JPH0620902A
JPH0620902A JP17640292A JP17640292A JPH0620902A JP H0620902 A JPH0620902 A JP H0620902A JP 17640292 A JP17640292 A JP 17640292A JP 17640292 A JP17640292 A JP 17640292A JP H0620902 A JPH0620902 A JP H0620902A
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JP
Japan
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pattern
resist
dimension
semiconductor substrate
measuring
Prior art date
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Pending
Application number
JP17640292A
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Japanese (ja)
Inventor
Fumiaki Ushiyama
文明 牛山
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Seiko Epson Corp
Original Assignee
Seiko Epson Corp
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Publication date
Application filed by Seiko Epson Corp filed Critical Seiko Epson Corp
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  • Testing Or Measuring Of Semiconductors Or The Like (AREA)
  • Exposure Of Semiconductors, Excluding Electron Or Ion Beam Exposure (AREA)

Abstract

PURPOSE:To inhibit the effect of a charge-up at an extremely small value, and to measure size with high accuracy in the opening section of a resist pattern formed onto a semiconductor substrate when the size is measured by using a sizer, in which a scanning electron microscope is applied. CONSTITUTION:In a pattern for size measurement for measuring the size of the opening section of a resist patter shaped onto a semiconductor substrate, a resist 12 in the periphery of the pattern for size measurement is removed, and the pattern is formed onto a semiconductor substrate in isolated structure without being brought into contact with other resist patterns.

Description

【発明の詳細な説明】Detailed Description of the Invention

【0001】[0001]

【産業上の利用分野】本発明は、半導体基板上に形成さ
れたレジストパターンの開口部分を寸法測定するための
寸法測定用パターンに関するものである。
BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a dimension measuring pattern for dimensionally measuring an opening portion of a resist pattern formed on a semiconductor substrate.

【0002】[0002]

【従来の技術】半導体装置の製造は、複数回のフォトリ
ソ工程を経て行われる。そして、フォトリソ工程によっ
て半導体基板上に形成されたレジストパターン、すなわ
ち、回路パターンは、次工程であるエッチング工程や、
イオン注入工程のマスクとなるものであり、前記レジス
トパターンの寸法が設計寸法通りに形成されているかど
うかの確認は、半導体装置の製造上、極めて重要な管理
項目の一つである。
2. Description of the Related Art A semiconductor device is manufactured through a plurality of photolithography processes. Then, the resist pattern formed on the semiconductor substrate by the photolithography step, that is, the circuit pattern, the etching step which is the next step,
The mask serves as a mask for the ion implantation process, and confirmation of whether or not the dimensions of the resist pattern are formed according to design dimensions is one of the extremely important control items in the manufacture of semiconductor devices.

【0003】半導体基板上に形成されたレジストパター
ンの寸法を測定する手段は各種あるが、パターンサイズ
がサブミクロン領域に突入した現在においては、走査型
電子顕微鏡を応用した寸法測定機を用いるのが一般的で
ある。図5は、レジストパターンの開口部分(コンタク
トホール)の直径寸法を、走査型電子顕微鏡を用いて測
定する場合の原理を説明する図である。図5の上図は、
半導体基板52上に形成されたコンタクトホールの断面
を示す図であり、レジストパターン51は、投影露光時
の光の回折現象によって、図のように垂直ではなく、若
干のテーパーをもって形成される。図5の中央図は、前
記コンタクトホールを真上から見た図であるが、前述の
ようにレジストパターン51がテーパーをもって形成さ
れるため、走査型電子顕微鏡ではコンタクトホールが二
重の円として見え、レジストパターン51の上部エッジ
53と、下部エッジ54とに分離できる。そして、前記
コンタクトホールの直径寸法の測定は、前記下部エッジ
54を基準に行うのが一般的である。次に、図5の下図
は、走査型電子顕微鏡を用いて電子線を前記コンタクト
ホール部に走査した時に得られる2次電子の強度分布
を、前記コンタクトホールの、ある直径方向について取
り出した図である。レジスト部51と、コンタクトホー
ルの底、すなわち、半導体基板52部とは材質が異なる
ため、2次電子の放出率が異なる。また、レジストパタ
ーン51の上部エッジ53は、2次電子の放出率が非常
に高い部分となるため、図のように、その部分で2次電
子強度がピークとなる分布55が得られる。そして、寸
法測定は、この2次電子の強度分布55を信号波形とし
て、所定の波形処理アルゴリズムに基づいて前記レジス
トパターン51の下部エッジ53の位置を求め、コンタ
クトホールの直径寸法を決定するという方式により行わ
れる。
There are various means for measuring the size of a resist pattern formed on a semiconductor substrate, but at present when the pattern size has entered the submicron region, a size measuring machine to which a scanning electron microscope is applied is used. It is common. FIG. 5 is a diagram illustrating the principle of measuring the diameter dimension of the opening (contact hole) of the resist pattern using a scanning electron microscope. The upper part of Figure 5 is
FIG. 6 is a diagram showing a cross section of a contact hole formed on a semiconductor substrate 52. The resist pattern 51 is formed with a slight taper due to a light diffraction phenomenon during projection exposure, as shown in the figure. The center view of FIG. 5 is a view of the contact hole as viewed from directly above. However, since the resist pattern 51 is tapered as described above, the contact hole appears as a double circle in the scanning electron microscope. The resist pattern 51 can be separated into an upper edge 53 and a lower edge 54. The diameter of the contact hole is generally measured based on the lower edge 54. Next, the lower diagram of FIG. 5 is a diagram in which the intensity distribution of secondary electrons obtained when the contact hole is scanned with an electron beam using a scanning electron microscope is taken out in a certain diameter direction of the contact hole. is there. Since the resist portion 51 and the bottom of the contact hole, that is, the semiconductor substrate 52 portion are made of different materials, the emission rate of secondary electrons is different. Further, since the upper edge 53 of the resist pattern 51 is a portion where the secondary electron emission rate is very high, as shown in the figure, a distribution 55 where the secondary electron intensity has a peak is obtained. Then, in the dimension measurement, the secondary electron intensity distribution 55 is used as a signal waveform to determine the position of the lower edge 53 of the resist pattern 51 based on a predetermined waveform processing algorithm to determine the diameter dimension of the contact hole. Done by.

【0004】以上、走査型電子顕微鏡を用いた寸法測定
の原理を簡単に述べたが、次に、寸法測定用パターンに
ついて説明する。図3は、従来のコンタクトホールの直
径を測定するための寸法測定用パターンを示す図であ
る。図3(a)は、半導体基板上のスクライブライン上
に、コンタクトホール31を複数個並べて寸法測定用パ
ターンとした例であるが、このように、特定の寸法測定
用パターンを設けずに、図3(b)のように、実素子上
に形成された複数のコンタクトホール31の内のいくつ
かを対象に、直接、それを測定する場合もある。しか
し、図3(a)、図3(b)のいずれの場合において
も、コンタクトホール31の周囲は全面レジストに覆わ
れた構造になっていた。
The principle of dimension measurement using the scanning electron microscope has been briefly described above. Next, the dimension measurement pattern will be described. FIG. 3 is a diagram showing a conventional dimension measuring pattern for measuring the diameter of a contact hole. FIG. 3A shows an example in which a plurality of contact holes 31 are arranged on a scribe line on a semiconductor substrate to form a dimension measuring pattern. In some cases, as in 3 (b), some of the plurality of contact holes 31 formed on the actual element are directly measured. However, in both cases of FIG. 3A and FIG. 3B, the periphery of the contact hole 31 has a structure in which the entire surface is covered with the resist.

【0005】[0005]

【発明が解決しようとする課題】しかし、前述の従来技
術では以下に述べる問題点を有する。
However, the above-mentioned prior art has the following problems.

【0006】レジストは、材質的に絶縁物である。従っ
て、電子線が走査されると、その電荷がレジスト中に蓄
積され、チャージアップという現象を引き起こす。この
現象は、走査型電子顕微鏡を用いて寸法測定する際に、
観察されるレジストパターンの2次電子画像を乱すばか
りでなく、寸法を測定する精度をも大きく劣化させるも
のである。図4は、従来の寸法測定用パターンを用い
て、それがチャージアップ現象下におかれた状態でコン
タクトホールの直径寸法を測定した場合の信号波形、す
なわち、2次電子の強度分布を示す図である。図4の上
図は、コンタクトホールを真上から見た図であり、前述
のように、レジストパターン41は、上部エッジ42と
下部エッジ43とに分離され二重の円となって観察され
るはずであるが、電子線を走査した時に得られる2次電
子の強度分布44は、チャージアップの影響によって大
きく乱され、図4の下図に示されるように、前記上部エ
ッジ42と下部エッジ43とを非常に識別しにくい、シ
ャープさに欠けた信号波形44となっている。この状態
では、観察される2次電子画像も鮮明さに欠け、コンタ
クトホールのパターンエッジも非常に不明瞭である。従
って、寸法測定再現精度も、通常0.02μm(3σ)
レベルであるのに対して、0.05μm(3σ)と大き
く劣化してしまう。このように、レジストパターンの開
口部分を寸法測定する場合、従来の寸法測定用パターン
では、前記パターンの周辺が全面レジストに覆われてい
るために、特にチャージアップの影響を強く受け、寸法
測定精度を大きく劣化させるという問題がある。
The resist material is an insulator. Therefore, when the electron beam is scanned, the charge is accumulated in the resist, causing a phenomenon called charge-up. This phenomenon occurs when measuring dimensions using a scanning electron microscope.
This not only disturbs the secondary electron image of the observed resist pattern, but also significantly deteriorates the accuracy of dimension measurement. FIG. 4 is a diagram showing a signal waveform when a diameter dimension of a contact hole is measured by using a conventional dimension measurement pattern under a charge-up phenomenon, that is, a secondary electron intensity distribution. Is. The upper view of FIG. 4 is a view of the contact hole as viewed from directly above. As described above, the resist pattern 41 is divided into the upper edge 42 and the lower edge 43, and is observed as a double circle. As expected, the intensity distribution 44 of the secondary electrons obtained when the electron beam is scanned is greatly disturbed by the effect of charge-up, and as shown in the lower diagram of FIG. Is a signal waveform 44 lacking in sharpness and very difficult to identify. In this state, the observed secondary electron image lacks sharpness, and the pattern edge of the contact hole is also very unclear. Therefore, the dimensional measurement reproducibility is usually 0.02 μm (3σ).
Although it is at the level, it is significantly deteriorated to 0.05 μm (3σ). As described above, when the dimension of the opening portion of the resist pattern is measured, in the conventional dimension measuring pattern, since the periphery of the pattern is entirely covered with the resist, the influence of charge-up is particularly strong, and the dimension measuring accuracy is high. Is greatly deteriorated.

【0007】そこで本発明は、このような問題を解決す
るものであり、その目的とするところは、半導体基板上
に形成されたレジストパターンの開口部分を、走査型電
子顕微鏡を応用した寸法測定機を用いて寸法測定する際
に、チャージアップの影響を極力小さく抑え、高い寸法
測定精度をもって測定できる寸法測定用パターンを設け
た半導体装置、及び、製造方法を提供するところにあ
る。
Therefore, the present invention is to solve such a problem, and an object of the present invention is to measure the opening portion of a resist pattern formed on a semiconductor substrate by using a dimension measuring instrument to which a scanning electron microscope is applied. An object of the present invention is to provide a semiconductor device provided with a pattern for dimension measurement which can suppress the influence of charge-up as much as possible and measure with high dimension measurement accuracy when the dimension is measured by using, and a manufacturing method.

【0008】[0008]

【課題を解決するための手段】1.本発明の半導体装置
は、半導体基板上に形成されたレジストパターンの開口
部分を寸法測定するための寸法測定用パターンにおい
て、前記寸法測定用パターンの周囲のレジストが除去さ
れ、他のレジストパターンに接触せずに、孤立して前記
半導体基板上に形成されたことを特徴とする。
[Means for Solving the Problems] 1. In the semiconductor device of the present invention, in the dimension measuring pattern for dimension measuring the opening portion of the resist pattern formed on the semiconductor substrate, the resist around the dimension measuring pattern is removed and the resist pattern contacts another resist pattern. It is characterized in that it is formed separately on the semiconductor substrate without being formed.

【0009】2.本発明の半導体装置の製造方法は、半
導体基板上に形成されたレジストパターンの開口部分を
寸法測定する際に、前記半導体基板上に形成された第1
項記載の構造を有する寸法測定用パターンを用いること
を特徴とする。
2. According to the method of manufacturing a semiconductor device of the present invention, when the dimension of the opening portion of the resist pattern formed on the semiconductor substrate is measured, the first semiconductor device is formed on the semiconductor substrate.
It is characterized by using a dimension measuring pattern having the structure described in the item.

【0010】[0010]

【実施例】図1(a)は、本発明の寸法測定用パターン
部の構造を示す図である。本発明においては、コンタク
トホールの直径寸法を測定するための寸法測定用パター
ンを、半導体基板のスクライブライン上に設け、図1
(a)に示されるように、複数個のコンタクトホール1
1を並べ、その周囲のレジスト12を除去し、他のレジ
ストパターンと接触せずに孤立した構造にした。
DETAILED DESCRIPTION OF THE PREFERRED EMBODIMENTS FIG. 1 (a) is a view showing the structure of a dimension measuring pattern portion of the present invention. In the present invention, a dimension measuring pattern for measuring the diameter dimension of the contact hole is provided on the scribe line of the semiconductor substrate, and the pattern shown in FIG.
As shown in (a), a plurality of contact holes 1
1 was arranged and the resist 12 around it was removed to form an isolated structure without contacting with other resist patterns.

【0011】図1(b)は、走査型電子顕微鏡を応用し
た寸法測定機を用いて、電子線を本発明の寸法測定用パ
ターン上に走査した時に、時間の経過とともにレジスト
中に蓄積される電荷量を計測し、従来の寸法測定用パタ
ーンと比較した結果を示す図である。時間の経過ととも
に、レジスト中に蓄積される電荷量が増加していく傾向
は本発明も、従来においても同じであるが、本発明の寸
法測定用パターンにおいては、前記パターンの周囲のレ
ジストが除去され、他のレジストパターンに接触せずに
孤立した構造であるために、従来の寸法測定用パターン
に比べ、蓄積される電荷量が半分以下に抑えられ、チャ
ージアップを極力小さくすることが可能になった。
FIG. 1 (b) shows that when a dimension measuring machine to which a scanning electron microscope is applied is used to scan an electron beam on the dimension measuring pattern of the present invention, it accumulates in the resist over time. It is a figure which shows the result of having measured the electric charge and compared with the conventional pattern for dimension measurement. The tendency that the amount of charge accumulated in the resist increases with the lapse of time is the same in the present invention and the conventional one, but in the dimension measuring pattern of the present invention, the resist around the pattern is removed. Since the structure is isolated without contacting other resist patterns, the amount of accumulated charges can be suppressed to less than half compared to the conventional dimension measurement pattern, and it is possible to minimize charge-up. became.

【0012】図2は、本発明の寸法測定用パターンを用
いて、コンタクトホールの直径寸法を走査型電子顕微鏡
を応用した寸法測定機により測定した時の信号波形、す
なわち、2次電子の強度分布を示す図である。図2の上
図は、コンタクトホールを真上から見た図であるが、前
述の理由から、チャージアップが非常に低減されている
ために、レジストパターン21の上部エッジ22と、下
部エッジ23とが明確に分離された2次電子画像が得ら
れる。従って、前記コンタクトホールの、ある直径方向
について取り出した2次電子の強度分布24は、図2の
下図に示されるように、非常にシャープな信号波形とな
り、寸法測定再現精度も0.02μm(3σ)と、高い
精度を達成することができた。このように本実施例によ
れば、半導体基板上に形成されたレジストパターンの開
口部分を、走査型電子顕微鏡を応用した寸法測定機を用
いて測定する際に、チャージアップを極力小さく抑え、
高い寸法測定精度をもって測定することができる。
FIG. 2 shows a signal waveform when the diameter dimension of a contact hole is measured by a dimension measuring instrument to which a scanning electron microscope is applied, that is, the intensity distribution of secondary electrons, using the dimension measuring pattern of the present invention. FIG. The top view of FIG. 2 is a view of the contact hole as viewed from directly above. However, due to the above-mentioned reason, the charge-up is greatly reduced, and therefore the upper edge 22 and the lower edge 23 of the resist pattern 21 are A secondary electron image clearly separated is obtained. Therefore, the intensity distribution 24 of the secondary electrons taken out in a certain diameter direction of the contact hole has a very sharp signal waveform as shown in the lower diagram of FIG. 2, and the dimensional measurement reproducibility is 0.02 μm (3σ). ), And was able to achieve high accuracy. As described above, according to the present embodiment, when the opening portion of the resist pattern formed on the semiconductor substrate is measured using a dimension measuring machine to which a scanning electron microscope is applied, charge-up is suppressed as small as possible,
It is possible to measure with high dimensional measurement accuracy.

【0013】以上、本発明の一実施例を述べたが、これ
以外にも、 1)コンタクトホールだけでなく、細長い溝パターンの
幅を測定する場合。
The embodiment of the present invention has been described above. In addition to the above, 1) In the case of measuring not only the contact hole but also the width of the elongated groove pattern.

【0014】2)半導体基板以外に、石英ガラス基板上
に形成されたレジストパターンの開口部分の寸法を測定
する場合。
2) When measuring the dimension of the opening of the resist pattern formed on the quartz glass substrate in addition to the semiconductor substrate.

【0015】3)レジスト以外に、酸化シリコンや、窒
化シリコンなど、絶縁物であるためにチャージアップを
引き起こしやすい材質によって形成されたパターンの開
口部分を測定する場合。
3) In the case of measuring an opening portion of a pattern formed by a material such as silicon oxide or silicon nitride, which is an insulator and thus easily causes charge-up, in addition to the resist.

【0016】のように、それぞれの場合においても、本
実施例と同様な効果が期待できる。
As described above, in each case, the same effect as that of this embodiment can be expected.

【0017】[0017]

【発明の効果】以上述べたように、本発明によれば、 1.半導体基板上に形成されたレジストパターンの開口
部分を寸法測定するための寸法測定用パターンにおい
て、前記寸法測定用パターンの周囲のレジストが除去さ
れ、他のレジストパターンに接触せずに、孤立して前記
半導体基板上に形成されている。
As described above, according to the present invention, 1. In the dimension measurement pattern for dimension measurement of the opening portion of the resist pattern formed on the semiconductor substrate, the resist around the dimension measurement pattern is removed, without contact with other resist patterns, isolated It is formed on the semiconductor substrate.

【0018】2.半導体基板上に形成されたレジストパ
ターンの開口部分を寸法測定する際に、前記半導体基板
上に形成された第1項記載の構造を有する寸法測定用パ
ターンを用いる。
2. When the dimension of the opening portion of the resist pattern formed on the semiconductor substrate is measured, the dimension measuring pattern having the structure according to the first aspect formed on the semiconductor substrate is used.

【0019】ことにより、半導体基板上に形成されたレ
ジストパターンの開口部分を、走査型電子顕微鏡を応用
した寸法測定機を用いて寸法測定する際に、チャージア
ップの影響を極力小さく抑え、高い寸法測定精度をもっ
て測定することが可能となり、半導体装置の製造におい
て、品質を高く維持できるという効果を有するものであ
る。
As a result, when the opening portion of the resist pattern formed on the semiconductor substrate is dimensionally measured using a dimension measuring machine to which a scanning electron microscope is applied, the influence of charge-up is suppressed to a minimum, and a high dimension is achieved. This makes it possible to perform measurement with measurement accuracy, and has the effect of maintaining high quality in the manufacture of semiconductor devices.

【図面の簡単な説明】[Brief description of drawings]

【図1】(a)本発明の寸法測定用パターンの構造を示
す図である。 (b)走査型電子顕微鏡を応用した寸法測定機を用い
て、電子線を本発明の寸法測定用パターン上に走査した
時に、時間の経過とともにレジスト中に蓄積される電荷
量を計測し、従来の寸法測定用パターンと比較した結果
を示す図である。
FIG. 1A is a diagram showing a structure of a dimension measuring pattern of the present invention. (B) When a scanning electron microscope is used to scan the electron beam on the pattern for dimension measurement of the present invention using a dimension measuring instrument to which a scanning electron microscope is applied, the amount of charge accumulated in the resist with the passage of time is measured. It is a figure which shows the result compared with the pattern for dimension measurement of.

【図2】本発明の寸法測定用パターンを用いて、コンタ
クトホールの直径寸法を走査型電子顕微鏡を応用した寸
法測定機により測定した時の信号波形を示す図である。
FIG. 2 is a diagram showing a signal waveform when the diameter dimension of a contact hole is measured by a dimension measuring machine to which a scanning electron microscope is applied using the dimension measuring pattern of the present invention.

【図3】(a)半導体基板のスクライブライン上に、コ
ンタクトホールを複数個並べた、従来の寸法測定用パタ
ーンを示す図である。 (b)半導体基板の実素子上に形成されたコンタクトホ
ールを示す図である。
FIG. 3A is a diagram showing a conventional dimension measurement pattern in which a plurality of contact holes are arranged on a scribe line of a semiconductor substrate. (B) It is a figure which shows the contact hole formed on the actual element of a semiconductor substrate.

【図4】従来の寸法測定用パターンを用いて、それがチ
ャージアップ現象下におかれた状態で、コンタクトホー
ルの直径寸法を、走査型電子顕微鏡を応用した寸法測定
機により測定した時の信号波形を示す図である。
FIG. 4 is a signal obtained by measuring the diameter dimension of a contact hole using a conventional dimension measurement pattern under a charge-up phenomenon by a dimension measuring instrument to which a scanning electron microscope is applied. It is a figure which shows a waveform.

【図5】半導体基板上に形成されたレジストパターンの
開口部分(コンタクトホール)の直径寸法を、走査型電
子顕微鏡を応用した寸法測定機を用いて測定する場合の
原理を説明する図である。
FIG. 5 is a diagram illustrating the principle of measuring the diameter dimension of the opening portion (contact hole) of the resist pattern formed on the semiconductor substrate using a dimension measuring machine to which a scanning electron microscope is applied.

【符号の説明】[Explanation of symbols]

11 ... コンタクトホール 12 ... レジスト 21 ... レジスト 22 ... レジストパターンの上部エッジ 23 ... レジストパターンの下部エッジ 24 ... 信号波形(2次電子の強度分布) 31 ... コンタクトホール 32 ... レジスト 41 ... レジスト 42 ... レジストパターンの上部エッジ 43 ... レジストパターンの下部エッジ 44 ... 信号波形(2次電子の強度分布) 51 ... レジスト 52 ... 半導体基板 53 ... レジストパターンの上部エッジ 54 ... レジストパターンの下部エッジ 55 ... 信号波形(2次電子の強度分布) 11. . . Contact hole 12. . . Resist 21. . . Resist 22. . . Upper edge of resist pattern 23. . . Lower edge of resist pattern 24. . . Signal waveform (intensity distribution of secondary electrons) 31. . . Contact hole 32. . . Resist 41. . . Resist 42. . . Upper edge of resist pattern 43. . . Lower edge of resist pattern 44. . . Signal waveform (intensity distribution of secondary electrons) 51. . . Resist 52. . . Semiconductor substrate 53. . . Upper edge of resist pattern 54. . . Lower edge of resist pattern 55. . . Signal waveform (intensity distribution of secondary electrons)

Claims (2)

【特許請求の範囲】[Claims] 【請求項1】半導体基板上に形成されたレジストパター
ンの開口部分を寸法測定するための寸法測定用パターン
において、前記寸法測定用パターンの周囲のレジストが
除去され、他のレジストパターンに接触せずに、孤立し
て前記半導体基板上に形成されたことを特徴とする半導
体装置。
1. In a dimension measuring pattern for dimension measuring an opening portion of a resist pattern formed on a semiconductor substrate, the resist around the dimension measuring pattern is removed and it does not come into contact with other resist patterns. And a semiconductor device formed on the semiconductor substrate in an isolated manner.
【請求項2】半導体基板上に形成されたレジストパター
ンの開口部分を寸法測定する際に、前記半導体基板上に
形成された請求項1記載の構造を有する寸法測定用パタ
ーンを用いることを特徴とする半導体装置の製造方法。
2. A dimension measuring pattern having a structure according to claim 1, which is formed on the semiconductor substrate, when the dimension of an opening portion of a resist pattern formed on the semiconductor substrate is measured. Of manufacturing a semiconductor device.
JP17640292A 1992-07-03 1992-07-03 Semiconductor device and manufacture of the same Pending JPH0620902A (en)

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Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100355772B1 (en) * 1999-12-31 2002-10-19 아남반도체 주식회사 Method for measuring a hole pattern in a scanning electronic microscope

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100355772B1 (en) * 1999-12-31 2002-10-19 아남반도체 주식회사 Method for measuring a hole pattern in a scanning electronic microscope

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