JPH06175739A - Semiconductor circuit - Google Patents
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- JPH06175739A JPH06175739A JP4326369A JP32636992A JPH06175739A JP H06175739 A JPH06175739 A JP H06175739A JP 4326369 A JP4326369 A JP 4326369A JP 32636992 A JP32636992 A JP 32636992A JP H06175739 A JPH06175739 A JP H06175739A
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Abstract
Description
【０００１】[0001]
【産業上の利用分野】本発明は、基準電圧発生回路に関
し、特にフードバック電圧微調整用抵抗を有する基準電
圧発生回路に関する。BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a reference voltage generating circuit, and more particularly to a reference voltage generating circuit having a hoodback voltage fine adjustment resistor.
【０００２】[0002]
【従来の技術】半導体集積回路の電源電圧は年々低くな
る方向にある。現在のところ、半導体集積回路の電源電
圧は５ｖが主体であるが、次期の電源電圧は３．３ｖが
主流であると考えられている。2. Description of the Related Art The power supply voltage of semiconductor integrated circuits is decreasing year by year. At present, the power supply voltage of the semiconductor integrated circuit is mainly 5v, but it is considered that the power supply voltage of the next period is 3.3v.
【０００３】ところが、時代を先行する半導体集積回路
は３．３ｖ電源に対応した回路構成および製造プロセス
によって設計される。しかし、同一システム上に両者が
混在した場合の電源電圧は５ｖになり、信頼性を維持し
たまま電源電圧を５ｖとするには、回路外部電源を降圧
して内部電源を３．３ｖに変更して使用する必要があ
る。However, the semiconductor integrated circuit, which is ahead of the times, is designed by a circuit configuration and a manufacturing process corresponding to the 3.3V power supply. However, the power supply voltage when both are mixed on the same system is 5v. To maintain the reliability and maintain the power supply voltage at 5v, the circuit external power supply is stepped down and the internal power supply is changed to 3.3v. Need to be used.
【０００４】すなわち、安定した内部電源電圧を保証す
るための基準電圧を発生する回路が必要である。That is, a circuit for generating a reference voltage for guaranteeing a stable internal power supply voltage is required.
【０００５】従来の技術の基準電圧発生回路の構成を示
す図３を参照すると、この基準電圧発生回路は、ｐ−ｃ
ｈＭＯＳＦＥＴＱ１およびＱ２と、抵抗ＲＣ，Ｒ３１，
Ｒ３２およびＲ３３と、差動増幅回路Ｄｉｆ．Ａｍｐ．
（Ｄｉｆｆｅｒｒｅｎｔｉａｌ Ａｍｐｌｉｆｉｅｒ）
と、出力端子Ｖｒｅｆと、フューズＦとで構成される。
抵抗Ｒ３１，Ｒ３２およびＲ３３のそれぞれ寄生容量を
Ｃ３１，Ｃ３２およびＣ３３とする。微調整用抵抗Ｒ３
１および寄生容量Ｃ３１の値はほこの成分に比べかなり
小さいので本質的な説明の中では省いてある。フューズ
Ｆは抵抗Ｒ３１をショートし、この抵抗値はＲ３１と比
較すると無視できるほどの小さい。最初は、出力端子Ｖ
ｒｅｆとｎｏｄｅ５の間の抵抗値は０Ωに近いが、ヒュ
ーズＦを切ることにより抵抗値はＲ３１と成る。Referring to FIG. 3 showing the structure of a prior art reference voltage generating circuit, the reference voltage generating circuit is shown in FIG.
hMOSFETs Q1 and Q2 and resistors RC, R31,
R32 and R33 and the differential amplifier circuit Dif. Amp.
(Differential Amplifier)
, The output terminal Vref, and the fuse F.
The parasitic capacitances of the resistors R31, R32, and R33 are C31, C32, and C33, respectively. Fine adjustment resistor R3
Since the values of 1 and the parasitic capacitance C31 are considerably smaller than those of the components, they are omitted in the essential description. The fuse F short-circuits the resistor R31, and this resistance value is so small that it can be ignored as compared with R31. First, the output terminal V
The resistance value between ref and node5 is close to 0Ω, but the resistance value becomes R31 by cutting the fuse F.
【０００６】次に、基準電圧発生回路の動作を説明をす
る。Next, the operation of the reference voltage generating circuit will be described.
【０００７】この差動増幅回路Ｄｉｆ．Ａｍｐは入力ハ
イインピーダンスであり、出力は出力端子Ｖｒｅｆを充
分に駆動可能である。抵抗Ｒｃを通った電流がダイオー
ド接続されたトランジスタＱ１およびＱ２に流れる。差
動増幅回路Ｄｉｆ．Ａｍｐ．の入力ハイインピーダンス
のため、＋入力端子（ｎｏｄｅ２）には定常電流は流れ
ない。抵抗Ｒｃの値を所望の値に設定すると、ダイオー
ド接続のトランジスタＱ１の、ソース・ドレイン間電圧
はスレショルド電圧Ｖｔｐになる。このときのソース・
ドレイン電流Ｉｃは、トランジスタの飽和電流に等し
い。同様に、トランジスタＱ２のソース・ドレイン間電
圧もスレショルド電圧に等しい。従って、ｎｏｄｅ２お
よびｎｏｄｅ６の電圧Ｖ（ｎｏｄｅ２），Ｖ（ｎｏｄｅ
６） Ｖ（ｎｏｄｅ２）＝Ｖｔｐ（１式） Ｖ（ｎｏｄｅ６）＝２・Ｖｔｐ（２式） となる。ここで拡散層を電源レベルとせずにソースレベ
ルとするのは、電圧変動しにくいＶｔｐを安定に得るた
めである。This differential amplifier circuit Dif. Amp has an input high impedance, and the output can sufficiently drive the output terminal Vref. The current passing through the resistor Rc flows through the diode-connected transistors Q1 and Q2. Differential amplifier circuit Dif. Amp. Because of the input high impedance of, the steady current does not flow to the + input terminal (node2). When the value of the resistor Rc is set to a desired value, the source-drain voltage of the diode-connected transistor Q1 becomes the threshold voltage Vtp. The source at this time
The drain current Ic is equal to the saturation current of the transistor. Similarly, the source-drain voltage of the transistor Q2 is also equal to the threshold voltage. Therefore, the voltages V (node2) and V (node) of node2 and node6 are
6) V (node2) = Vtp (formula 1) V (node6) = 2 · Vtp (formula 2) The reason why the diffusion layer is set to the source level instead of the power supply level is to stably obtain Vtp in which the voltage does not easily fluctuate.
【０００８】差動増幅器回路Ｄｉｆ．Ａｍｐ．は抵抗と
組み合わせて乗算器を構成している。フューズＦが切れ
ていないときの出力端子Ｖｒｅｆの電圧Ｖ１（Ｖｒｅ
ｆ）は Ｖ１（Ｖｒｅｆ）＝２・（Ｖｔｐ）・（Ｒ３２＋Ｒ３
３）／Ｒ３３（３式） となる。Differential amplifier circuit Dif. Amp. Combines with a resistor to form a multiplier. The voltage V1 (Vre of the output terminal Vref when the fuse F is not blown)
f) is V1 (Vref) = 2 · (Vtp) · (R32 + R3
3) / R33 (formula 3).
【０００９】フューズＦが切れているときの出力端子Ｖ
ｒｅｆの電圧Ｖ２（Ｖｒｅｆ）はＶ ２（Ｖｒｅｆ）＝２・（Ｖｔｐ）・（Ｒ３１＋Ｒ３２＋
Ｒ３３）／Ｒ３３（４式） と表される。帰還回路は乗算器の係数値を決める。Output terminal V when fuse F is blown
The voltage V2 (Vref) of ref is V 2 (Vref) = 2 · (Vtp) · (R31 + R32 +
It is represented by R33) / R33 (4 formula). The feedback circuit determines the coefficient value of the multiplier.
【００１０】Ｖ（Ｖｒｅｆ）＝３．３Ｖ、かつＶｔｐ＝
０．８２５Ｖならば、係数値は２倍である。つまり、 （Ｒ３２＋Ｒ３３）／Ｒ３３＝２（３．１式） である。V (Vref) = 3.3V, and Vtp =
If it is 0.825V, the coefficient value is doubled. That is, (R32 + R33) / R33 = 2 (3.1 formula).
【００１１】ところが、Ｖｔｐの値が半導体プロセス上
の問題により変動した場合に備えて図３のようなフュー
ズＦを用いて係数Ｋを変化させることができる。フュー
ズＦを切ると、 （Ｒ３１＋Ｒ３２＋Ｒ３３）／Ｒ３３＝Ｋ（４．１式） となり、Ｒ３１／Ｒ３３だけ係数が増加する。フューズ
Ｆの付け方、本数により、係数Ｋを自在に調整可能であ
る。However, the coefficient K can be changed by using the fuse F as shown in FIG. 3 in case the value of Vtp changes due to a problem in the semiconductor process. When the fuse F is cut, (R31 + R32 + R33) / R33 = K (equation 4.1), and the coefficient increases by R31 / R33. The coefficient K can be adjusted freely depending on how to attach the fuse F and the number of the fuses.
【００１２】また、差動増幅回路Ｄｉｆ．Ａｍｐ．の＋
入力端子にｎｏｄｅ１のＶｔｐレベルを直接入力しても
よいが、ｎｏｄｅ２の二倍のＶｔｐレベルを入力してい
る。これは、Ｄｉｆ．Ａｍｐ．を構成しているトランジ
スタのスレショルド電圧の値も｜Ｖｔｐ｜の値にはほぼ
等しい。Ｖｔｐの値付近での動作はそれらのトランジス
タの増幅領域を充分に活かしきれない。従って、Ｖｔｐ
より大きな値が必要であり、図３の場合は２・Ｖｔｐで
ある。In addition, the differential amplifier circuit Dif. Amp. +
Although the Vtp level of node1 may be directly input to the input terminal, the Vtp level twice that of node2 is input. This is the Dif. Amp. The value of the threshold voltage of the transistor constituting the above is also substantially equal to the value of | Vtp |. The operation in the vicinity of the value of Vtp cannot fully utilize the amplification region of those transistors. Therefore, Vtp
A larger value is required, which is 2 · Vtp in the case of FIG.
【００１３】以上述べたように、出力端子Ｖｒｅｆの電
圧値はスレショルド電圧Ｖｔｐと抵抗Ｒ３１〜Ｒ３３に
より決定し、外部電源の値によらない。出力端子Ｖｒｅ
ｆの電圧値Ｖ（Ｖｒｅｆ）が内部電源の基準値になる。As described above, the voltage value of the output terminal Vref is determined by the threshold voltage Vtp and the resistors R31 to R33 and does not depend on the value of the external power supply. Output terminal Vre
The voltage value V (Vref) of f becomes the reference value of the internal power supply.
【００１４】[0014]
【発明が解決しようとする課題】ところが、半導体回路
の内部での抵抗体には寄生容量がついてしまう。半導体
構造自体が、薄膜・微細であり隣接するものとの距離が
マイクロメートルオーダーであり、容量は無視できな
い。以下、シリコン半導体の実例により問題点をしめ
す。However, a parasitic capacitance is attached to the resistor inside the semiconductor circuit. The semiconductor structure itself is a thin film / fine, and the distance between adjacent semiconductor structures is on the order of micrometers, and the capacitance cannot be ignored. The problems will be described below by using an example of a silicon semiconductor.
【００１５】抵抗を大きくすると、それに比例して寄生
容量は大きくなる。寄生容量が無視できないと単純な乗
算器では無く、微分器（微分乗算器）として働く。こう
なると、フィードバック回路（抵抗と容量）の時定数が
問題である。When the resistance is increased, the parasitic capacitance is increased in proportion thereto. If the parasitic capacitance cannot be ignored, it works as a differentiator (differential multiplier) instead of a simple multiplier. When this happens, the time constant of the feedback circuit (resistance and capacitance) becomes a problem.
【００１６】寄生容量が大きくなるのは、次の理由によ
る。半導体薄膜のシート抵抗をρとした場合、幅がＷ、
長さがＬを有する薄膜の抵抗値ＲＯは ＲＯ＝ρ・（Ｌ／Ｗ）（６式） であらわされる。The parasitic capacitance becomes large for the following reason. When the sheet resistance of the semiconductor thin film is ρ, the width is W,
The resistance value RO of a thin film having a length L is represented by RO = ρ · (L / W) (equation 6).
【００１７】ところが、出力端子Ｖｒｅｆのドライバー
（図３では差動アンプそれ自体がドライバー）の電流能
力から見積もった現実的な抵抗値（Ｒ３２＋Ｒ３３）、
シート抵抗ρの値（ここではポリシリコンの値を用い
た）、および抵抗幅Ｗの製造上の限界値をしめすと、 Ｒ３２＋Ｒ３３＝１ＭΩ（７式） ρ＝２００Ω／□（８式） Ｗ＝１μｍ（９式） であり、（６式）に代入すると、 Ｌ＝５ｍｍ（１０式） となる。一般的な半導体集積回路のチップ面積は１５ｍ
ｍＸ８ｍｍ程度なので、抵抗の長さＬはかなり大きい値
であることが解る。しかも、この抵抗は、この長さをた
たむ（つづら折りする）ために隣合う抵抗との分離が必
要で、この抵抗の 占有面積は抵抗占有面積＝Ｌ・（Ｗ＋０．５μｍ）＝７
５００μｍ2 （１１式） ポリシリコン抵抗占有面積＝Ｓ＝ＬｘＷ＝５０００μｍ
2 （１２式） となる。However, a realistic resistance value (R32 + R33) estimated from the current capability of the driver of the output terminal Vref (the differential amplifier itself is the driver in FIG. 3),
The sheet resistance ρ value (here, the value of polysilicon is used) and the manufacturing limit value of the resistance width W are shown as follows: R32 + R33 = 1 MΩ (Equation 7) ρ = 200Ω / □ (Equation 8) W = 1 μm (Equation 9) and substituting into Equation (6) gives L = 5 mm (Equation 10). Typical semiconductor integrated circuit chip area is 15m
Since it is about m × 8 mm, it can be seen that the resistance length L is a considerably large value. In addition, this resistor needs to be separated from the adjacent resistor in order to fold (fold) the length, and the occupied area of this resistor is the resistance occupied area = L · (W + 0.5 μm) = 7
500 μm 2 (Equation 11) Polysilicon resistance occupied area = S = LxW = 5000 μm
2 (Formula 12)
【００１８】寄生容量Ｃｐの値は簡便には単なる平行平
板の容量として求められる。しかし、限られた面積を有
効に使う集積回路は電源配線領域に抵抗を形成している
ために、ポリシリコン抵抗基板と電源配線アルミニュウ
ムに挟まれている。そのため、寄生容量Ｃｐは、Ｃ３２
＋Ｃ３３＝Ｃｐとして、（Ｃ３１は考えないとして） Ｃｐ＝ε0 ・εs ・Ｓ・（１／ｔ１＋１／ｔ２）＝０．
５２ｐＦ（１３式） ε0 ：真空誘電率＝８．８５４Ｘ１０-12 Ｆ／ｍ（１４
式） εs ：ＳｉＯ2 の比誘電率＝３．９（１５式） ｔ１：基板とポリシリコンの距離＝０．９μｍ（１６
式） ｔ２：ポリシリコンとＡＬの距離＝０．４μｍ（１７
式） で表される。The value of the parasitic capacitance Cp is simply obtained as the capacitance of parallel plates. However, an integrated circuit that effectively uses a limited area forms a resistor in the power supply wiring region, and therefore is sandwiched between a polysilicon resistance substrate and a power supply wiring aluminum. Therefore, the parasitic capacitance Cp is C32.
+ C33 = Cp (without considering C31) Cp = ε 0 · ε s · S · (1 / t1 + 1 / t2) = 0.
52 pF (equation 13) ε 0 : vacuum permittivity = 8.854 × 10 −12 F / m (14
Ε s : relative permittivity of SiO 2 = 3.9 (equation 15) t1: distance between substrate and polysilicon = 0.9 μm (16
Formula) t2: Distance between polysilicon and AL = 0.4 μm (17
Formula)
【００１９】帰還回路の時定数τは、簡単には抵抗値と
容量値の積できまる。The time constant τ of the feedback circuit can be simply multiplied by the resistance value and the capacitance value.
【００２０】（７式）と（１３式）より、 τ＝１ＭΩｘ０．５２ｐＦ＝５２０（ｎｓ）（１８式） となる。From equations (7) and (13), τ = 1 MΩ × 0.52 pF = 520 (ns) (equation 18).
【００２１】いま、電源変動があり、差動増幅器（およ
びＶｒｅｆドライバー）を通して出力端子Ｖｒｅｆの電
圧が△Ｖだけ変動したとする。Ｖｒｅｆ＋△Ｖは速やか
に、Ｖｒｅｆに戻らねばならない。しかし、（１８式）
により、 Ｖｒｅｆ＋△Ｖ／ｅ＝Ｖｒｅｆ＋０．３６△Ｖ（１９
式） にまで復帰するのに、τ＝５２０ｎｓかかる。It is assumed that there is a power supply fluctuation and the voltage of the output terminal Vref fluctuates by ΔV through the differential amplifier (and Vref driver). Vref + ΔV must quickly return to Vref. However, (Equation 18)
Therefore, Vref + ΔV / e = Vref + 0.36ΔV (19
It takes τ = 520 ns to return to (Equation).
【００２２】一般的なシリコン半導体メモリ装置のサイ
クルタイムは、１００〜２００ｎｓである。変動が３６
％にまで復帰するのに５〜３サイクルを過ぎて半導体メ
モリ装置が動作してし安定した動作を保証しがたい。The cycle time of a general silicon semiconductor memory device is 100 to 200 ns. Fluctuation 36
The semiconductor memory device operates after 5 to 3 cycles to return to%, and it is difficult to guarantee stable operation.
【００２３】すなわち、従来の回路は電位変動△Ｖを補
正するためのフィードバックが遅いという欠点があっ
た。That is, the conventional circuit has a drawback that the feedback for correcting the potential fluctuation ΔV is slow.
【００２４】[0024]
【課題を解決するための手段】本発明の半導体回路は、
電源より高抵抗手段の第１の接点に接続され、前記高抵
抗手段の第２の接点は差動増幅器の正入力端子および第
１のｐ型メタル・オキサイド・セミコンダクター・フィ
ールド・エフェクト・トランジスタ（以下ｐ−ｃｈＴと
略す）のソースに接続され、前記第１のｐ−ｃｈＴのゲ
ートおよびドレインはそれぞれ第２のｐ−ｃｈＴのソー
スおよび第３のｐ−ｃｈＴのゲートに接続され、前記第
２のｐ−ｃｈＴのゲートおよびドレインおよび第４のｐ
−ｃｈＴのゲートおよびドレインはそれぞれ接地され、
前記第４のｐ−ｃｈＴのソースは前記第３のｐ−ｃｈＴ
のドレインに接続され、前記差動増幅器の出力を受ける
出力端子は第１の抵抗の第１の端子とヒューズの第１の
端子に接続され、前記第１の抵抗の第２の端子は前記ヒ
ューズの第２の端子と第３の抵抗の第１の端子と前記差
動増幅器の負の入力端子に接続され、前記第３の抵抗の
第２の端子は前記第３のｐ−ｃｈＴのソースに接続され
る構成である。The semiconductor circuit of the present invention comprises:
The second contact of the high resistance means is connected to the first contact of the resistance higher than the power source, and the second contact of the high resistance means and the positive input terminal of the differential amplifier and the first p-type metal oxide semiconductor field effect transistor (hereinafter The source and the gate of the first p-chT are respectively connected to the source and the gate of the second p-chT, and the gate of the third p-chT. p-chT gate and drain and fourth p
-The gate and drain of chT are grounded,
The source of the fourth p-chT is the third p-chT.
An output terminal connected to the drain of the differential amplifier and receiving the output of the differential amplifier is connected to the first terminal of the first resistor and the first terminal of the fuse, and the second terminal of the first resistor is connected to the fuse. Is connected to the first terminal of the third resistor and the negative input terminal of the differential amplifier, and the second terminal of the third resistor is connected to the source of the third p-chT. It is a configuration to be connected.
【００２５】また、電源より高抵抗手段の第１の接点に
接続され、前記高抵抗手段の第２の接点は差動増幅器の
正入力端子および第１のｎ型メタル・オキサイド・セミ
コンダクター・フィールド・エフェクト・トランジスタ
（以下ｎ−ｃｈＴと略す）のソースに接続され、前記第
１のｎ−ｃｈＴのゲートおよびドレインはそれぞれ第２
のｎ−ｃｈＴのソースおよび第３のｎ−ｃｈＴのゲート
に接続され、前記第２のｎ−ｃｈＴのゲートおよびドレ
インおよび第４のｎ−ｃｈＴのゲートおよびドレインは
それぞれ接地され、前記第４のｎ−ｃｈＴのソースは前
記第３のｎ−ｃｈＴのドレインに接続され、前記差動増
幅器の出力を受ける出力端子は第１の抵抗の第１の端子
とヒューズの第１の端子に接続され、前記第１の抵抗の
第２の端子は前記ヒューズの第２の端子と第３の抵抗の
第１の端子と前記差動増幅器の負の入力端子に接続さ
れ、前記第３の抵抗の第２の端子は前記第３のｎ−ｃｈ
Ｔのソースに接続される構成とすることもできる。Further, the high-resistance means is connected to a first contact of the high-resistance means, and the second contact of the high-resistance means is connected to the positive input terminal of the differential amplifier and the first n-type metal oxide semiconductor field. It is connected to the source of an effect transistor (hereinafter abbreviated as n-chT), and the gate and drain of the first n-chT are the second, respectively.
Connected to the source of the n-chT and the gate of the third n-chT, and the gate and the drain of the second n-chT and the gate and the drain of the fourth n-chT are grounded, respectively. The source of the n-chT is connected to the drain of the third n-chT, the output terminal for receiving the output of the differential amplifier is connected to the first terminal of the first resistor and the first terminal of the fuse, The second terminal of the first resistor is connected to the second terminal of the fuse, the first terminal of the third resistor and the negative input terminal of the differential amplifier, and the second terminal of the third resistor is connected to the second terminal of the third resistor. Terminal is the third n-ch
It may be configured to be connected to the source of T.
【００２６】[0026]
【実施例】本発明の実施例を図面を用いて説明する。Embodiments of the present invention will be described with reference to the drawings.
【００２７】図１は本発明の第１の実施例の半導体回路
である。簡単に図面の説明を従来例と比較しつつ行う。FIG. 1 shows a semiconductor circuit according to the first embodiment of the present invention. A brief description will be given while comparing the drawings with a conventional example.
【００２８】本発明の第１の実施例の半導体回路の抵抗
Ｒｃ、トランジスタＱ１およびＱ２、差動増幅回路Ｄｉ
ｆ．ＡｍｐならびにフューズＦの構成要素は従来の例の
構成要素と同じである。抵抗Ｒ１１、Ｒ１２およびＲ１
３ならびに容量Ｃ１１、Ｃ１２およびＣ１３はそれぞ
れ、抵抗Ｒ３１、Ｒ３２およびＲ３３ならびに容量Ｃ３
１、Ｃ３２およびＣ３３に対応するが、その値は小さく
なっている。微調整用抵抗Ｒ１１および寄生容量Ｃ１１
の値はほかの成分に比べかなり小さいので本質的な説明
の中では省いてある。トランジスタＱ３およびＱ４はそ
れぞれトランジスタＱ１およびＱ２とコモンゲートのト
ランジスタである。The resistance Rc of the semiconductor circuit of the first embodiment of the present invention, the transistors Q1 and Q2, and the differential amplifier circuit Di.
f. The components of Amp and fuse F are the same as those of the conventional example. Resistors R11, R12 and R1
3 and capacitors C11, C12 and C13 are resistors R31, R32 and R33 and capacitor C3, respectively.
It corresponds to 1, C32 and C33, but its value is small. Fine adjustment resistor R11 and parasitic capacitance C11
The value of is considerably smaller than the other components, so it is omitted in the essential explanation. Transistors Q3 and Q4 are transistors having common gates with transistors Q1 and Q2, respectively.
【００２９】コモンゲート（ｎｏｄｅ１およびｎｏｄｅ
２）レベルが等しいので、それらは電流ミラーアンプに
なる。トランジスタＱ１を流れる電流（先に示した飽和
電流）ＩｃおよびトランジスタＱ３を流れる電流Ｉｒな
らびに電流増幅率βの関係は Ｉｒ＝β・Ｉｃ（２１式） である。このときＩｒの確保またはＶｒｅｆレベル確保
のために差動増幅回路Ｄｉｆ．Ａｍｐ．にたいして出力
ドライバーを設けることもできる。Common gate (node1 and node
2) They are current mirror amplifiers because the levels are equal. The relationship between the current (saturation current shown above) Ic flowing through the transistor Q1, the current Ir flowing through the transistor Q3, and the current amplification factor β is Ir = β · Ic (equation 21). At this time, in order to secure Ir or the Vref level, the differential amplifier circuit Dif. Amp. It is also possible to provide an output driver.
【００３０】トランジスタＱ１，Ｑ２とトランジスタＱ
３、Ｑ４が同一構造のトランジスタならば、両者のサイ
ズ比がβと考えてよい。Transistors Q1 and Q2 and transistor Q
If the transistors Q3 and Q4 have the same structure, the size ratio between them may be considered to be β.
【００３１】トランジスタＱ３，Ｑ４のソースドレイン
電流が飽和値に達するならば、ｎｏｄｅ６とｎｏｄｅ３
の電位は等しく、 ｎｏｄｅ６＝２・Ｖｔｐ（２式） ｎｏｄｅ３＝２・Ｖｔｐ（２２式） である。また、電流の条件は Ｉｒ≧（Ｖｒｅｆ−２・Ｖｔｐ）／（Ｒ１２＋Ｒ１３）
（２３式） である。消費電流を最小にする抵抗値は、 （Ｒ１２＋Ｒ１３）＝（Ｖｒｅｆ−２Ｖｔｐ）／Ｉｒ
（２４式） となる。（２１式）を（２４式）に代入して、 （Ｒ１２＋Ｒ１３）＝（Ｖｒｅｆ−２Ｖｔｐ）／β・Ｉ
ｃ（２５式） となる。（２５式）が成り立てば、ｎｏｄｅ３のレベル
に２・Ｖｔｐで安定し、従ってフィードバック回路は安
定する。If the source / drain currents of the transistors Q3 and Q4 reach the saturation value, then node6 and node3 are generated.
Are equal, node6 = 2 · Vtp (Equation 2) node3 = 2 · Vtp (Equation 22). The current conditions are Ir ≧ (Vref−2 · Vtp) / (R12 + R13)
(Equation 23) The resistance value that minimizes the current consumption is (R12 + R13) = (Vref−2Vtp) / Ir
(Expression 24) Substituting equation (21) into equation (24), (R12 + R13) = (Vref-2Vtp) / β · I
c (formula 25). If (Equation 25) holds, the level of node3 is stable at 2 · Vtp, and therefore the feedback circuit is stable.
【００３２】次に、乗算器の抵抗値の設定を示す。乗算
器の係数値は、ｔｏｄｅ４のレベルＶ４として、 Ａ＝Ｖｒｅｆ／Ａ４（２６式） Ｖ４＝（Ｖｒｅｆ−２Ｖｔｐ）ｘＲ１３／（Ｒ１２＋Ｒ
１３）＋２・Ｖｔｐ（２７式） となる。（２５式）と（２７式）と（２６式）の連立方
程式をＲ１２，Ｒ１３について解いて、 Ｒ１２＝（１−１／Ａ）Ｖｒｅｆ／（β・Ｉｃ）（２８
式） Ｒ１３＝（Ｖｒｅｆ／Ａ−２Ｖｔｐ）／（β・Ｉｃ）
（２９式） を得る。Next, the setting of the resistance value of the multiplier will be shown. The coefficient value of the multiplier is, as the level V4 of tode4, A = Vref / A4 (Equation 26) V4 = (Vref−2Vtp) × R13 / (R12 + R)
13) + 2 · Vtp (expression 27). Solving the simultaneous equations of (Equation 25), (27) and (26) for R12 and R13, R12 = (1-1 / A) Vref / (β · Ic) (28
Formula) R13 = (Vref / A-2Vtp) / (β · Ic)
(Equation 29) is obtained.
【００３３】なお、フューズＦを切ったときは、（２８
式）は、 Ｒ１１＋Ｒ１２＝（１−１／Ａ）・Ｖｒｅｆ／（β・Ｉ
ｃ）（２８．１式） である。When the fuse F is cut off, (28
Formula) is R11 + R12 = (1-1 / A) · Vref / (β · I
c) (28.1 formula).
【００３４】次に、本発明の第１の実施例のフィードバ
ック回路時定数に関して計算の実例を示す。Next, a practical example of calculation regarding the feedback circuit time constant of the first embodiment of the present invention will be shown.
【００３５】従来の実施例と比較するために、Ｖｒｅｆ
のフィードバック回路の電流を等しくする。（２１
式）、（７式）より、 Ｉｒ＝β・Ｉｃ＝Ｖｒｅｆ／（Ｒ３２＋Ｒ３３）＝３．
３μＡ（３０式） である。さらに、諸条件 Ａ＝２、Ｖｔｐ＝０．８２５Ｖ を（２８式）（２９式）に代入して、 Ｒ１２＝５００ｋΩ（３１式） Ｒ１３＝０Ω（３２式） となる。（（３２式）からも解るように、この値が極限
値で抵抗は０Ωである。フューズＦによるＶｒｅｆ値の
微調整のためには、Ｒ１３が数＋ｋΩの値を持つ方がよ
い。）トランジスタＱ３およびＱ４のＯＮ抵抗Ｒｏｎ
は、 Ｒｏｎ＝２・Ｖｔｐ／Ｉｒ＝５００ＫΩ（３３式） 抵抗の寄生容量Ｃｐは、 Ｃｐ＝Ｃ１２＋Ｃ１３＝０．２６ｐＦ＋０ｐＦ＝０．２
６ｐＦ（３３式） トランジスタＱ３およびＱ４のソース・ドレイン容量は
数ｆＦ以下のオーダーである。ゲート容量は数＋ｆＦで
あるため、トランジスタの寄生容量は、ほとんど無視で
きる。For comparison with the conventional embodiment, Vref
Equalize the currents of the feedback circuit of. (21
From the equations) and (7), Ir = β · Ic = Vref / (R32 + R33) = 3.
3 μA (equation 30). Further, by substituting various conditions A = 2 and Vtp = 0.825V into (Equation 28) and (Equation 29), R12 = 500 kΩ (Equation 31) and R13 = 0Ω (Equation 32). (As can be seen from (Equation 32), this value is the limit value and the resistance is 0Ω. For fine adjustment of the Vref value by the fuse F, it is preferable that R13 has a value of several + kΩ.) ON resistance Ron of Q3 and Q4
Is Ron = 2 · Vtp / Ir = 500KΩ (Equation 33) The parasitic capacitance Cp of the resistor is Cp = C12 + C13 = 0.26pF + 0pF = 0.2
6pF (expression 33) The source / drain capacitances of the transistors Q3 and Q4 are on the order of several fF or less. Since the gate capacitance is several + fF, the parasitic capacitance of the transistor can be almost ignored.
【００３６】従って、フィードバック回路の時定数τ
は、（３１式），（３２式），（３３式）および（３３
式）から、 τ＝ＲＣ＝２６０ｎｓ（３４式） 従来の時定数は５２０ｎｓであるから、半分の時間で同
じ安定を得る。サイクルタイムは、１００〜２００ｎｓ
である。変動が３６％にまで復帰するのに３〜１サイク
ルであり、従来の実施例より安定した動作となる。Therefore, the time constant τ of the feedback circuit
Is (31 expression), (32 expression), (33 expression) and (33
Τ = RC = 260 ns (Equation 34) Since the conventional time constant is 520 ns, the same stability is obtained in half the time. Cycle time is 100-200ns
Is. It takes 3 to 1 cycle for the fluctuation to return to 36%, and the operation is more stable than the conventional example.
【００３７】実際にはｎｏｄｅ３よりＧＮＤ側のトラン
ジスタＱ３、Ｑ４に容量がほとんど無いため、差動増幅
回路Ｄｉｆ．Ａｍｐ．のマイナス端子の変動は速やかに
２・Ｖｔｐになるので、電源変動に対してこの時定数よ
りもＶｒｅｆは安定している。つまり、定性的に従来例
の半導体回路の電位変動△Ｖと△Ｖ’の定量的な値の比
較はＤｉｆ．Ａｍｐ．の特性などが問題となる。In reality, since the transistors Q3 and Q4 on the GND side of the node 3 have almost no capacitance, the differential amplifier circuit Dif. Amp. Since the fluctuation of the minus terminal of 2 rapidly becomes 2 · Vtp, Vref is more stable than this time constant against the fluctuation of the power supply. That is, qualitatively, comparing the quantitative values of the potential fluctuations ΔV and ΔV ′ of the semiconductor circuit of the conventional example is described in Dif. Amp. The problem is the characteristics of.
【００３８】微調整用抵抗Ｒ１２の値も小さくなること
が、（２８．１式）から推察できる。これにより、微調
整抵抗をたくさん付けても寄生容量Ｃ１２の値が十分に
無視できる。It can be inferred from the equation (28.1) that the value of the fine adjustment resistor R12 also becomes small. As a result, the value of the parasitic capacitance C12 can be sufficiently ignored even if many fine adjustment resistors are provided.
【００３９】トランジスタＱ１〜Ｑ４はここではｐ−ｃ
ｈＭＯＳＦＥＴを示したがｎ−ｃｈＭＯＳＦＥＴでもか
まわない。また、ｐ、ｎの組み合わせでもかまわない。
半導体プロセス製造のばらつきを考えると、組み合わせ
る方が有効である。さらにダイオード接続のトランジス
タＱ１，Ｑ２はダイオードでもよい。The transistors Q1 to Q4 are here pc.
Although the hMOSFET is shown, an n-ch MOSFET may be used. Also, a combination of p and n may be used.
Considering variations in semiconductor process manufacturing, it is more effective to combine them. Further, the diode-connected transistors Q1 and Q2 may be diodes.
【００４０】次に、図２を参照して本発明の第２の実施
例の半導体回路を説明する。Next, a semiconductor circuit according to the second embodiment of the present invention will be described with reference to FIG.
【００４１】この第２の実施例はトランジスタＱ５、Ｑ
６が挿入されている。これは乗算器の係数を２以上にし
た場合である。トランジスタＱ５のミラートランジスタ
がトランジスタＱ６である。This second embodiment has transistors Q5 and Q5.
6 has been inserted. This is the case when the coefficient of the multiplier is set to 2 or more. The mirror transistor of the transistor Q5 is the transistor Q6.
【００４２】（２８式）および（２９式）からＶｔｐが
小さくても係数を大きくして対応できる。また、抵抗値
を小さくできるため寄生容量も少ない。従って、フィー
ドバック回路の対応速度はさらに速くすることが可能で
ある。From equations (28) and (29), even if Vtp is small, it is possible to deal with it by increasing the coefficient. Further, since the resistance value can be reduced, the parasitic capacitance is also small. Therefore, the corresponding speed of the feedback circuit can be further increased.
【００４３】[0043]
【発明の効果】以上のように、本発明の効果は、電源電
圧変動時の基準電圧回復応答速度が速く基準電圧の微調
整も容易に行える。As described above, the effect of the present invention is that the reference voltage recovery response speed is fast when the power supply voltage changes, and the fine adjustment of the reference voltage can be easily performed.
【図１】本発明の第１の実施例の半導体回路の回路図で
ある。FIG. 1 is a circuit diagram of a semiconductor circuit according to a first embodiment of the present invention.
【図２】本発明の第２の実施例の半導体回路の回路図で
ある。FIG. 2 is a circuit diagram of a semiconductor circuit according to a second embodiment of the present invention.
【図３】従来技術の半導体回路の回路図である。FIG. 3 is a circuit diagram of a conventional semiconductor circuit.
１ 差動増幅回路 ２ 出力端子 １１，１２，１３，１４，１５，１６，２１，２２，２
３，２４，２５，２６，２７，２８，３２，３４，３
５，３６ ｎｏｄｅ Ｄｉｆ．Ａｍｐ． 差動増幅回路 ＲＣ，Ｒ１１，Ｒ１２，Ｒ１３，Ｒ２２，Ｒ２３，Ｒ２
４，Ｒ３１，Ｒ３２，Ｒ３３ 抵抗 Ｃ１１，Ｃ１２，Ｃ１３，Ｃ２１，Ｃ２２，Ｃ２３，Ｃ
３１，Ｃ３２，Ｃ３３寄生容量 Ｆ フューズ1 differential amplifier circuit 2 output terminals 11, 12, 13, 14, 15, 16, 21, 22, 22
3,24,25,26,27,28,32,34,3
5,36 node Dif. Amp. Differential amplifier circuit RC, R11, R12, R13, R22, R23, R2
4, R31, R32, R33 resistors C11, C12, C13, C21, C22, C23, C
31, C32, C33 Parasitic capacitance F fuse
Claims (9)
され、前記高抵抗手段の第２の接点は差動増幅器の正入
力端子および第１のｐ型メタル・オキサイド・セミコン
ダクター・フィールド・エフェクト・トランジスタ（以
下ｐ−ｃｈＴと略す）のソースに接続され、前記第１の
ｐ−ｃｈＴのゲートおよびドレインはそれぞれ第２のｐ
−ｃｈＴのソースおよび第３のｐ−ｃｈＴのゲートに接
続され、前記第２のｐ−ｃｈＴのゲートおよびドレイン
および第４のｐ−ｃｈＴのゲートおよびドレインはそれ
ぞれ接地され、前記第４のｐ−ｃｈＴのソースは前記第
３のｐ−ｃｈＴのドレインに接続され、前記差動増幅器
の出力を受ける出力端子は第１の抵抗の第１の端子とヒ
ューズの第１の端子に接続され、前記第１の抵抗の第２
の端子は前記ヒューズの第２の端子と第３の抵抗の第１
の端子と前記差動増幅器の負の入力端子に接続され、前
記第３の抵抗の第２の端子は前記第３のｐ−ｃｈＴのソ
ースに接続されること特徴とする半導体回路。1. A power supply connected to a first contact of the high resistance means, a second contact of the high resistance means having a positive input terminal of a differential amplifier and a first p-type metal oxide semiconductor field field. The source and the drain of the first p-chT are connected to the source of an effect transistor (hereinafter abbreviated as p-chT).
-ChT source and third p-chT gate, the second p-chT gate and drain and the fourth p-chT gate and drain are grounded, respectively, the fourth p- The source of chT is connected to the drain of the third p-chT, and the output terminal for receiving the output of the differential amplifier is connected to the first terminal of the first resistor and the first terminal of the fuse. 1 resistance second
Is connected to the second terminal of the fuse and the first terminal of the third resistor.
And a negative input terminal of the differential amplifier, and a second terminal of the third resistor is connected to a source of the third p-chT.
は各々のソースに接続されることを特徴とする請求項１
記載の半導体回路。2. The first to fourth diffusion layers of p-chT are connected to respective sources.
The semiconductor circuit described.
され、前記高抵抗手段の第２の接点は差動増幅器の正入
力端子および第１のｎ型メタル・オキサイド・セミコン
ダクター・フィールド・エフェクト・トランジスタ（以
下ｎ−ｃｈＴと略す）のソースに接続され、前記第１の
ｎ−ｃｈＴのゲートおよびドレインはそれぞれ第２のｎ
−ｃｈＴのソースおよび第３のｎ−ｃｈＴのゲートに接
続され、前記第２のｎ−ｃｈＴのゲートおよびドレイン
および第４のｎ−ｃｈＴのゲートおよびドレインはそれ
ぞれ接地され、前記第４のｎ−ｃｈＴのソースは前記第
３のｎ−ｃｈＴのドレインに接続され、前記差動増幅器
の出力を受ける出力端子は第１の抵抗の第１の端子とヒ
ューズの第１の端子に接続され、前記第１の抵抗の第２
の端子は前記ヒューズの第２の端子と第３の抵抗の第１
の端子と前記差動増幅器の負の入力端子に接続され、前
記第３の抵抗の第２の端子は前記第３のｎ−ｃｈＴのソ
ースに接続されること特徴とする半導体回路。3. A power supply connected to a first contact of the high resistance means, a second contact of the high resistance means having a positive input terminal of the differential amplifier and a first n-type metal oxide semiconductor field field. It is connected to the source of an effect transistor (hereinafter abbreviated as n-chT), and the gate and drain of the first n-chT are respectively the second n.
-ChT source and the third n-chT gate, the second n-chT gate and drain and the fourth n-chT gate and drain are respectively grounded, the fourth n- The source of chT is connected to the drain of the third n-chT, the output terminal for receiving the output of the differential amplifier is connected to the first terminal of the first resistor and the first terminal of the fuse, and 1 resistance second
Is connected to the second terminal of the fuse and the first terminal of the third resistor.
And a negative input terminal of the differential amplifier, and a second terminal of the third resistor is connected to a source of the third n-chT.
続する組み合わせを複数個直列に接続する請求項１また
は３記載の半導体回路。4. The semiconductor circuit according to claim 1, wherein a plurality of combinations of the first resistor and the fuse connected in parallel are connected in series.
続する組み合わせを複数個直列に接続し、さらに前記第
３の抵抗の第１または第２の端子に接続される請求項１
または３記載の半導体回路。5. A plurality of combinations of the first resistor and the fuse connected in parallel are connected in series, and further connected to the first or second terminal of the third resistor.
Alternatively, the semiconductor circuit described in 3 above.
−ｃｈＴのソース・ドレイン間の直列接続するトランジ
スタに置き換えてまたは第１乃至第４のｎ−ｃｈＴを複
数個のｎ−ｃｈＴのソース・ドレイン間の直列接続する
トランジスタに置き換えて構成する請求項１または３記
載の半導体回路。6. The first to fourth P-chTs are composed of a plurality of Ps.
2. A configuration in which the source-drain transistors of -chT are connected in series or the first to fourth n-chTs are replaced by a plurality of n-chT source-drain series-connected transistors. Alternatively, the semiconductor circuit described in 3 above.
に前記第１および第２のｎ−ｃｈＴはダイオード順方向
接続である請求項５記載の半導体回路。7. The semiconductor circuit according to claim 5, wherein the first and second P-chTs and the first and second n-chTs are diode forward connections.
でさらに増幅する請求項１または３記載の半導体回路。8. The semiconductor circuit according to claim 1, wherein an output driver further amplifies the output of the differential amplifier.
を通して電位を出力する半導体回路の前記出力端子から
前記第１、第２および第３の抵抗の帰還回路を備える請
求項８記載の半導体回路。9. The semiconductor circuit according to claim 8, further comprising a feedback circuit of the first, second, and third resistors from the output terminal of the semiconductor circuit that outputs the potential of the output of the differential amplifier through an output driver.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4326369A JP2950069B2 (en) | 1992-12-07 | 1992-12-07 | Semiconductor circuit |
Applications Claiming Priority (1)
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|---|---|---|---|
| JP4326369A JP2950069B2 (en) | 1992-12-07 | 1992-12-07 | Semiconductor circuit |
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| JPH06175739A true JPH06175739A (en) | 1994-06-24 |
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Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN101814320A (en) * | 2009-02-10 | 2010-08-25 | 台湾积体电路制造股份有限公司 | Memory IC system and operation methods thereof |
| US8279686B2 (en) | 2009-02-10 | 2012-10-02 | Taiwan Semiconductor Manufacturing Company, Ltd. | Memory circuits, systems, and methods for providing bit line equalization voltages |
-
1992
- 1992-12-07 JP JP4326369A patent/JP2950069B2/en not_active Expired - Lifetime
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN101814320A (en) * | 2009-02-10 | 2010-08-25 | 台湾积体电路制造股份有限公司 | Memory IC system and operation methods thereof |
| US8279686B2 (en) | 2009-02-10 | 2012-10-02 | Taiwan Semiconductor Manufacturing Company, Ltd. | Memory circuits, systems, and methods for providing bit line equalization voltages |
| US8391094B2 (en) | 2009-02-10 | 2013-03-05 | Taiwan Semiconductor Manufacturing Company, Ltd. | Memory circuits, systems, and operating methods thereof |
| US8750070B2 (en) | 2009-02-10 | 2014-06-10 | Taiwan Semiconductor Manufacturing Company, Ltd. | Memory circuits, systems, and operating methods thereof |
Also Published As
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| JP2950069B2 (en) | 1999-09-20 |
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