JPH0614638B2 - Mechanism to resynchronize the local clock signal and the received data signal - Google Patents

Mechanism to resynchronize the local clock signal and the received data signal


Publication number
JPH0614638B2 JP60167848A JP16784885A JPH0614638B2 JP H0614638 B2 JPH0614638 B2 JP H0614638B2 JP 60167848 A JP60167848 A JP 60167848A JP 16784885 A JP16784885 A JP 16784885A JP H0614638 B2 JPH0614638 B2 JP H0614638B2
Prior art keywords
local clock
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Expired - Fee Related
Application number
Other languages
Japanese (ja)
Other versions
JPS6229236A (en
トーマ アラン
セルヴル ミシエル
Original Assignee
トーマ アラン
セルヴル ミシエル
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by トーマ アラン, セルヴル ミシエル filed Critical トーマ アラン
Priority to JP60167848A priority Critical patent/JPH0614638B2/en
Publication of JPS6229236A publication Critical patent/JPS6229236A/en
Publication of JPH0614638B2 publication Critical patent/JPH0614638B2/en
Anticipated expiration legal-status Critical
Application status is Expired - Fee Related legal-status Critical



【発明の詳細な説明】 〔産業上の利用分野〕 本発明は数値形式で伝送されるデータ信号に同期または、ほぼ同期する局部クロック信号の前縁に対するデータ信号の遷移点の位置決め装置に関する。 The present invention [relates] Detailed description of the invention is synchronized with the data signal transmitted in numerical form or relates to a positioning device of the transition point of the data signal with respect to the front edge of the local clock signal is substantially synchronous. 本発明は特に、データが存在する期間の中央の区間内で該期間に比べて非常に短かい期間におけるサンプリングによるデータの収集を可能にするために、当初クロック信号に対して無秩序な位相関係を示すデータ信号に対して、局部クロック信号を合致させる機構に用いることができる。 The present invention is particularly, in order to enable a very collecting data sampling in shorter period than in the central section of the period for which data exists in the period, a disordered phase relationship initially clock signal for the data signal shown, it can be used in mechanism to match the local clock signal.

〔従来の技術〕 [Prior art]

上記の機能を充たす多くの装置は既に公知である。 Many devices satisfying the above features are already known. この装置は一般に入力信号(データ信号とクロック信号)の1つから所定時間だけ遅延した幾つかの信号を出力する手段と、異なる信号の遷移点が現われる瞬間を比較する手段とを用いている。 This device is used from one of the general input signal (data signal and the clock signal) and means for outputting a number of signals delayed by a predetermined time, and means for comparing the moment when the transition point of the different signal appears. 特に、文献EP−A−21,94 In particular, the literature EP-A-21,94
2にはそれぞれ識別可能なヘッダを有する制限された長さのシーケンス(連続信号)形式のデータ伝送システムの周期装置が記載されている。 Limited length of the sequence, each having a distinguishable header cycle apparatus (continuous signal) format data transmission system is described in 2. (同期(位相合わせ) (Synchronization (phase alignment)
は、ほぼ同期した局部クロック信号について実施される。 It is performed for a local clock signal which is substantially synchronized. 制限された長さのシーケンスであるため、各シーケンスの始めに1回だけ行なわれる位相合わせによって非常に大きなドリフトは避けられる。 For limited is a sequence length, a very large drift by phase matching to be performed only once at the beginning of each sequence is avoided.

〔発明が解決しようとする課題〕 [Problems that the Invention is to Solve]

本発明は現在の受信中のデータ信号の遷移点の検出を行なう装置で、あらゆる数値信号に用いられる装置を提供することを目的とする。 The present invention is a device for detecting a transition point of the current data signal being received, and to provide an apparatus for use in any numerical signal.

〔課題を解決するための手段〕 [Means for Solving the Problems]

このため本発明は、少くとも3つのフリップフロップと、遅延回路と、論理回路と付加的遅延回路を備えた装置を有する、局部クロック信号と受信データ信号を再同期させる機構を提供する。 Thus the present invention provides both the three flip-flops less, a delay circuit, having a device with an additional delay circuit and a logic circuit, a mechanism to resynchronize the local clock signal and the received data signal. フリップフロップの各々は、 Each of the flip-flop,
局部クロック信号を入力するクロック入力端子と、局部クロック信号に対して異なる時間遅れでデータ信号を入力するデータ入力端子とを有し、遅延回路は、前記異なる時間遅れの和がクロック周期以下であるように選択された値に、その異なる時間遅れを設定する。 Has a clock input terminal for inputting a local clock signal, and a data input terminal for receiving a data signal at a different time delay relative to the local clock signal, the delay circuit is the sum of the different time delay is less than the clock period the selected value as to set the different time delays. 論理回路はフリップフロップの出力端子に結合され予め定めた基準に従ってクロック信号とデータ信号間の位相関係を表わす制御信号を発生するように設計され、該制御信号は、 Logic is designed to generate a control signal representative of the phase relationship between the clock signal and the data signal according to the criteria predetermined coupled to the output terminal of the flip-flop, the control signal,
すべてのフリップフロップが同一の信号を出力するときに正しい位置同期を示す第1の状態か、または 第1、第2のフリップフロップから出力された論理信号が不同一を示すとき、局部クロック・データ間の、第1 If the first state indicating the correct position synchronized when all flip-flops outputs the same signal, or the first, when the logic signal output from the second flip-flop indicates not identical, the local clock data between, first
の方向への位相非同期を表わす第2の状態か、または 第2、第3のフリップフロップから出力された論理信号が不同一を示すとき、局部クロック・データ間の、第2 Or a second state indicating phase asynchronous direction, or a second, when the logic signal output from the third flip-flop indicates non identical, between a local clock data, a second
の方向への位相非同期を表わす第3の状態にある。 In a third state indicating phase asynchronous in the direction of.

付加的遅延回路(16または24,26)は、局部クロック信号とフリップフロップに印加されているすべてのデータ信号との間の調整可能の附加的な時間遅れを生成し、前記制御信号を第1の状態に保持するために、該制御信号によって制御される。 Additional delay circuit (16 or 24, 26) generates adjustable Load time lag between the all the data signal applied to the local clock signal and the flip-flop, the control signal first to hold the state, which is controlled by the control signal.

時間遅れは、遅延回路の相次ぐいくつかの位置でデータ信号をサンプリングすることによって生成することができる。 Time delay may be generated by sampling the data signal at several locations successive delay circuit. しかし幾分複雑な方法であるけれどもデータ信号ではなくクロック信号に処理を加えて時間遅れを実現させることによって等価な結果に到達することができる。 But it is possible to reach the equivalent results by realizing the time delay added to the process to the clock signal rather than the somewhat data signal but is a complex method.

このように提案された機構によって、クロック信号によるデータ信号のサンプリングの時刻を調節し、かつ、その時刻を、適当な制御によってデータ遷移点から可能な限り遠くにとることができる。 This way proposed mechanism, to adjust the time of sampling of the data signal by the clock signal, and the time can be taken as far as possible from the data transition point by a suitable control. このようにしてサンプリングのどのような不確定さも避けられ有効な情報が中央のフリップフロップの出力端で得られる。 In this way, any even useful information inevitable uncertainty of the sampling is obtained at the output of the central flip-flop. 本発明の第1 The first aspect of the present invention
の実施態様ではデータ信号とサンプリング信号とが相互に同期化されていることを前提とする。 In embodiments it assumes that the data signal and the sampling signal is synchronized with each other. この場合には、 In this case,
遅延線を制御することによってこれらの信号間の正しい位相合わせを得ることができる。 It is possible to obtain the correct phase alignment between these signals by controlling a delay line. 第2の実施態様では、 In a second embodiment,
データ信号とクロック信号が相互にほぼ同期化されている。 Data and clock signals are substantially synchronized with each other. この場合にはクロック発生器の周波数の制御を介してクロック信号の平均的な位相変化とデータ信号の位相変化が一致するよう制御が作用する。 Phase change of the average phase change and the data signal of the clock signal acts controlled to match over the control of the frequency of the clock generator in this case. 以下、この2つの方式を順次に記述する。 Hereinafter, describing the two methods sequentially.

本発明は限定されない例示として記載された特定の実施例についての、以下の記述を読むことによって、更に明らかになるであろう。 The invention of the particular embodiments described by way of illustration not limitation, from a reading of the following description, will become more apparent. 記載は添付の図面を参照して行なわれる。 Description is made with reference to the accompanying drawings.

〔実施例〕 〔Example〕

本発明の装置の種々の実施態様を記載する前に、データ信号とクロック信号間の位相関係が予め定められていないとき、データ信号に同期またはほぼ同期しているクロック信号の前縁によって指定された時刻におけるサンプリングによって数値データを収集するために必要な条件を想起することは有益なことである。 Before describing the various embodiments of the apparatus of the present invention, when the phase relationship between the data signal and the clock signal is not predetermined, it is specified by the leading edge of the synchronous or substantially synchronous with that clock signal to the data signal it would be beneficial to recall the conditions necessary to collect the numerical data by sampling in time.

周期Tのデータ信号D に対して必要な収集の信頼性を保証するため、サンプリングはパルスが存在する期間の中央に位置する2vの有効範囲で行なわなければならない(第2図)。 To ensure the reliability necessary acquisition for the data signal D 0 of period T, the sampling must be carried out in scope of 2v located at the center of the period during which the pulse is present (Figure 2). クロック信号H はデータ信号D に対して任意の位相を持っているので、信号の一方の位相をシフトさせ、例えばクロック信号がHvに移動するようにクロック信号の位相をシフトさせることにより、クロックの前縁を長さ2vの範囲内に移動させて維持しなければならない。 Since the clock signal H 0 has an arbitrary phase relative to the data signal D 0, shifting one of the phase of the signal, for example, the clock signal by shifting the phase of the clock signal to move Hv, It must be maintained by moving the leading edge of the clock within the range of the length 2v.

本発明によって実施される原理はクロック信号H に対して+δと−δだけ位相シフトした少くとも2つの信号 The principle implemented by the invention at least two signals phase-shifted by + [delta] and -δ to the clock signal H 0 をそれぞれ生成することを含む。 The comprising generating respectively. ただし、δ≦Tである(第3図)。 However, a [delta] ≦ T (Figure 3). 実際にはデータ信号に対してそれそれδと2δだけ位相シフトした他の2つの信号D とD を生成しても同じことである(第4図)。 In practice is that the same be generated it it δ and 2δ only other two signals D 1 phase-shift and D 2 with respect to the data signal (Fig. 4).

位相決め装置の基本的構成は第1図に示してあって、該装置は少くとも3つのフリップフロップ10,12,1 The basic configuration of the phase determination unit is each other shown in Figure 1, the apparatus at least three flip-flops 10,12,1
4を備えている。 It is equipped with a 4. 各フリップフロップはクロック入力にクロック信号Hを入力し、かつ、クロック信号に対してフリップフロップ毎に異なる時間遅れを持つデータ信号を入力する。 Each flip-flop receives the clock signal H to the clock input, and inputs the data signal having a different time delay for each flip-flop to the clock signal. 遅れ時間は遅延回路18,20によって定められる。 Delay time determined by delay circuit 18, 20. したがって、第1図において受信信号D によって2つの信号D とD が発生する。 Thus, the two signals D 1 and D 2 are generated by the received signal D 0 in Figure 1. 第1図において組合せ論理回路30と排他的論理和ゲート32,34 First exclusive combination logic circuit 30 in the diagram OR gate 32
を有する論理回路はクロックを制御する。 A logic circuit having the controls clock.

位相の制御機構は、クロック信号と同期しているけれど既知の位相関係をもたないデータ信号が当該クロック信号と組合せになって使用される場合に適用される。 Control mechanism of the phase is applied when the data signal without a known phase relationship is used become the clock signal and the combined but are synchronized clock signal. さらにこれらの2つの信号は互に時間的な同様の影響を受け、この動揺、すなわちジッタは、システムの実施の際に考慮されなければならない。 Furthermore these two signals undergo mutually temporal similar effect, this agitation, i.e. jitter, it must be considered in the implementation of the system. 全体の原理は第5図に示されている。 Overall principle is illustrated in Figure 5.

位相制御の手法としてT/2より短かい共通の値δ(またはδ とδ )を用い、クロック信号とデータ信号との位相を相対的にシフトさせ、安定動作時に3つのサンプリング Using short common value [delta] (or [delta] 1 and [delta] 2) than T / 2 as a method of phase control, by relatively shifting the phase of the clock signal and the data signal, three sampling during stable operation が同一の値を収集するようにする。 But so as to collect the same value. この条件を充足することによって、H の前縁がデータ信号の遷移点の近くにないことが保証される。 By satisfying this condition, the leading edge of the H 0 is guaranteed to be free near the transition point of the data signal. この条件が充足されない場合において、遷移点の近くで収集されるサンプリング In the case where this condition is not satisfied, the sampling collected near the transition point が、他のサンプリング But, other sampling と異なるならば、第3図の第2行に示されているように、クロック信号の位相シフトは下流の方向に行われなければならない。 If different, as shown in the second row of FIG. 3, the phase shift of the clock signal must be done downstream direction. また、その逆もある。 In addition, there is also the reverse.

δの値の選定は、位相ジッタに対するシステムの公差に影響を及ぼす。 Selection of the value of δ affects the tolerance of the system to phase jitter. 実際には、提案されている技術はデータ信号の周期を3つの帯域I,II,IIIに分け、それらの帯域を In fact, the proposed technique band I cycle three data signals, II, divided into III, their band でサンプリングした結果が各々異なるようにすることに帰着する(第6図)。 In sampled result reduces to each different (Figure 6). 先ず位相のジッタの尖頭−尖頭の振幅が2δよりも小さくなければらないことがわかる。 First of phase jitter peak - peak amplitude seen that no loose be less than
もしそうでないとデータ信号の遷移点の両側が検出されないで信号が通過するおそれがある。 There is a possibility that the signal passes by if both sides of the transition point, otherwise the data signal is not detected. 更に、クロック信号の前縁は、有効範囲の前方の位相から直接(有効範囲を跳び越えて)後方の位相へ通過してはならない。 Furthermore, the leading edge of the clock signal directly from the front of the phase of the effective range (to jump over the effective range) must not pass to the rear of the phase. もしそのように推移すると誤りの繰り返しと誤り制御とのピンポン効果を生ずるからである。 If so to remain because produce ping-pong effect between repeated and error control error. この第2の拘束は ω cc =T−2δ−k (1) で示される。 The second constraint represented by ω cc = T-2δ-k (1). ここでkは中心外れの検出に対応して線路16により行なわれる位相シフトの大きさである。 Where k is the magnitude of the phase shift performed by the line 16 in response to the detection of off-center. したがって、許容される最大のジッタは次の2つの値の小さい方である。 Therefore, the maximum jitter allowed is the smaller of two values.

ω cc =inf(2δ,T−2δ−k) (2) kの最適値はk=T−4δになり、そのk値に対応するジッタ振幅の最大値ω ccmaxは次式で与えられる。 optimum value of ω cc = inf (2δ, T -2δ-k) (2) k becomes k = T-4δ, the maximum value omega CCmax the jitter amplitude corresponding to the k value is given by the following equation.

ω ccmax =2δ=(T−k)/2 (3) この方式を適用する位置決め装置には、遷移がδだけシフトしていて相次いで伝送される幾つかのデータ信号、 ω ccmax = 2δ = (T- k) / 2 (3) The positioning device for applying this method, some of the data signal transitions are transmitted one after another have shifted [delta],
またはδだけシフトされて相次いで伝達される幾つかのクロック信号(どちらかの信号はシフトされないで固定されている)を用いることができる。 Or some of the clock signals only be transmitted in succession is shifted δ may be used (either signal is fixed without being shifted). 第一の方式の方が、一般的に有利に実施される。 Towards the first method, it is generally advantageously carried out. この方式は特に第5図に示されている型の位相合わせ機構に取り入れられる。 This method is incorporated into the type of phasing mechanisms shown particularly in FIG. 5.

第5図の機構は2つの入力端子DE、HEを有し、それらにデータ信号と、データ信号に同期したクロック信号がそれぞれ加えられる。 Mechanism of FIG. 5 the two input terminals DE, has a HE, and their data signal, a clock signal synchronized with the data signals are applied respectively. 位置決め装置は3つのフリップフロップ10,12,14を備えている。 Positioning device comprises three flip-flops 10, 12, 14. 各フリップフロップのクロック入力は局部クロック信号を直接受信するように入力端子HEに連結されている。 The clock input of each flip-flop is coupled to an input terminal HE to receive a local clock signal directly. また、入力端子HEはクロック信号の出力端子HSに直接連結されている。 The input terminal HE is connected directly to the output terminals HS of the clock signal.

端子DEに到達したデータ信号は大きさkのステップでプログラム可能な(可変遅延の)遅延線16を通る。 Data signal reaching the terminal DE passes through programmable (variable delay) delay line 16 in steps of size k. 遅延線16の出力信号はフリップフロップ14に直接印加される。 The output signal of the delay line 16 is directly applied to the flip-flop 14. 該出力信号は一定の遅延δ を生成する遅延素子18を介してフリップフロップ12に到達し、該素子18と、遅延δ を与える遅延素子20とを介してフリップフロップ10に到達する。 Output signal reaches the flip-flop 12 via the delay element 18 to produce a constant delay [delta] 1, and the element 18, reaches the flip-flop 10 via the delay element 20 for delaying [delta] 2. 一般にはδ =δ =δ In general δ 2 = δ 1 = δ
とする。 To. 出力端子DSにおけるデータ信号は中央のフリップフロップ12の出力によって構成される。 Data signal at the output terminal DS is formed by the output of the central flip-flop 12.

また、第5図の機構はフリップフロップ10,12,1 The mechanism of FIG. 5 is a flip-flop 10,12,1
4の出力を解析し、可変の遅延線16を制御する解析回路22を備えている。 4 of the output by analyzing comprises an analysis circuit 22 which controls the variable delay line 16. 該回路22はフリップフロップ1 The circuit 22 is a flip-flop 1
0,12,14の出力を解析し比較することによって、 By analyzing the output of 0,12,14 comparison,
出力端子DS上のデータ信号DSの領域I,II,III Region I of the data signal DS on the output terminal DS, II, III
(第6図の)のどれにクロック信号HEの前縁が位置するかを決めるために設けられている。 The leading edge of which the clock signal HE (Part of FIG. 6) is provided to determine whether the position. さらに解析回路2 Further analysis circuit 2
2は可変の遅延線16を次のように制御しなければならない。 2 must control the variable delay line 16 as follows. すなわち クロック信号の前縁が領域II内にある場合には遅延pk That delay when the leading edge of the clock signal is within Region II pk
を変化させずにおく。 Place without changing the.

クロック信号の前縁が領域I内にある場合には遅延pk Delay pk when the leading edge of the clock signal is within region I
を(p−1)kに減少させる。 The (p-1) is reduced to k.

クロック信号の前縁が領域III内にある場合には遅延p Delay p when the leading edge of the clock signal is within Region III
kを(p+1)kに増加させる。 A k (p + 1) is increased to k.

遅延線16によって与えられる基本ステップの数nは、 The number n of basic steps provided by the delay line 16,
クロック信号の前縁が領域IまたはIIIにある状態から常に脱出することができるように遅延pk(0p Delay pk As the leading edge of the clock signal can always escape from a state in the region I or III (0p
n)が行なわれる大きさでなければならない。 n) must be sized to be performed. そのためにジッタの尖頭−尖頭の振幅がω ccである場合には nk>δ+ω ccが成り立つ必要がある。 Therefore jitter peak in - when peak amplitude is omega cc must satisfy the nk> δ + ω cc. これは前記式(3)で検討された最適のδに対して nk>3δ によって表現される。 This is represented by nk> 3δ respect δ optimum that is considered by the formula (3).

次に第5図に概略が示されている機構の実施例と動作の数値を記す。 Next embodiments of mechanisms that outlined in Figure 5 and denoted numerical operations.

第7図は次のように選定された数値に対応する。 Figure 7 corresponds to the selected numeric as follows.

n=2 k=T−4δ(最適値) δ=T/6(したがってk=T/3) この場合には、遅延線は、それぞれT/3の遅延を生じる2つの遅延素子26が組込まれた3つの入力をもつマルチプレクサ24で構成されている。 n = 2 k = T-4δ (optimum) δ = T / 6 (hence k = T / 3) In this case, delay line, two delay elements 26 cause a delay of T / 3 respectively incorporated It was is composed of a multiplexer 24 having three inputs. 信号の切換えは2 Switching of the signal 2
ビットのレジスタ28によって制御され、該レジスタはクロック信号をクロック入力端子に入力すると共にデータ入力端子に組合せ論理回路30からの信号y とy It is controlled by a bit of the register 28, the signal y 0 from the combinational logic circuit 30 to the data input terminal together with the register inputs the clock signal to the clock input terminal and y 1
を入力する。 To enter.

組合せ論理回路30はそれ自体レジスタ28の出力信号Z とZ と、排他的論理和ゲート32と34から出力される論理信号X とX を入力する。 The combination logic circuit 30 inputs the output signal Z 0 and Z 1 itself register 28, a logic signal X 0 and X 1 output from the exclusive OR gates 32 and 34. ゲート32と3 Gate 32 and 3
4の各々の2つの入力端子はフリップフロップ10,1 4 of the two input terminals of each flip-flop 10,1
2,14のうちの相次ぐ2つのフリップフロップの出力に接続されている。 It is connected to the outputs of the two flip-flops successive ones of the 2 and 14.

組合せ論理回路30は、次表によって与えられるフリップフロップ10,12,14の出力の状態の組合せに対応する信号X ,X の可能な4つの組合せを検出することによって解析する。 The combination logic circuit 30 is analyzed by detecting the four possible combinations of the signals X 0, X 1 corresponding to the combination of the state of the output of the flip-flop 10, 12, 14 given by the following table.

ここでB ,B,B はそれぞれフリップフロップ1 Here B +, B, B - each of flip-flops 1
0,12,14の出力に対応する。 Corresponding to the output of 0,12,14.

マルチプレクサ24の真理値は次の通りである。 The truth of the multiplexer 24 is as follows.

ここでa,b,cはそれぞれデータ入力DE、T/3の遅延入力、2T/3の遅延入力に接続される入力を示す。 Here it shows a, b, c each data input DE, delayed input of T / 3, the input connected to the delay input of the 2T / 3.

組合せ論理回路30がマルチプレクサ24を切り換える判定のアルゴリズムは次の通りである。 Determination algorithm to the combinational logic circuit 30 switches the multiplexer 24 is as follows.

表3は、組合せ論理回路30が次の機能を実現することと等価である。 Table 3 is equivalent to a combination logic circuit 30 realizes the following functions.

=X +X =X +X 上記一組の機能は論理ゲート回路網によって容易に実現される。 y 0 = X 0 Z 1 + X 1 0 1 + 0 1 Z 0 y 0 = X 1 Z 0 + 0 1 Z 1 + X 0 0 1 the set of functions are readily implemented by a logic gate circuitry.

次の実施例は前の実施例より簡単で、1本の選択信号線Zを用いて単一の遅延(すなわち、n=1)を実施することができる。 The following examples are simpler than the previous embodiment, it is possible to implement a single delay (ie, n = 1) by using one of the selection signal lines Z. 第8図には第7図の下部だけが変更されて示されている。 The Figure 8 is shown as being modified by the lower portion of FIG. 7 is. ここでは第7図の素子に対応する素子はaは付けて同じ番号で表わされている。 Here the elements corresponding to those of Figure 7 are represented by same numbers put in a.

この場合δ=T/8、k=T/2とすると、yの真理値は次のようになる。 In this case the δ = T / 8, k = T / 2, the truth value of y is as follows.

ここでy=X +X Z。 Here y = X 0 + X 1 + 0 1 Z.

これまでに記載された方法は、位相ジッタが予定された範囲内にある限りデータ信号とサンプリングクロック信号間における正しい位相関係を保証することができる。 This method has been described previously, it is possible to guarantee a correct phase relationship between the data signal and the sampling clock signal insofar as they come within the scope of the phase jitter is scheduled.
これに反してこの方法はクロック信号とデータ信号の同期外れを補償することを目的としていない。 This method, contrary to this is not intended to compensate for the loss of synchronization clock signal and the data signal.

本発明の第二の実施態様はクロック信号とデータ信号間に同期の条件が存在しないときに実施される。 Second embodiment of the present invention is carried out in the absence of synchronization conditions between the clock signal and the data signal. この場合、周波数の同期をとることはデータ信号の遷移を制御することによって行うことができる。 In this case, the synchronization of the frequency can be done by controlling the transition of the data signal. 簡単な方法はデータ信号DEの受信周波数に対して一方が確実に低く他方が確実に高い2つの周波数との間で動作する周波数発生器を用いることにある。 An easy way is to use a frequency generator operating between one reliably low the other is certainly high two frequencies 1 and 2 on the reception frequency of the data signal DE. 周波数発生器の周波数偏り(データ信号の受信周波数に対する周波数偏り) Frequency deviation of the frequency generator (frequency deviation of the received frequency of the data signal)
の向きは、データ信号とサンプリングクロック信号間の位相差が所定のしきい値を超えた時に切換えによって反転し一方のクロック周波数から他方のクロック周波数になる。 Orientation consists inverted one of the clock frequency by the switching when the phase difference between the data signal and the sampling clock signal exceeds a predetermined threshold to the other clock frequency.

この方法は第9図に示されている機構中に採用されていて、同図の周波数発生器は、基本構造としてPLL(位相ロックループ)が採用され、周波数シンセサイザで用いられている周波数発生器に類似した構造をもっている。 This method is being employed in mechanism shown in FIG. 9, the frequency generator in the figure, PLL (phase locked loop) is employed as a basic structure, the frequency generator is used in the frequency synthesizer it has a similar structure to. 第9図の機構をもつ遷移点位置決め装置は、位置決め装置としては第7図の構造と類似の構造を有し、両方の図の対応する素子は同一の参照番号で示されている。 Transition point positioning apparatus having a mechanism of FIG. 9 has a structure similar to the structure of FIG. 7 is a positioning device, corresponding elements in both Figures are indicated by identical reference numbers.
解析と判定の論理回路はJKフリップフロップ38のみで、そのフリップフロップのクロック入力端子は周波数発生器40の出力信号を入力し、データ入力端子は排他的論理和ゲート32,34の出力を入力する。 Analysis and logic determination only the JK flip-flop 38, the clock input terminal of the flip-flop receives the output signal of the frequency generator 40, a data input terminal for inputting the output of the exclusive OR gates 32 and 34 .

周波数発生器40は固定された周波数 /Nを出力するクロック42を具え、該周波数 /Nは周波数 Frequency generator 40 comprises a clock 42 for outputting a fixed frequency 0 / N, the frequency 0 / N frequency 0
(N−1)/Nと (N+1)/Nとがそれぞれ入力データ信号DEの到着周波数より小,大であるように定められる。 (N-1) / N and 0 (N + 1) / N and is smaller than the arrival frequency of the input data signal DE, respectively, is determined to be a large. フリップフロップ38は周波数発生器40のループの分周比を制御する。 Flip-flop 38 controls the division ratio of the loop of the frequency generator 40. そのためにフリップフロップ38は可変分周器44を駆動する。 As the flip-flop 38 in order to drive the variable frequency divider 44. 該分周器の分周比xは、フリップフロップ38から入力した信号が論理0 Division ratio x of frequency dividing circuit, a signal input from the flip-flop 38 is logic 0
の時にN−1、受信信号が論理1のレベルの時にN+1 N + 1 when N-1, the received signal is a logic 1 level when the
である。 It is.

分周器44が接続されているループは排他的論理和ゲート46を備え、該ゲート46は位相比較器として用いられ、一方の入力にクロック42の出力信号を、他方の入力に分周器の出力信号を受信する。 Loop divider 44 is connected with an exclusive OR gate 46, the gate 46 is used as a phase comparator, the output signal of the clock 42 at one input, the other input of the frequency divider receiving the output signal. 排他的論理和ゲート46はフィルタRCを介して発振器46の周波数制御入力を活性にし、該発振器はクロック信号Hを遷移点位置決め装置と分周器44に出力する。 Exclusive OR gate 46 is a frequency control input of the oscillator 46 to the active through the filter RC, the oscillator outputs a clock signal H to the transition point positioning apparatus and the divider 44. フリップフロップ3 Flip-flop 3
8は各瞬間どちらの周波数が最も適しているかを決定し、PLLの適当な分周比xを選択する。 8 determines the frequency of which each instant is best suited to select the appropriate frequency division ratio x of the PLL. この選定は次表にしたがって実行される。 This selection is performed according to the following table.

(信号の同期検出の確実性を定める)δと、(局部クロック信号の周波数がとり得る2つの値によってデータ信号の受信周波数を夾む周波数枠の幅の細かさを決める) And (sync determine the reliability of the detection of the signal) [delta], (the two values ​​frequency can take the local clock signal determines the fineness of the width of the frequency frame sandwiching the reception frequency of the data signal)
Nの値は信号の特性に依存して選択される。 The value of N is selected depending on the characteristics of the signal. 特に、その選択は、データ信号の周波数が、長い期間にわたって安定に保たれる場合には一方の周波数への持続的な偏りを生じサンプリング誤差が生ずることを考慮して行われなければならない。 In particular, the choice, the frequency of the data signal, when kept stable is over a long period of time must be performed in consideration of the fact that resulting sampling error occurs sustainable bias to one frequency.

第9図の発振系は例示として示されていることは明らかである。 Oscillation system of Figure 9 it is clear that shown by way of illustration. 発振系は、仕様に応じて、入力データ信号周波数より低い周波数からデータ信号周波数より高い周波数まで連続的に変化しうる、また、その逆も行ないうる任意の機構によって置換えられることができる。 Oscillating system, according to the specification can vary continuously from a frequency lower than the input data signal frequency to a higher frequency than the data signal frequency, also be replaced by any mechanism capable of carrying out and vice versa.

遷移点検出の一般的な原理に基づいてこれまで記載した機構からわずかに外れた機構を使用することもできる。 The mechanism slightly off from the mechanism described so far based on the general principles of the transition point detection may be used.
前方向および後方向のドリフトを検出する2つの停止部(領域I,III)を用いてデータ信号の遷移領域外にクロックを同期させることに執着する代りに、以下に記載するように、データ信号の遷移点のより近傍に基準クロックを合致させるように絶えず動作する機構を採用することができる。 Before two stop unit for detecting a direction and rear direction of the drift (region I, III) instead of clinging to synchronize the clock outside the transition region of the data signal using, as described below, the data signal the reference clock more in the vicinity of the transition point may be adopted a mechanism that operates continually to match. その場合には、クロック信号は基準位相に対して反対の位相でデータを正しくサンプリングしうる(第10図)ことが確認される。 In that case, the clock signal can correctly sample the data with opposite phase with respect to the reference phase (Figure 10) it is confirmed. 前掲の形式で表わすと、データ信号の遷移の状態ではフリップフロップ出力B 、B は異なった状態をとることが確かである。 Expressed in supra format, flip-flop output B in the state of transition of the data signal -, B + is sure to take different states. 従って次の3つの状態が分る。 Therefore it is understood the following three states.

第11図にはほぼ同期した受信範囲内でその変形例に関する全回路図が示される。 All circuit diagram is shown for that modification within reception range that is almost synchronized in FIG. 11. この回路図は第9図と僅かに異なるだけである。 The circuit diagram is only slightly different from Figure 9. その違いは、有効データを供給するフリップフロップが、この実施例ではB またはB であることと、クロック信号の選択のコマンドがFig. The difference is, the flip-flop supplies a valid data, in this example B + or B - and it is, selection of the command clock signal Fig.
9のコマンドの逆数であることに基づく。 Based on the inverse of the command of the 9.

【図面の簡単な説明】 第1図はデータのサンプリングクロック信号に作用する遷移点位置決め装置の原理の概略図である。 BRIEF DESCRIPTION OF THE DRAWINGS FIG. 1 is a schematic diagram of the principles of the transition point positioning device acting on the sampling clock signal of the data. 第2図はデータ信号D 、長さ2vの有効サンプリング領域、クロック信号H および位相合わせされたクロック信号Hv Figure 2 is a data signal D 0, the effective sampling region of the length 2v, the clock signal H 0 and phase aligned clock signal Hv
を示すタイムチャートである。 Is a time chart that shows. 第3図は第2図と同様に、データ信号D と、順次に位相シフトされた3つのクロック信号 Figure 3 is similar to the FIG. 2, a data signal D 0, sequentially phase-shifted three clock signals を示す。 It is shown. 第4図は当初のデータ信号、位相シフトされた2つのデータ信号D ,D 、およびサンプリング信号Hを示す。 Figure 4 shows the original data signal, two data signal phase-shifted D 1, D 2, and a sampling signal H. 第5図は再同期機構に適用された遷移点位置決め装置の原理図である。 Figure 5 illustrates the principle of a transition point positioning device applied to the re-synchronization mechanism. 第6図はクロック信号とデータ信号の位相ずれの異なる型を表わすタイムチャートである。 FIG. 6 is a time chart showing the different types of phase shift of the clock signal and the data signal. 第7図は第5図と同様で、第5図の装置を実施する特定の態様を示す。 Figure 7 is similar to Figure 5, illustrates a particular mode of carrying out the apparatus of FIG. 5. 第8図は第7図の機構の可能な簡易化を示す部分図である。 FIG. 8 is a partial view of a possible simplification of the mechanism of Figure 7. 第9図は第5図と同様の、データ信号の周期にほぼ同期する局部クロック信号を用いる使用可能な実施態様を示す。 Figure 9 shows a fifth similar to FIG, embodiments available using the local clock signal is substantially synchronous with the cycle of the data signal. 第10図はシステムの第2の実施態様における、データ信号とクロック信号の相対位相のタイムチャートである。 FIG. 10 in the second embodiment of the system is a time chart of the relative phase of the data signal and the clock signal. 第11図は第2の実施態様についての論理回路の概略図である。 FIG. 11 is a schematic diagram of a logic circuit of the second embodiment. 10,12,14……フリップフロップ 16……遅延線 18,20……遅延回路 22……解析回路 24……マルチプレクサ 26……遅延素子 30……組合せ論理回路 32,34……排他的論理和ゲート 38……JKフリップフロップ 40……周波数発生器 42……クロック 44……分周器 10, 12, 14 ...... flip-flop 16 ...... delay line 18, 20 ...... delay circuit 22 ...... analyzing circuit 24 ...... multiplexer 26 ...... delay element 30 ...... combinational logic circuits 32, 34 ...... exclusive gate 38 ...... JK flip-flop 40 ...... frequency generator 42 ...... clock 44 ...... divider

───────────────────────────────────────────────────── フロントページの続き (56)参考文献 特開 昭59−161149(JP,A) 特開 昭56−35551(JP,A) 特開 昭60−69722(JP,A) 特開 昭59−63835(JP,A) 特公 昭47−39143(JP,B1) ────────────────────────────────────────────────── ─── of the front page continued (56) reference Patent Sho 59-161149 (JP, a) JP Akira 56-35551 (JP, a) JP Akira 60-69722 (JP, a) JP Akira 59- 63835 (JP, A) Tokuoyake Akira 47-39143 (JP, B1)

Claims (13)

    【特許請求の範囲】 [The claims]
  1. 【請求項1】データ信号と同期またはほぼ同期して逐次に入力される局部クロック信号の前縁に対する、デジタル形式で伝送されるデータ信号の遷移点の位置を決める装置であって、該装置は少くとも3つのフリップフロップ(10,12,14)と、遅延手段(18,20) For the leading edge of 1. A data signal and a synchronous or substantially synchronous with local clock signal inputted sequentially, a device for determining the position of the transition point of a data signal transmitted in digital form, the apparatus comprising and at least three flip-flops (10, 12, 14), delay means (18, 20)
    と、論理手段(22または30,32,34)および付加的遅延手段(16または24,26)を備え、 前記フリップフロップの各々は、局部クロック信号を入力するクロック入力端子と、局部クロック信号に対して異なる時間遅れでデータ信号を入力するデータ入力端子とを有し、 前記遅延手段(18,20)は、前記異なる時間遅れの和がクロック周期以下であるように選択された値に、当該異なる時間遅れを設定し、 前記論理手段は、前記フリップフロップの出力に接続され、局部クロック信号とデータ信号との間の位相関係を表わす制御信号を所定の判断基準に従って生成するように設計され、 前記制御信号は、 すべてのフリップフロップが同一の信号を出力するときに正しい位相同期を示す第1の状態か、または 第1、第2の When provided with logic means (22 or 30, 32, 34) and additional delay means (16 or 24, 26), each of said flip-flop, a clock input terminal for inputting a local clock signal, the local clock signal and a data input terminal for receiving a data signal at a different time delay for the delay means (18, 20) is the selected value as the sum of the different time delay is less than a clock cycle, the setting different time delays, said logic means, connected to said output of the flip-flop is designed to control signals representing the phase relationship between the local clock signal and the data signal to generate in accordance with predetermined criteria, the control signal has a first state or showing the correct phase synchronization when all flip-flops to output the same signal, or the first, second リップフロップから出力された論理信号が不同一を示すとき、局部クロック・データ間の、第1 When the logic signal output from the flip-flop indicates non identical, between a local clock data, first
    の方向への位相非同期を表わす第2の状態か、または 第2、第3のフリップフロップから出力された論理信号が不同一を示すとき、局部クロック・データ間の、第2 Or a second state indicating phase asynchronous direction, or a second, when the logic signal output from the third flip-flop indicates non identical, between a local clock data, a second
    の方向への位相非同期を表わす第3の状態 にあり、 付加的遅延手段(16または24,26)は、局部クロック信号と前記フリップフロップに印加されているすべてのデータ信号との間の調整可能の附加的な時間遅れを生成し、前記制御信号を第1の状態に保持するために、 There of the third state that represents the phase asynchronous direction, additional delay means (16 or 24, 26) is adjustable between all of the data signal applied to the local clock signal and the flip-flop of generating a shark temporal delay, in order to hold the control signal to a first state,
    該制御信号によって制御される、 データ信号の遷移点位置決め装置を有する、局部クロック信号と受信データ信号とを再同期させる機構。 Mechanism controlled by the control signal, having a transition point positioning device of the data signal, and resynchronizing the local clock signal and the received data signal.
  2. 【請求項2】前記の時間遅れは、遅延手段(18,2 Wherein said time delay, the delay means (18,2
    0)の複数の次々の位置でデータ信号をラッチすることによって生成されることを特徴とする特許請求の範囲第1項に記載の機構。 Mechanism according to paragraph 1 claims, characterized in that it is produced by latching the data signal at the positions of a plurality of successive 0).
  3. 【請求項3】前記時間遅れが局部クロック信号について生成されることを特徴とする特許請求の範囲第1項に記載の機構。 3. A mechanism according to paragraph 1 claims, characterized in that the time delay is generated for the local clock signal.
  4. 【請求項4】有効データが中央のフリップフロップの出力でサンプリングされ、前記制御信号が第2、または第3の状態にあるとき、2つのフリップフロップによって出力される信号と異なる信号を出力しているもう1つのフリップフロップが再び同じ信号を出力するように、局部クロック信号とデータ信号の間の位相関係に作用する手段が設けられていることを特徴とする特許請求の範囲第1項に記載の機構。 Wherein valid data is sampled at the output of the center of the flip-flop, when the control signal is in a second or third state, and outputs different signals to the signal output by the two flip-flops It is as another flip-flop outputs the same signal again, according to the range the first term of the claims, characterized in that the means acting on the phase relationship is provided between the local clock signal and the data signal mechanism of.
  5. 【請求項5】位相関係に作用する手段は制御信号が第1 Wherein means acting on the phase relationship control signal first
    の状態にあるときに動作しないことを特徴とする特許請求の範囲第4項に記載の機構。 Mechanism according to item 4 claims characterized in that it does not operate when in the state.
  6. 【請求項6】有効データが両側のフリップフロップの何れか1つの出力においてサンプリングされ、制御信号が第2または第3の状態にあるとき制御信号が第2の状態から第3の状態へ移り、またはその逆の方向に移るように局部クロック信号とデータ信号との間の位相関係に作用する手段が設けられていることを特徴とする特許請求の範囲第1項に記載の機構。 6. A valid data is sampled in any one of the outputs of both sides of the flip-flops, shift control signal when the control signal is in a second or third state from the second state to the third state, or mechanism according to paragraph 1 claims, characterized in that the means acting provided in the phase relationship between the local clock signal and the data signal to move to the opposite direction.
  7. 【請求項7】局部クロック信号は、データ信号に同期しているがデータ信号と不確定な位相関係をもち、前記位相関係に作用する手段が前記制御信号により制御される調節可能な遅延回路(24,26)からなることを特徴とする特許請求の範囲第4項乃至第6項のいずれか1項に記載の機構。 7. A local clock signal is synchronized with the data signal having a data signal and uncertain phase relationship, adjustable delay circuit means acting on the phase relationship is controlled by the control signal ( a mechanism according to any one of the claims paragraph 4 to paragraph 6, characterized in that it consists of 24, 26).
  8. 【請求項8】遅延回路(24,26)が前記遅延手段(18,20)へデータ信号を入力する接続部に配置されていることを特徴とする特許請求の範囲第7項に記載の機構。 8. Delay circuit (24, 26) are mechanism according to paragraph 7 claims, characterized in that disposed in the connecting portion for inputting a data signal the to the delay means (18, 20) .
  9. 【請求項9】遅延回路が制御信号により動作されるマルチプレクサの入力に結ばれた複数のプラグ付の遅延線を具えていることを特徴とする特許請求の範囲第8項に記載の機構。 9. The mechanism according to paragraph 8 claims, characterized in that the delay circuit is comprises a plurality of delay line with plug tied to the input of a multiplexer which is operated by a control signal.
  10. 【請求項10】局部クロック信号が、データ信号とほぼ同期していてデータ信号の周波数を両側から夾む予め定められた2つの値( (N−1)/Nと (N+ 10. A local clock signal, data signal and two predetermined value sandwiching the frequency of the substantially synchronous optionally data signals from both sides (0 (N-1) / N and 0 (N +
    1)/N)間の可変の周波数を生成する周波数発生器(40)から出力され、かつ前記位相関係に作用するように前記周波数発生器が前記制御信号によって制御されることを特徴とする特許請求の範囲第4ないし第6項のいずれか1項に記載の機構。 1) / N) output from the variable frequency generator which generates a frequency (40) between, and patents wherein the frequency generator so as to act on the phase relationship, characterized in that it is controlled by the control signal a mechanism according to any one of claims 4 to 6 wherein the range of.
  11. 【請求項11】前記周波数発生器(40)は固定周波数( /N)のクロック(42)を有する周波数合成器と、制御信号によって操作されるプログラム可能な分周器(44)を有する位相ロックループからなることを特徴とする特許請求の範囲第10項に記載の機構。 11. The phase having a frequency synthesizer having a clock (42) of said frequency generator (40) is a fixed frequency (0 / N), a programmable divider which is operated by a control signal (44) mechanism according to paragraph 10 claims, characterized in that it consists locked loop.
  12. 【請求項12】論理手段(22)はフリップフロップ(10,12,14)の対のそれぞれに接続された排他的論理和ゲート(32,34)と、制御信号を出力するために排他的論理和ゲートの出力信号を解析する手段とを有することを特徴とする特許請求の範囲第4項乃至第11項のいずれか1項に記載の機構。 12. logic means (22) is exclusive to output flip-flop (10, 12, 14) of the pair of exclusive OR gates connected to the respective (32, 34), a control signal a mechanism according to any one of the claims paragraph 4 to paragraph 11, characterized in that it comprises a means for analyzing the output signal of the oR gate.
  13. 【請求項13】論理手段(22)は、フリップフロップ(10,12,14)の対にそれぞれ接続された排他論理和ゲート(32,34)を有し、該排他論理和ゲートの出力は補助のフリップフロップ(38)のデータ入力を駆動し、補助のフリップフロップのクロック入力端は局部クロック信号を入力し、前記補助フリップフロップは、分周器(44)の分周比を前記2つの値の間で選択するために、分周器の制御入力端に接続されてなる特許請求の範囲第11項に記載の機構。 13. The logic means (22) has an exclusive respectively connected to a pair of flip-flops (10, 12, 14) OR gate (32, 34), the output of the exhaust other OR gate auxiliary of driving the data input of the flip-flop (38), the clock input of the auxiliary flip-flop inputs the local clock signal, the auxiliary flip-flop, a divider (44) dividing ratio the two values ​​of to select between the mechanism described in the scope Section 11 of the claims which are connected to the control input of the frequency divider.
JP60167848A 1985-07-31 1985-07-31 Mechanism to resynchronize the local clock signal and the received data signal Expired - Fee Related JPH0614638B2 (en)

Priority Applications (1)

Application Number Priority Date Filing Date Title
JP60167848A JPH0614638B2 (en) 1985-07-31 1985-07-31 Mechanism to resynchronize the local clock signal and the received data signal

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
JP60167848A JPH0614638B2 (en) 1985-07-31 1985-07-31 Mechanism to resynchronize the local clock signal and the received data signal

Publications (2)

Publication Number Publication Date
JPS6229236A JPS6229236A (en) 1987-02-07
JPH0614638B2 true JPH0614638B2 (en) 1994-02-23



Family Applications (1)

Application Number Title Priority Date Filing Date
JP60167848A Expired - Fee Related JPH0614638B2 (en) 1985-07-31 1985-07-31 Mechanism to resynchronize the local clock signal and the received data signal

Country Status (1)

Country Link
JP (1) JPH0614638B2 (en)

Families Citing this family (10)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US4821297A (en) * 1987-11-19 1989-04-11 American Telephone And Telegraph Company, At&T Bell Laboratories Digital phase locked loop clock recovery scheme
JPH03230647A (en) * 1990-02-05 1991-10-14 Nec Corp Regenerative repeater
JPH07221800A (en) * 1994-02-02 1995-08-18 Nec Corp Data identification regeneration circuit
JP2008066879A (en) * 2006-09-05 2008-03-21 Ricoh Co Ltd Oversampling circuit, and oversampling method
US7920621B2 (en) * 2006-09-14 2011-04-05 Altera Corporation Digital adaptation circuitry and methods for programmable logic devices
JP4558028B2 (en) 2007-11-06 2010-10-06 ザインエレクトロニクス株式会社 Clock data recovery device
JPWO2009116296A1 (en) * 2008-03-21 2011-07-21 パナソニック株式会社 Synchronous control circuit and video display device
JP2010161692A (en) * 2009-01-09 2010-07-22 Nikon Systems Inc Data transfer apparatus and camera
KR101203370B1 (en) 2009-07-24 2012-11-21 쟈인 에레쿠토로닉스 가부시키가이샤 Clock data restoration device
JP6361433B2 (en) * 2014-10-02 2018-07-25 富士通株式会社 Frequency detection circuit and reception circuit

Also Published As

Publication number Publication date
JPS6229236A (en) 1987-02-07

Similar Documents

Publication Publication Date Title
EP0494984B1 (en) Phase detector for phase-locked loop clock recovery system
EP0208449B1 (en) Apparatus for synchronization of a first signal with a second signal
DE60025937T2 (en) Jitterarmer phase control arrangement with control of the key ratio
KR100234551B1 (en) Phase detector for very high frequency clock and data recovery circuits
US5596610A (en) Delay stage circuitry for a ring oscillator
DE69926320T2 (en) Through digital words connected frequency synthetic circuit
EP0709966B1 (en) Phase detector with ternary output
US5059925A (en) Method and apparatus for transparently switching clock sources
US5719515A (en) Digital delay line
US5533072A (en) Digital phase alignment and integrated multichannel transceiver employing same
EP0369628A2 (en) Phase locked loop for clock extraction in gigabit rate data communication links
DE19922805C2 (en) Taktsignalsynthetisierer
US5260608A (en) Phase-locked loop and resulting frequency multiplier
EP0711472B1 (en) Clock phase shifting method and apparatus
EP0526227B1 (en) Phase-locked loop
US4349914A (en) Bit synchronous switching system for space diversity operation
EP0317159A2 (en) Clock recovery arrangement
CA1215750A (en) Digital phase correlator
EP0183875B1 (en) Clocked logic device
US20020067787A1 (en) Processing high-speed digital signals
US5535377A (en) Method and apparatus for low latency synchronization of signals having different clock speeds
US4573017A (en) Unitary phase and frequency adjust network for a multiple frequency digital phase locked loop
EP0975096B1 (en) Signal processing apparatus and communication apparatus
US6122336A (en) Digital clock recovery circuit with phase interpolation
US6157694A (en) Fractional frequency divider

Legal Events

Date Code Title Description
LAPS Cancellation because of no payment of annual fees