JPH06132738A - Fet amplifier circuit - Google Patents
Fet amplifier circuitInfo
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Abstract
Description
【０００１】[0001]
【産業上の利用分野】本発明はＦＥＴ(Field Effect Tr
ansistor) 増幅回路に関する。このＦＥＴ増幅回路は、
携帯用電話機等の移動通信装置に用いられる高周波信号
を増幅するものである。BACKGROUND OF THE INVENTION The present invention relates to an FET (Field Effect Tr
ansistor) Amplification circuit. This FET amplifier circuit
It amplifies a high frequency signal used in a mobile communication device such as a mobile phone.
【０００２】移動通信装置の技術が進歩するにつれて、
高周波回路の超小型化が要求されており、この要求に答
えるため、従来、個別部品で構成していた回路がＩＣ
（ＭＭＩＣ）化される傾向にある。As the technology of mobile communication devices has advanced,
High-frequency circuits are required to be miniaturized, and in order to meet this demand, circuits that were conventionally composed of individual components are now ICs.
(MMIC).
【０００３】そこで、低雑音でしかも低消費電流のＩＣ
化に適したＦＥＴ増幅回路が要望されている。Therefore, an IC with low noise and low current consumption
There is a demand for an FET amplifier circuit that is suitable for the realization.
【０００４】[0004]
【従来の技術】図５は従来のＦＥＴ増幅回路の構成を示
す回路図である。この図において、１はＦＥＴであり、
そのソース端は、並列接続された定電流源Ｉ0 とバイパ
ス用コンデンサＣ１に接続され、コンデンサＣ１により
高周波的に接地されている。ドレイン端はバイアス供給
抵抗器Ｒ１を介して第１電源Ｖｄ１に接続されると共
に、第２ＦＥＴ２のゲート端に接続されている。また、
第１ＦＥＴ１のゲート端は、ゲートバイアス電源Ｖｇ１
及び高周波信号入力端子Ｔ１に接続されている。2. Description of the Related Art FIG. 5 is a circuit diagram showing the structure of a conventional FET amplifier circuit. In this figure, 1 is a FET,
Its source end is connected to a constant current source I 0 and a bypass capacitor C1 which are connected in parallel, and is grounded at a high frequency by the capacitor C1. The drain end is connected to the first power supply Vd1 via the bias supply resistor R1, and is also connected to the gate end of the second FET2. Also,
The gate end of the first FET1 has a gate bias power supply Vg1.
And a high frequency signal input terminal T1.
【０００５】第２ＦＥＴ２のドレイン端は第２電源Ｖｄ
２に接続され、ソース端は抵抗器Ｒ２を介して接地され
ると共に、高周波信号出力端子Ｔ２に接続されている。
定電流源Ｉ0 は、第１電源Ｖｄ１から流れる電流Ｉ１を
一定に制御するものである。また、第ＦＥＴ１が、入力
端子Ｔ１から入力される高周波信号Ｓｉを増幅するため
のソース接地増幅回路となっており、第２ＦＥＴ２がイ
ンピーダンス整合のためのソースフォロワ回路となって
いる。The drain end of the second FET 2 has a second power source Vd.
2 and the source end is grounded through the resistor R2 and is also connected to the high frequency signal output terminal T2.
The constant current source I 0 controls the current I1 flowing from the first power supply Vd1 to be constant. The second FET1 is a source-grounded amplifier circuit for amplifying the high frequency signal Si input from the input terminal T1, and the second FET2 is a source follower circuit for impedance matching.
【０００６】このようなＦＥＴ増幅回路の入力端子Ｔ１
に高周波信号Ｓｉが供給されると、第１ＦＥＴ１で増幅
されて出力端子Ｔ２から高周波信号Ｓｏとして出力され
る。図６は図５に示すＦＥＴ増幅回路を用いて構成した
増幅回路である。The input terminal T1 of such an FET amplifier circuit
When the high-frequency signal Si is supplied to, is amplified by the first FET 1 and output from the output terminal T2 as the high-frequency signal So. FIG. 6 shows an amplifier circuit configured by using the FET amplifier circuit shown in FIG.
【０００７】図６に示すＦＥＴ増幅回路に、図５に示す
ＦＥＴ増幅回路が用いられている。但し、図５に示す定
電流源Ｉ0 が、ゲート端が接地され、且つソース端が抵
抗器Ｒ３を介して接地された第３ＦＥＴ３によって実現
され、図５に示す抵抗器Ｒ２が、ゲート端が接地され、
且つソース端が抵抗器Ｒ４を介して接地された第４ＦＥ
Ｔ４によって実現されている。The FET amplifier circuit shown in FIG. 5 is used in the FET amplifier circuit shown in FIG. However, the constant current source I 0 shown in FIG. 5 is realized by the third FET3 whose gate end is grounded and whose source end is grounded via the resistor R3, and the resistor R2 shown in FIG. Grounded,
A fourth FE whose source end is grounded via the resistor R4
It is realized by T4.
【０００８】このような図６に示す構成のＦＥＴ増幅回
路によれば、入力端子Ｔ１に供給される高周波信号Ｓｉ
を安定的に増幅することができるので、出力端子Ｔ２か
ら低雑音の高周波信号Ｓｏを出力させることができる。According to the FET amplifier circuit having the structure shown in FIG. 6, the high frequency signal Si supplied to the input terminal T1 is
Can be stably amplified, so that the low-noise high-frequency signal So can be output from the output terminal T2.
【０００９】[0009]
【発明が解決しようとする課題】ところで、上述した図
５に示したＦＥＴ増幅回路においては、第１ＦＥＴ１と
第２ＦＥＴ２とが、別々の第１及び第２電源Ｖｄ１，Ｖ
ｄ２に接続されるため、消費電流が各ＦＥＴ１，２を流
れる電流Ｉ１とＩ２の和となり、消費電流が大きいとい
った問題がある。In the FET amplifier circuit shown in FIG. 5 described above, the first FET 1 and the second FET 2 are separate first and second power supplies Vd1 and Vd.
Since it is connected to d2, the consumed current becomes the sum of the currents I1 and I2 flowing through the FETs 1 and 2, which causes a problem that the consumed current is large.
【００１０】このＦＥＴ増幅回路において、低消費電流
化を図ろうとすると、電流Ｉ１，Ｉ２共に減らさなけれ
ばならないので、その分利得が低減し、増幅回路として
の機能を充分に果たせなくなるといった問題が生じる。In order to reduce the current consumption in this FET amplifier circuit, both the currents I1 and I2 must be reduced, so that the gain is reduced by that amount, and the function as the amplifier circuit cannot be fully achieved. .
【００１１】また、このような問題は図６に示したＦＥ
Ｔ増幅回路においても同様に言えることである。本発明
は、このような点に鑑みてなされたものであり、低雑音
で且つ低消費電流化を図ることができると共に、ＩＣ
（ＭＭＩＣ）化に適したＦＥＴ増幅回路を提供すること
を目的としている。Further, such a problem is caused by the FE shown in FIG.
The same applies to the T amplifier circuit. The present invention has been made in view of the above circumstances, and is capable of achieving low noise and low current consumption, as well as IC
It is an object of the present invention to provide an FET amplifier circuit suitable for (MMIC).
【００１２】[0012]
【課題を解決するための手段】図１に本発明のＦＥＴ増
幅回路の原理図を示す。このＦＥＴ増幅回路は、ソース
接地型ＦＥＴ１とドレイン端接地型ＦＥＴ（ソースフォ
ロワ回路）２とを、一つの電源Ｖｄ１に対して縦一列に
接続して構成したものである。FIG. 1 shows a principle diagram of an FET amplifier circuit according to the present invention. This FET amplifier circuit is configured by connecting a source-grounded FET 1 and a drain-end-grounded FET (source follower circuit) 2 in a vertical line to one power supply Vd1.
【００１３】即ち、図１に示すように、第１ＦＥＴ１の
ソース端を、並列接続された電流源Ｉ0 及びコンデンサ
Ｃ１を介して接地し、第１ＦＥＴ１のドレイン端を、抵
抗器Ｒ１０を介して第２ＦＥＴ２のソース端及び信号出
力端子Ｔ２に接続すると共に、第２ＦＥＴ２のゲート端
に接続し、第１ＦＥＴ１のゲート端を、ゲートバイアス
電源Ｖｇ１及び信号入力端子Ｔ１に接続し、第２ＦＥＴ
２のドレイン端を電源Ｖｄ１に接続して構成したもので
ある。That is, as shown in FIG. 1, the source end of the first FET1 is grounded via the current source I 0 and the capacitor C1 connected in parallel, and the drain end of the first FET1 is connected via the resistor R10 to the first end. The second FET is connected to the source end and the signal output terminal T2 of the 2FET2 and to the gate end of the second FET2, and the gate end of the first FET1 is connected to the gate bias power supply Vg1 and the signal input terminal T1.
The drain end of 2 is connected to the power supply Vd1.
【００１４】[0014]
【作用】上述した本発明のＦＥＴ増幅回路においては、
第１ＦＥＴ１がソース接地増幅回路、第２ＦＥＴ２がソ
ースフォロワ回路となっており、抵抗器Ｒ１０は直流的
に第１ＦＥＴ１のドレイン負荷抵抗であると同時に、第
２ＦＥＴ２のソース抵抗であり、第１ＦＥＴ１のドレイ
ン端から出力される信号、例えば高周波信号は第２ＦＥ
Ｔ２のゲート端に供給され、ＦＥＴ２のソース端から出
力される。In the FET amplifier circuit of the present invention described above,
The first FET1 is a grounded-source amplifier circuit, the second FET2 is a source follower circuit, and the resistor R10 is a drain load resistance of the first FET1 and a source resistance of the second FET2 at the same time as a drain end of the first FET1. The signal output from the second FE
It is supplied to the gate end of T2 and output from the source end of FET2.
【００１５】このように一列縦積みの回路構成にするこ
とにより、電源Ｖｄ１を１つにすることができ、回路を
流れる電流Ｉ３を減少させることが可能となる。従来
は、第１ＦＥＴ１によるソース接地増幅回路、及び第２
ＦＥＴ２によるソースフォロワ回路のそれぞれ電源Ｖｄ
１，Ｖｄ２が必要であったために、消費電流がソース接
地増幅回路を流れる電流Ｉ１とソースフォロワ回路を流
れる電流Ｉ２との和となり、本発明の約２倍の電流が流
れていた。By thus forming the circuit configuration in which one column is vertically stacked, the power source Vd1 can be one and the current I3 flowing through the circuit can be reduced. Conventionally, the source-grounded amplification circuit using the first FET1 and the second
Power source Vd of each source follower circuit by FET2
Since 1 and Vd2 were required, the consumption current was the sum of the current I1 flowing through the source-grounded amplifier circuit and the current I2 flowing through the source follower circuit, and a current about twice that of the present invention was flowing.
【００１６】[0016]
【実施例】以下、図面を参照して本発明の実施例につい
て説明する。図２は本発明の第１実施例によるＦＥＴ増
幅回路の構成を示す回路図、図３は本発明の第２実施例
によるＦＥＴ増幅回路の構成を示す回路図、図４は本発
明の第３実施例によるＦＥＴ増幅回路の構成を示す回路
図である。Embodiments of the present invention will be described below with reference to the drawings. 2 is a circuit diagram showing the configuration of the FET amplifier circuit according to the first embodiment of the present invention, FIG. 3 is a circuit diagram showing the configuration of the FET amplifier circuit according to the second embodiment of the present invention, and FIG. 4 is the third embodiment of the present invention. It is a circuit diagram which shows the structure of the FET amplifier circuit by an Example.
【００１７】これら図２〜図４に示すＦＥＴ増幅回路
は、前述した「問題を解決するための手段」及び「作
用」で説明済の図１に示すＦＥＴ増幅回路を用いて構成
したものであり、図６に示す従来のＦＥＴ増幅回路と同
機能を果たすものである。但し、図２〜図４において、
図１の各部に対応する部分には同一の符号を付し、その
説明を省略する。The FET amplifying circuits shown in FIGS. 2 to 4 are constructed by using the FET amplifying circuit shown in FIG. 1 which has been described in the above-mentioned "means for solving the problem" and "action". , Which has the same function as the conventional FET amplifier circuit shown in FIG. However, in FIGS.
The same reference numerals are given to the portions corresponding to the respective portions in FIG. 1, and the description thereof will be omitted.
【００１８】図２〜図４に示す第１〜第３実施例による
増幅回路は、図１に示すＦＥＴ増幅回路を用いて構成し
たものである。但し、図２に示すＦＥＴ増幅回路は、図
１に示すＦＥＴ増幅回路の電流源Ｉ0を、ソース端が抵
抗器Ｒ１１を介して接地され、ゲート端が接地されたＦ
ＥＴ１１に置き換えてある。The amplifier circuits according to the first to third embodiments shown in FIGS. 2 to 4 are constructed by using the FET amplifier circuit shown in FIG. However, in the FET amplifier circuit shown in FIG. 2, the current source I 0 of the FET amplifier circuit shown in FIG. 1 is connected to the source F through the resistor R11 and is grounded at the gate F.
Replaced with ET11.
【００１９】図３に示す増幅回路は、図１に示す電流源
Ｉ0 を、抵抗器Ｒ１２に置き換えてある。図４に示す増
幅回路は、図１に示す電流源Ｉ0 を、図３と同様な抵抗
器Ｒ１２に置き換えてある。更に、第１ＦＥＴ１のゲー
ト端を、高周波信号入力端子Ｔ１に接続すると共に、抵
抗器Ｒ１３を介して接地することによりゲート端に供給
される電圧を自己バイアス方式でまかなうようにしてい
る。In the amplifier circuit shown in FIG. 3, the current source I 0 shown in FIG. 1 is replaced with a resistor R12. In the amplifier circuit shown in FIG. 4, the current source I 0 shown in FIG. 1 is replaced with a resistor R12 similar to that shown in FIG. Further, the gate end of the first FET1 is connected to the high frequency signal input terminal T1 and is grounded via the resistor R13 so that the voltage supplied to the gate end is supplied by the self-bias method.
【００２０】以上のような図２及び図３に示す回路構成
とすることによって、従来必要だった第２電源Ｖｄ２が
不要となる。また、図４に示す回路構成においては、電
源Ｖｇ１も不要となり、ＦＥＴ増幅回路を単一電源Ｖｄ
１のみで作動させることが可能となる。The circuit configuration shown in FIGS. 2 and 3 as described above eliminates the need for the second power supply Vd2 which has been conventionally required. Further, in the circuit configuration shown in FIG. 4, the power supply Vg1 is not necessary, and the FET amplifier circuit is provided with the single power supply Vd.
It becomes possible to operate with only one.
【００２１】図２〜図４に示すＦＥＴ増幅回路によれ
ば、回路に流れる電流Ｉ３は、図６に示す従来回路にお
いて流れる電流Ｉ１＋Ｉ２の約１／２となる。従って、
従来のＦＥＴ増幅回路よりも消費電流を約１／２少なく
することができる。According to the FET amplifier circuits shown in FIGS. 2 to 4, the current I3 flowing in the circuit is about 1/2 of the current I1 + I2 flowing in the conventional circuit shown in FIG. Therefore,
The current consumption can be reduced by about 1/2 compared with the conventional FET amplifier circuit.
【００２２】なお、高周波増幅回路においては、ＦＥＴ
としてＧａＡｓ（ガリウム砒素）ＦＥＴが多く用いられ
ており、この増幅回路を集積化した場合、ガリウム砒素
ウエハー上にＦＥＴやコンデンサ、抵抗器等を一体化し
たＭＭＩＣ（モノリシックマイクロ波集積回路）とする
ことができる。In the high frequency amplifier circuit, the FET
As GaAs (gallium arsenide) FETs are often used as such, if this amplifier circuit is integrated, it should be an MMIC (monolithic microwave integrated circuit) in which FETs, capacitors, resistors, etc. are integrated on a gallium arsenide wafer. You can
【００２３】更に、ＦＥＴとしてＧａＡｓＦＥＴよりも
より低雑音のＨＥＭＴを用いることにより、増幅回路の
低雑音化を図ることも可能である。Further, it is possible to reduce the noise of the amplifier circuit by using HEMT having lower noise than GaAs FET as the FET.
【００２４】[0024]
【発明の効果】以上説明したように、本発明によれば、
低雑音で且つ低消費電流化を図ることができる効果があ
る。As described above, according to the present invention,
There is an effect that low noise and low current consumption can be achieved.
【００２５】また、ＦＥＴ増幅回路を、ＦＥＴ、抵抗
器、及びコンデンサで構成することができるのでＩＣ
（ＭＭＩＣ）化に適した効果がある。Further, since the FET amplifier circuit can be composed of the FET, the resistor and the capacitor, the IC
It has an effect suitable for (MMIC).
【図１】本発明の原理図である。FIG. 1 is a principle diagram of the present invention.
【図２】本発明の第１実施例によるＦＥＴ増幅回路の構
成を示す回路図である。FIG. 2 is a circuit diagram showing a configuration of an FET amplifier circuit according to a first embodiment of the present invention.
【図３】本発明の第２実施例によるＦＥＴ増幅回路の構
成を示す回路図である。FIG. 3 is a circuit diagram showing a configuration of an FET amplifier circuit according to a second embodiment of the present invention.
【図４】本発明の第３実施例によるＦＥＴ増幅回路の構
成を示す回路図である。FIG. 4 is a circuit diagram showing a configuration of an FET amplifier circuit according to a third embodiment of the present invention.
【図５】従来のＦＥＴ増幅回路の構成を示す回路図であ
る。FIG. 5 is a circuit diagram showing a configuration of a conventional FET amplifier circuit.
【図６】従来の他のＦＥＴ増幅回路の構成を示す回路図
である。FIG. 6 is a circuit diagram showing a configuration of another conventional FET amplifier circuit.
１ 第１ＦＥＴ ２ 第２ＦＥＴ Ｃ１ コンデンサ Ｒ１０ 抵抗器 Ｔ１ 信号入力端子 Ｔ２ 信号出力端子 Ｉ0 電流源 Ｖｄ１ ドレイン電源 Ｖｇ１ ゲートバイアス電源 Ｓｉ 入力信号 Ｓｏ 出力信号1 1st FET 2 2nd FET C1 capacitor R10 resistor T1 signal input terminal T2 signal output terminal I 0 current source Vd1 drain power supply Vg1 gate bias power supply Si input signal So output signal
Claims (5)
イン端を、ドレイン接地された第２ＦＥＴ(2) のソース
端に抵抗器(R10) を介して接続すると共に、第２ＦＥＴ
(2) のゲート端に接続して回路を構成し、 第１ＦＥＴ(1) のゲート端に信号を入力し、第２ＦＥＴ
(2) のソース端から信号を出力するようにしたことを特
徴とするＦＥＴ増幅回路。1. A drain end of a first FET (1) whose source is grounded is connected to a source end of a second FET (2) whose ground is drained via a resistor (R10), and the second FET is also connected.
A circuit is constructed by connecting to the gate end of (2), and a signal is input to the gate end of the first FET (1), and the second FET
An FET amplifier circuit characterized in that a signal is output from the source end of (2).
接続された電流源(I 0)及びコンデンサ(C1)を介して接地
し、 第１ＦＥＴ(1) のドレイン端を、前記抵抗器(R10) を介
して前記第２ＦＥＴ(2) のソース端及び信号出力端子(T
2)に接続すると共に、第２ＦＥＴ(2) のゲート端に接続
し、 第１ＦＥＴ(1) のゲート端を信号入力端子(T1)及びゲー
トバイアス電源(Vg1)に接続し、 第２ＦＥＴ(2) のドレイン端を電源(Vd1) に接続して構
成したことを特徴とする請求項１記載のＦＥＴ増幅回
路。2. A source end of the first FET (1) is connected in parallel.
Connected current source (I 0) And capacitor (C1)
The drain end of the first FET (1) through the resistor (R10)
The source terminal of the second FET (2) and the signal output terminal (T
2) and also to the gate end of the 2nd FET (2)
Then, connect the gate end of the first FET (1) to the signal input terminal (T1) and the gate.
Connected to the bias power supply (Vg1) and the drain end of the second FET (2) to the power supply (Vd1).
The FET amplification circuit according to claim 1, characterized in that
Road.
11) を介して接地されると共にゲート端が接地されたＦ
ＥＴに代え、このＦＥＴのドレイン端を、前記第１ＦＥ
Ｔ(1) のソース端に接続したことを特徴とする請求項２
記載のＦＥＴ増幅回路。3. The current source (I 0 ) has a resistor (R
11) F which is grounded via
Instead of ET, connect the drain end of this FET to the first FE
3. The device according to claim 2, wherein the source end of T (1) is connected.
The described FET amplifier circuit.
抗器(R12) に代え、この抵抗器(R12) の他端を、前記第
１ＦＥＴ(1) のソース端に接続したことを特徴とする請
求項２記載のＦＥＴ増幅回路。4. The current source (I 0 ) is replaced with a resistor (R12) whose one end is grounded, and the other end of the resistor (R12) is connected to the source end of the first FET (1). The FET amplifier circuit according to claim 2, wherein:
接続された電流源(I 0)及びコンデンサ(C1)を介して接地
し、 第１ＦＥＴ(1) のドレイン端を、前記抵抗器(R10) を介
して前記第２ＦＥＴ(2) のソース端及び信号出力端子(T
2)に接続すると共に、第２ＦＥＴ(2) のゲート端に接続
し、 第１ＦＥＴ(1) のゲート端を信号入力端子(T1)に接続す
ると共に抵抗器(R13)を介して接地し、 第２ＦＥＴ(2) のドレイン端を電源(Vd1) に接続して構
成したことを特徴とする請求項１記載のＦＥＴ増幅回
路。5. The source ends of the first FET (1) are connected in parallel.
Connected current source (I 0) And capacitor (C1)
The drain end of the first FET (1) through the resistor (R10)
The source terminal of the second FET (2) and the signal output terminal (T
2) and also to the gate end of the 2nd FET (2)
Then, connect the gate end of the first FET (1) to the signal input terminal (T1).
It is also connected to the power supply (Vd1) by connecting the drain end of the second FET (2) to the ground via the resistor (R13).
The FET amplification circuit according to claim 1, characterized in that
Road.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP28175492A JPH06132738A (en) | 1992-10-20 | 1992-10-20 | Fet amplifier circuit |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP28175492A JPH06132738A (en) | 1992-10-20 | 1992-10-20 | Fet amplifier circuit |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH06132738A true JPH06132738A (en) | 1994-05-13 |
Family
ID=17643512
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP28175492A Pending JPH06132738A (en) | 1992-10-20 | 1992-10-20 | Fet amplifier circuit |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH06132738A (en) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2009288030A (en) * | 2008-05-28 | 2009-12-10 | Micronics Japan Co Ltd | Sensor substrate and inspection device |
| JP2021507595A (en) * | 2017-12-14 | 2021-02-22 | ノースロップ グラマン システムズ コーポレーション | High voltage, high speed GaN drive circuit |
-
1992
- 1992-10-20 JP JP28175492A patent/JPH06132738A/en active Pending
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2009288030A (en) * | 2008-05-28 | 2009-12-10 | Micronics Japan Co Ltd | Sensor substrate and inspection device |
| JP2021507595A (en) * | 2017-12-14 | 2021-02-22 | ノースロップ グラマン システムズ コーポレーション | High voltage, high speed GaN drive circuit |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A02 | Decision of refusal |
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