JPH0610810B2 - 記号列識別装置と同装置への記号列登録方式 - Google Patents

Description

【発明の詳細な説明】 〔産業上の利用分野〕 本発明は情報検索システム、パタン認識システム、機械
翻訳システムなどに使われる記号列識別装置に関するも
のである。

上記記号列識別装置は入力データ記号列（テキスト情
報）が情報検索システムの中のどの登録パタン記号列
（キーワードなど）とどこで一致するかを判別するデバ
イスであり、テキスト情報の内容検索に欠かせないもの
である。入力データ記号列としてパタン観測、特徴抽出
の後の特徴コード列を受付け、パタン記号列としてパタ
ンカテゴリーごとの特徴コード列を貯える装置はパタン
認識システムにおいては欠かせないものであり、入力デ
ータ記号列として外国語のテキストを受付け、パタン記
号列として貯えるものは機械翻訳システムで必要な辞書
となる。

〔従来の技術〕

テキスト情報の内容検索の最も代表的な方法はキーワー
ドとなるパタン記号列をメモリに貯え、テキストとして
データ記号列が入力させる都度、パタン記号列の長さに
等しい窓から見えるデータ記号列と比較し、一致すれば
マッチ信号を出し、一致しなければ窓を１文字分進め
て、次の比較に移るやり方である。

パタン記号列の長さが８文字で、８文字単位の記号列の
比較時間が１μsecであると、１パタン記号列当りの内
容検索処理速度が１MB/secになる。この方法のマッチン
グ処理プログラムを従来のコンピュータで走らせる時の
問題は次の二つである。

第１の問題はパタン記号列の個数と共に内容検索の処理
速度が低下する事であり、２５６個の処理速度は４KB/s
にすぎない。

第１の問題に対しては、特開昭60-211539公報の「記号
列識別装置及びその制御方式」（本願と同一発明者によ
る発明）が、メモリに順序論理回路とエンコーダを付加
した構成による多数パタン記号列と入力データ記号列と
の並列マッチングの処理速度の改善方法を提案してい
る。

第２の問題は８文字のデータ記号列とパタン記号列の比
較に際して、いずれか一方に一文字でもエラーがあると
永久にマッチ信号を出せない事である。第２の問題を救
済するために、１文字の誤字や付加や脱字のタイプミス
によって生じる変形パタン記号列を全てメモリに格納し
て、データ記号列をのぞく窓を１文字ずらす都度、デー
タ記号列とパタン記号列及び変形パタン記号列との比較
を行うようにすると、処理速度は変形パタン記号列の個
数と記号列の長さに反比例して減少する。８ビット記号
コードを使う時の８文字記号列の変形パタン記号列の個
数は２×８×２^８すなわち、約4000となる。従って、４
KB/sの処理速度は１B/sに下ってしまう。

第２の問題に対しては、特開昭61-253536公報および特
開昭61-267130公報の「記号列識別装置とその制御方
式」（本願と同一発明者その他２人による発明）が、メ
モリに付加される順序論理回路を修正し、テキスト情報
と多数のパタン記号列との並列あるいはマッチの処理速
度を飛躍的に改善する方法を提示している。

これ等の改善方法によって、メモリ部は記憶容量を上
げ、順序論理部は処理機能を向上させて行くだけで、テ
キスト情報と多数の登録パタン記号列との高度なマッチ
ング処理を並列に実行させる事が可能になる。しかし、
これ等の回路を１つのＶＬＳＩ（超高集積）チップに実
現する場合に、順序論理部の方がメモリ部より大きな比
率を占めて、メモリ容量を大きくする事が難かしくなる
新たな問題が生じて来る。特に、メモリ部に入力される
記号コードのビット幅が８とか１６に限定されると、メ
モリ部を大きくすると、ロジック部も大きくしていかな
ければならない。

〔発明が解決しようとする問題点〕

上記のように、高度なマッチング処理機能を持った順序
論理部がパタン記号列のメモリ部より大きな面積をとる
ために、メモリ容量を大きくする事が困難となる問題点
を解決する事が本発明の目的である。

〔問題点を解決するための手段〕

メモリ部と順序論理部とエンコード手段から成る記号列
識別装置におけるメモリ部をいくつかのメモリエリヤに
分割し、複数メモリエリヤを選択駆動できるようにして
メモリ部の記憶容量を拡大する。このような選択駆動を
採用した事による性能低下を、各メモリエリヤに登録す
るパタン記号列を分類しておく事によって、回避する。
すなわち、本発明は第１図と第２図に示すように、複数
個のメモリエリヤから成り、複数個のパタン記号列を記
憶する連想メモリ手段１２０と、前記メモリエリヤの選
択手段１１０と、前記連想メモリ手段１２０の中の選択
されたメモリエリヤからの読取り出力信号によって制御
されるゲート１３３によって連結されるフリップフロッ
プ１３１のアレイから成る順序論理手段１３０と、前記
順序論理手段１３０の中のどの位置のフリップフロップ
１３１にパタン記号列とのマッチ信号があったかを判別
するエンコード手段１４０とを備える。このようにする
事に伴って起る性能低下を回避する方法として、複数個
のメモリエリヤから成る連想メモリ手段に登録するパタ
ン記号列を階層的に分類して、メモリエリヤ選択コード
の低い方で指定されたメモリエリヤに階層の高い方のパ
タン記号列を登録する記号列登録方式、または、登録パ
タン記号列を属性毎に分類し、各属性に対応したメモリ
エリヤに登録する記号列登録方式、あるいは登録パタン
記号列の中の特殊性の少ないものを特定のメモリエリヤ
に登録し、残りを特定分野毎に分類して残りのメモリエ
リヤに分割して登録する記号列登録方式を備える。

〔作用〕

メモリエリヤ選択手段を導入する事によって、順序論理
部を大きくしないで、メモリ部のみを大きくでき、１つ
のチップに多くのパタン記号列の登録が可能になる。た
とえば、メモリ部と論理部が１対３のチップにおいて、
メモリ部を４倍にすると、本発明の場合、チップサイズ
が１６／７倍に増えるだけであるのに対し、従来のまま
では４個分のチップサイズが必要になる。

故に、多数のパタン記号列の登録が、少ないチップで達
成される。代りにテキスト情報が登録された全パタン記
号列と一斉に比較されなくなるが、住所の単語識別にお
いて、県名・市名・町名を全て一斉に検索しないで、県
名がわかれば、次はその県に含まれる市名のみを検索
し、市名がわかれば、その市に含まれる町名を検索すれ
ばよいので、選択的にパタン記号列を切替えて行く事に
伴うデメリットはないと考えられる。このように、登録
パタン記号列を階層的に分類して登録するだけでなく、
データベースマシンで期待されている属性別の検索に対
応できるように、登録パタン記号列を属性別に分類して
登録する方法も有効である。

〔実施例〕

第１図は本発明の一実施例であり、本発明の基本概念を
示すものである。従来の記号列識別装置との違いはメモ
リ部１２０がいくつかのメモリエリヤ１２０−１〜１２
０−４に区分され、選択手段１１０によって、その中の
１つだけがアクセスされる。すなわち、入力端子１０１
から与えられる記号コードは選択手段１１０を介し、入
力端子１０２から与えられる選択アドレスコードによっ
て指定されたメモリエリヤ１２０−１に入力され、そこ
に登録された記号コードと比較される。比較結果は、メ
モリエリヤ１２０−１の読取り出力信号（外部信号を呼
ぶ）として、順序論理部１３０へ一斉に与えられる。

順序論理部１３０は、並列に入力される多数の外部信号
を用いて、高度な記号列照合処理を行ない、登録パタン
記号列のいずれかとマッチしたデータ記号列が入力端子
１０１から入力された時に、出力端子１３９からマッチ
パルスを出力し、且つエンコード手段１４０の出力端子
１４９からはマッチパルスが出力された時にマッチした
パタン記号列の登録アドレスを出力する。

なお、順序論理部１３０への入力端子１０３は、論理部
内のフリップフロップの内容をリセットしたりシフトさ
せたりするパルスを受付ける。メモリエリヤ切換え時に
はリセットパルスが使われる。

第２図はメモリエリヤが１つだけの場合の記号列識別装
置の説明図であり、従来の発明の延長上にある記号列識
別装置の一実施例である。メモリ部１２０は普通に使わ
れるＲＡＭ（ランダム・アクセス・メモリ）と同じであ
り、Ｘアドレスデコーダ１２１とＹアドレスデコーダ１
２６とを含み、Ｘアドレスデコーダ１２１で選択される
縦線１２２とＹアドレスデコーダ１２６で選択される横
線１２３との交差点にメモリセル１２８を持つ。横線１
２３は両端に書込み回路（以下Ｗ回路という）１２５と
読取り回路（以下Ｒ回路という）１２４とを持ち、Ｘア
ドレスデコーダ１２１で選択された縦線１２２に交わる
メモリセル１２８に情報“１”（黒丸印）とか“０”
（白丸印）を書込んだり、そのメモリセル１２８から読
出しを行なえる。

この記号列識別装置の中ではこのメモリ部１２０が、連
想メモリとして機能するように使われる。今、記号コー
ドが２ビットであるとし、記号列が４種類の記号Ａ・Ｂ
・Ｃ・／のみで形成されるとする。その時、記号列ＡＢ
Ｃ／ＣＢＣＡＢＡ／…を登録するには、Ｙアドレスデコ
ーダ１２６の上位アドレスで記号列の登録アドレスを指
定し、登録記号をＸアドレスデコーダ１２１に入力しつ
つ、記号入力の都度、入力端子１０４に与えられるシフ
トクロックパルスを計数するカウンタ１２７をＹアドレ
スデコーダ１２６の下位アドレスに与えて、第１番目の
横線１２３から順次第１１番目の横線１２３までにＷ回
路１２５を介して外部信号“１”を順次に書込んで行
く。

たとえば、先頭のＡはＡの記号コードで選択される左端
の縦線１２２と第１番目の横線１２３との交点に“１”
（黒丸印）を書込む事で達成される。２番目のＢはＢの
記号コードで選択される縦線１２２と第２番目の横線と
の交点に“１”を書込む事によって達成される。残りの
交点はパタン記号列登録前に“０”を貯えるようにクリ
ヤされるようにしている。

このメモリ部１２０が連想メモリのように働くのは、Ａ
の記号コードをＸアドレスデコーダ１２１に与えると、
Ａの記号コードで選択された縦線１２２に交わる横線１
２３との交点に“１”を貯える横線１２３から、登録記
号にマッチした事を示す外部信号“１”を出力し、他の
横線１２３からは登録記号にマッチしない事を示す外部
信号“０”を出力するからである。したがって、第２図
の実施例のメモリマトリクスは、Ａの記号コードに対し
て１番目と８番目と１０番目の横線１２３が外部信号
“１”を残りの横線が外部信号“０”を出力する。Ｂの
記号コードに対しては、２番目と６番目と９番目の横線
１２３が外部信号“１”を出力し、Ｃの記号コードに対
しては３番目と５番目の横線１２３が外部信号“１”を
出力し、デリミッタとして使われる／の区切り記号コー
ドに対しては４番目と１１番目の横線１２３が外部信号
“１”を出力する。

メモリ部１２０の右横側の順序論理部１３０は、記号列
照合の状態遷移図（一般に状態遷移図とは自動機械の動
作状態を示す説明図であって記号列の識別動作の説明に
よく使われる。）のステートノードに対応してフリップ
フロップ１３１を、ノードを結合するパスとしてＡＮＤ
ゲート１３３を用いたものである。ここに、状態遷移図
とは自動機械（オートマトン）の動作状態を説明するた
めのものであり、記号の入力の都度変化する状態が状態
（ステート）ノードで、各記号に対してどの状態からど
の状態へ移り変るかがノードを結ぶパスで示されるグラ
フである。任意長さのパタン記号列との照合を可能にす
るために、区切り信号レジスタ１３２を導入し区切られ
た記号列単位の照合結果をＯＲゲート１３５を通してプ
ライオリティエンコーダ１４０に導く。

区切り信号レジスタ１３２は記号列ＡＢＣ／とかＣＢＣ
ＡＢＡ／を登録した後に区切り記号コード／が入力され
ると、メモリ部１２０から読出される外部信号を取込ん
でホールドする。すなわち、４番目と１１番目の横線１
２３から出力された外部信号だけが“１”であるから、
それらに対応した区切り信号レジスタ１３２（斜線の施
こされた所）に“１”がセットされる。故に、フリップ
フロップ１３１の４番目と１１番目の内容（以下では内
部信号と呼ぶ）が“１”であるか“０”であるかによっ
て、ＡＢＣの入力があったかもＣＢＣＡＢＡの入力があ
ったかを判定する。それ以外のフリップの内容エンコー
ダ１４０に伝わらないように、ＡＮＤゲート１３４が導
入されている。

順序論理部１３０での記号列照合の処理は以下に述べる
ように、非常に単純である。始めに、入力端子１０５か
ら内部信号“１”がセットされ、１番目のフリップフロ
ップ１３１（斜線の施こされた所）が“１”を保持して
いる。その期間にメモリ部１２０へ入力端子１０１から
ＡＢＣの記号コードが順に入力されると、Ａの記号コー
ド入力時に１番目の横線１２３からＲ回路１２４を通し
て外部信号“１”がゲート１３３に入り、１番目のフリ
ップフロップ１３１から２番目のフリップフロップ１３
１へ内部信号“１”のシフトが起こる。Ｂの記号コード
入力時に、２番目のフリップフロップ１３１の内部信号
“１”が３番目フリップフロップ１３１へシフトする。
Ｃ記号コード入力が終ると、３番目フリップフロップ１
３１の内部信号“１”が４番目フリップフロップ１３１
へ伝わり、それはゲート１３４とＯＲゲート１３５を経
てエンコーダ１４０に進むと共に、外部にも記号列マッ
チ信号パルスを発生する。入力端子１０３にはフリップ
フロップ１３１間の内部信号のシフトクロックパルスを
与えるとか、全フリップフロップ１３１の内容を“０”
にリセットするリセットパルスを与えることができる。

順序論理部１３０の５番目と１２番目のフリップフロッ
プ１３１は、１番目のフリップフロップ１３１と、同じ
く内部信号“１”をホールドする部分であって、それは
４個単位の区切り信号レジスタ１３２のいずれかに
“１”が設定されていれば、ＯＲゲート１３６を介して
“１”にセットされる。これによって、任意長さの記号
列の照合が可能になる。

第２図の記号列識別装置を具体的に設計してわかった事
は、記号コードが２ビットとか４ビットの時には各横線
１２３に交わる縦線１２２の本数またはメモリセル数が
４個とか１６個であって小さく実現できるが、記号コー
ドが８ビットから１６ビットへ及ぶとそれらが２５６個
から６万５千個へと急増するという点であった。しか
も、各横線１２３に交わるメモリセル１２８の中で
“１”の外部信号を貯えるものが１個にすぎないという
点で、メモリセル１２８の利用効率が非常に低いことが
わかった。８ビットの時の利用効率は８／２５６、すな
わち0.003である。

第３図はメモリセルの利用効率を0.5まで高めたメモリ
部の第１の例である。入力端子１０１が８ビットの記号
コードを受付けるために、２ビットのＸアドレスデコー
ダ３１２１を４個使用している。各Ｘアドレスデコーダ
３１２１ごとに縦線３１２２と横線３１２３とこれらの
交点のメモリセルからなるサブ・メモリ部において、縦
線３１２２と横線３１２３とこれにつながるＷ回路３１
２５とＲ回路３１２４とは、それぞれ第２図のメモリ部
１２０の縦線１２２と横線１２３とこれにつながるＷ回
路１２５とＲ回路１２４とに対応している。交点の黒丸
印３１２８は外部信号“１”の格納位置を示している
（他の交点は記号列登録前に“０”にクリヤされている
としている）。ワィヤードＡＮＤ線２１９は４つのサブ
メモリ部３１２０の読取り出力信号の論理積を作り、Ｒ
回路１２４に８ビット記号コードに対応した外部信号を
発生させる。

このような構成にする事は特開昭61-104495公報および
特開昭61-104497公報の「連想記憶装置」に記載されて
いる考えに基ずいている。これによって、メモリセル数
を大幅に減らせる。すなわち、８ビットの記号コードに
対して８ビットアドレスデコーダを使うと、２５６個の
メモリセルを使う必要があったが、２ビットアドレスデ
コーダを４個で構成すると、１６個のメモリセルを使う
だけでよい。

第４図はメモリセル利用効率を1.0に高めるために連想
メモリセルを使用するメモリ部の第２の例である。入力
端子１０１から与えられる記号コードの各ビットは縦線
ドライバ４２１を与えられ、１対の縦線４２２を駆動す
る。記号の登録アドレスはＹアドレスデコーダ２１６に
与えられ、登録アドレス選択用横線４２５の選択位置を
決める。登録記号のビットパターンは各行のメモリセル
４２８に格納される。入力端子１０１から入力される記
号コードがメモリセル４２８に格納されたビットパタン
に一致するとマッチ信号検出用横線４２４から“１”の
外部信号を出力し、一致しないと“０”の外部信号を出
力する。これによって第２図のメモリ部１２０と同じ働
きを行なう。ここに使用する連想メモリセルの詳細を第
９図に示し、縦線ドライバ４２１の改良版を第１１図に
示すので、ここでは細部の説明を省略する。

メモリセル数が記号コードのビット数に等しい事はメモ
リセルの利用効率の点で理想であると言えるが、連想メ
モリセル自身のセルサイズがＲＡＭセルの場合より大き
いので、トータルのメモリ部１２０のサイズが第３図の
場合より十分に小さくなると明言することは難かしい。
いずれにしても、第２図のメモリ部１２０は記号コード
が８ビットや１６ビットに増えても、第３図や第４図の
方法を採用する事によって、メモリ部のサイズを十分に
小さく保つ事が出来る。たとえば、第３図の構成を採用
すると、ＳＲＡＭ（スタチックＲＡＭ）のメモリより記
憶密度が半分に下る程度のメモリ部１２０を実現できる
ことがわかる。ＳＲＡＭの２５６Ｋｂや１Ｍｂのチップ
が開発されたというニュースがすでに発表されている事
を考えると、６４Ｋｂや２５６Ｋｂのメモリ部１２０の
実現は可能であり、８ビット記号を８１９２個から３２
７６８個まで登録できると期待できる。

順序論理部１３０も第２図に示された程度の機能であれ
ば、メモリ部１２０と同程度のチップサイズで実現され
ると考えられる。しかし、もう少し厳格に考えると、メ
モリ部１２０の各横線１２３、あるいはワイヤドＡＮＤ
線２１９の長さは記号コードのビット数で決まってお
り、高々１６ビットである。故に記憶容量６４Ｋｂが２
５６Ｋｂに増えると、縦線の本数は増えず、ワイヤドＡ
ＮＤ線２１９の本数ばかりが４０９６本から１６３８４
本に増え、細長いメモリ部１２０に対して細長い順序論
理回路部１３０が接続される形になる。メモリ部１２０
と論理回路部１３０の幅の比が単純なマッチング処理の
場合に１：１であって、あいまいマッチを含む高度なマ
ッチング処理を行なわせる場合には１：３程度になる。
このような不具合が本発明で解決しようとする問題点で
ある。

第５図はメモリエリヤ選択手段の一実施例である。入力
端子１０１から与えられる８ビットとか１６ビットの記
号コード信号１０１Ａを４つのメモリエリヤ１２０−１
〜１２０−４のいずれかに選択的に供給するために、入
力端子１０２から２ビットの選択コードを受付け、それ
によってスイッチ１１１とスイッチ１２２・１１３を制
御するデマルチプレクサ構成をとっている。すなわち、
選択コードの１ビット目が“０”または“１”に対しス
イッチ１１１がそれぞれ左または右へ倒され、選択コー
ドの２ビット目が“０”または“１”に対してスイッチ
１１２と１１３が共にそれぞれ左と右へ倒される。これ
によって、選択コードが“００”（２進法表示）の時
に、記号コードはメモリエリヤ１２０−１にのみ供給さ
れる。他のメモリエリヤ１２０−２〜１２０−４には記
号コードが印加されず、したがってアクセスもされな
い。

４つのメモリエリヤ１２０−１〜１２０−４の各々に含
まれる横線１２３またはワイヤドＡＮＤ線２１９または
マッチ信号検出用横線４２４が、４つのメモリエリヤに
共通のワイヤドＯＲ線５１９に接続され、選択されたメ
モリエリヤの出力する外部信号をワイヤドＯＲ線５１９
から出力する。選択されたメモリエリヤへの信号列の登
録は、ワイヤドＯＲ線５１９に与える書込みのための外
部信号“１”を選択されたメモリエリヤに対してのみ有
効に働くように、他のメモリエリヤのアクセスを禁止す
る事で達成できる。このデマルチプレクサ構成のメモリ
エリヤ選択手段を第２図に追加して、メモリ部を縦長で
なく横長に拡大していくつかのメモリエリヤに分割し選
択駆動すると、パタン記号列がメモリエリヤ毎に分割さ
れて登録される。

第６図は分割されて登録されるパタン記号列の一例を示
している。１行目はメモリエリヤの番号を示し、２行目
から以降がエリヤ毎のパタン記号列の一例を示してい
る。０番目の列は、幅広い領域をカバーするキーワード
をパタン記号列としている。１番目の列は、情報処理装
置に関連したキーワードをパタン記号列としている。２
番目と３番目の列は音楽や美術に関連したキーワードを
パタン記号列としている。このようにキーワードを分類
して登録してあると、検索の時に、始めは第０列のキー
ワードによる検索を行ない、音楽家とかクラシックなど
でマッチ信号が発生したとすると、メモリエリヤ選択コ
ードを“１０”（２進法表示）に切替えて検索を続ける
とかやり直す事で、第２列の登録したキーワードによる
きめ細かな情報検索を行なえる。

勿論、先に述べたように、０番目の列を広い領域のキー
ワードとせず、生化学に関するキーワードに限度しても
よい。生化学の文献を検索した後で整合のあったテキス
ト情報に対してのみその中に生化学に興心を抱いた画家
（３列目）のサーチを行なう事が容易である。また、す
でにのべたように、郵便物の宛先識別のために０列目に
県名や郡名や区名や市名を、１列目に区のある都市の町
名を、２列目に市のある都市の町名を、３列目に郡に属
する町名をと、階層的に分類して登録する事が有効であ
るのは言うまでもない。

第７図は登録パタン記号列の切換えを伴う記号識別の動
作タイミングの説明図である。１行目のパルス列７１０
は入力データ記号列の入力クロックパルスを示してい
る。２行目の波形７２０はメモリエリヤ選択コードの切
替わりを示しており、それは入力クロックパルスの途切
れた時に行なわれている。３行目のパルス７３０は記号
列マッチ信号パルスの例を示している。４行目のパルス
７４０はメモリエリヤ選択コードの切替え後の順序論理
回路部１３０の全フリップフロップ１３１を、“０”へ
戻すリセットパルスを示している。このリセットパルス
によって、メモリエリヤ切替えに伴う記号列照合の混乱
を防止できる。

第８図はメモリエリヤ選択アクセスを許すメモリ部の第
３の例を示す。第３図とよく似ているが、サブメモリ部
の２ビットのＸアドレスデコーダ３１２１が４ビットの
Ｘアドレスデコーダ８１２１に置替わり、したがって４
個のメモリセル３１２８を分担していた横線３１２３が
１６個のメモリセル３１２８を分担する長い横線８１２
３に変っている。４ビットＸアドレスデコーダの中の２
本の入力端子は、メモリエリヤ選択コード入力用に割当
てられる。故にサブメモリ部の中で選択駆動が行なわれ
る。

第３図の場合、メモリセル３１２８は小さくなるが、Ｗ
回路３１２５やＲ回路３１２４が大きくなるために、セ
ルサイズが余り小さくならなかったが、第８図に場合は
Ｗ回路３１２５やＲ回路３１２４が１６個のメモリセル
３１２８で共用されるので、見掛け上はセルサイズが小
さくなる。

第９図は代表的な連想メモリセルの回路構成の説明図で
ある。連想メモリセルはＳＲＡＭセルをベースにそこに
情報を貯えると共に、検索情報ビットを与える事によっ
て記憶情報ビットに一致したかどうかの比較結果を与え
る機能を持ったものである。情報ビットを貯えるＳＲＡ
ＭセルはＭＯＳトランジスタＱ_１とＱ_２と抵抗器Ｒ_１と
Ｒ_２のたすき掛け結合回路によって構成され、ＭＯＳト
ランジスタＱ_３とＱ_４を登録アドレス選択用横線４２５
で選択すると、Ｂ_ｊと_ｊの１対の縦線４２２から与え
るビット情報を書込める。このＳＲＡＭセルに貯えられ
た情報ビットと縦線４２２から与えられる検索情報ビッ
トとの比較は、ＭＯＳトランジスタＱ_５とＱ_６で行なわ
れる。

マルチ情報ビットの検索を行なうには、このような連想
メモリセルを横に並べ、全部が一致した時にマッチ信号
を出せるために、各セルでの比較結果がＭＯＳトランジ
スタＱ_７を介してマッチ信号検出用横線４２４に接続さ
れる。比較結果が一致したときにはトランジスタＱ_７の
ベース電位が低くなりＱ_７がオフになり、検出用横線４
２４の電位が抵抗Ｒ_３を通して高く保たれる。不一致の
メモリセルではトランジスタＱ_７がオンになり、検出用
横線４２４の電位が下る。

第１０図は、連想メモリセルとスイッチ付き縦線ドライ
バを付加したメモリ部の第４の例である。第１０図を第
４図と比較すると、登録アドレス選択用横線４２５とマ
ッチ信号検出用横線４２４と連想メモリセル４２８が第
４図の場合と同じであり、縦線ドライバ１４２１が第１
１図に示されるようにスイッチを内蔵したものに変って
いる。そのために、端子１０２からデコーダ１１００に
与えられるメモリエリヤ選択コードで指定されたメモリ
エリヤの縦線ドライバ１４２１のみが、アクティブにな
って入力端子１０１から与えられるデータ記号列の各記
号コードが駆動される。この時、入力記号コードの各ビ
ットは、１対の縦線４２２に対し（ハイ・ロウ）か（ロ
ウ・ハイ）の電圧パルスの組合せに変換される。

第１１図は、スイッチ付き縦線ドライバーの一実施例で
ある。ＭＯＳトランジスタＱ₁₁・Ｑ₁₂・Ｑ₂₁・Ｑ₂₂をた
すき掛けにした部分は、端子１１０１から与えられる入
力記号コードの各ビットを（ハイ・ロウ）か（ロウ・ハ
イ）の電圧パルスの組合せに変換する部分である。ＭＯ
ＳトランジスタＱ_３とＱ_４はこの縦線ドライバをアクテ
ィブにするか否かの選択スイッチであり、端子１１０２
から与えられる選択信号で１／２の高電圧（ハイ）かＶ
_１の低電圧（ロウ）かを与える。

第１１図のスイッチ付き縦線ドライバを第１０図の中の
縦線ドライバ１４２１として用いると、アクティブにな
った縦線ドライバ１４２１に接続される縦線４２２に接
続された連想メモリセル４２８は、そこに登録された記
号コードと入力端子１０１から与えられる記号コードと
の比較結果を、マッチ信号検出用横線４２４から出力で
きる。

一方、選択されていないメモリエリヤ（１２０−１〜１
２０−４の中の３つ）においては縦線ドライバ１４２１
の１対の縦線４２２が共に低電圧（ロウ）状態になり、
第９図にそのような低電圧が縦線４２２に印加された時
にＭＯＳトランジスタＱ_７のベース電位が常に低電位に
保たれ、Ｑ_７をオフにする。したがって、そこでは記号
コードの比較結果がマッチ信号検出用横線４２４に現わ
れないように禁止される。したがって、マッチ信号検出
用横線４２４を４つのメモリエリヤ１２０−１〜１２０
−４の全てに共通に使うことができる。

なお、第１１図において、インバータ１１１１と１１１
２は検索ビットとメモリエリヤ選択信号のインバート信
号を作るために導入されている。

〔発明の効果〕

以上のように、ＲＡＭセルまたは連想メモリセルから成
るメモリマトリクスを分割し、それらを選択的にアクセ
スする構成を採用することによって、記号の配列順序を
判断する順序論理回路の高機能化と共に、パタン記号列
のメモリ部の大容量化を図ることが可能となる。どの程
度の効果があるかは以下に例をあげで説明する。

第１２図は本発明の効果の説明図である。（ａ−１）・
（ａ−２）・（ａ−３）は順序論理部（斜線を施こした
部分）１３０が単純機能で余り大きくない場合を示し、
（ｂ−１）・（ｂ−２）・（ｂ−３）は高機能の順序論
理部１３０の場合を示している。（ａ−１）と（ｂ−
１）はメモリ部１２０の記憶容量が小さい場合を、（ａ
−２）と（ｂ−２）はメモリ部１２０の記憶容量を４倍
に増やした場合を、（ａ−３）と（ｂ−３）はメモリ部
１２０を４つのメモリエリヤに分割して選択的にアクセ
スする場合を示している。

従来の記号列識別装置の問題点は、（ａ−２）と（ｂ−
２）のようにメモリ部の記憶容量を４倍にした時に、メ
モリ部の幅を増やせないために、チップが縦長になって
しまう点にあった。４個を横に並べてメモリ部を４倍に
しようとすると順序論理部も４倍に増える。そこで、本
発明の採用によって、メモリ部のみを４倍に拡張し選択
駆動すると、チップサイズが正方形に近ずくと共に、チ
ップサイズを大きくしないで記号列の登録容量が４倍に
増える。

（ａ−２）のチップ４個分のチップサイズと（ａ−３）
のチップ１個分のチップサイズと比較すると、チップの
幅が８：５になって、（ａ−３）のチップの方が小さく
なる。すなわち、（ａ−２）のチップ４個分のチップサ
イズの５／８で済む。（ｂ−２）のチップ４個分のチッ
プサイズと（ｂ−３）のチップ１個分のチップサイズと
を比較すると、チップの幅が１６：７になって、（ｂ−
３）のチップの方が小さくなる。すなわち、（ｂ−２）
のチップ４個分のチップサイズの７／１６に減少してい
る。かような場合本発明では入力データ記号列と全ての
登録パタン記号列とが一斉に比較ができなくなるが、メ
モリエリヤの１μsec以下での高速切換え動作による階
層的な検索を行なえば、検索処理の性能はそれほど低下
しない。

郵便物の宛先の単語識別の例で示したように、県名をサ
ーチ中に町名の登録パタン記号列は不要であるから、全
登録パタン記号列と入力データ記号列の一斉比較は必ず
しも必須でないとわかる。したがって、性能を低下しな
いで、メモリ容量を1.6〜2.3倍に高める事が出来ること
になる。

メモリエリヤの数が４でなく８になると、（ａ−２）の
チップ８個分のチップサイズと（ａ−３）の形式のチッ
プサイズとの比が１６：９になり、（ｂ−２）のチップ
８個分のチップサイズと（ｂ−３）の形式のチップサイ
ズとの比が３２：１１になるので、逆に見れば、メモリ
容量は1.8〜2.9倍に増やせる事になる。故に、メモリ部
を分割して選択駆動する方式の記憶密度向上に対する効
果は極めて大きいとわかる。

以上にのべたように本発明によれば、順序論理回路部の
高機能化に伴ってメモリ部の細長化が顕著になって、記
号コードの幅を大きくしないでメモリ部の大容量化が困
難になるという問題点が容易に解決できるとわかる。

なお、以上の実施例の説明において、順序論理部にあい
まいマッチ処理機能を持たせるフリップフロップのアレ
イ追加の設定が含まれていないが、本発明の効果を示す
のにそこまで具体的に説明しなくて済むために省略され
ているのであって説明がないからといって、あいまいマ
ッチ処理機能を含んだ順序論理部が除かれるということ
ではない。

【図面の簡単な説明】

第１図は本発明の基本概念を示す一実施例の構成を示す
ブロック図、第２図は本発明の記号列識別処理を説明す
るための装置の詳細構成を示すブロック図、第３図と第
４図は本発明の一実施例のメモリ部の第１および第２の
例の回路構成を示すブロック図、第５図は本発明の一実
施例のメモリ・エリヤ選択手段の説明図、第６図は登録
パタン記号列を示す図表、第７図は記号列識別動作のタ
イムチャート、第８図は本発明の一実施例に含まれるメ
モリ部の第３の例の回路構成を示すブロック図、第９図
は代表的な連想メモリセルの回路の説明図、第１０図は
第９図の連想メモリセルを採用する本発明の一実施例に
含まれるメモリ部の第４の例の回路構成を示すブロック
図、第１１図は第１０図のメモリ部の縦線ドライバの回
路の説明図、第１２図はチップサイズを通した本発明の
採用効果の説明図である。 １１０…メモリエリヤ選択手段、１２０…メモリ部、１
３０…順序論理部、１４０…プライオリティエンコー
ダ。

Claims (4)

【特許請求の範囲】
1. 【請求項１】複数個のメモリエリヤから成り、複数個の
   パタン記号列を記憶する連想メモリ手段と、前記メモリ
   エリヤの選択手段と、前記連想メモリ手段の中の選択さ
   れたメモリエリヤからの読取り出力信号によって制御さ
   れるゲートとそれに連結されるフリップフロップのアレ
   イから成る順序論理手段と、前記順序論理手段の中のど
   の位置のフリップフロップにパタン記号列とのマッチ信
   号があったかを判別するエンコード手段とを備えた事を
   特徴とする記号列識別装置。
2. 【請求項２】複数個のメモリエリヤから成る連想メモリ
   手段に登録するパタン記号列を階層的に分類して、メモ
   リエリヤ選択コードの低い方で指定されたメモリエリヤ
   に階層の高い方のパタン記号列を登録する事を特徴とす
   る記号列識別装置への記号列登録方式。
3. 【請求項３】複数個のメモリエリヤから成る連想メモリ
   手段に登録するパタン記号列を属性毎に分類して、各属
   性に対応したメモリエリヤに登録する事を特徴とする記
   号列識別装置への記号列登録方式。
4. 【請求項４】複数個のメモリエリヤから成る連想メモリ
   手段に登録するパタン記号列の中の特殊性の少ないもの
   を特定のメモリエリヤに、残りを特定分野毎に分類して
   残りのメモリエリヤに分割して登録する事を特徴とする
   記号列識別装置への記号列登録方式。