JPH0590141A - Data forming equipment for charged beam writing - Google Patents
Data forming equipment for charged beam writingInfo
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- JPH0590141A JPH0590141A JP3278713A JP27871391A JPH0590141A JP H0590141 A JPH0590141 A JP H0590141A JP 3278713 A JP3278713 A JP 3278713A JP 27871391 A JP27871391 A JP 27871391A JP H0590141 A JPH0590141 A JP H0590141A
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Abstract
Description
【０００１】[0001]
【産業上の利用分野】本発明は、ＬＳＩ設計データから
荷電ビーム描画装置用の描画データ作成処理（データ変
換）を並列に高速で実行する荷電ビーム描画用データの
作成装置に関する。BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a charged beam drawing data creating apparatus for executing drawing data creating processing (data conversion) for a charged beam drawing apparatus in parallel from LSI design data at high speed.
【０００２】[0002]
【従来の技術】従来、ＬＳＩの設計データから電子ビー
ム描画装置に許容される描画データを作成する場合、メ
モリのように同一パターンが繰り返し現われるＬＳＩに
ついては、データ変換処理を高速化するために、繰り返
し単位のみについてデータ処理を施し、残りについては
処理を省略するという手段が使われてきた。しかし、ゲ
ートアレイのような非規則性ＬＳＩに対しては、この方
法での高速化は望めず、同型の処理を複数装置に委ねる
並列処理が適している。2. Description of the Related Art Conventionally, when drawing data allowed for an electron beam drawing apparatus is created from LSI design data, for an LSI in which the same pattern appears repeatedly, such as a memory, in order to speed up the data conversion process, A method has been used in which data processing is performed only on repeating units and processing is omitted for the rest. However, for a non-regular LSI such as a gate array, the speeding-up by this method cannot be expected, and parallel processing in which the same type of processing is entrusted to a plurality of devices is suitable.
【０００３】このような方式を実現するために並列プロ
セッサを使った例として、図９に示すようなパイプライ
ン方式で処理する装置（特開平２−１５９０１４号公
報）、図１０に示すような並列方式で処理する装置（特
開平３−１７５６１３号公報）等が提案されている。As an example of using a parallel processor to realize such a system, an apparatus for processing in a pipeline system as shown in FIG. 9 (Japanese Patent Laid-Open No. 2-159014) and a parallel system as shown in FIG. An apparatus (Japanese Patent Laid-Open No. 3-175613) for processing by the method has been proposed.
【０００４】これらの装置においては、ＬＳＩの設計パ
ターンデータの所定のデータ空間を互いに相関のない小
領域にメッシュ分割し、該分割されたブロック単位の設
計データに個々の図形演算を施し、電子ビーム描画装置
に許容される描画データに変換する。In these devices, a predetermined data space of LSI design pattern data is mesh-divided into small areas that are not correlated with each other, and the divided design data in units of blocks are subjected to individual graphic operations to obtain electron beams. Convert to drawing data that is allowed by the drawing device.
【０００５】電子ビーム描画用データの作成方法におい
て、図９では異なる処理を行うプロセッサを複数個直列
に接続してなるパイプライン構成の図形演算ユニットを
複数個用い、また図１０では同一の処理を行う並列処理
構成の図形演算ユニットを複数個用い、ホスト計算機か
ら転送されるブロック単位のパターンデータを順次いず
れかの処理ユニットに分配し、各処理ユニットを並列に
動作させて設計データを描画データに変換する方法を取
っている。In the method of creating electron beam drawing data, FIG. 9 uses a plurality of graphic operation units having a pipeline structure in which a plurality of processors for performing different processes are connected in series, and in FIG. 10, the same process is performed. Using multiple graphic operation units with parallel processing configuration, pattern data in block units transferred from the host computer is sequentially distributed to one of the processing units, and each processing unit is operated in parallel to convert design data into drawing data. I'm taking the way to convert.
【０００６】より具体的には、少なくとも２つの入出力
端か入出力端に相当する通信ポートを持つプロセッサを
１個以上並べて処理ユニットを構成し、この処理ユニッ
トを複数個並列に動作させてブロック単位のデータ変換
を実行する。また、該処理ユニットへのブロック単位の
設計データの分配は同上の特徴を有するプロセッサを複
数個カスケードに接続し、ホスト計算機から少なくとも
１つのプロセッサに転送されたブロック単位の設計デー
タを次々と先のプロセッサに転送し、該処理ユニットか
らの要求があれば残りの入出力端を通してブロック単位
の設計データを転送することによって行う。More specifically, at least two input / output terminals or one or more processors having communication ports corresponding to the input / output terminals are arranged to form a processing unit, and a plurality of the processing units are operated in parallel to form a block. Perform unit data conversion. In addition, in order to distribute the design data in block units to the processing units, a plurality of processors having the same characteristics are connected in a cascade, and the design data in block units transferred from the host computer to at least one processor are sequentially transferred to the previous one. The data is transferred to the processor, and if there is a request from the processing unit, the block unit design data is transferred through the remaining input / output terminals.
【０００７】しかしながら、処理すべきブロック単位の
設計データの図形密度は一定ではなく、従って負荷にば
らつきが生じる。即ち、図形演算ユニットの中で、ある
ブロック単位の設計データは短時間で処理が終了し、あ
るものは長い時間がかかる。このため、これらの方式で
は図形演算ユニットの中で、プロセッサが遊んでいる状
態が発生し、利用率が低下し、並列処理の効果が十分に
生かされない、という問題が出ていた。However, the graphic density of the design data in block units to be processed is not constant, so that the load varies. That is, in the graphic operation unit, the processing of the design data in a certain block unit is completed in a short time, and that of a certain one takes a long time. Therefore, in these methods, there is a problem that the processor is idle in the graphic operation unit, the utilization rate decreases, and the effect of parallel processing is not fully utilized.
【０００８】従って、非規則性ＬＳＩパターンに対して
有効な、高速データ変換を実現する上で上記問題を克服
した並列プロセッサの開発が急務であった。そしてこれ
は、今後電子ビーム描画装置を実用に供していく上で必
須の課題となっていた。Therefore, there is an urgent need to develop a parallel processor that overcomes the above problems in realizing high-speed data conversion that is effective for non-regular LSI patterns. And this has become an essential issue for practical use of the electron beam drawing apparatus in the future.
【０００９】[0009]
【発明が解決しようとする課題】このように従来、電子
ビーム描画装置を実用に供していく上で、データ変換の
高速化、とりわけ非規則性ＬＳＩ設計データに対する描
画データへの変換処理の高速化が必須の条件となってい
る。そしてこの問題は、電子ビーム描画装置に限らず、
イオンビーム描画装置についても同様にいえることであ
る。As described above, in practical use of the electron beam drawing apparatus in the related art, the speed of data conversion, especially the speed of conversion processing of non-regular LSI design data into drawing data is increased. Is an essential condition. And this problem is not limited to electron beam drawing devices,
The same applies to the ion beam drawing apparatus.
【００１０】本発明は、上記事情を考慮してなされたも
ので、その目的とするところは、ＬＳＩの設計データか
ら荷電ビーム描画装置で受容できる描画データを高速で
作成することができ、且つブロック単位の設計データに
おける負荷のばらつきに起因するプロセッサの利用率の
低下を回避することができ、描画スループットの向上等
に寄与し得る荷電ビーム描画用データの作成装置を提供
することにある。The present invention has been made in consideration of the above circumstances, and an object of the present invention is to create drawing data that can be accepted by a charged beam drawing apparatus at high speed from LSI design data and to block the data. It is an object of the present invention to provide a charged beam drawing data creation apparatus that can avoid a reduction in the utilization factor of a processor due to load variations in design data of a unit and can contribute to improvement of drawing throughput.
【００１１】[0011]
【課題を解決するための手段】本発明の骨子は、ブロッ
ク単位の設計データを並列処理で描画データに変換する
処理を高速化することにあり、そのための手段としてブ
ロック単位の設計データの負荷に応じた異なるプロセッ
サ段数の図形演算ユニットを用意することにある。The essence of the present invention is to speed up the process of converting design data in block units into drawing data in parallel processing. As a means for this, the load of design data in block units is reduced. It is to prepare a graphic operation unit having a different number of processor stages according to the number.
【００１２】即ち本発明は、ＬＳＩ設計データを小領域
のブロックに分割し、該分割されたブロック単位の設計
データを荷電ビーム描画装置に許容されるフォーマット
の描画データに変換する荷電ビーム描画用データの作成
装置において、所定の処理を行うプロセッサの任意の個
数からなり、ブロック単位の設計データを描画データに
変換する図形演算ユニットを複数個並列に設け、且つ各
々のユニットでプロセッサの直列接続段数を異ならせた
（一部にプロセッサ段数が同じものがあってもよい）図
形演算処理部と、ホスト計算機等から転送されたブロッ
ク単位の設計データの負荷（例えば、図形密度）に応じ
て最適な図形演算ユニットを選択し、該選択された図形
演算ユニットにブロック単位の設計データを分配するデ
ータ分配部と、図形演算処理部の各図形演算ユニットで
変換されたブロック単位の描画データを収集する結果収
集部とを具備してなることを特徴とする。That is, according to the present invention, charged beam drawing data for dividing LSI design data into blocks of a small area and converting the divided design data in units of blocks into drawing data in a format allowed by the charged beam drawing apparatus. In the creation apparatus of, the number of processors for performing a predetermined process is provided in parallel, and a plurality of graphic operation units for converting design data in block units into drawing data are provided in parallel. Optimal graphics according to different (may have the same number of processor stages) graphics processing units and the load (for example, graphics density) of design data in block units transferred from the host computer etc. A data distribution unit that selects a calculation unit and distributes design data in block units to the selected graphic calculation unit; By comprising; and a result collection unit for collecting drawing data of the converted block in the graphic calculation unit of the arithmetic processing unit, characterized.
【００１３】[0013]
【作用】本発明によれば、パイプライン構成或いは並列
処理構成の処理ユニットを複数個並列動作させて、ブロ
ック単位の設計データの複数個を同時に描画データに変
換するに際して、処理対象のブロックの図形数に最適な
図形演算ユニットが選択される。従って、図形演算ユニ
ットでの負荷のばらつきによるプロセッサの利用率の低
下が回避でき、処理ユニットの並列化の効果が最大限に
生きてくる。これにより、データ変換に要する時間を大
幅に短縮することができる。従って、非規則性ＬＳＩ設
計データに対して、高速でデータ変換を行うことがで
き、描画スループットの向上等に寄与することが可能と
なる。According to the present invention, when a plurality of processing units each having a pipeline configuration or a parallel processing configuration are operated in parallel to simultaneously convert a plurality of block-based design data into drawing data, the graphics of the block to be processed are processed. The most suitable figure operation unit is selected. Therefore, it is possible to avoid a decrease in the utilization factor of the processor due to the variation in the load in the graphic operation unit, and the effect of parallelization of the processing units is maximized. As a result, the time required for data conversion can be greatly reduced. Therefore, the non-regular LSI design data can be converted at high speed, which can contribute to the improvement of drawing throughput.
【００１４】[0014]
【実施例】以下、本発明の詳細を図示の実施例によって
説明する。The details of the present invention will be described below with reference to the illustrated embodiments.
【００１５】本実施例に係わる並列データ変換処理では
白黒反転（ＮＯＴ），重ね除去（ＯＲ）等の論理演算や
領域分割，ポリゴン等の分割演算等の高速処理を目標と
している。これらの処理では、データ空間を適当なメッ
シュ（ブロック）に切った場合、 (1) ブロック間で独立に処理が可能である。The parallel data conversion processing according to the present embodiment aims at high speed processing such as logical operation such as black and white inversion (NOT), overlap removal (OR), area division, division operation of polygon and the like. In these processes, if the data space is cut into an appropriate mesh (block), (1) the blocks can be processed independently.
【００１６】(2) 処理結果の順序が変わっても、ブロッ
クに識別番号等を付加する等の手段で、容易に論理的に
再構成できる。 という特徴がある。これらの特徴を考慮して、本並列デ
ータ変換処理システムの構成を図１のように決めてあ
る。(2) Even if the order of the processing results is changed, the block can be logically reconstructed easily by adding an identification number or the like to the block. There is a feature called. In consideration of these features, the configuration of the parallel data conversion processing system is determined as shown in FIG.
【００１７】図１は、本発明の一実施例に係わる描画デ
ータ作成装置の概略構成を示すブロック図である。全体
機能を３つに分け各機能を専用のユニット（プロセッサ
群）で処理する。即ち、データの分配を分配ユニット
（データ分配部）１０で、図形演算を複数の図形演算ユ
ニットからなる並列処理ユニット（図形演算処理部）20
で、処理結果の収集をマージユニット（結果収集部）３
０で処理する。ユニット間の処理はパイプライン的に実
行される。FIG. 1 is a block diagram showing the schematic arrangement of a drawing data creating apparatus according to an embodiment of the present invention. The overall function is divided into three and each function is processed by a dedicated unit (processor group). That is, data is distributed by a distribution unit (data distribution unit) 10 and graphic calculation is performed by a parallel processing unit (graphic calculation processing unit) 20 including a plurality of graphic calculation units.
Then, the processing unit collects the processing results 3
Process with 0. Processing between units is executed in a pipeline.
【００１８】分配ユニット１０は、ホスト計算機から転
送されたブロック単位の設計データを、並列処理ユニッ
ト２０内の複数の図形演算ユニット２０1 〜２０6 に分
配する。データの分配は、後述するように、ブロック内
の図形数に応じて最適な図形演算演算ユニット２０1 〜
２０6 を選択して転送する、という形で行われる。The distribution unit 10 distributes the block-unit design data transferred from the host computer to the plurality of graphic operation units 20 1 to 20 6 in the parallel processing unit 20. As will be described later, the data distribution is based on the optimum figure arithmetic operation unit 20 1 ... in accordance with the number of figures in the block.
This is done by selecting and transferring 20 6 .
【００１９】図形演算ユニット２０1 〜２１6 は、分配
ユニット１０から供給されたブロックデータ（ブロック
単位の設計データ）に図形演算処理を施し、結果をマー
ジユニット３０に出力する。図示のように図形演算ユニ
ット２０1 〜２０6 は複数個あっても、並列に動作す
る。また、ユニット内部の処理もパイプラインである。
各プロセッサがパイプラインステージを構成し、前後の
プロセッサとの通信及びプロセッサ内部での図形演算処
理を平行して行う。パイプステージ間ではブロック単位
でデータが移動する。The graphic operation units 20 1 to 21 6 apply graphic operation processing to the block data (design data in block units) supplied from the distribution unit 10 and output the result to the merge unit 30. As shown in the figure, even if there are a plurality of graphic operation units 20 1 to 20 6 , they operate in parallel. The processing inside the unit is also a pipeline.
Each processor constitutes a pipeline stage, and performs communication with the preceding and succeeding processors and graphic calculation processing in the processor in parallel. Data moves in block units between pipe stages.
【００２０】マージユニット３０は、図形演算ユニット
２０1 〜２０6 から処理結果を受けとり、ブロック単位
の描画データを１単位として出力する。マージユニット
３０の各プロセッサは図形演算ユニット２０1〜２０6
からの描画データの受け取りと次のプロセッサへの転送
を平行して行う。The merge unit 30 receives the processing results from the graphic operation units 20 1 to 20 6 and outputs drawing data in block units as one unit. Each processor of the merge unit 30 has a graphic operation unit 20 1 to 20 6.
Receives drawing data from and transfers it to the next processor in parallel.
【００２１】図２は、本実施例で用いるプロセッサで図
形演算ユニットを構成し、ブロック内図形数に対するプ
ロセッサの最適段数を測定した結果である。この図か
ら、ブロック内図形数が増えるに伴い最適段数は２次関
数的に増加し、例えば図形数２００では約４段のパイプ
ラインが最適であることが分かる。FIG. 2 shows the result of measuring the optimum number of stages of the processor with respect to the number of graphics in the block by configuring the graphic operation unit with the processor used in this embodiment. From this figure, it can be seen that the optimum number of stages increases quadratically as the number of figures in the block increases, and for example, when the number of figures is 200, a pipeline of about 4 stages is optimal.
【００２２】図３は、この測定結果から求めた図形演算
ユニット２０1 〜２０6 の各列の段数である。これらの
演算ユニットは６列用意する。各列毎に最適図形数（図
形数閾値（ｄ））と最適段数が示されている。FIG. 3 shows the number of stages in each column of the graphic operation units 20 1 to 20 6 obtained from the measurement result. Six columns of these arithmetic units are prepared. The optimum figure number (figure number threshold value (d)) and the optimum step number are shown for each column.
【００２３】前記図１において、図形演算ユニット２０
1 〜２０6 の段数は一定ではなく、右にいくほど増加し
ている。これらの演算ユニットにその段数にあった最適
な負荷を持つブロックデータを転送して、最も効率の良
い処理を得るのが本発明の特徴である。なお、本実施例
で使う設計データのブロック内図形数は、経験的に０〜
３００個の範囲で一様分布することが分かっている。In FIG. 1, the graphic operation unit 20 is used.
The number of stages from 1 to 20 6 is not constant and increases toward the right. The feature of the present invention is to transfer the block data having the optimum load corresponding to the number of stages to these arithmetic units to obtain the most efficient processing. The number of figures in the block of the design data used in this embodiment is empirically 0 to
It is known that the distribution is uniform in the range of 300 pieces.
【００２４】図４に、図１の分配ユニット１０のうち＃
１〜＃５に対応するプロセッサのプロセス構成を示す。
ホスト計算機（制御装置）或いは直前のプロセッサから
ブロックデータを受けとる入力プロセス４１、直後のプ
ロセッサにブロックデータを渡す転送プロセス４２、演
算ユニットにデータを渡す出力プロセス４３、及びこれ
らを制御する通信制御プロセス４４からなる。また、図
５には図１の分配ユニット１０のうち＃６に対応するプ
ロセッサのプロセス構成を示す。ここでは、直後のプロ
セッサにブロックデータを渡す転送プロセス４３が省略
されている。FIG. 4 shows the distribution unit 10 of FIG.
The process configuration of the processors corresponding to 1 to # 5 is shown.
An input process 41 that receives block data from a host computer (control device) or the immediately preceding processor, a transfer process 42 that passes the block data to the immediately following processor, an output process 43 that passes the data to the arithmetic unit, and a communication control process 44 that controls these. Consists of. Further, FIG. 5 shows a process configuration of the processor corresponding to # 6 in the distribution unit 10 of FIG. Here, the transfer process 43 for passing the block data to the processor immediately after is omitted.
【００２５】図６は、＃１〜＃５に対応するプロセッサ
のプロセス動作を示すフローチャートである。ステップ
Ｓ１で入力プロセスがレディかどうかをチェックし、ス
テップＳ２で入力を行う。その後は、ステップＳ３で出
力プロセスのレディをチェックし、レディならば更にス
テップＳ４でブロック内の図形数が基準値（ｄ）以下か
を調べる。基準値以下の場合は、ステップＳ５で図形演
算ユニットにブロックデータを出力する。基準値を越え
ていた場合は、或いはステップＳ３で出力プロセスがレ
ディでない場合は、ステップＳ６に進み転送プロセスが
レディかチェックし、ステップＳ７でブロックデータを
直後のプロセッサに転送する。転送プロセスがレディで
ない場合、ステップＳ３に戻る。FIG. 6 is a flow chart showing the process operation of the processors corresponding to # 1 to # 5. In step S1, it is checked whether the input process is ready, and in step S2, input is performed. After that, the ready of the output process is checked in step S3, and if it is ready, it is further checked in step S4 whether the number of figures in the block is the reference value (d) or less. If it is less than the reference value, the block data is output to the figure calculation unit in step S5. If it exceeds the reference value, or if the output process is not ready in step S3, the process proceeds to step S6 to check whether the transfer process is ready, and in step S7 the block data is transferred to the immediately succeeding processor. If the transfer process is not ready, the process returns to step S3.
【００２６】このプロセス動作を通じて、ブロック内デ
ータ数に最適なブロックデータのみが図形演算ユニット
に送られる。また、ｄの値は、図３から、＃１が５０，
＃２が１００，＃３が１５０，＃４が２００，＃５が２
５０に各々設定される。Through this process operation, only the block data optimum for the number of data in the block is sent to the graphic operation unit. Further, the value of d is 50 for # 1 from FIG.
# 2 is 100, # 3 is 150, # 4 is 200, # 5 is 2
It is set to 50 respectively.
【００２７】図７は、＃６に対応するプロセッサのプロ
セス動作を示すフローチャートである。図６の場合とは
異なり、ステップＳ１とステップＳ２でブロックデータ
が入力された後、ステップＳ３で出力プロセスのレディ
を確認した後、無条件でステップＳ４で出力する。既に
ブロックデータ数が２５０個以下のブロックデータは前
の図形演算ユニットで処理されているから、ここで出力
されるのは２５０〜３００個のブロックデータのみであ
る。FIG. 7 is a flowchart showing the process operation of the processor corresponding to # 6. Unlike the case of FIG. 6, after the block data is input in step S1 and step S2, the ready of the output process is confirmed in step S3, and then unconditionally output in step S4. Since the block data having the block data number of 250 or less has already been processed by the previous graphic operation unit, only 250 to 300 block data are output here.
【００２８】図８は、本実施例によるデータ処理時間を
従来例と比較して示す図である。本実施例での処理時間
を１００として、その相対値で表示してある。本実施例
で図形演算ユニットに使われたプロセッサの数は２５個
である。これに対し、従来方式１では、６列全てを９段
のパイプラインで構成し、合計５４個のプロセッサを使
った。この両者の処理時間は殆ど変っていない。これ
は、従来方式１の場合、各列のユニット数が１ブロック
の最大の図形数に対応したものとなっており、図形数の
少ないブロックに対しては無駄なプロセッサが存在する
ためである。FIG. 8 is a diagram showing the data processing time according to this embodiment in comparison with the conventional example. The processing time in this embodiment is 100, and the relative value is displayed. The number of processors used in the graphic operation unit in this embodiment is 25. On the other hand, in the conventional method 1, all 6 columns are configured by a pipeline with 9 stages, and a total of 54 processors are used. The processing time of both of these is almost unchanged. This is because, in the case of the conventional method 1, the number of units in each column corresponds to the maximum number of figures in one block, and a wasteful processor exists for a block having a small number of figures.
【００２９】また、従来方式２では６列全てを４段で構
成し、演算ユニットに本実施例と略同数の２４個を使っ
た。しかし、処理時間は約３倍に増えている。これは、
従来方式２の場合、４段のプロセッサでは図形数の多い
ブロックに対して最適段数よりも少ないものとなり、該
ブロックに対する処理時間が長くなるためである。以上
のことから、本実施例によれば、プロセッサの利用効率
を高めデータ変換の高速化が可能であることが分かる。Further, in the conventional method 2, all 6 columns are constructed in 4 stages, and 24 arithmetic units, which is almost the same number as that of the present embodiment, are used. However, the processing time has tripled. this is,
This is because, in the case of the conventional method 2, the number of graphics blocks in the 4-stage processor is smaller than the optimal stage number, and the processing time for the blocks becomes long. From the above, according to the present embodiment, it can be seen that the utilization efficiency of the processor can be improved and the speed of data conversion can be increased.
【００３０】このように本実施例によれば、パイプライ
ン構成の図形演算ユニットをそれぞれプロセッサの段数
が異なるように構成しているので、ブロック内の図形数
に応じて最適な図形演算ユニットを選択することがで
き、これにより全体としてのデータ処理時間を長くする
ことなく、プロセッサの個数を減らすことができる。逆
に言えば、プロセッサの個数を増やすことなく、処理時
間の短縮化をはかることができる。従って、非規則性Ｌ
ＳＩパターンに対しても、高速でデータ変換を行うこと
ができ、描画スループットの向上をはかることができ
る。As described above, according to this embodiment, since the graphic operation units having the pipeline structure are configured so that the number of stages of the processors is different, the optimum graphic operation unit is selected according to the number of figures in the block. This makes it possible to reduce the number of processors without increasing the overall data processing time. Conversely speaking, the processing time can be shortened without increasing the number of processors. Therefore, the irregularity L
Data conversion can be performed at high speed even for the SI pattern, and the drawing throughput can be improved.
【００３１】なお、本発明は上述した実施例に限定され
るものではない。実施例では図形演算ユニットを異なる
処理を行うプロセッサを複数個直列接続したパイプライ
ン構成としたが、同じ処理を行うプロセッサを複数個直
列接続した並列構成としてもよい。さらに、パイプライ
ン構成の図形演算ユニットと並列処理構成の図形演算ユ
ニットを組み合わせて用いることも可能である。The present invention is not limited to the above embodiment. In the embodiment, the graphic operation unit has a pipeline configuration in which a plurality of processors that perform different processes are connected in series, but a parallel configuration in which a plurality of processors that perform the same process are connected in series may be used. Further, it is also possible to use a combination of a graphic operation unit having a pipeline configuration and a graphic operation unit having a parallel processing configuration.
【００３２】また、ブロック単位の設計データとは対象
電子ビーム描画装置において、１回のステップ＆リピー
ト中に描画する単位（１メインフィールド又はサブフィ
ールド）と考えることもできる。さらに、ステージ連続
移動方式の電子ビーム描画装置において、１回のステー
ジ連続移動中に描画する単位（１フレーム）としてもよ
い。また、ＬＳＩパターンデータが階層的に表現されて
いる場合、上記データ空間を階層的に表現された１階層
（最下位層に限らない）の構成単位とすればよい。さら
に、電子ビーム描画装置が２段偏向方式の場合、前記ブ
ロック単位のデータをいずれか一方の偏向領域に相当す
る単位とすればよい。The block-based design data can also be considered as a unit (one main field or sub-field) for drawing during one step & repeat in the target electron beam drawing apparatus. Furthermore, in the electron beam writing apparatus of the stage continuous movement system, the unit (1 frame) may be drawn during one continuous movement of the stage. When the LSI pattern data is hierarchically expressed, the data space may be a hierarchically expressed one-layer (not limited to the lowest layer) structural unit. Furthermore, when the electron beam drawing apparatus is a two-step deflection system, the block unit data may be used as a unit corresponding to one of the deflection regions.
【００３３】また、本発明は電子ビーム描画装置に限ら
ず、イオンビーム描画装置に適用できるのは勿論のこと
である。その他、本発明の要旨を逸脱しない範囲で、種
々変形して実施することができる。The present invention can be applied not only to the electron beam writing apparatus but also to the ion beam writing apparatus. In addition, various modifications can be made without departing from the scope of the present invention.
【００３４】[0034]
【発明の効果】以上詳述したように本発明によれば、プ
ロセッサの個数の異なるパイプライン構成或いは並列処
理構成の処理ユニットを複数個並列動作させ、且つブロ
ック単位の設計データの図形数に応じて最適な処理ユニ
ットを選択してデータ変換を行うことにより、プロセッ
サの個数を増やすことなくデータ変換に要する時間を短
縮することができる。従って、非規則性ＬＳＩ設計デー
タに対しても、高速でデータ変換を行うことができ、描
画スループットの向上をはかることができる。As described above in detail, according to the present invention, a plurality of processing units each having a pipeline configuration or a parallel processing configuration in which the number of processors is different are operated in parallel and the number of graphics in the design data in block units is changed. By selecting an optimal processing unit to perform data conversion, the time required for data conversion can be shortened without increasing the number of processors. Therefore, the non-regular LSI design data can be converted at high speed, and the drawing throughput can be improved.
【図１】本発明の一実施例に係わるデータ作成装置の概
略構成を示すブロック図、FIG. 1 is a block diagram showing a schematic configuration of a data creation device according to an embodiment of the present invention,
【図２】ブロック内図形密度と演算ユニットの最適段数
との関係を示す特性図、FIG. 2 is a characteristic diagram showing a relationship between a graphic density in a block and an optimum number of stages of arithmetic units,
【図３】並列処理ユニットの列毎のプロセッサ段数を示
す図、FIG. 3 is a diagram showing the number of processor stages for each column of a parallel processing unit;
【図４】＃１〜＃５の分配ユニットの構成を示す模式
図、FIG. 4 is a schematic diagram showing a configuration of distribution units # 1 to # 5;
【図５】＃６の分配ユニットの構成を示す模式図、FIG. 5 is a schematic diagram showing the configuration of a distribution unit # 6;
【図６】＃１〜＃５の分配ユニットの動作を説明するた
めのフローチャート、FIG. 6 is a flowchart for explaining the operation of the distribution units # 1 to # 5;
【図７】＃６の分配ユニットの動作を説明するためのフ
ローチャート、FIG. 7 is a flowchart for explaining the operation of the distribution unit # 6;
【図８】本実施例によるデータ処理時間を従来例と比較
して示す図、FIG. 8 is a diagram showing a data processing time according to the present embodiment in comparison with a conventional example,
【図９】パイプライン方式の従来例を示すブロック図、FIG. 9 is a block diagram showing a conventional example of a pipeline system;
【図１０】並列処理方式の従来例を示すブロック図。FIG. 10 is a block diagram showing a conventional example of a parallel processing system.
１０…分配ユニット（データ分配部）、 ２０…並列処理ユニット（図形演算処理部）、 ２０1 〜２０6 …図形演算ユニット、 ３０…マージユニット（結果収集部）、 ４１…入力プロセス、 ４２…出力プロセス、 ４３…転送プロセス、 ４４…通信制御プロセス。10 ... Distribution unit (data distribution unit), 20 ... Parallel processing unit (graphic operation processing unit), 20 1 to 20 6 ... Graphic operation unit, 30 ... Merge unit (result collecting unit), 41 ... Input process, 42 ... Output Process, 43 ... Transfer process, 44 ... Communication control process.
Claims (3)
割し、該分割されたブロック単位の設計データを荷電ビ
ーム描画装置に許容されるフォーマットの描画データに
変換する荷電ビーム描画用データ作成装置において、 所定の処理を行うプロセッサの任意の個数からなり、ブ
ロック単位の設計データを描画データに変換する図形演
算ユニットを複数個並列に設け、且つ少なくとも１つの
ユニットでプロセッサの直列接続段数を他のユニットと
は異ならせた図形演算処理部と、 ブロック単位の設計データを入力し、該設計データの負
荷に応じた最適な図形演算ユニットを選択し、該選択さ
れた図形演算ユニットにブロック単位の設計データを分
配するデータ分配部と、 前記図形演算処理部の各図形演算ユニットで変換された
ブロック単位の描画データを収集する結果収集部とを具
備してなることを特徴とする荷電ビーム描画用データ作
成装置。1. A charged beam drawing data creating apparatus for dividing LSI design data into blocks of a small area and converting the divided block-by-block design data into drawing data in a format allowed by the charged beam drawing apparatus. , A plurality of graphic operation units, each of which is composed of an arbitrary number of processors for performing a predetermined process, for converting design data in block units into drawing data, and at least one unit has the number of serially connected processors in other units. And the design data in block units are input, the optimum graphic computation unit according to the load of the design data is selected, and the design data in block units is assigned to the selected graphic computation unit. And a data distribution unit that distributes the data, and a block unit converted by each graphic operation unit of the graphic operation processing unit. Charged particle beam drawing data creation apparatus characterized by comprising; and a result collection unit for collecting image data.
いに相関のない小領域のブロックに分割し、該分割され
たブロック単位の設計データを荷電ビーム描画装置に許
容されるフォーマットの描画データに変換する荷電ビー
ム描画用データの作成装置において、 異なる処理を行うプロセッサの任意の個数を直列接続し
てなり、ブロック単位の設計データを描画データに変換
するパイプライン構成の図形演算ユニットをＮ個並列に
設け、且つ少なくとも１つのユニットでプロセッサの段
数を他のユニットとは異ならせた図形演算処理部と、 ブロック単位の設計データを一時保持するプロセッサを
Ｎ個直列に接続すると共に、各プロセッサを前記図形演
算処理部の各図形演算ユニットにそれぞれ接続してな
り、ホスト計算機から転送されたブロック単位の設計デ
ータを、該ブロック内の図形密度に応じて最適な図形演
算ユニットに転送するデータ分配部と、 ブロック単位の描画データを一時保持するプロセッサを
Ｎ個直列に接続すると共に、各プロセッサを前記図形演
算処理部の各図形演算ユニットにそれぞれ接続してな
り、各図形演算ユニットで変換されたブロック単位の描
画データを合成して外部に転送する結果収集部とを具備
してなることを特徴とする荷電ビーム描画用データ作成
装置。2. A predetermined data space of LSI design data is divided into blocks of small areas which do not correlate with each other, and the divided block-by-block design data is converted into drawing data in a format allowed by a charged beam drawing apparatus. In the apparatus for creating charged beam drawing data, an arbitrary number of processors that perform different processes are connected in series, and N graphic operation units having a pipeline configuration for converting design data in block units into drawing data are arranged in parallel. A graphic operation processing unit in which at least one unit has a different number of processor stages from other units and N processors for temporarily holding design data in block units are connected in series, and each processor is connected to the above graphic It is connected to each figure processing unit of the processing unit and is transferred from the host computer. A data distribution unit for transferring design data in units of blocks to an optimum graphic operation unit according to the graphic density in the block, and N processors for temporarily holding drawing data in units of blocks are connected in series, and each processor is connected. Is connected to each of the graphic operation units of the graphic operation processing unit, and a result collection unit for synthesizing drawing data in block units converted by each graphic operation unit and transferring the result to the outside is provided. Characterized charged beam drawing data creation device.
いに相関のない小領域のブロックに分割し、該分割され
たブロック単位の設計データを荷電ビーム描画装置に許
容されるフォーマットの描画データに変換する荷電ビー
ム描画用データの作成装置において、 同じ処理を行うプロセッサの任意の個数を直列接続して
なり、ブロック単位の設計データを描画データに変換す
る並列構成の図形演算ユニットをＮ個並列に設け、且つ
少なくとも１つのユニットでプロセッサの段数を他のユ
ニットとは異ならせた図形演算処理部と、 ブロック単位の設計データを一時保持するプロセッサを
Ｎ個直列に接続すると共に、各プロセッサを前記図形演
算処理部の各図形演算ユニットにそれぞれ接続してな
り、ホスト計算機から転送されたブロック単位の設計デ
ータを、該ブロック内の図形密度に応じて最適な図形演
算ユニットに転送するデータ分配部と、 ブロック単位の描画データを一時保持するプロセッサを
Ｎ個直列に接続すると共に、各プロセッサを前記図形演
算処理部の各図形演算クラスタにそれぞれ接続してな
り、各図形演算ユニットで変換されたブロック単位の描
画データを合成して外部に転送する結果収集部とを具備
してなることを特徴とする荷電ビーム描画用データ作成
装置。3. A predetermined data space of LSI design data is divided into blocks of small areas that do not correlate with each other, and the divided block-by-block design data is converted into drawing data in a format permitted by a charged beam drawing apparatus. In an apparatus for creating charged beam drawing data, an arbitrary number of processors that perform the same processing are connected in series, and N graphic operation units having a parallel configuration for converting design data in block units into drawing data are provided in parallel. In addition, at least one unit is connected in series with a graphic operation processing unit in which the number of stages of the processor is different from other units, and N processors for temporarily holding design data in block units are connected in series. It is connected to each graphic operation unit of the processing unit, and the block unit transferred from the host computer A data distribution unit that transfers total data to an optimum graphic operation unit according to the graphic density in the block and N processors that temporarily hold drawing data in block units are connected in series, and each processor is connected to the graphic And a result collection unit which is connected to each of the graphic operation clusters of the arithmetic processing unit and synthesizes the drawing data in block units converted by each of the graphic operation units and transfers the result to the outside. Data creation device for charged beam drawing.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3278713A JP3071899B2 (en) | 1991-09-30 | 1991-09-30 | Charge beam drawing data creation device |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3278713A JP3071899B2 (en) | 1991-09-30 | 1991-09-30 | Charge beam drawing data creation device |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH0590141A true JPH0590141A (en) | 1993-04-09 |
| JP3071899B2 JP3071899B2 (en) | 2000-07-31 |
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| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP3278713A Expired - Fee Related JP3071899B2 (en) | 1991-09-30 | 1991-09-30 | Charge beam drawing data creation device |
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|---|---|
| JP (1) | JP3071899B2 (en) |
Cited By (9)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
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1991
- 1991-09-30 JP JP3278713A patent/JP3071899B2/en not_active Expired - Fee Related
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| JP2017108013A (en) * | 2015-12-10 | 2017-06-15 | 株式会社ニューフレアテクノロジー | Data processing method, data processing program, charged particle beam lithography method, charged particle beam lithography apparatus |
| US20170169994A1 (en) * | 2015-12-10 | 2017-06-15 | Nuflare Technology, Inc. | Data processing method, charged particle beam writing method, and charged particle beam writing apparatus |
| US10096452B2 (en) | 2015-12-10 | 2018-10-09 | Nuflare Technology, Inc. | Data processing method, charged particle beam writing method, and charged particle beam writing apparatus |
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| Publication number | Publication date |
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| JP3071899B2 (en) | 2000-07-31 |
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