JPH0584695B2 - - Google Patents

Description

請求の範囲 １ パケツト交換網を伝達手段に相互接続するイ
ンターフエース手段と中央プロセツサとを備え、
宛先の伝送手段を決定するために用いられる論理
アドレスをその各々が含む複数のトランクパケツ
トのメツセージを通信するためのパケツト交換シ
ステムにおいて、 該中央プロセツサは、受信メツセージ中の特定
のトランクパケツトに応答してそのトランクパケ
ツトの論理アドレスから物理アドレスを設定して
おり、 該インターフエース手段は、該中央プロセツサ
による物理アドレス設定時の論理アドレスから物
理アドレスへの翻訳情報を記憶するメモリ手段を
含み、 該インターフエース手段は該特定のトランクパ
ケツトの後に続くトランクパケツトに応答して該
メモリ手段に記憶されている翻訳情報を参照して
該後に続くトランクパケツトの物理アドレスを発
生し、そして該発生した物理アドレスを該後に続
くトランクパケツトに付加することにより交換パ
ケツトを形成して該形成された交換パケツトを該
パケツト交換網に送出しており、および 該パケツト交換網は、該交換パケツトを物理ア
ドレスにしたがつて宛先伝送手段へと交換してい
るものであるパケツト交換システム。 ２ 請求の範囲第１項に記載のパケツト交換シス
テムにおいて、 該トランクパケツトの１つを受信することに応
答して該受信したトランクパケツトを前記メモリ
手段中に記憶させるアドレス手段とを含み； 該アドレス手段はさらに該記憶されたトランク
パケツトを読み出す手段と、該トランクパケツト
論理アドレスに応答して前記メモリ手段から関連
する物理アドレスを読み出す手段を含み； さらに読み出された物理アドレスおよび該トラ
ンクパケツトの読み出された１つに応答して該交
換パケツトを形成する送信器手段とを含むことを
特徴とするパケツト交換システム。 ３ 請求の範囲第２項に記載のパケツト交換シス
テムにおいて、前記インターフエース手段はさら
に前記交換網からの該交換パケツトの２番目のも
のに応答して該交換パケツトの２番目のものから
該トランクパケツトの２番目のものを形成する受
信器手段を含み； 前記アドレス手段はさらに該トランクパケツト
の形成された２番目のものに応答して前記メモリ
手段中に該トランクパケツトの２番目のものを記
憶する手段を含み； 前記インターフエース手段はさらに該トランク
パケツトの２番目のものを記憶することに応答し
て該トランクパケツトの２番目のものを記憶する
送信手段を含むことを特徴とするパケツト交換シ
ステム。 ４ 請求の範囲第３項に記載のパケツト交換シス
テムにおいて、前記メモリ手段は複数個のメモ
リ・ロケーシヨンを有するバツフアを含み； 前記アドレス手段はさらにパケツトを前記バツ
フア中に記憶するためのメモリ・ロケーシヨンが
得られるかどうかを決定するため前記バツフアを
モニタする手段と、該トランクパケツトを前記バ
ツフア中に検出する手段とを含み； 前記インターフエース手段はさらに該トランク
パケツトを受信する受信手段を含み、該受信手段
は前記アドレス手段を作動させて該トランクパケ
ツトを前記バツフアの前記ロケーシヨン中に記憶
させる前記モニタ手段により制御されている手段
を含んでおり； 前記インターフエース手段はさらに該トランク
パケツトを前記バツフアから前記交換網に通信す
る前記検出手段により制御されている出力手段を
含むことを特徴とするバケツト交換システム。 ５ 請求の範囲第４項に記載のパケツト交換シス
テムにおいて、該交換パケツトの各々は交換機ア
ドレス情報を記憶するアドレス・フイールドと交
換パケツトのパケツト長情報を記憶するパケツト
長フイールドを含んでいることを特徴とするパケ
ツト交換システム。 ６ 請求の範囲第５項に記載のパケツト交換シス
テムにおいて、前記受信手段はさらに：該トラン
クパケツトの１番目のものに応答して該トランク
パケツトの１番目のものの中に含まれているビツ
トの数を計数する手段と、該計数値に該交換パケ
ツトの内の１番目のものの該アドレス・フイール
ドと該パケツト長フイールドに対する予め定めら
れたビツト数を加えたものを記憶する手段とを含
むことを特徴とするパケツト交換システム。 ７ 請求の範囲第６項に記載のパケツト交換シス
テムにおいて、前記モニタ手段はさらに前記バツ
フア中への書き込みアドレスを発生する第１のカ
ウンタと、前記バツフアおよび前記第１および前
記第２のカウンタを比較する比較手段からの情報
を読み出すアドレスを発生する第２のカウンタ
と、前記バツフア中にメモリ・ロケーシヨンが得
られることに応動して第１の信号を前記受信手段
を送信する手段を含み； 前記受信手段はさらに前記第１の型のパケツト
の内の前記第１のものに応動して前記モニタ手段
に第３の信号を送信する手段を含み； 前記検出手段はさらに前記第３の信号に応動し
て第１の状態に活性化される記憶手段と、第２の
信号を前記出力手段に送信し、前記第１および第
２のカウンタが等しくないとき前記ツフアからの
該トランクパケツトの前記第２のカウンタによる
読み出しを実行させる手段を含むことを特徴とす
るパケツト交換システム。 ８ 請求の範囲第７項に記載のパケツト交換シス
テムにおいて、前記モニタ手段はさらに前記バツ
フア中の最上位メモリ・ロケーシヨンのアドレス
を示す第３のカウンタと、前記第１および第３の
カウンタを比較する比較器を含み； 該比較器により制御されている前記モニタ手段
は前記カウンタが前記第３のカウンタに等しくな
いことを検出して前記第１の信号を撤回させるこ
とにより前記バツフア中への他のパケツトの記憶
が阻止されたことを知らせることを特徴とするパ
ケツト交換システム。 ９ 請求の範囲第７項に記載のパケツト交換シス
テムにおいて、前記検出手段はさらに前記第１の
カウンタが前記第２のカウンタに等しいことに応
動して前記記憶手段を第２の状態に活性化して前
記第２の信号の前記出力手段への前記伝送を撤回
して該トランクパケツトの他の１つが得られなか
つたことを知らせる手段を含んでいることを特徴
とするパケツト交換システム。 １０ 請求の範囲第９項のパケツト交換システム
において、前記アドレス手段はさらに第４のカウ
ンタを含み； 前記アドレス手段はさらに該トランクパケツト
の１番目のものを前記受信手段中に受信すること
に応答して前記第４のカウンタを前記第１のカウ
ンタに等しくセツトする手段を含み； 前記第１のカウンタは該トランクパケツトの１
番目のものに応答して前記メモリ手段をアドレス
指定するアドレスを発生することにより該トラン
クパケツトの１番目のものの記憶を制御し、 前記受信手段はさらに該トランクパケツトの１
番目のものの誤りに応答して前記第１のカウンタ
を前記第４のカウンタに等しくセツトする手段を
含むことを特徴とするパケツト交換システム。 技術分野 本発明は統合音声およびデータ信号通信用のパ
ケツト交換施設および方法に関する。本発明は細
目的には各パケツトを音声および／またはデータ
呼の期間中その着信地へのルート指定を行う翻訳
情報を提供するパケツト交換網とインタフエース
をとる分散制御施設に関する。 発明の背景 パケツト通信は短い高速度のバーストとして生
起し、該バースト間には長い休止期間があるよう
な情報を伝送するための経済的で現実的なシステ
ムであることが知られている。このパケツト通信
を使用することにより交換および伝送施設は効率
的に使用できる。何故ならば施設は情報が実際に
伝送される期間中においてのみ使用されるからで
ある。 パケツトの形をした音声情報の伝送は望ましい
通信技術であるが、未だ広く商用はされていな
い。音声をパケツト化することによりより経済的
で効率の良い通信システムが得られるだけでな
く、全国的な規模で完全に統合された音声および
データ・サービスを導入することが容易となる。 統合パケツトの通信システムに対する重要な制
約は符号化された音声のパケツトが発信源から送
信された後、定められた最大時間内に着信点で受
信されねばならないことである。この制約が満さ
れないならばパケツトは音声に対して使用するこ
とは出来ない。何故ならば再生された音声の忠実
度が劣化するからである。 パケツト交換を行う従来のシステムは制限され
たパケツト取扱い能力（即ち１秒当り数千のパケ
ツトしか取扱えない能力）を有するわずか数百の
ノードのみから成る比較的小さなシステムであつ
た。このようなシステムの欠点は各交換ノードに
複雑な計算機と技巧を凝らしたソフトウエア・パ
ツケージを用意してパケツト交換機能を実行しな
ければならないということである。更にこれらシ
ステムは誤り回復およびフロー制御を行うのに複
雑な制御プロトコルを使用しており、その結果、
パケツト取扱い能力は制限されることになる。 従来技術においてパケツト交換の速度が遅くな
る原因は各パケツトがパケツト交換システムを通
つて進むとき中央計算機が各パケツト中のアドレ
ス情報を翻訳しなければならない点にあつた。こ
の翻訳は計算機にとつては時間を消費する操作で
あり、その結果特にトラフイツクが大なるときに
交換網および計算機においてパケツトを遅延さ
せ、輻輳を生じさせていた。各パケツトがパケツ
ト交換網により受信されるとき、従来の技術では
中央計算機が受信したパケツト中の論理アドレス
情報を該パケツトを交換網を通してその所望の着
信点に向かわせるのに必要な物理的なアドレス情
報即ち交換アドレス情報に翻訳する必要があつ
た。 以上述べた如く、各々の受信したパケツトに対
する翻訳の実行に際し中央計算機の負荷を軽減す
る施設ならびに最小の遅延でパケツト交換を行う
べく論理アドレスを物理アドレスに翻訳する改良
された施設に対する要求が存在する。特に過度の
遅延を受けていない忠実な音声信号の通信を可能
とするパケツト交換制御装置に対する要求が存在
する。 発明の要旨 前述の問題点は本発明の原理に従い以下に述べ
る方法および装置により解決された。即ち最小の
遅延時間を与える高速の音声および／またはデー
タ・パケツト通信は所望の着信点に高速パケツト
通信を行う交換網とのインタフエースを行い、か
つパケツト・メツセージ呼の残りの部分で分散制
御施設が使用するべくルート翻訳情報を抽出する
ために初期呼設定期間中に中央プロセツサとのイ
ンタフエースを行う分散制御装置を提供すること
により実現される。重要な改善点は交換網内の交
換ノードが論理アドレスから物理アドレスへの翻
訳を実行するのに際しパケツト呼の期間中中央プ
ロセツサのメモリにアクセスする必要がなく、交
換ノードはこれら機能を実行するのに分散制御施
設を利用する点にある。その結果交換ノードおよ
び中央計算機のアクセス輻輳により従来生じてい
た遅延より少い遅延で交換を行うことが出来る。 図示の実施例にあつては、パケツト交換ネツト
ワークはトランクより成る伝送リンクによつて相
互接続されている。このようなトランクはその終
端の各々において分散制御インタフエース施設に
より終端されている。この分散制御インタフエー
ス施設はトランクを交換網に接続するトランク・
コントローラである。トランク・コントローラは
高速パケツト通信システムの中核を形成し、パケ
ツトがシステムを通つて進行するとき各々の受信
されたパケツトに対し論理アドレスから物理アド
レスへの翻訳を実行するための必要な分散配置さ
れたハードウエアをすべて有している。 トランク・コントローラの重要な機能はパケツ
ト呼の開始時のパケツト・メツセージ設定手続き
期間中パケツト交換網と中央計算機即ちプロセツ
サとのインタフエースをとることである。このと
きトランク・コントローラがメツセージ設定パケ
ツトに応動して交換網を介して中央プロセツサと
通信を行つてそこから論理および物理アドレス情
報を取り出し、該情報をパケツト呼の残りの部分
のためにトランク・コントローラ・メモリ・ユニ
ツト中に記憶する。プロセツサは記憶された情報
の精度を検証し、その後論理アドレスから物理ア
ドレスへの翻訳から解放される。その後この翻訳
はトランク・コントローラ内のメモリ・ルツク・
アツプ操作により各々の受信されたパケツトに対
し分散的に実行される。明らかにこの翻訳機能の
分散実行によりこれまで同一機能を実行するには
中央プロセツサへのアクセスを求めていた交換ノ
ード内での輻輳は生じなくなる。本発明は各パケ
ツトがトランク・コントローラを通過するときト
ランク・コントローラ内でこれら翻訳が実行され
る。 中央プロセツサが起呼端末と被呼端末の間の双
方向伝送を行うためメツセージ設定パケツトに応
動して２組の論理および物理アドレスを発生する
のは本発明の１つの特徴である。プロセツサは１
組の論理および物理アドレスを送信して呼設定パ
ケツトを受信するトランク・コントローラのメモ
リ中に記憶させ、論理および物理アドレスの第２
の組を送信して被呼端末に向うトランク・コント
ローラのメモリ中に記憶させる。トランク・コン
トローラ中の記憶内容を検証した後、プロセツサ
はパケツト呼の期間中更なる翻訳操作から解放さ
れ、起呼および被呼端末間の双方向通信が２つの
トランク・コントローラ中に記憶された検証済み
のアドレス情報により実行される。 ２つのトランク・コントローラの内のいずれか
が初期呼設定に続いて接続されたトランクからパ
ケツトを受信すると、該コントローラは該パケツ
ト中に含まれている論理アドレスに応動して該パ
ケツトを交換網を通して自動的に経路指定のため
論理アドレスから物理アドレスへの翻訳を行い；
受信したパケツトとアドレス翻訳情報を連結して
新らしいパケツトを形成し；該新らしいパケツト
を交換網に送信する。交換網は物理アドレスに応
動して新らしく形成されたパケツトを他のトラン
ク・コントローラに向わせる。すると該トラン
ク・コントローラはやつて来たパケツトに応動し
て付加された情報を除去し、元のパケツトをその
付属のトランクで送信する。 各々のトランク・コントローラは３つの主要ユ
ニツトを有している。外部インタフエース・ユニ
ツトは付属のトランクを介してパケツトを送受信
するのに使用される。交換機インタフエース・ユ
ニツトは交換網とパケツトを送受信するのに使用
される。メモリ・ユニツトはトランクを通して送
信されているパケツトを記憶すると共に設定操作
期間中に中央プロセツサから受信された論理アド
レスから物理アドレスへの翻訳情報を記憶するの
に使用される。 パケツト交換システム内で送信されるパケツト
の型には２つある。即ちトランク・パケツトと交
換機パケツトである。トランク・コントローラが
トランクからトランク・パケツトを受信すると、
トランク・コントローラは交換機パケツトの交換
網を通して第２のトランク・コントローラに至る
通信路を制御する物理アドレスを含む付加的情報
を付加することによりトランク・パケツトから交
換機パケツトを形成する。 詳細に述べると、トランクから交換網への通信
はトランクからトランク・パケツトを受信するこ
とに応動して外部インタフエース・ユニツトによ
り実行され、該パケツトをメモリ・ユニツトの受
信バツフア中に記憶する。その後、交換機インタ
フエース・ユニツトは記憶されたパケツトにアク
セスし、交換機パケツトを形成し、該パケツトを
交換網を介して第２のトランク・コントローラに
送信する。 交換網からトランクへの通信は交換網から交換
機パケツトを受信することに応動してトランク・
コントローラの交換機インタフエース・ユニツト
により実行され、元のトランク・パケツトをメモ
リ・ユニツトの送信バツフアから読み出し、記憶
する。メモリ・ユニツトは外部インタフエース・
ユニツトに信号を加えて記憶されたパケツトにア
クセスし、該パケツトを付属のトランクで送信す
る。 交換機インタフエース・ユニツトには交換網か
ら交換機パケツトを受信する入力回路と、交換網
に交換機パケツトを送信する出力回路が設けられ
ている。外部インタフエース・ユニツトはトラン
クから情報を受信する受信回路と付属のトランク
を介して情報を送信する送信回路を含んでいる。 メモリ・ユニツトはアドレス・コントローラお
よび多数のバツフアを有するメモリより成る。ア
ドレス・コントローラはポインタを保持してお
り、ポインタ中のアドレスの制御の下で適当なバ
ツフアに対し情報を読み書きする。外部インタフ
エース・ユニツトまたはスイツチ・インタフエー
ス・ユニツト中の回路がメモリ・バツフアから読
み出しを行うかまたはメモリ・バツフアに書き込
みを行うと、該回路はアドレス・コントローラを
活性化し、ポインタの１つに記憶されたアドレス
を使用してメモリ書き込みまたは読み出しを行
う。アドレス・コントローラはポインタをモニタ
し、何時特定のバツフアがパケツトを記憶できる
かおよび何時特定のバツフアが送信待ち状態のパ
ケツトを有しているかを決定する。このモニタに
より、アドレス・コントローラは外部および交換
機インタフエース・ユニツトの動作を制御する。 パケツトがバツフア中に記憶されているとき、
アドレス・コントローラは一時ポインタ中に適当
なバツフア・ポインタを記憶している。パケツト
の伝送において誤りが生じ、そのパケツトの記憶
を破棄する必要がある場合には、バツフア・ポイ
ンタは一時ポインタ中に記憶された元のアドレス
に等しくセツトされる。その結果そのパケツトは
単にバツフアから除去されることになる。 各々のトランク・パケツトは受信トランク・コ
ントローラがトランク・パケツトに対して実行す
べき操作を規定する制御フイールドを有してい
る。その操作の１つとしてトランク・パケツトを
トランクから受信回路を介して受信し、該パケツ
トを送信回路を介して同じトランクでループ・バ
ツク再送することがあげられる。その制御フイー
ルドがこの操作にセツトされているトランク・パ
ケツトを受信すると、受信回路はトランク・パケ
ツトをトランク・テスト・バツフア中に記憶し、
送信回路によりトランク・パケツトの読み出しお
よび再送を行なわせる。 各々の交換機パケツトはまた交換機インタフエ
ース回路により交換機パケツトに対して実行され
る種々の機能を規定する制御フイールドを有して
いる。これら機能の内の１つとして入力回路を介
してパケツトを受信し、該パケツトを出力回路を
介してループ・アラウンド式に再送することがあ
げられる。交換機パケツトは出力回路により再送
される前にはメモリの交換機テスト・バツフア中
に記憶されている。 交換機インタフエースによつて実行される重要
な機能として、中央プロセツサから受信された論
理アドレスから物理アドレスへの翻訳情報をトラ
ンク・コントローラ・メモリ・ユニツト中に書き
込み、精度チエツクのために中央プロセツサに返
送する前に前記メモリ中の書き込まれた情報を検
証読み出しすることがある。メモリ書き込みまた
はメモリ読み出しパケツトはこれらの機能を実行
する。メツセージ設定手続期間中、これらメモ
リ・パケツトは交換網を介して中央プロセツサに
より送信される。翻訳情報が中央プロセツサによ
り記憶され、検証されると、中央プロセツサは最
早呼との関わりは無くなる。メモリ読み出しパケ
ツトは情報を読み出すのに使用され、該パケツト
は論理アドレスから物理アドレスへの翻訳情報が
メモリ・ユニツトから読み出されるアドレスを含
んでいる。メモリ読み出しパケツトはプロセツサ
により交換網を通して入力回路に送信される。入
力回路はアドレス・コントローラと共同動作して
メモリ読み出しパケツトを交換機テスト・バツフ
ア中に記憶する。出力回路はアドレス・コントロ
ーラと共動動作してメモリ読み出しパケツトを交
換機テスト・バツフアから読み出し、メモリ読み
出しパケツト・アドレスを使用してアドレス・コ
ントローラによつて論理アドレスから物理アドレ
スへの翻訳情報を読み出す。次に出力回路はメモ
リ読み出しパケツト中に丁度読み出された論理ア
ドレスから物理アドレスへの翻訳情報を挿入した
後、該メモリ読み出しパケツトを中央プロセツサ
に返送する。 メモリ書き込みパケツトは中央プロセツサによ
り入力回路に送信され、入力回路はアドレス・コ
ントローラと共同動作して論理アドレスから物理
アドレスへの翻訳情報をメモリ・ユニツトの所定
のロケーシヨン中に書き込むと共にメモリ書き込
みパケツトの残りの部分を交換機テスト・バツフ
ア中に書き込む。出力回路はメモリ書き込みパケ
ツトを交換機テスト・バツフアから読み出し、論
理アドレスから物理アドレスへの翻訳情報をメモ
リ・ユニツトの適当なロケーシヨンから読み出
し、交換機パケツトを組み立てる。（このパケツ
トは中央プロセツサに返送される。）この論理ア
ドレスから物理アドレスへの翻訳情報の再読み出
しにより中央プロセツサはパケツトを出力回路か
ら受信したとき書き込み操作が正しく実行された
ことを検証する。 両端がトランク・コントローラで終端されてい
るトランクにより相互接続されている交換網を有
するパケツト交換システムを通してのパケツトの
交換方法はトランク・パケツトを受信し、トラン
ク・パケツト中に含まれている論理アドレスを物
理アドレスに翻訳し、物理アドレスとトランク・
パケツトより成る交換機パケツトを組立て、該交
換機パケツトを交換網を通して送信し、該交換機
パケツトをトランク・パケツトに変換しトラン
ク・パケツトを他の交換網に再送するところの第
２のトランク・コントローラによつて該交換機パ
ケツトを受信するトランク・コントローラ内で実
行されるステツプより成る。 本発明の方法は論理アドレスから物理アドレス
への翻訳情報をトランク・コントローラ中のメモ
リに記憶するステツプを含んでいる。交換機パケ
ツトの組立て期間中、トランク・パケツトはまた
同じメモリ中に記憶されている。交換機パケツト
の組立てステツプはメモリから適当な物理アドレ
ス情報およびトランク・パケツトを読み出し、こ
の情報を交換機パケツトに形成することを含む。

【図面の簡単な説明】

第１および２図は本発明の交換アーキテクチユ
アを使用する通信システムをブロツク図として示
す図、第３図は発信加入者端末から交換システム
を通して着信加入者端末に向う呼設定パケツトの
内容を示す図、第４図は呼設定パケツトの受信に
応動して着信加入者端末から発信加入者端末に送
られる呼応答パケツトの内容を示す図、第５図は
交換網１１６の詳細なブロツク図、第６図は第３
図の呼設定パケツトをトランク・コントローラ１
３０から交換網１１６およびトランク・コントロ
ーラ１２９を介して中央プロセツサ１１５に送る
のに使用される交換パケツト、第７〜９図はパケ
ツトが交換網１１６の異なるステージを通つてト
ランク・コントローラ１３１からトランク・コン
トローラ１３０に進むとき交換網１１６を通して
第４図の呼応答パケツトを送信するのに使用され
る交換パケツトの内容を示す図、第１０図は交換
網１１６の交換ノード５００−１５の詳細なブロ
ツク図、第１１図は交換ノード５００−１５の入
力制御装置１０００の詳細なブロツク図、第１２
図は入力制御回路装置１０００のアドレス・ロテ
ーシヨン回路１１０６の詳細なブロツク図、第１
３図は交換ノード５００−１５の出力制御装置１
００７の詳細なブロツク図、第１４図はトラン
ク・コントローラ１３１のブロツク図、第１５図
はトランク・コントローラ１３１のメモリ１４０
１の論理構成図、第１６〜２６図はトランク・コ
ントローラ１３１の受信器１４０２を含むサブシ
ステムの詳細なブロツク図、第２７図はトラン
ク・コントローラ１３１のアドレス制御装置１４
０４の詳細なブロツク図、第２８図はメモリ１４
０１と関連したアドレス制御装置１４０４の論理
動作を示す図、第２９図はアドレス制御装置１４
０４の受信インタフエース２７０１で使用されて
いるポインタの実現法を示す詳細なブロツク図、
第３０図は受信インタフエース２７０１の詳細な
ブロツク図、第３１図はトランク・コントローラ
１３１の交換インタフエース１４１８の詳細なブ
ロツク図、第３２〜４０図はトランク・コントロ
ーラ１３１の入力回路１４０６を含むサブシステ
ムの詳細なブロツク図、第４１図はトランク・コ
ントローラ１３１の出力回路１４０５のブロツク
図、第４２〜４４図はトランク・コントローラ１
３１のメモリ１４０１から読み出されたパケツト
に対しトランク・コントローラ１３１の出力回路
１４０５のサブシステムによつて実行されるパケ
ツト変換を示す図、第４５〜４９図はトランク・
コントローラ１３１の出力回路１４０５を含むサ
ブシステムの詳細なブロツク図、第５０〜５３図
はトランク・コントロンーラ１３１の送信器１４
０３を含むサブシステムの詳細なブロツク図、第
５４図はタイミング図、第５５図は本発明の特定
の図示の実施例を示すための図面を配置法を示す
図である。 第１図の太線で囲つたトランク・コントロー
ラ・ブロツクは本発明の基本ビルデイング・ブロ
ツクを示す。該トランク・コントローラの詳細は
第１４〜５３図に示されている。 詳細な説明 第１および２図は複数個の市内局１０２，１０
３，１０８および１０９、ならびに例えば加入者
１００または１１０の如き複数個の加入者にサー
ビスを提供する複数個の市外局１０４〜１０７を
有するパケツト交換システムを示す。以下の記述
では最初に第１および２図のパケツト交換システ
ムを含むサブシステムの概説を与える。次に交換
網とノードの可変バツフア機能、アドレス・ロー
テーシヨンおよびノード間信号プロトコルと共に
その交換ノードの１つについて概説し本発明に焦
点を当てる。次に加入者１００の宅内インタフエ
ース１２７から加入者１１０の宅内インタフエー
ス１５５に送信されるパケツトがそのパケツト交
換システムを通る経路中の各トランク・コントロ
ーラによつてそのパケツト中に必要な自己経路情
報を挿入する仕方について述べる。交換システム
を通るパケツトの経路について述べた後、経路情
報を収集するのに使用される手順について述べ
る。次に経路中の各トランク・コントローラ中に
この情報を記憶するのに使用される方法について
述べる。最後に第１および２図の各ブロツクにつ
いて詳細に述べる。 第１図に示すように、市内局１０２は交換網１
１６を含んでおり、該交換網は複数のトランク・
コントローラを終端しており、中央プロセツサ・
トランク・コントローラ１２９（これもまた交換
網に接続されている）を介して中央プロセツサ１
１５と共同動作する。各々のトランク・コントロ
ーラは単方向性伝送線路により交換網に接続され
ている。例えばトランク・コントローラ１３１は
導線１３２を介して交換網１１６から情報を受信
し、導線１３３を介して交換網１１６に情報を送
信する。 市内局１０２の加入者側においては、市内局は
集線装置を介して加入者に接続されている。該集
線装置はトランク・コントローラを介して交換網
に相互接続されている。集線装置は交換網１１６
と類似した内部交換アーキテクチユアを有してい
る。交換網１１６の内部交換アーキテクチユアに
関しては以下で更に詳細に述べるが、集線装置を
付属のトランクにインタフエースさせる完備した
トランク・コントローラを有している。集線装置
のトランク・コントローラは以下で詳細に述べる
トランク・コントローラ１３１と類似している。
各集線装置にはマイクロプロセツサが接続されて
おり、該マイクロプロセツサは初期呼設定シーケ
ンスを実行し、パケツト交換システムを通して伝
送されるパケツトの固有な自己経路特性を補う呼
監視を提供するために付属のアクセス線コントロ
ーラと関連して使用される。加入者ユニツトはア
クセス線コントローラによつて集線装置に接続さ
れる。各各のアクセス線コントローラは制御マイ
クロプロセツサによつてアクセス線コントローラ
中に記憶される論理アドレスおよび制御情報を記
憶している。この論理アドレス情報は付属の交換
網を通り、相互に接続するトランク・コントロー
ラを介して伝送されるパケツトの経路の最初の部
分を制御するのに使用される。各々のアクセス線
コントローラは標準の双方向性伝送媒体を介して
各加入者ユニツト中の宅内インタフエースに接続
されている。パケツトは宅内インタフエースとア
クセス線コントローラの間の通信を行う２つの仮
想チヤネルを規定する標準のパケツト・プロトコ
ルを使用してアクセス線コントローラと宅内イン
タフエースの間で伝送される。 各トランク・コントローラは論理アドレスを物
理アドレス即ち交換アドレスに変換する翻訳テー
ブルを含むメモリを有している。この交換アドレ
スはパケツトを着信トランク・コントローラに向
わせるため交換網によつて使用される。交換網１
１６は両端がトランク・コントローラで終端され
ている高速度トランクによつて市外局（例えば１
０４）に相互接続されている。第１図と実質的に
同じものが第２図にも示されている。 第１および２図に示すトランク・コントローラ
の簡単な説明をトランク・コントローラ１３１を
例にとつて行う。第１４図に示すようにコントロ
ーラ１３１はトランク１１８から受信器１４０２
を介してパケツトを受信し、送信器１４０３を介
してトランク１１８にパケツトを送る。コントロ
ーラ１３１は出力回路１４０５を介して交換網１
１６にパケツトを送信し、入力回路１４０６を介
して交換網１１６からパケツトを受信する。交換
機インタフエース１４１８は入力回路および出力
回路を交換網１１６とインタフエースさせる。パ
ケツトはアドレス制御装置１４０４を介してメモ
リ１４０１中の４つの環状バツフアとの間で送受
される。アドレス制御装置１４０４は入力回路１
４０６、出力回路１４０５、送信器１４０３およ
び受信器１４０２がメモリ１４０１の読み出しお
よび書き込みを行うことを許容するため環状バツ
フアに対するポインタを含んでいる。 コントローラ１３１は種々の目的に使用される
多種類のパケツトを取扱う。これらパケツトは次
のように分類される。即ち正規データ・パケツ
ト、トランクおよび交換機テスト・パケツト、保
守読み出しおよび書き込みパケツト、ならびにメ
モリ読み出し／書き込みパケツトである。正規デ
ータ・パケツトはトランクと交換網間のデータお
よび信号情報を担つている。トランク・テスト・
パケツトは受信トランク・コントローラがトラン
ク・テスト・パケツトを送信トランク・コントロ
ーラにループ・バツクすることによりトランク・
コントローラを相互接続しているトランクをテス
トするのに使用される。交換機テスト・パケツト
は交換網内の通信路をテストするのに使用され
る。交換機テスト・パケツトは中央プロセツサに
より交換網を通してトランク・コントローラに送
信される。トランク・コントローラはパケツト中
の指定に従つてパケツトを第２のトランク・コン
トローラに中継する（この第２のトランク・コン
トローラは該パケツトを中央プロセツサに返送す
る。）保守パケツトはトランク・コントローラと
その関連する中央プロセツサの間で保守情報を送
受するのに使用される。メモリ・パケツトは中央
プロセツサが通常は指定されたメモリ・ロケーシ
ヨンからのアドレス翻訳情報である情報を読み出
しおよび書き込みすることを許容する。 第１５図はメモリ１４０１中に含まれている４
つのパケツト・バツフアと論理翻訳テーブルを示
している。受信器１４０２により受信されたパケ
ツトは受信バツフア１５０１またはトランク・テ
スト・バツフア１５０２中に書き込まれる。トラ
ンク・テスト・バツフア１５０２は送信器１４０
３によりトランクを介してループ・バツクされる
テスト・パケツトのために予約されている。受信
器１４０２により受信されたすべての他のパケツ
トは受信バツフア１５０１中に書き込まれ、該バ
ツフア１５０１から出力回路１４０５はこれらパ
ケツトを交換網１１６に送信する。交換網１１６
から入力回路１４０６により受信されたパケツト
は送信バツフア１５０３または交換機テスト・バ
ツフア１５０４中に書き込まれる。送信バツフア
１５０３は送信器１４０３を介してトランクで送
信されるパケツトに対して使用される。交換機テ
スト・バツフア１５０４は交換機テスト・パケツ
トおよびメモリ読み出しおよび書き込みパケツト
（これらパケツトは後で読み出されて出力回路１
４０５により交換網１１６に送信される。）用で
ある。論理翻訳テーブル１５０５はメツセージ設
定操作期間中にメモリ書き込みパケツトを介して
中央プロセツサから受信された論理アドレスから
物理アドレスへの翻訳情報を含んでいる。論理翻
訳テーブル１５０５はメモリ書き込みパケツトを
使用する中央プロセツサにより書き込まれる。メ
モリ書き込みパケツトを受信すると、入力回路１
４０６は論理アドレスから物理アドレスへの翻訳
情報を論理翻訳テーブル１５０５中に書き込み、
メモリ書き込みパケツトの残りの部分を交換機テ
スト・バツフア１５０４中に書き込む。出力回路
１４０５は次に交換機テスト・バツフア１５０４
からメモリ書き込みパケツトの残りの部分を読み
出し、論理翻訳テーブル１５０５からの論理アド
レスから物理アドレスへの翻訳情報をパケツト中
に再挿入し、該パケツトを中央プロセツサに送信
する。 論理アドレスから物理アドレスへの翻訳情報が
テーブル１５０５中に記憶されると、中央プロセ
ツサは論理アドレスから物理アドレスへの翻訳操
作から解放される。出力回路１４０５が受信バツ
フア１５０１からパケツトを読み出すとき、出力
回路１４０５はまたテーブル１５０５から適当な
論理アドレスから物理アドレスへの翻訳情報を読
み出し、パケツトを交換網１１６に送信する前に
この情報を丁度読み出されたパケツト中に挿入す
る。中央プロセツサが論理翻訳テーブル１５０５
中に挿入される情報を得る仕方の詳細は第３およ
び４図と関連して述べる。 トランク・コントローラの機能および構造に関
する説明はこの位にして、適当なアドレス線コン
トローラおよびトランク・コントローラのアドレ
ス・メモリ中から自己経路指定情報を取り出す方
法について述べる。該情報は種々のマイクロプロ
セツサおよび中央プロセツサを通して発信加入者
ユニツトに接続された適当なアクセス線コントロ
ーラから送信される呼設定パケツトにより得られ
る。この場合前記種々のマイクロプロセツサおよ
び中央プロセツサは呼設定パケツトが着信加入者
ユニツトに達するために通過しなければならない
経路を形成する異なる集線装置および市内、市外
局と関連を有している。呼設定パケツトがこの経
路を沿つて進むとき、各々の処理装置はパケツト
中に新らしい論理アドレスを挿入し、必要な論理
および交換機アドレス情報を適当なアクセス線コ
ントローラまたはトランク・コントローラ中に記
憶するアクセス線コントローラを介して着信加入
者ユニツトが接続されている集線装置に付属する
マイクロプロセツサで呼設定パケツトが受信され
ると、受信マイクロプロセツサは適当な論理およ
び交換機アドレス情報を接続されたアクセス線コ
ントローラに送信し、該アクセス線コントローラ
は該情報をそのアドレス・メモリ中に記憶し、受
信マイクロプロセツサは呼が適当に設定されたこ
とを示す呼応答パケツトを組立て、送信する。呼
応答パケツトが発信加入者アクセス線コントロー
ラによつて受信された後、すべての必要な経路情
報はアクセス線コントローラおよびトランク・コ
ントローラで設定されてパケツト経路が形成さ
れ、それによつてパケツトは関連する処理装置に
よつて処理されることなく交換網を通して直接経
路を通過出来るようになる。 呼設定パケツトの利用法を加入者１００と１１
０の間の電話呼を形成する場合を例にとつて詳述
する。加入者１００は加入者１１０の電話番号を
ダイアルすることにより加入者１１０を呼び出
す。宅内インタフエース１２７はダイアルされた
デイジツトを通常の仕方で収集する。宅内インタ
フエース１２７がダイアルされたデイジツトを収
集した後、該宅内インタフエースはダイアルされ
たデイジツトをパケツトとして線路１２２を介し
てアクセス線コントローラ１１２ａに送信する。
宅内インタフエース１２７から受信されたパケツ
トに応動して、アクセス線コントローラ１１２ａ
は第３図に示すようなパケツトを組立て集線装置
１１２を介してマイクロプロセツサ１１１に送信
する。パケツト識別子フイールドはこのパケツト
を信号パケツトであると識別し、データ・フイー
ルドの最上位バイト中の“１”は該パケツトが呼
設定パケツトであることを示す。データ・フイー
ルドの残りの部分はダイアルされた電話番号を含
んでいる。 第３図のパケツトを受信すると、マイクロプロ
セツサ１１１はダイアルされた電話番号を調べ、
交換網１１６を通しての接続が要求されているも
のと決定する。まず最初にマイクロプロセツサ１
１１は後続のパケツトで使用される新らしい論理
アドレスとトランク１１７を集線装置１１２に接
続する集線装置１１２のトランク・コントローラ
を規定する交換アドレスをアクセス線コントロー
ラに送信する。この交換アドレスは後続のパケツ
トをトランク１１７に向わせるため集線装置１１
２により使用される。次にマイクロプロセツサ１
１１はアクセス線コントローラ１１２ａを識別す
る交換アドレスおよび宅内インタフエース１２７
と通信する際にアクセス線コントローラ１１２ａ
によつて使用される仮想チヤネルを規定する情報
を集線装置１１２のトランク・コントローラ中に
記憶する。最後にマイクロプロセツサ１１１は第
３図に示すものと類似しているが、アクセス線コ
ントローラ１１２ａのアドレス・メモリ中に記憶
されていた論理アドレスを論理アドレス・フイー
ルド中に有するパケツトを組立てる。次にこの新
らしいパケツトは集線装置１１２、トランク１１
７、トランク・コントローラ１３０、交換網１１
６およびトランク・コントローラ１２９を介して
中央プロセツサ１１５に送信される。 マイクロプロセツサ１１１からパケツトを受信
すると、プロセツサ１１５はダイアルされた電話
番号からテーブルを引くことによりこの呼が局１
０４を通して送信されねばならないことを判定す
る。プロセツサ１１５はまず最初に受信されたパ
ケツト中に含まれる論理アドレスとトランク・コ
ントローラ１３０を識別する交換アドレスをトラ
ンク・コントローラ１３１に送信する。トラン
ク・コントローラ１３１はこのアドレス情報を内
部メモリ中に記憶し、この情報を用いて設定され
ている呼と関連する後続のパケツトで必要とされ
る論理アドレスから交換アドレスへの翻訳を実行
する。プロセツサ１１５は次にトランク・コント
ローラ１３０に新らしい論理アドレスとトラン
ク・コントローラ１３１を識別する交換アドレス
を送信する。このアドレス情報はパケツトをトラ
ンク・コントローラ１３０から交換網１１６を通
して設定されている呼と関連するトランク・コン
トローラ１３１に向わせるために必要な論理アド
レスから交換アドレスへの翻訳を実行する。プロ
セツサ１１５により実行される最後の操作は第３
図に示すのと類似の呼設定パケツトを交換網１１
６、トランク・コントローラ１３１、トランク１
１８、トランク・コントローラ１４０および交換
網１４６を介して中央プロセツサ１１３に送信す
ることである。プロセツサ１１３に送信されたパ
ケツトは論理アドレス・フイールド中にトラン
ク・コントローラ１３０中に先に記憶されたのと
同じ論理アドレス情報を有している。 トランク１１８からパケツトを受信すると、プ
ロセツサ１１３はこのパケツトに応動して呼設定
パケツトに関して先の述べたプロセツサ１１５に
よつて実行される操作と類似の操作を実行する。
プロセツサ１１３は次に呼設定パケツトを交換網
１４６、トランク・コントローラ１４２、トラン
ク１１９、トランク・コントローラ１４７および
交換網１４８を介して中央プロセツサ１２３に送
信する。プロセツサ１２３はプロセツサ１１３が
実行するのと類似の操作を実行し、新らしい呼設
定パケツトを交換網１４８、トランク・コントロ
ーラ１４９、トランク１２０、トランク・コント
ローラ１５０および交換網１５１を介して中央プ
ロセツサ１１４に送信する。プロセツサ１２３か
ら呼設定パケツトを受信すると、中央プロセツサ
１１４はこのパケツトの論理アドレス情報および
トランク・コントローラ１５０を指定するスイツ
チ・アドレスをトランクコントローラ１４１中に
記憶する。次に中央プロセツサ１１４は新らしい
論理アドレスおよびトランク・コントローラ１４
１を指定するスイツチ・アドレスをトランク・コ
ントローラ１５０に送信し、該コントローラ１５
０はこの情報を記憶する。必要な情報をトラン
ク・コントローラ１４１および１５０中に記憶し
た後、プロセツサ１１４はトランク・コントロー
ラ１５０中に以前に記憶されていた論理アドレス
を論理アドレス・フイールド中に有する新らしい
呼設定パケツトを組立て、この呼設定パケツトを
交換網１５１、トランク・コントローラ１４１、
トランク１２４および集線装置１２６を介してマ
イクロプロセツサ１２５に送信する。 プロセツサ１１４から呼設定パケツトを受信す
ると、マイクロプロセツサ１２５は論理アドレ
ス・フイールド中に含まれている論理アドレス情
報を読み出し、論理アドレスをアクセス線コント
ローラ１２６ａのアドレス・メモリ１５２中に記
憶する。次にマイクロプロセツサ１２５は第４図
に示す呼応答パケツトを以前に規定された経路を
介して第１および２図のパケツト交換システムを
通してマイクロプロセツサ１１１に送信する。第
４図のパケツトの論理アドレス・フイールドはマ
イクロプロセツサ１２５がプロセツサ１１４から
の呼設定パケツトで受信した論理アドレスを含ん
でいる。トランク・コントローラ１４１は第４図
のパケツトの受信に応動して論理アドレス・フイ
ールドの内容を以前に記憶した論理アドレスを使
用して交換アドレス翻訳情報に翻訳し、以前に記
憶された論理アドレスを呼応答パケツト中に挿入
する。トランク・コントローラ１４１によるこの
翻訳によつて得られる交換アドレスはトランク・
コントローラ１５０を指定する。この交換アドレ
スは交換網１５１が呼応答パケツトをトランク・
コントローラ１５１に向わせるのに使用される。
トランク・コントローラ１５０は呼応答パケツト
の受信に応動してこのパケツトをトランク１２０
を介してトランク・コントローラ１４９に送信す
る。呼応答パケツトは同様に種々のトランク・コ
ントローラを通過し、最終的にマイクロプロセツ
サ１１１によつて受信される。呼応答パケツトが
マイクロプロセツサ１１１により受信されると、
呼を種々の交換網を通つて形成するのに必要なあ
らゆる情報は経路中のトランク・コントローラお
よびアクセス線コントローラ内に記憶される。 市内局１０２の交換網１１６は第５図に詳細に
示されている。交換網１１６に対するすべての接
続は第１図に示すトランク・コントローラを通し
て行なわれる。トランク・コントローラは
1.54Mb／ｓで情報を受信し、この情報で8Mb／
ｓで交換網に送信する。各トランクは付属のトラ
ンクからの情報を５パケツトまでバツフア記憶す
ることが出来る。トランクからの入力においてパ
ケツトをバツフア記憶することはパケツトが交換
網を通して送信される前にパケツト遅延させなけ
ればならないために必要である。トランク・コン
トローラによるバツフア記憶はまた交換網から受
信される情報に対しても要求される。この交換網
から受信された情報はその後付属のトランクで再
送される。各トランク・コントローラはトランク
で再送を開始する前に交換網からの情報を最大40
パケツトバツフア記憶することが出来る。各トラ
ンク・コントローラは交換網１１６に接続された
１つの入力および１つの出力を有している。例え
ば第５図に示すようにトランク・コントローラ１
３０は導線１３４を介して交換網１１６に情報を
送信し、導線１３５を介して交換網１１６からデ
ータを受信する。 交換網はそれ自身は３ステージの交換ノードよ
り成る。第１のステージはノード５００−０〜５
００−１５より成り、第２のステージは交換ノー
ド５０１−０〜５０１−１５より成り、第３のス
テージは交換ノード５０２−０〜５０２−１５よ
り成る。交換網を通して伝送は左から右に行なわ
れる。各々の交換ノードはパケツト交換機であ
る。各々のパケツト交換機は４本の入力を有し、
各々の入力は１つのパケツトをバツフア記憶する
ことが出来る。任意の入力で受信されたパケツト
はパケツト交換機の４つの出力端子の内の任意の
もので送信可能である。入力端子でパケツトが受
信された後、そのパケツト中に含まれているアド
レスはそのパケツトを再送するのにどの出力端子
を使用すべきかを決定するのに使用される。アド
レスの上位２ビツトのみが特定の交換ノードの出
力端子を指定するのに使用される。例えば交換ノ
ード５００−１２は上位２ビツトが０に等しいと
きは線路５０５で、上位２ビツトが１に等しいと
きには線路５０６で、上位２ビツトが２に等しい
ときは線路５０７で、上位２ビツトが３に等しい
場合には線路５０８でパケツトを再送する。 各ノードはアドレス・ビツトを適当に再配置
し、それによつて次のステージの受信交換ノード
はそのステージにおいてパケツトを再送するのに
どの出力端子を使用するかを決定するのに使用さ
れる上位ビツト位置に正しいビツトを有すること
になる。 第５図に示す交換網１１６の動作は第３図に示
すパケツトがこの交換網を通して中央プロセツサ
１１５に交換される例を考察することにより良く
理解されよう。第３図に示すパケツトはマイクロ
プロセツサ１１１によりトランク１１７を介して
交換網１１６に送信される。第３図に示すパケツ
トを受信すると、トランク・コントローラ１３０
は第６図に示す新らしいパケツトを形成する。 新らしいパケツトはトランク１１７から受信さ
れた元のパケツトからフラグとスタツフイング・
ビツトを取除き、次にスタート・ビツト、パケツ
ト長、着信トランク・コントローラ、発信トラン
ク・コントローラ、制御装置、到着時間、および
新らしいCRCフイールドより成る新らたなフイ
ールドを付加することにより形成される。トラン
ク・コントローラ１３０は着信トランク・コント
ローラ・フイールド中に“０”を挿入することに
より“０”を含むパケツト識別子に応動する。こ
れは中央プロセツサ１１５が接続されているトラ
ンク・コントローラ１２９のトランク番号であ
る。トランク・コントローラ１３０は交換網１１
６におけるそれ自身の出力接続番号（この例では
４８）を発信トランク・コントローラ・フイール
ド中に挿入する。スタート・ビツトはネツトワー
ク・パケツトの開始点を規定し、パケツト長はネ
ツトワーク・パケツトの長さを規定する。トラン
ク・コントローラ１３０は到着時間フイールド中
に相対時刻を挿入する。第６図のパケツトが形成
され、ノード５００−１２の入力５１３がアイド
ルであると、トランク・コントローラ１３０はこ
のパケツトをノード５００−１２に送信する。 ノード５００−１２はアドレル・フイールドの
上位ビツトを調べるが、その結果は０であるので
出力５０５を選択する。パケツトを出力端子５０
５を介してノード５０１−１２に送信する前に、
ノード５００−１２はアドレス・フイールドを２
ビツト左に回転する。その結果上位２ビツトは下
位２ビツトとなり、第６図に示すアドレスの中間
の２ビツトは上位２ビツトとなる。 ノード５０１−１２はパケツトの受信時にアド
レス・フイールドを調べ、その上位２ビツトが０
であるので出力５１２を選択する。ノード５０１
−１２はまたアドレス・フイールドを２ビツト左
に回転する。ノード５０１−１２はパケツトを出
力端子５１２を介してノード５０２−０に送信す
る。パケツトを受信するとノード５０２−０はア
ドレス・フイールドを調べ、アドレスの上位２ビ
ツトが０であるので出力端子５１４を選択する。
パケツトを受信すると、トランク・コントローラ
１２９はスタート・ビツト、ネツトワーク・アド
レス・フイールドおよびネツトワーク・パケツト
長を取り去り、パケツト識別子、論理アドレス、
時刻スタンプ、および再計算されたCRCフイー
ルドを含むデータ・フイールドを中央プロセツサ
１１５に送信する。 第２の例は第５図に示す交換網１１６の動作を
説明する助けとなる。この第２の例では第４図に
示すパケツトが交換網１１６を通してトランク１
１８からトランク１１７に伝送される様子を調べ
る。第４図に示すパケツトを受信すると、トラン
ク・コントローラ１３１は第７図に示すパケツト
を形成する。このパケツトの形成後、トランク・
コントローラ１３１はこのパケツトを入力端子５
１５を介して交換ノード５００−１５に送信す
る。交換ノード５００−１５はネツトワーク・ア
ドレス・フイールドの上位２ビツト（この例では
２進の３）を調べ、第７図に示すパケツトを伝送
するためリンク５１６を選択する。交換ノード５
００−１５がリンク５１６を介してパケツトの送
信を開始する前に、交換ノード５００−１５はネ
ツトワーク・アドレス・フイールドに対し左回転
操作を実行するが、その結果が第８図のパケツト
に示されている。交換ノード５００−１５からパ
ケツトを受信すると、交換ノード５０１−１５は
第８図に示すネツトワーク・アドレス・フイール
ドの上位２ビツトを調べ、出力５１７を選択して
パケツトを送出する。パケツトの送信前に、交換
ノード５０１−１５はパケツトに対し左回転操作
を実行し、その結果第９図に示すパケツトが得ら
れる。第９図に示すパケツトが受信されると、交
換ノード５０２−１２はネツトワーク・アドレ
ス・フイールドに応動し、パケツトを導線１３５
を介してトランク・コントローラ１３０に送信す
る。交換ノード５０２−１２はまたネツトワー
ク・アドレス・フイールドに対し左回転操作を実
行する。導線１３５を介してトランク・コントロ
ーラ１３０に送信されるパケツトは第９図に示す
パケツトのネツトワーク・アドレス・フイールド
を回転したものに等しい。トランク・コントロー
ラ１３０はスタート・ビツト、ネツトワーク・パ
ケツト長、着信トランク・コントローラ、発信ト
ランク・コントローラ、制御、および到着時刻フ
イールドが取除かれていること、新らしいCRC
フイールドが計算・挿入されていること、時刻ス
タンプ・フイールドが更新されていることを除い
て第９図のパケツトと同じ新らしいパケツトを形
成する。トランク・コントローラ１３０は次にこ
の新らしいパケツトをトランク１１７で再送す
る。 当業者にあつては更なる交換ノードを付加する
ことによりより多くのトランクを終端し得るよう
第５図に示す交換網１１６を拡張し得ることは容
易に理解できよう。更に当業者にあつてはこのよ
うな交換網を用いて例えば計算機あるいは端末の
如き幾つかのデイジタル装置を正しく相互接続す
ることが出来ることも容易に理解されよう。第１
および２図に示す他の交換網および集線装置も交
換網１１６と同じ設計である。 交換ノード５００−１５は第１０図に更に詳細
に示されている。他の交換ノードは交換ノード５
００−１５と設計は同一である。交換ノードは４
つの入力制御装置より成り、各入力制御装置は４
つの出力制御装置のいずれにも情報を送信するこ
とが出来る。入力制御装置１０００〜１００３は
ケーブルによつて出力制御装置１００４〜１００
７に接続されている。例えば入力制御装置１００
０はケーブル１００８を介して出力制御装置１０
０７に接続されている。ケーブル１００８は３本
の導線１００９，１０１０および１０１１より成
る。第１０図の他の相互接続ケーブルもケーブル
１００８と同じ設計である。 入力制御装置１０００が出力制御装置１００７
に送信するパケツトを有しているとき、導線１０
１０を介して出力制御装置１００７に要求信号を
送信する。入力制御装置１００はパケツト全体が
出力制御装置１００７に送信されるまでこの要求
信号の伝送を続ける。出力制御装置１０００が入
力制御装置１０００からの情報を受信し得ると
き、出力制御装置１００７は許可信号を導線１０
１１を介して入力制御装置１０００に送信する。
許可信号を受信すると、入力制御装置１０００は
パケツトを導線１００９を介して出力制御装置１
００７に送信開始する。 例えば、第７図に示す
パケツトは第１０図に示す交換ノード５００−１
５を通して次のように伝送される。入力制御装置
１０００がスタート・ビツトを認識するときに
は、該入力制御装置はスタート・ビツトだけでな
くネツトワーク・アドレスの上位２ビツトもまた
既に受信している。入力制御装置１０００はネツ
トワーク・アドレス・フイールドの上位２ビツト
を復号し、パケツトがケーブル１００８を介して
出力制御装置１００７に送信すべきことを決定す
る。入力制御装置１０００は導線１０１０を介し
ての伝送の開始を要求し、出力制御装置１００７
が導線１０１１を介して許可信号を返送すると
き、入力制御装置１０００はケーブル１００８を
介して出力制御装置１００７へのパケツトの送信
を開始する。ネツトワーク・アドレス・フイール
ドを送信する前に、入力制御装置１０００はこの
アドレスを２ビツト左に回転し、それによつて送
信されるネツトワーク・アドレスは第８図に示す
ようになる。パケツトのスタート・ビツトを受信
すると、出力制御装置１００７はリンク５１６で
このパケツトの再送する。 第１０図の入力制御装置１０００は第１１図に
更に詳細に示されている。入力回路１１１０は入
力端子５１５から情報を受信し、コントローラ１
１０４の制御の下でリンク・オープン信号を入力
端子５１５を介して第１１図のトランク・コント
ローラ１３０に送信する。リンク・オープン信号
の機能については出力制御装置１００７のところ
で説明する。入力シフト・レジスタ１１００はパ
ケツトの開始を示すスタート・ビツトを検出する
のに使用される。更に入力シフト・レジスタ１１
００はネツトワーク・パケツト長フイールド（こ
れはパケツト長レジスタ１１０２中に記憶され
る）を抽出し、ネツトワーク・アドレス・フイー
ルドの上位２ビツト（これはアドレス・レジスタ
１１０１中に記憶される）を抽出するのに使用さ
れる。バツフア・シフト・レジスタ１１０３は１
つのパケツトをバツフア記憶することが出来る。
バツフア・シフト・レジスタ１１０３は64ビツト
を記憶する毎に出力を提供する。これらの出力は
コントローラ１１０４の制御の下でデータ・セレ
クタ１１０５によつて選択され、バツフア・シフ
ト・レジスタ１１０３の使用されていない部分を
バイパスする。このバイパスは出力回路に対しパ
ケツトの送信を開始する前にパケツト全体をバツ
フア記憶する必要がないときに実行され、入力制
御装置１０００を通してのパケツトの転送がスピ
ード・アツプされる。アドレス・ローテーシヨン
回路１１０６はネツトワーク・アドレスがパケツ
トの残りの部分と共に選択された出力制御装置に
送信される前にネツトワーク・アドレス・フイー
ルドに対し前述の左回転操作を実行する。コント
ローラ１１０４の制御の下でコントローラ１１０
７はゲーブル１００８，１０１２，１０１３また
は１０１４の内のいずれでデータを送信すべきか
を決定する。 入力制御装置１０００の動作に関しては第７図
に示すパケツトの伝送を取扱う前出の例を使用し
て更に説明する。入力シフト・レジスタ１１００
には導線１１１１を介してシステム・クロツク１
６１が連続的に加えられている。データが入力端
子５１５を介して受信されるとき、該データは入
力シフト・レジスタ１１００に加えられる。スタ
ート・ビツトが入力シフト・レジスタ１１００の
ビツト位置１０に達すると、コントローラ１１０
４はこのビツトを検出し、導線１１１３上に１つ
のパルスを送出する。このパルスはパケツト長レ
ジスタ１１０２にネツトワーク・パケツト長フイ
ールドを記憶させ、アドレス・レジスタ１１０１
にネツトワーク・アドレス・フイールドの上位２
ビツト（これらは入力シフト・レジスタ１１００
のビツト位置０および１中に含まれている）を記
憶させる。 コントローラ１１０４は導線１０１０を介して
出力制御装置１００７に要求を送信する。何故な
らば上位２ビツトがパケツトはこの出力制御装置
で送信すべきことを示すからである。この要求が
行なわれている間、データは入力シフト・レジス
タ１１００から多数の出力端子を有するバツフ
ア・シフト・レジスタ１１０３にシフトされる。
これら出力端子はバツフア・シフト・レジスタ１
１０３内の異なるビツト位置に接続されている。
コントローラ１１０４が導線１０１１を介して出
力制御装置１００７から許可信号を受信すると
き、コントローラ１１０４はバツフア・シフト・
レジスタ１１０３のどの出力にパケツトのスター
ト・ビツトがバツフア・シフト・レジスタ１１０
３内で近づきつつあるかを計算する。これはパケ
ツトの出力制御装置１００７への送信が直ちに開
始できるようにするためである。この計算に基づ
いて、コントローラ１１０４はデータ・セレクタ
１１０５を制御してバツフア・シフト・レジスタ
１１０３の指定された出力を選択する。制御情報
はケーブル１１１７を介してデータ・セレクタ１
１０５に送信される。データ・セレクタ１１０５
はデータを選択された出力から導線１１１６を介
してアドレス・ローテーシヨン回路１１０６に送
信する。データを送信する前に、コントローラ１
１０４は導線１１１９を介して“パケツト信号の
開始”を送信することによりアドレス・ローテー
シヨン回路１１０６をリセツトする。次にコント
ローラ１１０４はパケツト長レジスタ１１０２中
に記憶されたパケツト長情報（これはケーブル１
１２０を介して読み出される）を使用してパケツ
トの終りが何時入力シフト・レジスタ中に入つた
かを決定する。この操作が行なわれ、シフト・レ
ジスタ１１０３からの送信が開始されると、コン
トローラ１１０４は導線１１１５を介してリン
ク・オープン信号を送信する。この信号は３状態
ドライバ１１０９および入力端子５１５を介して
入力ポート５０３−６０に送信される。リンク・
オープン信号は入力制御装置１０００が現在次の
パケツトを受信する準備が出来たことを示す。こ
の機能に関しては出力制御回路のところで述べ
る。 アドレス・ローテーシヨン回路１１０６が第１
２図に更に詳細に示されている。回路１１０６の
目的はアドレス・フイールドを２ビツト左に回転
し、上位２ビツトを下位２ビツトとすることであ
る。この回転は各々の入力制御装置が上位２ビツ
トのみをデコードするので必要である。シフト・
レジスタ１２００および１２０３は２ビツトのシ
フト・レジスタであり、データ・セレクタ１２０
２はシフト・レジスタ１２００またはシフト・レ
ジスタ１２０３の出力を選択するのに使用され、
制御回路１２０９はアドレス・ローテーシヨン回
路の操作を制御する。制御回路１２０９が導線１
１１９を介してコントローラ１１０４から“パケ
ツト信号の開始”信号を受信するとき、導線１２
０７を介してシフト・レジスタ１２００に、そし
て導線１２０５を介してシフト・レジスタ１２０
０にクロツク信号を送信する。このクロツク信号
は導線１２１０を介してシステム・クロツク１６
１から受信された信号から抽出される。制御回路
１２０９は導線１２０８を介してデータ・セレク
タ１２０２に導線１１１８で送信すべくシフト・
レジスタ１２０３の出力を選択させる。制御回路
１２０９は次に導線１１１８を介して送信されて
いるビツト数を計数し、ネツトワーク・アドレ
ス・フイールドの上位２ビツトがシフト・レジス
タ１２０３内に含まれるとき、制御回路１２０９
は導線１２０５を介してのシフト・レジスタ１２
０３へのクロツクの送信を中止し、データ・セレ
クタ１２０２にシフト・レジスタ１２００の出力
を選択させる。制御回路１２０９は次にネツトワ
ーク・アドレス・フイールドの残りのビツトが導
線１１１８を介して送信されるまで待機する。こ
の時点で、制御回路１２０９はクロツク信号のシ
フト・レジスタ１２０３への送信を開始し、デー
タ・セレクタ１２０２にシフト・レジスタ１２０
３の出力を選択させる。この操作の結果ネツトワ
ーク・アドレス・フイールドの上位ビツトが回転
されることになる。 出力制御装置１００７は第１３図に詳細に示さ
れている。制御回路１３００はケーブル１００
８，１０１５，１０１６および１０１７を介して
伝送される入力制御装置１０００〜１００３から
の要求に応動する。フリツプ・フロツプ１３０１
がセツトされていると、制御回路１３００は要求
に応動して前述のケーブルの内の１本を介して許
可信号を要求を出している入力制御装置に返送す
る。要求にアクノリジを返した後、制御回路１３
００はデータ・セレクタ１３０３に対し適当なケ
ーブル１００８，１０１５，１０１６または１０
１７からデータ導線を選択させる。データ・セレ
クタ１３０３は選択された入力端子で受信された
データ情報を導線１３０７に転送する。３状態デ
バイス１３０２は導線１３０５上の情報を取り出
し、該データをリンク５１６を介して交換ノード
５０１−１５の１部分である入力回路１３０５に
送信する。制御回路１３００は導線１３０９を介
して３状態デバイス１３０２の出力を制御する。 第１３図に示す出力制御回路１００７の動作に
ついては入力制御装置１０００がデータ・パケツ
トをケーブル１００８を介して出力制御装置１０
０７に送信する前述の例を考察することにより更
に詳細に説明する。入力制御装置１０００が導線
１０１０を介して要求信号を送信するとき、制御
回路１３００は、リンク５１６が他の入力制御回
路によつて使用されておらず、かつフリツプ・フ
ロツプ１３０１の出力がセツトされている場合に
は導線１０１１を介して入力制御回路１０００に
許可信号を送信する。フリツプ・フロツプ１３０
１がセツトされていたと仮定すると、制御回路１
３００は入力制御回路１０００に許可信号を送信
し、ケーブル１３０８を介してデータ・セレクタ
１３０３に対し導線１００９で送信されているデ
ータを選択し、該データを導線１３０７で再送す
るよう指令する。更に、制御回路１３００は３状
態デバイス１３０２をエネイブルして導線１３０
７上の情報をリンク５１６に転送させる。 入力制御装置１０００がパケツト全体を送信し
た後、該装置１０００は要求信号を導線１０１０
から取り除く。導線１０１０から要求信号が取り
除かれると、制御回路１３００は導線１３１０を
介してフリツプ・フロツプ１３０１にリセツト信
号を送出し、ケーブル１３０８および導線１３０
９を介して信号の送信を停止する。交換ノード５
０１−１５の入力制御装置が次のパケツトを受け
入れ得るようになると、該入力制御装置は導線１
３０６，３状態デバイス１３１１、およびリンク
５１６を介してオープン・リンク信号を送信す
る。オープン・リンク信号はＳ入力を介してフリ
ツプ・フロツプ１３０１をセツトする。フリツ
プ・フロツプ１３０１のセツトされると、制御回
路１３００は再び入力制御装置からの要求信号に
応動出来るようになる。 トランク・コントローラ１３１は第１４図に詳
細が示されている。他のトランク・コントローラ
１３１もトランク・コントローラ１３１と類似し
ている。トランク・コントローラ１３１は受信器
１４０２を介してトランク１１８からパケツトを
受信すると共に送信器１４０３を介してトランク
１１８にパケツトを送信する。トランク１１８は
例えばBoyle，Colton，Dammann，Karafinお
よびMannの著した“伝送・交換インタフエース
および市外端末装置”、The Bell System
Technical Journal，第56巻 P.1057〜1058
（1977年）に述べられている1.544Mb／ｓの伝送
速度を有するデイジタル式電話伝送施設であつて
よい。受信器１４０２および送信器１４０３は前
述の文献の頁1058の第１図に示すDSX−１ユニ
ツトとインタフエースされている。トランク・コ
ントローラ１３１は出力回路１４０５を介して交
換網１１６にパケツトを送信し、入力回路１４０
６を介して交換網１１６からパケツトを受信す
る。スイツチ・インタフエース１４１８は入力回
路および出力回路を交換網とインタフエースさせ
る働きをする。パケツトはアドレス制御装置１４
０４を介してメモリ１４０１中の４つの環状バツ
フアとやりとりされる。アドレス制御装置１４０
４は入力回路１４０６、出力回路１４０５、送信
器１４０３、および受信器１４０２がメモリ１４
０１へ読み出し・書き込みを行うことを許容する
環状バツフアへのポインタを含んでいる。 通常のデータ・パケツトがトランク１１８から
交換網１１６に転送される例を考察する。第３図
に示すのと類似の到来パケツトは1.544Mb／ｓの
速度で直列的に受信器１４０２によつて受信され
る。受信器１４０２はパケツトに到着時刻を付加
し、直列情報をバイトに変換する。バイトが組み
立てられると、制御バス１４０８を介してアドレ
ス制御装置１４０４に書き込み要求を送信する。
次に受信器１４０２はバイトをデータ・バス１４
０７およびアドレス制御装置１４０４を介してメ
モリ１４０１中に書き込む。バイトが書き込まれ
るメモリ１４０１のロケーシヨンは受信器１４０
２と関連するアドレス・ポインタによつて指定さ
れる。この過程は受信器１４０２がパケツト全体
をメモリ１４０１中に転送するまで継続される。
受信器１４０２がパケツト全体を送信した後、受
信器は制御バス１４０８を介してアドレス制御装
置１４０４にパケツト終了信号を送信する。次に
アドス制御装置１４０４は制御バス１４１２を介
して出力回路１４１５に“パケツト入手可”信号
を送信する。この“パケツト入手可”信号はメモ
リ１４０１中に完全なパケツトが存在する間送信
される。 出力回路１４０５は制御バス１４１２を介して
アドレス制御装置１４０４に逐次読み出し要求を
発生することによりメモリ１４０１中に記憶され
たパケツトを読み出す。アドレス制御装置１４０
４は、メモリ１４０１中のどのワードが出力回路
１４０５を介して交換網中に送信されるパケツト
と関連しているかを決定するポインタを保持して
いる。出力回路１４０５は8Mb／ｓの速度でパ
ケツトを送信する。交換網１１６にパケツトを送
信するために、出力回路１４０５は第６図に示す
のと類似のパケツトを形成する。これは元のパケ
ツトからの論理アドレス・フイールドを使用して
論理翻訳テーブルをアドレス指定し、パケツト長
フイールドを計算することにより実行される。更
に、出力回路１４０５は新らしいCRCフイール
ドを計算し、制御フイールドを更新し、スター
ト・ビツトを付加する。これらの操作は直列に行
なわれる。しかしパケツト全体をバツフア記憶す
る必要はない。 パケツトが交換網１１６からトランク１１８に
転送される他の例について考察する。交換網１１
６からのパケツトは交換インタフエース１４１８
を介して入力回路１４０６により受信される。入
力回路１４０６はこのデータをバイトに形成す
る。次に制御バス１４１４を介して書き込み要求
を送信し、データ・バス１４１３を介してパケツ
トをアドレス制御装置１４０４に送信する。アド
レス制御装置１４０４はメモリ・アドレス・バス
１４１７、メモリ・データ・バス１４１５および
メモリ制御バス１４１６を介してメモリ１４０１
中に情報を書き込む。パケツト全体がメモリ１４
０１中に記憶されると、入力回路１４０６はパケ
ツト終了信号を制御バス１４１４を介してアドレ
ス制御装置１４０４に送信する。アドレス制御装
置１４０４は次に制御バス１４１０を介して送信
器１４０３に“パケツト入手可”信号を送信す
る。送信器１４０３はアドレス制御装置１４０４
に対し読み出し要求を行い、データ・バス１４０
９を介してパケツトを受信する。送信器１４０３
は該パケツトを第４図に示すのと類似のパケツト
に変換し、1.544Mb／ｓの速度でトランク１１８
に送信する。送信器１４０３はまた誤りチエツク
を行い、CRCフイールドを再計算する。更に、
送信器１４０３はパケツトの時刻スタンプ・フイ
ールドを更新する。これは現在の時刻から到着時
刻を減算し、この差を時刻スタンプ・フイールド
に加算することにより実行される。 トランク・コントローラ１３１は種々の目的で
使用される多種類のパケツトを取扱う。これらパ
ケツトは次の様に分類される。即ち通常のデー
タ・パケツト、トランクおよび交換機テスト・パ
ケツト、保守用読み出し／書き込みパケツト、な
らびにメモリ読み出し／書き込みパケツトであ
る。パケツトの型はパケツト識別子、即ち制御フ
イールド中の値により識別される。通常のデー
タ・パケツトはトランクと交換網の間のデータと
信号情報を含んでいる。トランク・テスト・パケ
ツトは２つのトランク・コントローラおよび実際
のトランク装置を含むトランクをテストするのに
使用される。これは次のように実行される。テス
ト・パケツトは関連する中央プロセツサにより形
成され、交換網を介して第１のトランク・コント
ローラに送信される。第１のトランク・コントロ
ーラは伝送期間中に誤りが生じたかどうかを決定
するためにパケツトのCRCフイールドに対する
チエツクを行う。誤りが見出されると、第１のト
ランク・コントローラはテストを放棄する。エラ
ーが見出されないと、第１のトランク・コントロ
ーラはテスト・パケツトをトランク施設を介して
第２のトランク・コントローラに送信する。第２
のトランク・コントローラがテスト・パケツトを
受信したとき、該コントローラは同じCRCチエ
ツクを実行し、誤りが見出されない場合には、パ
ケツトを第１のトランク・コントローラにルー
プ・バツクし、それによつて第１のトランク・コ
ントローラはパケツトを交換網を介して中央プロ
セツサに返送する。中央プロセツサはある時間が
経過した後もテスト・パケツトがループ・バツク
して来ないとき伝送誤りが生じたことを検出す
る。交換機テスト・パケツトは交換網内の信号経
路をテストするのに使用される。交換機テスト・
パケツトは中央プロセツサにより交換網を通して
トランク・コントローラに送信される。トラン
ク・コントローラはパケツトを（パケツトが指定
する）第２のトランク・コントローラにリレー
し、該第２のトランク・コントローラはパケツト
を中央プロセツサに返送する。保守パケツトは例
えば誤りの統計等の保守情報をトランク・コント
ローラと関連する中央プロセツサの間で送信する
のに使用される。保守読み出し操作においては、
中央プロセツサは保守読み出しパケツトをトラン
ク・コントローラに送信する。トランク・コント
ローラは情報を読み出し、パケツト中に書き込
み、次いでパケツトを中央プロセツサに返送す
る。保守書き込み操作にあつては、中央プロセツ
サはトランク・コントローラに保守書き込みパケ
ツトを送信する。トランク・コントローラはパケ
ツトからの情報を保守レジスタ中に書き込み、次
いで情報を保守レジスタから読み出す。読み出さ
れた情報は保守書き込みパケツト中に加えられ、
中央プロセツサに返送される。メモリ・パケツト
は中央プロセツサが指定のメモリ・ロケーシヨン
の情報を読み出し／書き込むことを許容する。こ
れらパケツトは保守レジスタでなく、メモリ・ロ
ケーシヨンが読み出され、書き込まれる点を除い
て保守パケツトと類似の働きをする。 第１５図はメモリ１４０１中に含まれている４
つのパケツト・バツフアおよび論理チヤネル翻訳
テーブルを示している。受信器１４０２から到来
するパケツトは受信バツフア１５０１またはトラ
ンク・テスト・バツフア１５０２中に書き込まれ
る。トランク・テスト・バツフア１５０２はトラ
ンクを介してループ・バツクされるテスト・パケ
ツトのために予約されている。その他すべての到
来するパケツトは受信バツフア１５０１に送られ
る。入力回路１４０６から到来するパケツトは送
信バツフア１５０３または交換機テスト・バツフ
ア１５０４中に書き込まれる。送信バツフア１５
０３は送信器１４０３を介してトランクで送信さ
れるパケツトのために設けられている。交換機テ
スト・バツフア１５０４は交換機テスト・パケツ
トおよびメモリ読み出し／書き込みパケツトのた
めのものである。論理翻訳テーブル１５０５はメ
モリ書き込みパケツトを介して中央プロセツサか
ら受信された論アドレスを物理アドレスに翻訳す
る情報を含んでいる。 メモリ１４０１中の環状バツフアの読み出しお
よび書き込みはアドレス制御装置１４０４中にあ
る読み出しおよび書き込みポインタによつて制御
されている。これら読み出しおよび書き込みポイ
ンタは種々のバツフア内の特定のメモリ・ロケー
シヨンを指示する。読み出しまたは書き込みポイ
ンタは受信器１４０２、送信器１４０３、入力回
路１４０６および出力回路１４０５に対して提供
される。これらポインタは回路に応じて種々の環
状バツフアの読み出しまたは書き込みを行うのに
使用される。即ち受信回路では受信バツフアおよ
びトランク・テスト・バツフア書き込みポインタ
であり、出力回路では受信バツフアおよび交換機
テスト・バツフア読み出しポインタであり、入力
回路では送信バツフアおよび交換機テスト・バツ
フア書き込みポインタであり、送信回路では送信
バツフアおよびトランク・テスト・バツフア読み
出しポインタである。 種々の読み出しおよび書き込みポインタに加え
て、アドレス制御装置１４０４はまた一時ポイン
タも含んでいる。受信器１４０２は書き込みポイ
ンタの値をセーブするのに使用される１つの一時
ポインタへのアクセスを有している。各々のパケ
ツト書き込み操作の開始時点において、一時ポイ
ンタは書き込みポインタと同じアドレスにセツト
されている。パケツトが書き込まれている間に誤
りが発見されると、書き込みポインタは一時ポイ
ンタのアドレスに設定し直される。このようにし
て誤りを含むパケツトは重ね書き込みされ、それ
によつて誤りを含むパケツトは無効とされる。入
力回路１４０６は２つの一時ポインタに対するア
クセスを有している。一方は書き込みポインタの
値をセーブするのに使用される。他方の一時ポイ
ンタはメモリ書き込み操作期間中に使用される
が、これは以下で述べる。出力回路１４０５はメ
モリ読み出し操作期間中に使用される１つの一時
ポインタへのアクセスを有している。 以下では通常のデータ・パケツトがトランクか
ら交換網に向つて移動する様子について述べる。
受信器１４０２はトランク・パケツトを受信し、
該トランク・パケツトを交換パケツトに変換する
スペースをパケツト中に提供するためにトラン
ク・パケツトに０をつめる。受信器１４０２がこ
れを実行し終ると、次にパケツトをメモリ１４０
１中の受信バツフア１５０１中に書き込むために
アドレス制御回路１４０４に対する書き込み要求
を発生する。アドレス制御回路１４０４は書き込
み要求を受信し、受信バツフアの書き込みポイン
タを取り出す。次に受信器１４０２はパツトを受
信バツフア１５０１の書き込みポインタにより指
定されたアドレスに書き込む。アドレス制御回路
１４０４は次に“パケツト入手可”信号を出力回
路１４０５に送信し、該回路１４０５をしてアド
レス制御回路１４０４に読み出し要求を送信させ
る。アドレス制御回路１４０４は受信バツフア読
み出しポインタを取り出し、出力回路１４０５が
読み出しポインタにより指定されるアドレスの受
信バツフア１５０１の内容を読み出すことを許容
する。出力回路１４０５はパケツトを読み出し、
必要なフイールドを修正してトランク・パケツト
をスイツチ・パケツトに変換し、必要な論理アド
レスから物理アドレスへの翻訳を実行し、パケツ
トを交換網に送信する。論理アドレスから物理ア
ドレスへの翻訳はメモリ１４０１中の論理翻訳テ
ーブルを読み出し、要求されたパケツト・フイー
ルドを更新することを含んでいる。 通常のデータ・パケツトの交換網からトランク
への流れは次の通りである。パケツトは交換機イ
ンタフエース１４１８を介して交換網から受信さ
れ、入力回路１４０６に送信される。入力回路１
４０６はパケツトをメモリ１４０１中の送信バツ
フア１５０３中に書き込むためにアドレス制御装
置１４０４に対する書き込み要求を発生する。ア
ドレス制御装置１４０４は書き込み要求を受信
し、送信バツフア書き込みポインタを入手する。
入力回路１４０６は次にパケツトを送信バツフア
１５０３の書き込みポインタにより指定されたア
ドレスに書き込む。アドレス制御回路１４０４は
次に“パケツト入手可”信号を送信器１４０３に
送り、送信器１４０３をして読み出し要求をアド
レス制御装置１４０４に送信させる。アドレス制
御装置１４０４は送信バツフア読み出しポインタ
を入手し、送信器１４０３が送信バツフア１５０
３の読み出しポインタによつて指定されるアドレ
スの内容を読み出すことを許容する。送信器１４
０３はパケツトを送信器バツフア１５０３から読
み出すためにアドレス制御装置１４０４に対する
読み出し要求を発生する。送信器１４０３がパケ
ツトを読み出すと、該送信器１４０３はパケツト
からヘツダ情報を除去し、それによつてパケツト
はトランク・パケツトに変換される。送信器１４
０３は次にパケツトを付属のトランクで送信す
る。 トランク・テスト・パケツトは受信器１４０２
によりトランクから受信される。これらパケツト
はアドレス制御装置１４０４中のトランク・テス
ト・バツフア書き込みポインタを使用してメモリ
１４０１中のトランク・テスト・バツフア１５０
２中に書き込まれる。この操作は受信バツフア書
き込みポインタの操作と類似している。送信器１
４０３は次にトランク・テスト・バツフア１５０
２を読み出すためにトランク・テスト・バツフア
読み出しポインタを使用してアドレス制御装置１
４０４に対する読み出し要求を発生する。送信器
１４０３はテスト・パケツトを読み出すと、この
パケツトをトランクに返送する。交換機テスト・
パケツトも類似の仕方で処理される。交換機テス
ト・パケツトは入力回路１４０６によつて受信さ
れ、該入力回路１４０６は該パケツトを交換機テ
スト・バツフア書き込みポインタを使用してメモ
リ１４０１の交換機テスト・バツフア１５０４中
に書き込む。出力回路１４０５は次にアドレス制
御装置１４０４中の交換機テスト・バツフア読み
出しポインタを使用して交換機テスト・バツフア
１５０４を読み出す。出力回路１４０５はパケツ
トを読み出し、これを交換網を介して指定された
トランク・コントローラに送信する。 メモリ書き込みパケツトは情報をメモリ１４０
１中に書き込むのに使用される。この情報は論理
翻訳テーブル１５０５中に書き込まれる論理アド
レスから物理カドレスへの翻訳を含んでいる。メ
モリ書き込みパケツトは中央プロセツサによつて
発生され、入力回路１４０６に送られる。該入力
回路はパケツトの一部を交換機テスト・バツフア
１５０４中に、そしてパケツトの一部を論理翻訳
テーブル１５０５中に書き込む。交換機テスト・
バツフア１５０４中に書き込まれるメモリ書き込
みパケツトの一部分は交換機テスト・バツフア書
き込みポインタを介して書き込まれ、論理翻訳テ
ーブル１５０５中に書き込まれるパケツトの一部
分は第２の入力回路の一時ポインタを介して書き
込まれる。（これらポインタは共にアドレス制御
装置１４０４中に存在する。）出力回路１４０５
は次に交換機テスト・バツフア１５０４中に記憶
された情報を読み出する共に論理翻訳情報を読み
出す。出力回路１４０５は次にデータのこれら２
つの部分を組み立てて元のメモリ書き込みパケツ
トと同一のパケツトを形成し、このパケツトを中
央プロセツサに返送する。 メモリ読み出しパケツトは中央プロセツサによ
り発生され、中央プロセツサがメモリ１４０１の
一部を読み出すことを許容する。到来するメモリ
読み出しパケツトはメモリ・アドレスおよび読み
出すべきバイト数を含んでいる。出力回路１４０
５はパケツトで指定されたアドレスのメモリ１４
０１の内容を読み出し、指定されたバイト数をメ
モリ読み出しパケツト中に挿入する。出力回路１
４０５は次に（要求されたデータを含む）パケツ
トを中央プロセツサに返送する。 トランクおよび交換機パケツトに関してはこれ
ら２つの型のパケツト中に含まれるフイールドと
関連して更に詳述する。実際のパケツトの取扱い
および変換の詳細に関しては後で述べる。トラン
ク・パケツトはトランク装置とトランク・コント
ローラの間のデータと保守情報を担つている。典
型的なトランク・パケツトのフオーマツトが第３
図に示されている。フイールドの説明は以下で述
べる。 フラグ・フイールドはパケツトの始めと終りを
示すのに使用されるユニークなビツト・パターン
（01111110）である。パケツト識別子（PID）フ
イールドはパケツトが信号用か、テスト用かまた
は通常データの送信用かを決定する。このフイー
ルド中の“０”は呼の設定に使用される信号パケ
ツトであることを示す。前述の如く、このパケツ
トは呼の継続期間中後続のパケツトがすべて経由
する経路を形成するために経路に沿うすべての中
央プロセツサを通過する。 PIDフイールドの“１”は既に形成された経路
を介して信号情報を送信する信号パケツトである
ことを示す。このパケツトの型は終端の中央局に
おいてのみ読み出される。 PIDフイールドの“２”または“３”は交換網
中のトランクをテストするのに使用されるテス
ト・パケツトであることを示す。発信中央プロセ
ツサは交換網を介してそのトランク・コントロン
ーラの１つにテスト・パケツトを送信する。この
パケツトはPIDフイールドの“２”により示され
る。パケツトは第１のトランク・コントローラに
よりトランクを介して第２のトランク・コントロ
ーラに送信される。PIDフイールドは“２”であ
るので、第２のトランク・コントローラはフイー
ルドを“２”から“３”に変更し、テスト・パケ
ツトをトランクを介して第１のトランク・コント
ローラにループ・バツクする。第１のトランク・
コントローラはパケツトを受信し、PIDフイール
ドを読む。PIDフイールドは“３”であるので、
第１のトランク・コントローラはパケツトを中央
プロセツサに返送する。 PIDフイールドの“８”〜“11”はパケツトが
通常データを担つていることを示す。昇巾の数字
はフロー制御のレベルを示す。“８”はフロー制
御を行なわないことを示す。数字“９”〜“11”
は増加するフロー制御レベルを示す。フロー制御
が増加すると、発信局はより長い時間間隔でパケ
ツトを送出する。これは増加したトラフイツクに
よるシステムの過負荷を防ぐためである。 PIDフイールドの“12”はデータを示す。これ
は完全なメツセージを担う単一のパケツトであ
る。データは次のような経路を通る。データは該
データを送信する端末装置と関連する中央プロセ
ツサにより発生される。データは次にデータが通
過する交換網中の各中央プロセツサに向う。各中
央プロセツサはデータの論理アドレス・フイール
ドを読んでデータが送信される次の中央プロセツ
サを決定する。データが着信中央プロセツサに到
着すると、着信中央プロセツサはデータを着信加
入者の端末装置に向わせる。更なるパケツトを送
信するのに経路は必要でないのでアドレス情報は
保持されない。 論理アドレス・フイールドは着信トランク・コ
ントローラのアドレスを導出するのに使用され
る。これは現在のトランク・コントローラにより
論理アドレスを用いてメモリ１４０１中に含まれ
ている論理翻訳テーブル１５０５をインデツクス
修飾することにより実行される。論理翻訳テーブ
ル１５０５は次のトランク・コントローラの番号
および新らしい論理アドレスを含んでいる。現在
のトランク・コントローラは新らしい論理アドレ
スをパケツトの論理アドレス・フイールド中に挿
入し、次いでパケツトを送出する。時刻スタンプ
フイールドはパケツトが交換システム中を移動す
るときに要する累積時間を担つている。このフイ
ールドはパケツトがトランクから最初に受信され
たときに挿入される到着時刻フイールドと関連し
て更新される。着信トランク・コントローラがパ
ケツトを受信すると、該コントローラは時刻スタ
ンプ・フイールドを更新するために到着時刻と現
在の時刻の差を計算する。データ・フイールドは
パケツトが担うべき実際のデータ、即ち情報を含
んでいる。更に、このフイールドはある種の高水
準プロトコル情報を担つている。サイクリツク・
リダンダンシー・コード（CRC）フイールドは
誤り検出のために使用される。このフイールドは
送信トランク・コントローラによつて発生され、
パケツトに誤りが含まれているかどうかを決定す
るため着信トランク・コントローラによりテスト
される。 交換機パケツトは交換網内のデータおよび保守
情報を担つている。典型的な交換機パケツトのフ
オーマツトが第６図に示されている。データ型交
換機パケツトはトランク・パケツト中に含まれて
いるのとフイールドと同じ順序で含んでいる。１
つの例外は２つのフラグ・フイールドであつてこ
れは交換機パケツトには含まれていない。また
CRCフイールドはトランク・パケツトから交換
機パケツトへの交換過程の幾つかのステージで再
計算され、チエツクされる。交換機パケツトに固
有のフイールドについては以下で説明する。 パケツト長フイールドはパケツトの全長をバイ
ト数で表わしたものである。このフイールドは受
信器１４０２により計算される。着信トランク・
コントローラ（DTC）および発信トランク・コ
ントローラ（STC）フイールドはパケツトの経
路設定に使用される。DTCは着信トランク・コ
ントローラのアドレスであり、論理翻訳テーブル
１５０５から得られる。STCフイールドは現在
パケツトを取扱つているトランク・コントローラ
のアドレスである。 表１に示すように、制御フイールドCNTLは
交換機バケツトの型を規定する。

【表】 標準データ・パケツトはデータ型トランク・パ
ケツト（パケツト識別子“８”，“９”，“10”また
は“11”）および信号ならびにデータ・パケツト
（パケツト識別子の“０”，“１”または“12”）中
に含まれる情報を担つている。このパケツトは交
換網中の次のトランク・コントローラによりトラ
ンク・パケツトに戻され、次いで必要に応じて後
続の交換網を通して伝送するべく交換機パケツト
に戻される。保守情報は保守書き込みおよび保守
読み出しパケツトにより伝送される。これらパケ
ツトは中央プロセツサが保守情報をトランク・コ
ントローラから読み出したり、逆に書き込んだり
することを許容する。この保守情報は誤りおよび
制御情報を含んでいる。保守書き込みパケツトは
中央プロセツサによつて発生され、適当なトラン
ク・コントローラに送信される。このパケツトが
トランク・コントローラに到着すると、トラン
ク・コントローラは制御フイールドを調べ、該フ
イールドが（保守書き込みを示す）“２”である
ことを確認するとパケツトのデータ部分を交換機
インタフエース１４１８の保守レジスタ３１０１
中に書き込む。 トランク・コントローラが制御フイールドに
“１”を有する交換機パケツトを受信すると、ト
ランク・コントローラは保守読み出し操作を実行
する。保守レジスタ中のデータは読み出され、パ
ケツトのデータ部分に記憶される。パケツトは次
に発信中央プロセツサに送信される。 交換機パケツトはまたトランク・コントローラ
のメモリ部分の読み出し・書き込みを行うのに使
用される。メモリ書き込み操作においては、交換
機パケツトの制御フイールドは“３”である。入
力回路１４０６は中央プロセツサからパケツトを
受信し、データ部分をメモリ１４０１の要求され
たロケーシヨン中に書き込み、パケツトの残りの
部分を交換機テスト・バツフア１５０４中に書き
込む。出力回路１４０５はメモリ１４０１の指定
されたロケーシヨンからデータを読み出し、交換
テスト・バツフア１５０４からパケツトの残りの
部分を読み出す。出力回路１４０５は次にこれら
２つのセグメントから新しいパケツトを組立て、
交換網１１６を介して中央プロセツサ１１５に新
らしいパケツトを返送する。 テスト・パケツトはパケツトを中央プロセツサ
に送り返す前にテスト・データを２つのトラン
ク・コントローラを経由させる交換機パケツトで
ある。テスト・パケツトが第１のトランク・コン
トローラに到着すると、制御フイールドは“５”
にセツトされる。これはこのパケツトが中央プロ
セツサに送り返される前に第２のトランク・コン
トローラを経由すべきことを示す。第１のトラン
ク・コントローラを出発する前に、出力回路１４
０５は制御フイールドを“５”から“６”に変化
させ、次いでパケツトを第２のトランク・コント
ローラに送信する。第２のトランク・コントロー
ラのアドレスはデータ・フイールド中に存在す
る。第２のトランク・コントローラがテスト・パ
ケツトを受信した後、該コントローラは制御フイ
ールドを読み出す。フイールドは“６”であるの
で、第２のトランク・コントローラはパケツトを
直接中央プロセツサに向わせる。 受信器１４０２の主要な機能は交換網のトラン
ク側から受信されたトランク・パケツトを交換機
パケツトに変換することであり、該交換機パケツ
トは交換網の交換部を通して送信される。変換は
(1)開始および終了フラグ・フイールドを除去し、
(2)パケツトの最初にフイールドを付加することよ
り成る。この変換に際してCRCフイールドを再
計算する必要がある。付加されるフイールドは次
の通りである。最初の２つの付加されるフイール
ドである着信トランク・コントローラおよび発信
トランク・コントローラは０で満される。実際の
発信および着信トランク・コントローラの値は出
力回路１４０５が受信バツフア１５０１からパケ
ツトを読み出した後に出力回路１４０５により付
加される。次に付加されるフイールドは制御フイ
ールドである。このフイールドはパケツトが受信
器１４０２に到着した実際の時刻で満され、着信
トランク・コントローラが時刻スタンプ・フイー
ルドを更新するのに使用される。 パケツト変換の期間中、着信トランク・コント
ローラ、発信トランク・コントローラおよび制御
フイールドは初期値として０が与えられる。到着
時刻フイールドはパケツトの到着時刻（これは負
数として表現される）に初期設定される。パケツ
ト識別子フイールドは１つの例外を除いて不変で
ある。即ち到来パケツトのパケツト識別子フイー
ルドが“２”（これはテスト・パケツトであるこ
とを示す）であると、返送されるトランク・テス
ト・パケツトを示す“３”に変更される。既に述
べた如く、CRCフイールドは更新される。しか
しこの更新過程は次に示すように複雑である。即
ちCRCフイールドはあたかもパケツト長フイー
ルドがすべて０を含んでいるものとして計算され
るが、実際のパケツト長はデータとCRCフイー
ルドの間の別個のフイールド中に含まれている。
その理由はパケツト長はパケツトが到来すること
によつて計算され、パケツト全体が受信されるま
で未知だからである。 受信器１４０２は第１６図に詳細に示されてい
る。受信器１４０２はフラグ除去およびビツト・
アンスタツフイング回路１６０１、パケツト・リ
フオーマツタ１６０２および直並列変換器１６０
３を含んでいる。フラグ除去およびビツト・アン
スタツフイング回路１６０１はトランク・パケツ
トの始めと終りにある01111110フラグ・パターン
を除去する。更に、この回路は送信器１４０３に
よりビツト流中にスタツフイングされたビツトを
取除く。この操作については後述する。パケツ
ト・リフオーマツタ１６０２はパケツトに０を付
加する。この０はパケツト変換の期間中に付加さ
れるフイールドの場所を確保する働きをする。更
にこの回路はパケツトの到着時刻を満し、要求に
応じてパケツト識別子フイールドを更新する。 トランク・パケツトは導線１６０４によりフラ
グ除去およびビツト・アンスタツフイング回路１
６０１により受信される。この回路はパケツト中
に含まれるスタートおよびストツプ・フラグの存
在を検出することにより各パケツトのスタートお
よびエンド点を検出する。フラグは検出されると
除去される。更に、この回路はビツト・アンスタ
ツフイングを実行する。ビツト・アンスタツフイ
ングとはフラグ・パターンがパケツトのはじめお
よび終り以外の場所には生じないことを保証する
ためにビツト流中に挿入されたビツトを取除くこ
とである。 フラグ除去およびビツト・アンスタツフイング
回路１６０１はパケツトを導線１６０５を介して
パケツト・リフオーマツタ１６０２に送信する。
パケツトが最初にパケツト・リフオーマツタ１６
０２に到着すると、信号が導線１６０６に加えら
れる。この信号はパケツトが処理されている間発
生され続ける。パケツトがパケツト・リフオーマ
ツタ１６０２から直並列変換器１６０３に転送さ
れている期間中類似の信号が導線１６０９上に存
在する。“１”なる信号が導線１６０２がデータ
を含んでいる各クロツク・パルスの期間中導線１
６０７に加えられる。パケツト・リフオーマツタ
１６０２はトランク・パケツトを１６０１から受
信し、適当なフイールドを付加して交換機パケツ
トを形成する。更に、この回路は誤り検出を行
い、要求に応じてPIDフイールドを修正する。 誤り検出は各々の到来パケツトのCRCフイー
ルドをチエツクすることにより実行される。誤り
が検出されると、１６０２は導線１６１２を介し
て１６０３に誤り信号を送信し、それによつて誤
りを含むパツトを無効とする。パケツト・リフオ
ーマツタ１６０２はまたハードウエア誤りも検出
する。ハードウエア誤りが検出されると、導線１
６２６上の信号がこれを示す。 １６０２によつて実行されるPIDフイールドの
修正はトランク・テスト・パケツトに関するもの
である。到来するテスト・パケツトは“２”なる
PIDを有している。１６０２はフイールドを
“３”を変更する。更にテスト・パケツトが受信
されると、１６０２は導線１６１１を高レベルと
する。これにより直並列変換器１６０３はテス
ト・パケツトの内容をトランク・テスト・バツフ
ア１５０２中に書き込む。パケツト・リフオーマ
ツタ１６０２は完全に二重化されており、従つて
自分自身の誤り検出を行うことが出来る。 フラグ除去除去およびビツト・アンスタツフイ
ング回路１６０１は第１７図に詳細が示されてい
る。この回路はフラグ除去とビツト・アンスタツ
フイングを行う。フラグ除去は次のようにして実
行される。フラグ・パターン01111110はトランク
がアイドルであるときは常に導線１６０４を介し
て連続的に送信されている。この８ビツト・パタ
ーンはレジスタ１７０１中に読み込まれる。レジ
スタ１７０１がビツト・パターンを受信すると同
時に、レジスタ１７０２は同じビツト速度で
“１”の定常流を受信する。８ビツトのフラグ・
パターンが受信された後、レジスタ１７０２は
ANDゲート１７０６の出力の“１”によつてク
リアされ、フラグ・パターンの存在をデコードす
る。これによつてレジスタ１７０２中に加えられ
ていた“１”がレジスタ１７０２から送出される
ことが妨げられる。レジスタ１７０２から出て来
る“１”はANDゲート１７１４およびレジスタ
１７０５に向う。“１”が存在するときには実際
のデータがレジスタ１７０１から流出することが
許容され、導線１６０７はこの実際のデータの存
在を知らせるべく活性化される。 実際のパケツトからのフラグ・パターンがレジ
スタ１７０１中に加えられた後、後続のビツトは
フラグ・パターンではなく実際のパケツトの内容
となる。８ビツトの実際のデータがレジスタ１７
０１中に加えられた後にはANDゲート１７０６
はレジスタ１７０２をクリアしない。何故ならば
該ANDゲート１７０６はフラグ・パターンを検
出しないからである。これによりレジスタ１７０
２はANDゲート１７１４の１方の入力に連続的
に“１”を送信することになる。ANDゲート１
７１４の他方の入力はレジスタ１７０１から実際
のパケツトの内容を受信している。従つてAND
ゲート１７１４はレジスタ１７０２から出て来る
“１”によつてエネイブルされる。このエネイブ
ル信号によりレジスタ１７０１の内容はレジスタ
１７０３にシフトされる。従つてANDゲート１
７１４の出力は実際のパケツトの内容が“１”で
あるときのみ“１”となる。このようにしてパケ
ツトの内容からフラグを除いたものがレジスタ１
７０３を通してシフトされ、導線１７１０を介し
てパケツト・リフオーマツタ１６０２に送信され
る。 ビツト・アンスタツフイングが必要なのは、送
信器１４０３が５つの連続した１を検出すると送
信器１４０３は常に“０”をスタツフするからで
ある。これはパケツト・データがフラグ・パター
ンを含まないようにするためである。これらスタ
ツフされた０はフラグが除去された後にフラグ除
去およびビツト・アンスタツフイング回路１６０
１により取除かれる。ビツト・アンスタツフイン
グは次のようにして実行される。ANDゲート１
７１４から出て来るパケツト・データは尚スタツ
フされた“０”を含んでいる。11111なるパター
ンがレジスタ１７０３中に加えられると、次のビ
ツトはスタツフされたビツトのはずであり、これ
は取除かねばならない。この11111パターンはス
タツフされた“０”がレジスタ１７０３の最初の
位置にある１ビツト時間期間の間NANDゲート
１７１８の出力を“０”とする。この“０”は実
際のパケツト・データがレジスタ１７０３を通し
てシフトされているのと同じ時にレジスタ１７０
４を通してシフトされる。レジスタ１７０４の
“０”がANDゲート１７０８の入力に達すると、
スタツフされた“０”がレジスタ１７０３中に存
在する１クロツク・パルスの期間中導線１６０６
は“０”となる。導線１６０６はビツト存在イン
デイケータであり、該インデイケータはパケツ
ト・リフオーマツタ１６０２に加えられる。ビツ
ト存在信号はスタツフされた“０”がレジスタ１
７０３中に含まれているクロツク・パルスに対し
ては生起しないので、スタツフされた“０”は除
去される。 パケツト・リフオーマツタ１６０２は第１８図
に更に詳細に示されている。この回路は実際のパ
ケツト変換を実行する。この回路はCRC回路１
８０１および１８０４、パケツト・リフオーマツ
ト回路１８０２および１８０５、ならびに比較器
１８０３より成る。CRCおよびパケツト・リフ
オーマツト回路は二重化されている。何故ならば
リフオーマツト過程期間中CRCチエツクは回路
内の誤りを正確に検出することが出来ないからで
ある。CRC回路は到来パケツトのCRCフイール
ドをチエツクし、次いでそれを除去する。パケツ
ト・リフオーマツト回路は実際のパケツト変換を
行い、新らしいCRCフイールドを計算する。比
較器１８０３はパケツト・リフオーマツト回路１
８０２および１８０５からのリフオーマツトされ
たパケツトを比較する。パケツトが一致しないな
らば、パケツトに欠陥が存在することになり、こ
れは導線１６２６上のFLTR信号により示され
る。このFLTR信号は交換機インタフエース１４
１８に送られ、次に中央プロセツサに送られ、そ
こで補正操作が行なわれる。 パケツト・リフオーマツト回路１８０２は第１
９図に詳細に示されている。この回路はパツド回
路１９０１（この回路は後続の回路によつて交換
機パケツトを形成するのに使用される空白フイー
ルドを到来トランク・パケツトに付加する）と；
パケツト到来時刻を計算し挿入する到来時刻回路
１９０２と；必要な場合にはPIDフイールドを更
新するPID回路１９０３と；パケツト長を計算し
挿入するパケツト長回路１９０４と；パケツトの
CRCフイールドを計算するCRC回路１９０５と
を含んでいる。 パツド回路１９０１は第２０図に更に詳細に示
されている。この回路は到来パケツトの先頭に56
個の０を挿入し、パケツトの終りに24個の０を挿
入する。これらの０は後続の回路により付加され
るフイールドの場所を確保する役目を果す。パツ
ド回路１９０１はシステム・クロツク１６１から
Ψおよびψクロツク・パルスを受けとる。第５４
図に示すようにψパルスはΨパルスより５倍速
い。ψクロツク・パルスはパケツトの先頭に０を
配置するのに要求される。 パツド回路１９０１は導線１８１４，１８１
５、および１８１６上のデータ、データ存在信号
およびビツト存在信号を受信する。これらの信号
はANDゲート２００６〜２００８を通過し、レ
ジスタ２００１〜２００３に加えられる。レジス
タ２００１〜２００３はデータをΨクロツク速度
でANDゲート２０１０およびORゲート２０１１
を通してシフトさせる。導線１８１５上の第１の
パルスは導線２０３１を介して制御装置２００４
を活性化する。制御装置２００４が活性化される
と、該装置２００４はカウンタ２００５およびパ
ツド導線２０２７を活性化する。導線２０２７は
ANDゲート２０１９およびフリツプ・フロツプ
２０２４を介してパケツトの最初に56個の０を挿
入する。カウンタ２００５はクロツク・パルスを
計数し、56のパルス計数した後導線２０２７をデ
イスエイブルするようANDゲート２０３０を介
して制御装置２０２７に信号を加える。０はψク
ロツク速度で挿入される。これにより実際のパケ
ツト・データがレジスタ２００１からシフト・ア
ウトされる前にパケツトの最初に０を挿入するこ
とが可能となる。データ、データ存在信号および
ビツト存在信号がレジスタ２００１〜２００３か
らシフト・アウトされるとき、これらデータおよ
び信号はゲート２０１３，２０１４，２０１６お
よび２０３４およびフリツプ・フロツプ２０１５
を介して1.544Mb／ｓから8Mb／ｓに変換され
る。パケツトの最後の16ビツトがレジスタ２００
１中にあるとき（これは導線２０３１がデイスエ
イブルされることにより分る）、導線２００４は
導線２０３２を活性化する。これによりレジスタ
２００１〜２００３中の最後の16ビツトはAND
ゲート２０１２およびORゲート２０１１を介し
てψクロツク速度でシフトされる。更にこの信号
はインバータ２００９を介してANDゲート２０
０６〜２００８をデイスエイブルする。この目的
は現在存在するパケツトがシフトされるまで次の
パケツトがパツド回路１９０１中にシフト・イン
されることを妨げることにある。パケツトの終り
がレジスタ２００１からシフト・アウトされた
後、制御装置２００４は24クロツク・パルスの間
導線２０２７をエネイブルし、24個の０をパケツ
トの終りに挿入する。 到着時刻回路１９０２が第２１図に詳細に示さ
れている。この回路はパケツトの到着時刻を到着
時刻フイールド中に挿入する。到着時刻は正の値
としてではなく負の値として計算される。クロツ
クを逆転させることにより、送信器１４０３のと
ころで述べるように補元をとることなく到着時刻
を現在の時刻に加算することが出来る。到着時刻
回路１９０２はカウンタ２１０１および２１０
３、シフト・レジスタ２１０２、制御装置２１０
４およびフリツプ・フロツプ２１０９〜２１１１
を含んでいる。カウンタ２１０１はシステム・ク
ロツク１６１からの外部TICKおよびSYNCパル
スにより現在の時刻を保持する。カウンタ２１０
３は到着時刻フイールドがどこであるかを決定す
るために到来パケツトのビツト数を計数する。パ
ケツトが到来すると、それは導線１９０７上の信
号により示され、この信号は導線２１０５を介し
て制御装置２１０４に送信される。制御装置２１
０４がこのデータ存在信号を受信すると、該制御
装置２１０４は導線２１１３を介してカウンタ２
１０３に到来ビツトの計数を開始するよう指示す
る。更に制御装置２１０４は導線２１０１上に信
号を加える。この信号はカウンタ２１０１の内容
をシフト・レジスタ２１０２中にロードさせる。
その結果パケツトの到着時刻はシフト・レジスタ
２１０２中にロードされる。到着時刻フイールド
はパケツトのビツト位置48〜55である。このフイ
ールドは以前はパツド回路１９０１により０で満
されていた。カウンタ２１０３が48に達すると、
該カウンタ２１０３はANDゲート２１１８を介
して制御装置２１０４に信号を送る。制御装置２
１０４は次にANDゲート２１１５の入力に信号
を加え、ANDゲート２１１５をエネイブルする。
ANDゲート２１１５はエネイブルされると、
ANDゲート２１１６およびORゲート２１１７を
介してシフト・レジスタ２１０２の内容をフリツ
プ・フロツプ２１０９にシフト・アウトさせる。
フリツプ・フロツプ２１０９〜２１１１は次にψ
クロツク速度でそのＤ入力で受信された情報を導
線１９０９および１９１１に送出する。 PID回路１９０３は第２２図に更に詳細に示さ
れている。PID回路１９０３は到来パケツトの
PIDフイールドを読んで、パケツトの型を決定す
る。到来パケツトがデータであると、導線１９１
８に信号が加えられる。到来パケツトがテスト・
パケツトであると“３”がPIDフイールド中に配
置されており、導線１６１１上に信号が加えられ
る。到来パケツトは導線１９０９により加えられ
る。導線１９１０はパケツトが受信されている間
“１”の定常流を受信する。導線１９１１は導線
１９０９上に妥当なビツトが存在する各ビツト期
間中“１”を受信する。導線１９１０上の最初の
“１”はANDゲート２２０４を通して導線１９１
１上のビツトを計数することによりカウンタ２２
０３に妥当なデータ・ビツトの計数を行なわせ
る。カウンタ２２０３が59に達すると、ANDゲ
ート２２１３はエイネイブルされ、制御装置２２
０５に信号が加えられる。制御装置２２０５は次
に導線２２１４上にエネイブル信号を加える。こ
の第59番目ビツト時間期間中、PIDフイールドの
最下位ビツトは導線１９０９上に存在し、PIDフ
イールドの上位３ビツトはシフト・レジスタ２２
０１中に記憶されている。導線１９０９上のデー
タおよびシフト・レジスタ２２０１中のデータは
ANDゲート２２０７または２２０６をエネイブ
ルする。データが２進の“12”（これはデータで
あることを示す）であると、ANDゲート２２０
６はエネイブルされ、信号を導線１９１８上に加
える。導線１９０９上のデータおよびシフト・レ
ジスタ２２０１中のデータが２進の“２”または
“３”（これはテスト・パケツトであることを示
す）であると、ANDゲート２２０７がエネイブ
ルされ、パケツト識別子フイールド中に“３”が
配置される。導線１９０９上のデータおよびシフ
ト・レジスタ２２０１中のデータが２進の“２”
であると、ANDゲート２２０９もエネイブルさ
れ、その結果パケツトはトランク・テスト・バツ
フア１５０２中に記憶される。フリツプ・フロツ
プ２２１０〜２２１２はシステム・クロツク１６
１からのクロツク・パルスを介して導線１９１２
〜１９１４上の出力データを同期のとれた状態に
保つ。 パケツト長回路１９０４は第２３図に詳細に示
されている。該パケツト長回路１９０４は到来パ
ケツト中のバイト数を計数し、このバイト計数値
をパケツトの終りに配置する。更にパケツトの長
回路１９０４は受信されたパケツトが150バイト
を越したとき導線１９１９上にパケツト長誤り信
号を加える。到来データ、データ存在インデイケ
ーシヨンおよびビツト存在インデイケーシヨンは
導線１９１２〜１９１４で受信され、シフト・レ
ジスタ２３０１〜２３０３中にシフト・インされ
る。データが最初に導線１９１２上に現われると
き、“１”もまた導線１９１３上に現われ、デー
タが存在することを示す。導線１９１３上の最初
の“１”により制御装置２３０７はORゲート２
３１０を介してカウンタ２３０４を始動させる。
カウンタ２３０４はパケツト中のバイト数を決定
するために導線２３１５上の到来ビツト存在信号
を計数する。導線１９１３が“０”となると、パ
ケツト全体がカウンタ２３０４により計数された
ことになる。導線１９１３上の“０”はカウンタ
２３０４の内容をシフト・レジスタ２３０５中に
ロードさせる。これは制御装置２３０７がロード
信号を導線２３１６上に加えることにより実行さ
れる。１ビツト時間後、制御装置２３０７はシフ
ト・レジスタ２３１７をエネイブルし、それによ
つてシフト・レジスタ２３０５の内容（即ちバイ
ト計数値）はANDゲート２３１１およびORゲー
ト２３１８を通してパケツト中にシフト・インさ
れる。これによりパケツト長計数値はパケツトの
終りに配置される。制御装置２３０７がシフト導
線２３１７をエネイブルするとき、カウンタ２３
０６もまたエイネイブルする。カウンタ２３０６
が８に達すると、該カウンタ２３０６はそのこと
は制御装置２３０７に伝え、それによつて制御装
置２３０７はシフト導線２３１７をデイスエイブ
ルする。カウンタ２３０６が24に達するとき、パ
ケツト全体がパケツト長回路１９０４からシフ
ト・アウトされたことになる。150バイト以上の
パケツトは最大パケツト長を越している。これら
過度に長いパケツトは比較器２３０８によつて検
出され、該比較器２３０８はパケツト長誤り導線
１９１９に信号を加えることによりそのことを指
示する。このパケツト長誤りインデイケーシヨン
はパケツトを破棄させる。フリツプ・フロツプ２
３１２〜２３１４はPID回路１９０３中のフリツ
プ・フロツプ２２１０〜２２１２と同じ機能を実
行する。 直並列変換回路１６０３が第２４図に更に詳細
に示されている。直並列変換器１６０３はバツフ
ア２４０１およびアドレス制御インタフエース２
４０２を含んでいる。バツフア２４０１はパケツ
ト・リフオーマツタ１６０２からデータ、データ
存在信号およびビツト存在信号を受信する。バツ
フア２４０１は到来データをバイトに変換し、該
バイトをケーブル２７２０を介してアドレス制御
装置１４０４に送信する。アドレス制御インタフ
エース２４０２は導線２７２１〜２７２７上の信
号によりケーブル２７２０上の情報をどこに書き
込むべきかを知らせる。導線２７２１〜２７２３
は夫々受信バツフア１５０１、トランク・テス
ト・バツフア１５０２および一時ポインタに対す
る書き込みコマンドである。導線２７２６および
２７２７は一時ポインタを受信バツフア書き込み
ポインタまたはトランク・テスト・バツフア書き
込みポインタのいずれかに等しい値にセツトし、
導線２７２４および２７２５は受信バツフア書き
込みポインタまたはトランク・テスト・バツフア
書き込みポインタを一時ポインタに等しい値にセ
ツトする。 バツフア２４０１は第２５図に詳細に示されて
いる。バツフア２４０１は実際に直並列変換を実
行する。到来データ、データ存在インデイケーシ
ヨンおよびビツト存在インデイケーシヨンは導線
１６０８，１６０９および１６１０により受信さ
れる。到来データはシフト・レジスタ２５０１お
よび２５０４によつてバツフア記憶され、データ
存在インデイケーシヨンはシフト・レジスタ２５
０２および２５０５によつてバツフア記憶され、
ビツト存在インデイケーシヨンはシフト・レジス
タ２５０３および２５０６によりバツフア記憶さ
れる。データ・ビツトがレジスタ２５０４を通し
てシフトされるとき、該データ・ビツトはシフ
ト・レジスタ２５０７によりバイトに組立てられ
る。カウンタ２５０９は到来するビツト存在信号
を計数し、何時１つのバイトが完全に組立てられ
るかを決定する。バイトが組立てられると、該バ
イトはANDゲート２５１０からの信号によつて
出力レジスタ２５０８中にロードされる。更に
ANDゲート２５１０および２５１１はフリツ
プ・フロツプ２５１２をセツトし、それによつて
該フリツプ・フロツプはデータ存在信号を導線２
４０４上に加える。このデータ存在信号はバイト
の送信準備が出来たことをアドレス制御インタフ
エース２４０２に示す。バイトが送信された後、
アドレス制御インタフエース２４０２はバイトを
受信したことを知らせる信号を導線２４０３上に
加える。この信号はフリツプ・フロツプ２５１２
をリセツトする。 アドレス制御インタフエース２４０２は第２６
図に詳細に示されている。アドレス制御インタフ
エース２４０２はメモリ１４０１中にある受信バ
ツフア１５０１およびトランク・テスト・バツフ
ア１５０２の書き込みを制御する。フリツプ・フ
ロツプ２６０５は誤りを含むパケツト、またはバ
ツフアのオーバフローにより無効としなければな
らないパケツトの放棄を制御する。フリツプ・フ
ロツプ２６０８はデータを受信バツフア１５０１
中に書き込むべきかトランク・テスト・バツフア
１５０２中に書き込むべきかを選択する。バツフ
ア２４０１はバイトの組立てを完了すると導線２
４０４上に信号を加える。この信号は制御装置２
６０１に加えられ、該制御装置は導線２６３１上
のに信号を介してフリツプ・フロツプ２６０５を
セツトする。フリツプ・フロツプ２６０５が
“１”にセツトされると、ANDゲート２６１０が
エネイブルされ、それによつてANDゲート２６
１１，２６１２，２６１４および２６１５がエネ
イブルされる。バツフア２４０１がテスト・パケ
ツトを送信しているとき、パケツト・リフオーマ
ツタ１６０２は導線１６１１上に信号を加える。
この信号はフリツプ・フロツプ２６０８をセツト
し、それによつてANDゲート２６２２〜２６２
５がエネイブルされる。これによつてパケツトは
トランク・テスト・バツフア１５０２中に書き込
まれる。バツフア２４０１中のパケツトがテス
ト・パケツトでないと、フリツプ・フロツプ２６
０８は“０”にリセツトされる。これにより
ANDゲート２６１６〜２６１９はインバータ２
６２１を介してエネイブルされる。これらAND
ゲートがエネイブルされると、パケツトは受信バ
ツフア１５０１中に書き込まれる。 アドレス制御装置１４０４が第２７図に更に詳
細に示されている。アドレス制御装置１４０４は
メモリ１４０１の適当な部分を送信器１４０３、
受信器１４０２、入力回路１４０６および出力回
路１４０５が読み書きすることを許容する。アド
レス制御装置１４０４は受信インタフエース２７
０１、入力インタフエース２７０３、送信インタ
フエース２７１１、入力インタフエース２７１３
およびメモリ・インタフエース２７０２を含んで
いる。更に、該装置は満杯／空状態検出回路２７
０４，２７０７，２７０８および２７１２、なら
びにフリツプ・フロツプ２７０５，２７０６，２
７０９および２７１０を含んでいる。タイマ２７
１４は導線２７６０〜２７６３を逐次エネイブル
することにより、受信器１４０２、送信器１４０
３、出力回路１４０５および入力回路１４０６が
メモリ１４０１中のバツフアにアクセスする時点
を制御する。満杯／空状態検出回路はバツフア・
オーバフローおよび空状態を検出するのに使用さ
れ、フリツプ・フロツプはデータが夫々のバツフ
ア中に存在する時点を示すのに使用される。アド
レス制御装置１４０２はシステム・クロツク１６
１からのθクロツク速度で動作する。 受信インタフエース２７０１は導線２７２１〜
２７２７により受信器１４０２から書き込み要求
を受信する。該受信インタフエース２７０１はケ
ーブル２７２０により受信器１４０２からデータ
を受信する。受信インタフエース２７０１はこれ
ら書き込み要求に応動してデータをメモリ１４０
１中に書き込むための受信バツフア書き込みポイ
ンタ、トランク・テスト・バツフア・ポインタま
たは一時ポインタを入手する。例えば、導線２７
２２上の信号を受信インタフエース２７０１をし
て受信バツフア書き込みポインタによつて示され
る受信バツフア１５０１のアドレス位置にデータ
を書き込ませる。データが書き込まれた後、受信
バツフア書き込みポインタは増加される。この新
らしいアドレスおよびアドレス＋１が受信バツフ
ア満杯／空状態検出回路２７０４に送信される。
受信バツフア満杯／空状態検出回路２７０４が受
信バツフア１５０１の空状態を検出すると、フリ
ツプ・フロツプ２７０５をリセツトし、データ存
在信号を導線２７３８から取り除く。受信バツフ
ア満杯／空状態検出回路２７０４が受信バツフア
１５０１のオーバフイル状態を検出すると、該回
路２７０４は導線２７２８により受信バツフアの
過負荷状態指示信号を送信する。導線２７２２上
の信号はケーブル２７２０上のデータをトラン
ク・テスト・バツフア１５０２中に書き込ませ
る。この回路の動作は、受信バツフア１５０１の
書き込み動作と類似している。相異点はトラン
ク・テスト・バツフア１５０２が空のとき満杯／
空状態検出回路２７０７がフリツプ・フロツプ２
７０６をリセツトし、トランク・テスト・バツフ
アがオーバフイルされたことを導線２７２９上の
信号によつて示すことである。 一時ポインタはパケツト長をパケツト長フイー
ルドに書き込み、誤りを含むパケツトを無効とす
るのに使用される。一時ポインタはパケツト長を
書き込むのに使用されねばならない。何故ならば
パケツト長フイールドはパケツトの初めに位置
し、パケツトの実際の長さはパケツトの殆んどが
バツフア中に書き込まれるまで分らないからであ
る。実際のパケツト長は次のようにしてパケツト
中に挿入される。一時ポインタは書き込みポイン
タに等しい値にセツトされ、書き込みポインタは
パケツトのバツフアへの書き込みを開始する。
（パケツトの終り付近に配置されていた）パケツ
ト長が書き込まれる準備が整うと、該パケツト長
は一時ポインタを使用して書き込まれる。一時ポ
インタは書き込みポインタに等しい値にセツトさ
れていたので、該一時ポインタはパケツト長フイ
ールドのロケーシヨンを示すことになる。このよ
うにして、実際のパケツト長はパケツトのパケツ
ト長フイールド中に書き込まれる。 パケツト中に誤りが検出されると、パケツトは
無効とされる。これは受信インタフエース２７０
１に対し受信バツフアの書き込みポインタを一時
ポインタに等しい値にセツトするよう指示する受
信器１４０２パルス導線２７２４により実行され
る。 出力インタフエース２７０３は導線２７３２〜
２７３６を介して出力回路１４０５から読み出し
要求を受信する。出力インタフエース２７０３は
これら読み出し要求に応動して適当なポインタを
取り出し、メモリ１４０１からデータを読み出
す。例えば導線２７３２上の信号は出力インタフ
エース２７０３をして受信バツフア読み出しポイ
ンタによつて指定される受信バツフア１５０１の
アドレスからデータを読み出させる。導線２７３
３上の信号は出力インタフエース２７０３をして
交換機テスト・バツフア読み出しポインタによつ
て指定される交換機テスト・バツフア１５０４の
アドレスの内容を読み出させる。出力インタフエ
ース２７０３はデータを読み出し、該データをケ
ーブル２７３１を介して出力回路１４０５に送出
する。 オーバフロー状態は受信バツフア満杯／空状態
検出回路２７０４により検出される。これは読み
出しポインタと書き込みポインタ＋１を比較する
ことにより実行される。これら２つが等しいと、
受信器が次のバイトを受信バツフア１５０１中に
書き込もうとするときオーバフローが生じること
を示す。 入力インタフエース２７１３の動作は受信イン
タフエース２７０１と類似している。到来データ
はケーブル２７４４を介して入力回路１４０６か
ら受信され、送信バツフア１５０３または交換機
テスト・バツフア１５０４中に書き込まれる。入
力回路１４０６からの書き込み要求は導線２７４
５〜２７５２および導線２７６５を介して加えら
れる。交換機テスト・バツフア満杯／空状態検出
回路２７０８および送信バツフア満杯／空状態検
出回路２７１２は交換機テスト・バツフア１５０
４および送信バツフア１５０３の満杯／空状態を
保持するために入力インタフエース２７１３から
書き込みポインタ・アドレスを受信する。これら
満杯／空状態検出回路はフリツプ・フロツプ２７
０９および２７１０をリセツトし、導線２７４２
および２７４３を介してバツフア・オーバフイル
状態信号を送信する。送信インタフエース２７１
１の動作は出力インタフエース２７０３と類似し
ている。データはメモリ１４０１中の送信バツフ
ア１５０３またはトランク・テスト・バツフア１
５０２から読み出される。データが読み出される
と、該データはケーブル２７５５を介して送信器
１４０３に送信される。読み出し要求は導線２７
５３および２７５４を介して送信器１４０３から
受信される。送信インタフエース２７１１は一時
ポインタを含んでいない。 メモリ１４０１は次の如き環状バツフアを含ん
でいる。即ち受信バツフア１５０１、トランク・
テスト・バツフア１５０２、送信バツフア１５０
３、および交換機テスト・バツフア１５０４であ
る。環状バツフアは第２８図に詳細に示されてい
る。環状バツフアは、読み出しポインタ２８０１
が常に書き込みポインタ２８０４より前にあつ
て、それによつて書き込みポインタ２８０４が未
だ読み出されていないメモリ１４０１の部分に書
き込みを行なわないようになつている限り、読み
出しポインタ２８０１と書き込みポインタ２８０
４がメモリ１４０１の同じ部分を連続的に読み出
し、書き込むことを許容する。各々の読み出しま
たは書き込み操作の後、適当な（読み出しまたは
書き込み）ポインタが１進められる。書き込みポ
インタ２８０４が読み出しポインタより１少いロ
ケーシヨンにあると、バツフアは満杯である。
（即ち次の書き込み操作により読み出しポインタ
２８０１が未だ読み出していないバツフアの一部
分に重ね書きをすることになる。）この状態が生
じると、満杯／空状態検出回路２８０３は導線２
８０８上にバツフア満杯状態信号を加える。同様
に、読み出しポインタ２８０１が書き込みポイン
タ２８０４より１少いロケーシヨンにあるときバ
ツフアは空である。 一時ポインタは種々の目的で受信器１４０２、
入力回路１４０６、および出力回路１４０５によ
り使用される。例えば受信回路にあつては、書き
込みポインタがパケツトを書き込んだとき受信器
１４０２が誤りを検出した場合に書き込みポイン
タをバツク・アツプするのに一時ポインタが使用
される。一時ポインタはパケツトの最初のバイト
を含むメモリ・ロケーシンを示す。書き込みポイ
ンタを一時ポインタの値と等しく設定することに
より、パケツトは実効的に無効とされる。 典型的なポインタが第２９図に示されている。
ポインタはバツフアの読み書きを行うためにバツ
フア中の現在位置のアドレスを含んでいる。ポイ
ンタ回路は次のような動作を行う。即ちポインタ
をリセツトし、ポインタを進め、外部信号源から
ポインタをロードし（例えば読み出しポインタを
一時ポインタの値に等しくセツトする）、満杯／
空状態検出回路の使用する現在のアドレスおよび
該アドレス＋１を提供する。現在のアドレスはレ
ジスタ２９０１中に記憶されている。このアドレ
スはケーブル２９１９から得られ、該アドレス＋
１はケーブル２９２１により得られる。リセツト
操作により導線２９２０上のスタート・アドレス
は次のようにしてレジスタ２９０１中にロードさ
れる。リセツトは導線２９１５上の信号より開始
される。この信号はORゲート２９０２を介して
レジスタ２９０１をエネイブルする。更にこのリ
セツト信号はORゲート２９０９を作動させ、そ
れによつてANDゲート２９１３がエネイブルさ
れる。ケーブル２９２０上のスタート・アドレス
はANDゲート２９１３およびORゲート２９１２
を通してANDゲート２９０５の１つの入力に加
えられる。ANDゲート２９０５の他の入力はイ
ンバータ２９０６を介してエネイブルされ、これ
によつてスタート・アドレスはレジスタ２９０１
中にロードされる。ポインタを進めることにより
ポインタは次のメモリ・アドレスの読み書きを行
うことになる。ポインタが限界アドレスまで達す
ると、ポインタの値は最初の値に戻る。ポインタ
の歩進は導線２９１６上の信号により開始され
る。この信号はORゲート２９０２を介してレジ
スタ２９０１をエネイブルする。レジスタ２９０
１中にロードされるアドレスはメモリ・スペース
の限界まで達したか否かに依存する。未だ限界に
達していない場合には比較器２９０７が動作し、
それによつてANDゲート２９１１およびORゲー
ト２９１１およびORゲート２９１２が動作す
る。ORゲート２９１２が動作すると、現在のア
ドレス＋１がANDゲート２９０５およびORゲー
ト２９０４を介してレジスタ２９０１中にロード
される。限界に達していると、比較器２９０８が
動作する。これによりORゲート２９０９が動作
し、前述の如く導線２９２０上のスタート・アド
レスがレジスタ２９０１中にロードされる。これ
により最初の値がロードされることになる。外部
信号源からのロードは導線２９１７上の信号によ
り開始される。この信号はORゲート２９０２を
介してレジスタ２９０１をエネイブルすると共に
ANDゲート２９０３をエネイブルし、インバー
タ２９０６を介してANDゲート２９０５をデイ
スエイブルする。ANDゲート２９０３がエネイ
ブルされると、ケーブル２９１８上の外部アドレ
スはORゲート２９０４を介してレジスタ２９０
１中に加えられる。 受信インタフエース２７０１は第３０図に詳細
に示されている。受信インタフエース２７０１は
受信バツフア書き込みポインタ３００１、一時ポ
インタ３００２、およびトランク・テスト・バツ
フア・ポインタ３００３を含んでいる。これらポ
インタは第２９図で述べたポインタと類似してお
り、受信器１４０２が受信バツフア１５０１およ
びトランク・テスト・バツフア１５０２を読み出
すことを許容するのに使用される。データはケー
ブル２７２０によりバツフア２４０１から受信さ
れ、ケーブル３００４を通し、メモリ・インタフ
エース２７０２を介してメモリ１４０１中に書き
込まれる。メモリ・ロケーシヨンはアドレス・ケ
ーブル３００６を介して指定される。このアドレ
スは夫々のポインタ３００１，３００２または３
００３のDO導線からORゲート３０１５および
ANDゲート３０１１を通して受信される。AND
ゲート３００９〜３０１１はケーブル３００４〜
３００６を介してメモリ１４０１にデータ、書き
込みインデイケーシヨン、およびアドレスを送信
する多入力ANDゲートである。出力インタフエ
ース２７０３、入力インタフエース２７１３およ
び送信インタフエース２７１１は受信インタフエ
ース２７０１と設計が類似している。 交換機インタフエース１４１８は第３１図に更
に詳細に示されている。この回路はトランク・コ
ントローラ１３１と交換網１１６の間のインタフ
エースである。その主たる機能はトランク・コン
トローラと中央プロセツサ１１５の間の保守読み
出し／書き込み機能を提供することである。これ
ら保守機能は保守読み出しおよび書き込みパケツ
トを介して障害検出回路３１０８により提供され
る。保守情報は保守読み出しおよび保守書き込み
パケツトを介して交換機インタフエース１４１８
と中央プロセツサの間で送信される。パケツトは
導線１３２を介して入力制御装置３１０７に送信
される。入力制御装置３１０７はパケツトの制御
フイールドを読んで該パツトが保守パケツトであ
るか否かを決定する。パケツトが保守パケツトで
ないと、該パケツトは入力回路１４０６にシフト
される。パケツトが保守パケツトであると、該パ
ケツトは保守制御装置３１０２にシフトされる。 保守制御装置３１０２は到来パケツトの制御フ
イールドを読み、該パケツトが保守読み出しパケ
ツトであるか保守書き込みパケツトであるかを判
定する。保守書き込みパケツトであると、パケツ
トからの情報はレジスタ３１０３を通して保守レ
ジスタ３１０１に加えられる。この操作は保守制
御装置３１０２により制御される。次に保守情報
はレジスタ３１０３に返送され、情報が保守レジ
スタ３１０１中に正しく書き込み、記憶されたこ
とを検証するチエツクとして中央プロセツサに返
送される。パケツトが保守読み出しパケツトであ
ると、保守レジスタ３１０１中に記憶された情報
はレジスタ３１０３中に読み込まれ、次いで中央
プロセツサに送信される。パケツトが中央プロセ
ツサに返送される前に、パケツトの発信および着
信フイールドは交換されねばならず、CRCコー
ドも再計算されねばならない。これら機能はパケ
ツト・リフオーマツタ３１０４により実行され
る。 他の保守機能は障害検出回路３１０８およびケ
ーブル３１１０〜３１１３により実行される。ケ
ーブル３１１０〜３１１３は受信器１４０２、送
信器１４０３、入力回路１４０５および出力回路
１４０５に夫々接続されている。これらケーブル
はメモリ・エラーまたは誤つて受信されたパケツ
トの如き障害を障害検出回路３１０８に送信す
る。 入力回路１４０６は第３２図に詳細に示されて
いる。この回路は交換機インタフエース１４１８
を介して交換網１１６から交換機パケツトを受信
し、該パケツトをメモリ１４０１の適当な部分に
書き込む。入力回路１４０６はパケツト・リフオ
ーマツタ３２０１および直並列変換器３２０２よ
り成る。到来パケツトは導線３２０４上のデータ
存在インデイケーシヨンと共に導線３２０３によ
り交換機インタフエース１４１８から受信され
る。パケツト・リフオーマツタ３２０１は到来パ
ツトの制御フイールドを読んでパケツトの型を決
定する。該パケツトが書き込みパケツトである
と、そのことが導線３２１２上の信号により示さ
れる。パケツトがテスト・パケツトであると、そ
のことが導線３２１０上の信号により示される。
パケツト・リフオーマツタ３２０１はまたメモリ
書き込みパケツトのパケツト長およびCRCフイ
ールドを更新する。パケツトのリフオーマツトの
完了後、パケツトは直並列変換器３２０２に加え
られる。直並列交換器３２０２はこの到来直列流
をバイトに変換し、これらバイトのメモリへの転
送を制御する。通常のデータ・パケツトの場合、
データは導線２７４５上の信号を介して送信バツ
フア１５０３中に書き込まれる。テスト・パケツ
トの場合、データは導線２７４６上の信号を介し
て交換機テスト・バツフア１５０４中に書き込ま
れる。メモリ書き込みパケツトの場合、データは
パケツトそれ自身により指定されたメモリのロケ
ーシヨン中に書き込まれる。導線２７４７〜２７
５２および導線２７６５は２つの一時ポインタの
書き込みおよびセツトを制御する。一時ポインタ
１は誤りが発見されたパケツトを無効にするのに
使用され、一時ポインタ２はメモリ書き込みパケ
ツトのデータ部分を指定されたメモリ・ロケーシ
ヨン中に書き込むのに使用される。 パケツト・リフオーマツタ３２０１は第３３図
に詳細に示されている。パケツト・リフオーマツ
タ３２０１は二重化されたCRC回路３３０１お
よび３３０３、二重化されたパケツト・リフオー
マツト回路３３０２および３３０４および比較器
３３０５を含んでいる。二重化回路が必要なのは
CRCコードがリフオーマツト操作を行つている
期間中誤りを検出できないからである。到来パケ
ツトは導線３２０３を介してパケツト・リフオー
マツタ３２０１によつて受信される。CRC回路
３３０１および３３０３に到来パケツトのCRC
フイールドをチエツクする。両方のCRC回路が
誤りを検出すると、ANDゲート３３０６により
パケツトが誤つて受信されたことを示す信号が発
生され、導線３２０６を介して交換機インタフエ
ースに送信される。更に誤つて受信されたパケツ
トは導線３２１１上に信号を加える。この信号は
直並列変換器３２０２にパケツトを放棄させる。
誤りの検出されなかつたパケツトは次にパケツ
ト・リフオーマツト回路３３０２および３３０４
によりリフオーマツトされる。このリフオーマツ
ト過程は制御、パケツト長およびCRCフイール
ドの更新を含んでいる。パケツト・リフオーマツ
ト回路３３０２および３３０４により実行される
リフオーマツトにおいて不一致が生じると、この
不一致は比較器３３０５により検出される。この
不一致は比較器３３０５をして障害インデイケー
シヨンを導線３２０５を介して交換機インタフエ
ース１４１８に送信させる。 パケツト・リフオーマツト回路３３０２は第３
４図に詳細に示されている。パケツト・リフオー
マツト回路３３０２はフオーマツト制御装置３４
０１、フオーマツト長回路３４０２およびフオー
マツトCRC回路３４０３を含んでいる。パケツ
ト・リフオーマツト回路３３０２はメモリ書き込
みパケツトの制御、パケツト長およびCRCフイ
ールドのみを更新し、その他のパケツトは変更を
加えることなく通過させる。フオーマツト制御装
置３４０１は導線３３０７を介してCRC回路３
３０１からパケツトを受信する。信号はデータが
導線３３０７上に存在することを示すために導線
３３０８上に加えられる。このデータ存在信号は
導線３４０５を介してフオーマツト・パケツト長
回路３４０２に、そして導線３４０８を介してフ
オーマツトCRC回路３４０３に加えられる。フ
オーマツト制御装置３４０１は到来パケツトの制
御フイールドを調べる。このフイールドが（メモ
リ書き込みパケツトであることを示す）“４”で
あると、フオーマツト制御装置３４０１は導線３
２１２上に信号を加え、フオーマツト・パケツト
長回路３４０２およびCRC回路３４０３を活性
化する。到来パケツトがメモリ書き込みパケツト
でないと、フオーマツト制御装置３４０１はパケ
ツトをシフトする。パケツトがテスト・パケツト
であると、フオーマツト制御装置３４０１は導線
３２１０に信号を加え、その結果パケツトは交換
機テスト・バツフア１５０４中に書き込まれる。
フオーマツト制御装置３４０１がメモリ書き込み
パケツトを受信すると、フオーマツト・パケツト
長回路３４０２は導線３２１２からのメモリ書き
込みパケツト信号に応動してパケツト長フイール
ドに一定長を挿入し、CRC回路３４０３は新ら
しいCRCを計算する。一定長はパケツト長フイ
ールドに書き込まれる。何故ならば交換機テス
ト・バツフア１５０４中に書き込まれたメモリ書
き込みパケツトはデータを有しておらずパケツ
ト・ヘツダ・フイールドのみを含んでおり、従つ
て同じ長さだからである。リフオーマツトされた
パケツトは次に導線３２０８を介して直並列変換
器３２０２に送出される。 フオーマツト制御装置３４０１が第３５図に詳
細に示されている。フオーマツト制御装置３４０
１は到来パケツトの制御フイールドを読む。到来
パケツトがメモリ書き込みパケツトであると、信
号が導線３２１２上に加えられる。到来パケツト
が通常のデータ・パケツト以外のものであると、
信号が導線３２１０上に加えられる。パケツトは
導線３３０７に加えられ、システム・クロツク１
６１からのψクロツク速度でレジスタ３５０１を
通して３５０２中にシフトされる。これによりレ
ジスタ３５０１中に制御フイールドが捕捉され
る。それと同時に、データ存在信号はレジスタ３
５０３中にシフト・インされる。パケツトの48ビ
ツトがレジスタ３５０１および３５０２中にシフ
ト・インされると、レジスタ３５０１は制御フイ
ールド（ビツト40〜48）を含むことになる。制御
フイールド中の値は導線３５１０を介して比較器
３５０４および３５０５に送信される。比較器３
５０４および３５０５は制御フイールドを読んで
パケツトの型を決定する。制御フイールドが（メ
モリ書き込みパケツトであることを示す）“４”
であると、比較器３５０４が動作し、ANDゲー
ト３５０８および３５１０を介して導線３２１２
に信号を加える。制御フイールドが“０”に等し
くないと、比較器３５０５が動作し、ANDゲー
ト３５０９を介して導線３２１０に信号を加え
る。フリツプ・フロツプ３５０６および３５０７
はデータ信号およびデータ存在信号がψ速度で移
動することを保証する。 フオーマツト・パケツト長回路３４０２が第３
６図に詳細に示されている。フオーマツト・パケ
ツト長回路３４０２はメモリ書き込みパケツトの
パケツト長フイールド中に一定長を加える。その
他のパケツトはすべて何らの作用も受けずに通過
する。到来データおよびデータ存在信号は導線３
４０４および３４０５に到来する。到来パケツト
がメモリ書き込みパケツトでないと、データはフ
リツプ・フロツプ３６０１、ゲート３６０８およ
び３６０９、およびフリツプ・フロツプ３６０７
を通過する。データ存在信号はフリツプ・フロツ
プ３６０２および３６１１を通してシフトされ
る。すべてのフリツプ・フロツプはシステム・ク
ロツク１６１の制御の下でψクロツク速度で動作
する。到来パケツトがメモリ書き込みパケツトで
あると、導線３６０５に信号が加えられる。この
メモリ書き込み信号はフリツプ・フロツプ３６０
５をセツトする。フリツプ・フロツプ３６０５が
セツトされ、パケツトの最初のビツトがフリツ
プ・フロツプ３６０１中にシフトされるとき、フ
リツプ・フロツプ３６０４はセツトされ、定数
“18”がシフト・レジスタ３６０６からANDゲー
ト３６１０およびORゲート３６０９を通してパ
ケツトのパケツト長フイールド中にシフト・イン
される。それと同時に、カウンタ３６０３がエネ
イブルされる。カウンタ３６０３が“７”に達す
ると、フリツプ・フロツプ３６０４はリセツトさ
れ、シフト・レジスタ３６０６はシフトを停止す
る。パケツトの残りの部分は次にANDゲート３
６０８およびORゲート３６０９を通してシフト
される。 フオーマツフトCRC回路が第３７図に詳細に
示されている。フオーマツトCRC回路３４０３
はメモリ書き込みパケツトのCRCフイールドを
再計算する。すべての他のパケツトは何らの作用
も受けずに通過する。導線３４０８上の到来デー
タ存在信号は制御装置３７０４をしてカウンタ３
７０３を活性化させる。カウンタ３７０３は到来
パケツトのビツトが導線３４０７上に現れ、フリ
ツプ・フロツプ３７０１、データ・セレクタ３７
０６およびフリツプ・フロツプ３７０７を通過す
るとき計数を行う。データが該回路を通過すると
き、該データはまたCRC回路３７０５（これは
新らしいCRCを計算する）に送信される。カウ
ンタ３７０３が128に達すると、制御装置３７０
４を信号を加え、CRC回路３７０５をデイスエ
イブルする。これはパケツトの最初の128ビツト
がパケツト・ヘツダを含んでおり、CRC回路が
計算しなければならないパケツトの唯一の部分が
このパケツト・ヘツダであるためである。ビツト
128の後のパケツトの残りの部分はデータを含ん
でいる。このデータはメモリ中に書き込まれ、パ
ケツトが送信されるときにはパケツト中には現れ
ない。このようにデータは論理翻訳テーブル１５
０５中に書き込まれるのでCRCフイールドはパ
ケツトのデータ部分に対しては計算されない。パ
ケツトの終りがデータ・セレクタ３７０６から出
て行くとき、制御装置３７０４は再計算された
CRCフイールドをデータ・セレクタ３７０６を
通してパケツトの終りにシフトして付加する。 直並列変換器３２０２は第３８図に詳細に示さ
れている。直並列変換器３２０２はバツフア３８
０１およびアドレス制御インタフエース３８０２
を含んでいる。バツフア３８０１は導線３２０８
上の到来直列情報を受信し、該情報をバイトに変
換し、該バイトをケーブル２７４４を介してアド
レス制御装置１４０４に送信する。アドレス制御
インタフエース３８０２はアドレス制御装置１４
０４に対し信号を送り、メモリ１４０１中のどこ
にデータを書き込むべきかを知らせる。この信号
は導線２７４５〜２７５２および導線２７６５を
介して加えられる。 バツフア３８０１が第３９図に詳細に示されて
いる。バツフア３８０１は到来直列データをバイ
トに形成する。更に、該バツフア３８０１は
CRCフイールドがバツフアに入つたときアドレ
ス制御インタフエース３８０２に信号を加える。
これはメモリ書き込みパケツトにあつてはアドレ
ス制御インタフエース３８０２がCRCフイール
ドを交換機テスト・バツフア１５０４中に書き込
み、パケツトのデータ部分を異なるメモリ・ロケ
ーシヨン中に書き込むために必要である。到来デ
ータおよびデータ存在信号は導線３２０８および
３２０９上に現れ、レジスタ３９０１および３９
０２中にシフト・インされる。レジスタ３９０３
中にバイトが組立てられると、該バイトはレジス
タ３９０４中にロードされ、ケーブル２７４４を
介してアドレス制御装置１４０４に送信される。
導線３８０５上の信号はアドレス制御インタフエ
ース３８０２に対しCRCフイールドの送信準備
が出来たことを知らせる。先に指摘した相異点を
除き、バツフア３８０１の動作はバツフア２４０
１の動作と類似している。 アドレス制御インタフエース３８０２が第４０
図に示されている。アドレス制御インタフエース
３８０２は第６図に示すのと類似のパケツトのメ
モリ１４０１中への書き込みを許容する。パケツ
トはデータ、メモリ読み出し、あるいは交換機テ
スト・パケツトのいずれであつてもよい。デー
タ・パケツトの場合、該パケツトはメモリ１４０
１中の送信バツフア１５０３中に書き込まれる。
最初のバイトがバツフア３８０１中に入ると、導
線３８０４上に信号が加えられる。この信号によ
り制御装置４０２８は導線４０３０上に信号を加
える。この信号はフリツプ・フロツプ４０１３を
セツトし、ANDゲート４０１２の出力に“１”
を加える。制御装置４０２８は次に導線４０３５
上に信号を加える。これはバツフア書き込みコマ
ンドである。データ・パケツトの場合、データは
送信バツフア１５０３中に書き込まれる。何故な
らば導線４０３５上の信号はANDゲート４０１
６を作動させ、それによつてANDゲート４０１
７も作動する。ANDゲート４０１７が作動する
と、導線２７４５上に信号が加えられる。この信
号はアドレス制御装置１４０４に加えられ、それ
によつてバツフア３８０１中に含まれているバイ
トはメモリ１４０１中の送信バツフア１５０３中
に書き込まれる。この操作はパケツト全体がバツ
フア３８０１から読み出され、送信バツフア１５
０３中に書き込まれるまで継続される。各バイト
がバツフア３８０１から送信バツフア１５０３中
に転送された後、制御装置４０２８は確認信号を
導線３８０３を介してバツフア３８０１に送信す
る。テスト・パケツトに対する操作は、該パケツ
トが送信バツフア１５０３でなく交換機テスト・
バツフア１５０４中に書き込まれる点を除いて、
データ・パケツトに対する場合と同様である。こ
れに導線３２１０上のテスト・パケツト信号がフ
リツプ・フロツプ４００５をセツトすることによ
り実行される。フリツプ・フロツプ４００５がセ
ツトされると、ANDゲート４０１７〜４０２１
はデイスエイブルされ、ANDゲート４０２３〜
４０２７はエネイブルされる。これにより交換機
テスト・バツフア１５０４の書き込みが許容さ
れ、送信バツフア１５０３の書き込みが禁止され
る。メモリ書き込みパケツトはパケツト長、着信
および発信トランク・コントローラ、制御、到着
時刻、プロセス識別子、論理アドレス、時刻スタ
ンプおよびCRCフイールドが交換機テスト・バ
ツフア１５０４中に書き込まれること；およびデ
ータ・フイールドがパケツトで指定された他のメ
モリ・ロケーシヨン中に書き込まれることを要求
する。これを実行するため、制御装置４０２８は
パケツトのほとんどを書き込んでいる期間中交換
機テスト・バツフア１５０４の書き込みを活性化
する。これによりデータ・フイールドまでの開始
フイールドが導線２７４６を介して交換機テス
ト・バツフア１５０４中に書き込まれる。パケツ
トのデータ部分が書き込まれるとき、制御装置４
０２８は交換機テスト・バツフア１５０４の書き
込みをデイスエイブルし、一時ポインタ２の書き
込みをエネイブルし、パケツトのデータ部分を一
時ポインタ２が導線２７４７を介して示している
メモリのロケーシヨン中に書き込む。データ部分
が書き込まれた後、制御装置４０２８はCRCフ
イールドを導線２７４６を介して交換機テスト・
バツフア１５０４中に書き込む。 バツフア３８０１中に書き込まれたパケツトが
誤りを含んでいるか、またはパケツトが書き込ま
れているバツフアがオーバフイルされると、その
パケツトは破棄されねばならない。誤りを含むパ
ケツトは導線３２１１上の信号により示される。
送信バツフア１５０３の過負荷は導線２７４３上
の信号により示され、交換機テスト・バツフア１
５０４のオーバロードは導線２７４２上の信号に
より示される。パケツトの破棄は書き込み操作の
開始時点において書き込みポインタに等しくセツ
トされる一時ポインタ１により実行される。誤り
が発見されるか、またはバツフアがオーバフイル
となると、書き込みポインタは導線２７４８また
は２７６５上の信号を介して一時ポインタに等し
くセツトされる。これにより書き込みポインタが
パケツトの書き込みを開始したときに書き込みポ
インタが位置していたロケーシヨンのバツク・ア
ツプがとられる。次に書き込まれるパケツトは誤
りのあるパケツトの上に重ね書きされ、それによ
つて誤りのあるパケツトは実効的に無効とされ
る。この一時ポインタは第３０図に示す受信イン
タフエース２７０１に対する一時ポインタと類似
している。書き込みポインタを一時ポインタ１の
値に等しくすることは制御装置４０２８が導線４
０３６上に信号を加えることにより実行される。
この動作は各々の書き込み操作の終了時点で実行
される。しかし、パケツトが放棄されない通常の
書き込み操作期間中、導線４０３６上の信号は
ANDゲート４０１０の他方の入力がデイスエイ
ブルされているので何も行なわない。放棄信号が
受信されると、フリツプ・フロツプ４０１３は
“０”にリセツトされる。これによりANDゲート
４０１２はオフとされ、ANDゲート４０１６の
デイスエイブルにより送信および交換機テスト・
バツフアの書き込みは共にデイスエイブルされ
る。更にフリツプ・フロツプ４０１３が“０”に
リセツトされると、ANDゲート４０１０はエネ
イブルされ、これにより書き込みポインタは一時
ポインタ１に等しくセツトされ、それによつてパ
ケツトは放棄される。 出力回路１４０５は第４１図に更に詳細に示さ
れている。出力回路１４０５はデータ・パケツ
ト、メモリ読み出しおよび書き込みパケツト、な
らびに交換機テスト・パケツトをメモリ１４０１
から読み出し、該パケツトを交換機インタフエー
ス１４１８を介して交換網に送信する。出力回路
１４０５は並直列変換器４１０１およびパケツ
ト・リフオーマツタ４１２０を含む。並直列変換
器４１０１はアドレス制御装置１４０４を介し導
線２７３２〜２７３８を使用してメモリ１４０１
からデータを読み出す。データは並列に読み出さ
れ、ケーブル２７３１上に現れる。パケツトの型
に応じて並直列変換器４１０１は導線２７３２，
２７３３，２７３５または２７３６上に信号を加
え、受信バツフア１５０１または交換機テスト・
バツフア１５０４の読み出しおよび一時ポインタ
のロードを行う。データ、メモリ読み出しまたは
書き込み、および交換機テスト・パケツトに対す
る操作は以下で述べる。並直列変換器４１０１が
メモリ１４０１を読み出すとき、該変換器はデー
タを直列に変換し、該直列データをパケツト・リ
フオーマツタ４１０２に送信する。パケツト・リ
フオーマツタ４１０２は導線４１１５上のパケツ
トを受信し、パケツトのCRCフイールドをチエ
ツクし、交換網に向つて出て行くパケツトに対す
る新らしいCRCフイールドを計算する。パケツ
トの型に応じて、出力回路１４０５はまた発信ト
ランク・コントローラ、着信トランク・コントロ
ーラ、パケツト長および制御フイールドの如き幾
つかのパケツト・フイールドを更新する。パケツ
トがリフオーマツトされた後、交換網インタフエ
ース１４１８を介して導線４１１７で交換網に伝
送される。交換機インタフエース１４１８は導線
４１１４上に信号を加えることによりパケツトの
受信準備が出来たことを示す。到来パケツト中、
またはパケツト変換期間中に誤りが見出される
と、導線４１１９〜４１２１の内の１本の上に信
号が加えられ、交換機インタフエース１４１８に
伝送される。 並直列変換器４１０１はアドレス制御装置１４
０４を介してメモリ１４０１へのアクセスを許容
する制御導線を有している。受信バツフア１５０
１へのアクセスは導線２７３２を介して提供され
る。交換機テスト・バツフア１５０４へのアクセ
スは導線２７３３を介して提供される。これらア
クセス導線は制御のみを提供し、メモリ中に含ま
れている情報はケーブル２７３１を介して出力回
路１４０５に転送される。メモリ１４０１へアク
セスするためには導線２７６０上に信号が存在し
なければならない。この信号はアドレス制御装置
１４０４中に含まれているタイマ２７１４により
提供される。出力回路１４０５はまた導線２７３
４〜２７３７を介して提供される一時ポインタに
対する制御導線を含んでいる。一時ポインタはメ
モリ読み出しおよびメモリ書き込みパケツトによ
り指定されるメモリ読み出し操作を実行するのに
使用される。 パケツト・リフオーマツタ４１０２は導線４１
１５を介して並直列変換器４１０１から情報を受
信する。該パケツト・リフオーマツタ４１０２は
該情報を使用して交換網に送信されるパケツトを
組立てる。この回路はまた到来パケツトのCRC
フイールドをチエツクし、誤りが見出されると誤
りインデイケーシヨンを提供する。 出力回路１４０５により提供されるパケツト変
換が第４２，４３、および４４図に示されてい
る。並直列変換器４１０１に加えられるパケツト
の構成は出力回路１４０５に加えられるパケツト
と同じである。パケツト・リフオーマツタ４１０
２中に加えられるパケツトの構成は実際のパケツ
トではなく、実際のパケツト変換の中間段階を示
すのに使用される。パケツト・リフオーマツタ４
１０２から出て来るパケツトの構成は出力回路１
４０５から出て行く実際のパケツトである。 第４２図はデータ・パケツト（“０”の制御フ
イールド）が受信バツフア１５０１から読み出さ
れるとき生起するパケツト変換を示している。第
４２図は出力回路１４０５がデータ・パケツトを
読むときパケツト中で生じる状態を示している。
パケツト４２０１は受信バツフア１５０１から出
て行くパケツトである。並直列変換器４１０１は
アドレス制御装置１４０４から導線２７６０上の
許可信号と、導線２７３８上のデータ存在信号を
受信した後、該並直列変換器は受信バツフア１５
０１を読む準備が整う。これは並直列変換器４１
０１が受信バツフア読み出し信号を導線２７３２
を介してアドレス制御装置１４０４に送信するこ
とにより実行される。この信号はアドレス制御装
置１４０４をしてメモリ１４０１中の受信バツフ
ア１５０１を読み出させ、データをケーブル２７
３１で並直列変換器４１０１に送信させる。この
データは並列に現れ、直列ビツト流に変換され
る。パケツトの論理アドレスが読み出されると
き、該アドレスは導線２７３５〜２７３７上の信
号を介して一時ポインタ中にロードされる。この
アドレスは論理変換テーブル１５０５中の適当な
内容にアクセスするのに使用され、該適当な内容
はパケツト中に挿入され、並直列変換器４１０１
からパケツト・リフオーマツタ４１０２に加えら
れる。この中間パケツトのフオーマツトが第４２
図の４２０２に示されている。 並直列変換器４１０１が受信バツフア１５０１
の内容を読み出し、新らしい論理アドレスを読み
出した後、該変換器４１０１は情報をパケツト・
リフオーマツタ４１０２に送出する。パケツト・
リフオーマツタ４１０２は２つの主要機能を実行
する。即ち該リフオーマツタ４１０２は到来情報
のあるフイールドの順序を変更し、発信および着
信トランク・コントローラ番号を適当なフイール
ドに配置し、論理チヤネル翻訳テーブル情報を論
理アドレス・フイールド中に加える。更にパケツ
ト・リフオーマツタ４１０２は到来情報のCRC
フイールドをチエツクし、新らしいパケツト長と
CRCフイールドを計算する。その結果実際のパ
ケツト４２０３が得られる。 第４３図はメモリ読み出し（“３”なる制御フ
イールド）またはメモリ書き込み（“４”なる制
御フイールド）操作期間中に生じるパケツト変換
を示す。この操作は次の述べる点を除いてデー
タ・パケツト（第４２図）の読み出し操作と類似
している。その相異点とはメモリ読み出し、また
はメモリ書き込みのとき、データはメモリ読み出
しまたはメモリ書き込みパケツトで指定されるメ
モリ・ロケーシヨンから読み出され、該データは
外に出て行くメモリ読み出しまたはメモリ書き込
みパケツト中に加えられることである。それと同
時に、パケツトの残りの部分は交換機テスト・バ
ツフア１５０４から読み出される。パケツト４３
０１は交換機テスト・バツフア１５０４中に存在
するパケツトである。アドレス・フイールドはパ
ケツト中に加えられるデータのメモリ・ロケーシ
ヨンである。計数フイールドは読み出されるバイ
ト数である。パケツトは導線２７３３上の信号の
制御の下で交換機テスト・バツフア１５０４から
読み出される。アドレス・フイールド４３０４が
バツフアから読み出されるとき、その値はまた一
時ポインタにセーブされる。これは第４２図に対
して前述したように導線４２０９および４２１０
上の信号を介して実行される。計数フイールド４
３０５が読み出された後、一時ポインタはメモリ
１４０１から情報を読み出すのに使用される。こ
の情報は次にデータ・フイールド中に加えられ
る。パケツト・リフオーマツタ４１０２はパケツ
ト長、着信および発信トランク・コントローラ・
フイールドを更新し、新らしいCRCフイールド
を再計算する。これにより実際のパケツト４３０
３が形成される。 交換機テスト・パケツト（“５”または“６”
なる制御フイールド）に対するパケツト変換は第
４４図に示されている。交換機テスト・パケツト
変換の場合、着信トランク制御フイールドを更新
する必要がある。これはトランク制御１フイール
ドまたはトランク制御２フイールド中のデータを
使用することにより実行される。第１のホツプ交
換機テスト・パケツト（“５”なる制御フイール
ド）に対してはトランク制御１フイールドが使用
される。第２のホツプ交換機テスト・パケツト
（“６”なる制御フイールド）に対してはトランク
制御２フイールドが使用される。 並直列変換器４１０１が第４５図に詳細に示さ
れている。この回路はアドレス制御インタフエー
ス４５０１およびバツフア４５０２を含んでい
る。到来パケツトはケーブル２７３１を介してア
ドレス制御インタフエース４５０１およびバツフ
ア４５０２の両方に送信される。アドレス制御イ
ンタフエース４５０１は導線２７３８および２７
４０上のデータ存在信号を介して受信バツフア１
５０１または交換機テスト・バツフア１５０４中
のデータの存在を知らされる。アドレス制御イン
タフエース４５０１は次にパケツトのバツフア４
５０２への転送を制御し、該バツフア４５０２は
並直列変換を実行する。アドレス制御インタフエ
ース４５０１はまた一時ポインタを使用して論理
チヤネル翻訳テーブルの記載事項およびメモリ読
み出しならびにメモリ書き込みパケツトのデー
タ・フイールドの読み出しを制御する。 アドレス制御インタフエース４５０１は第４６
図に詳細に示されている。アドレス制御インタフ
エース４５０１は受信バツフア１５０１または交
換機テスト・バツフア１５０４からバツフア４５
０２中へのパケツトの転送を制御する。パケツト
の転送はケーブル２７３１で行なわれる。アドレ
ス制御装置４５０１はまた一時ポインタを適当に
ロードするために読み出されているパケツトの制
御フイールドをデコードし、何時パケツトが全部
読み出されるかを決定するために読み出されてい
るパケツトのパケツト長を読み出す。アドレス制
御装置１４０４は導線２７３８上に信号を加える
ことにより受信バツフア１５０１中にデータが存
在することを示す。該制御装置１４０４はまた導
線２７４０上に信号を加えることにより交換機テ
スト・バツフア１５０４中にデータが存在するこ
とを示す。アドレス制御インタフエース４５０１
はこのデータ存在信号に応動して導線２７３２ま
たは２７３３上に信号を加え、受信バツフア１５
０１または交換機テスト・バツフア１５０４を適
当に読み出す。更にアドレス制御装置１４０４か
らのデータ存在信号は制御装置４６０２をしてカ
ウンタ４６０４を始動させる。カウンタ４６０４
は各バイトがケーブル２７３１から受信されると
き計数を行う。この計数は到来パケツトの制御お
よびパケツト長フイールドが何時ケーブル２７３
１上に現われるかを決定するために必要である。 メモリ読み出しまたはメモリ書き込みパケツト
（“３”または“４”なる制御フイールド）の読み
出しは第４３図のパケツト４３０１を参照するこ
とにより説明される。制御装置４６０２は導線２
７４０上の“交換機テスト・バツフア信号中にデ
ータが存在することを示す信号”を受信し、前述
の如く交換機テスト・バツフア１５０４の読み出
しを開始する。パケツト長フイールドがケーブル
２７３１上に現れると、該フイールドはカウンタ
４６０３中に記憶される。カウンタ４６０３はカ
ウント・ダウンを開始し、カウンタ４６０３が０
に達するとパケツトは完全に読み出されたことに
なる。制御フイールドがケーブル２７３１上に現
れると、該制御フイールドはデコーダ４６０１に
よりデコードされる。制御フイールドがデコード
されると、該フイールドはフリツプ・フロツプ４
６０５および４６０６中に記憶される。アドレス
制御インタフエース４５０１は交換機テスト・バ
ツフア１５０４からのパケツトの読み出しを継続
する。アドレス・フイールドがケーブル２７３１
上に現れると、このアドレスは制御装置４６０２
が導線２７３５および２７３６上に信号を加える
ことにより一時ポインタ中にロードされる。計数
フイールドがケーブル２７３１上に現れると、該
フイールドはカウンタ４６０３中にロードされ
る。カウンタ４６０３は次にアドレス・フイール
ドで指定されたメモリ・ロケーシヨンから読み出
されているデータ・バイト数を計数する。このデ
ータは次にパケツトの終りに配置され、中間パケ
ツト４３０２が形成される。 バツフア４５０２は第４７図に更に詳細に示さ
れている。バツフア４５０２は実際の並直列変換
を実行する。ケーブル２７３１上のバイトの存在
は導線４５０４上のアドレス制御インタフエース
４５０１からの信号により示される。ロード信号
は導線４５０３により提供される。このロード信
号はケーブル２７３１上の最初のバイトを入力レ
ジスタ４７０１中にロードする。制御装置４７０
３は次にバイトをシフト・レジスタ４７０２中に
ロードする。シフト・レジスタ４７０２は次にバ
イトを直列形態で導線４２１５上にシフト・アウ
トする。このシフトは導線４７０６上の制御装置
４７０３からの信号により活性化される。制御装
置４７０３はまたカウンタ４７０４の計数を開始
させる。カウンタ４７０４はビツトを計数し、バ
イトがシフト・レジスタ４７０２から完全にシフ
ト・アウトされる時点を指示する。シフト・レジ
スタ４７０２の内容が直列にシフト・アウトされ
ている期間中、ケーブル２７３１上の次のバイト
は入力レジスタ４７０１中にロードされる。入力
レジスタ４７０１はシフト・レジスタ４７０２中
のデータが完全にシフト・アウトされるまでこの
バイトをバツフア記憶する。シフト・レジスタ４
７０２中のデータが完全にシフト・アウトされた
後、制御装置４７０３はレジスタ４７０１の内容
を導線４７０５上の信号を介してシフト・レジス
タ４７０２に通過させる。制御装置４７０３は次
にカウンタ４７０４をリセツトし、導線４５０５
を介して確認信号をアドレス制御インタフエース
４５０１に返送する。バツフア４５０２は導線４
１１４により交換機インタフエース１４１８から
連続的なレデイ・インデイケーシヨンを受信して
いる。交換機インタフエース１４１８が過負荷と
なり、パケツトを受信出来なくなると、該インタ
フエース１４１８はこのレデイ信号を取除く。こ
の状態が生じると、レデイ信号が再び現れるまで
データはシフト・レジスタ４７０２からはシフ
ト・アウトされない。 パケツト・リフオーマツタ４１０２が第４８図
に更に詳細に示されている。パケツト・リフオー
マツタ４１０２はパケツト・リフオーマツト回路
４８０１および４８０２ならびに比較器４８０３
を含んでいる。バケツトリフオーマツタの二重化
は前に説明した如くハードウエア障害を検出する
ために必要である。リフオーマツテイングにおい
て誤りが検出されると、比較器４８０３は誤りを
検出し、導線４１２１に信号を加える。この誤り
信号は交換機インタフエース１４１８を介して中
央プロセツサに送信される。到来パケツトの
CRCチエツクが、パケツトが誤つて受信された
ことを示すと、導線４１１９上に信号が加えられ
る。論理チヤネル翻訳テーブルの内容をチエツク
した結果誤りが見出されると、導線４１２０上に
信号が加えられる。いずれの信号も交換機インタ
フエース１４１８に送信される。 パケツト・リフオーマツト回路４８０１は第４
９図に更に詳細に示されている。パケツト・リフ
オーマツト回路４８０１は２つの基本機能を実行
する。即ち該回路４８０１は到来パケツトの
CRCフイールドをチエツクし、誤りの報告を行
い、受信したパケツトの型に応じてあるフイール
ドのリフオーマツトを行う。誤りはCRCチエツ
ク回路４９０５により報告される。該CRCチエ
ツク回路４９０５は到来パケツトのCRCフイー
ルドおよび論理チヤネル翻訳テーブル・エントリ
のチエツク・フイールドをチエツクする。到来パ
ケツトが誤りを含んでいると、前述の如く導線４
１１９または４１２０上の信号を介して報告され
る。この操作は受信したパケツトの型に関係なく
同一である。 パケツト・リフオーマツト回路４８０１をパケ
ツト４２０２と類似した通常のパケツト（制御フ
イールドは“０”）を取扱う場合に関して述べる。
到来パケツトは導線４１１５上のパケツト・リフ
オーマツト回路４８０１によつて受信され、直列
にレジスタ４９０１中にシフトされる。ビツトは
システム・クロツク１６１の制御の下で連続流と
してパケツト・リフオーマツト回路４８０１中を
通過する。タイミング発生器４９０４は各ビツト
がレジスタ４９０１のどこにいるかを追尾する。
これにより制御装置４９０３はデータ・セレクタ
４９０２を介してシフト・レジスタ４９０１中の
種々のエリアにアクセスすることが出来、種々の
フイールドは適当なリフオーマツト回路４９０６
〜４９０８またはデコーダ４９０９にシフト・イ
ンされる。制御およびPIDフイールドがシフト・
レジスタ４９０１の正しい位置にあるとき、制御
装置４９０３はこれらフイールドをデコーダ４９
０９中にシフトする。デコーダ４９０９はこれら
フイールドをデコードし、デコードされた値を制
御装置４９０３に送信する。256ビツトがレジス
タ４９０１中にシフトされた後、現在はレジスタ
４９０１中に記憶されているパケツト長フイール
ドはデータ・セレクタ４９０２により選択され、
導線４９１２を介してデータ・セレクタ４９１０
に送信される。この場合、パケツト長フイールド
は変化せず、従つて直接出力に加えられる。論理
チヤネル翻訳テーブル・エントリ・フイールド中
に位置するDTCフイールドは次にデータ・セレ
クタ４９０２を介してレジスタ４９０１からシフ
ト・アウトされ、データ・セレクタ４９１０に送
信される。次に考察すべきフイールドはSTCフ
イールドである。このフイールドの値はフオーマ
ツトSTC回路４９０６に加えられる。制御装置
４９０３はSTC回路４９０６をしてこの値をデ
ータ・セレクタ４９１０中にシフト・インさせ
る。制御、到着時刻、およびパケツト識別子フイ
ールドは次にデータ・セレクタ４９０２により選
択され、制御装置４９０３の制御の下でデータ・
セレクタ４９１０にシフトされる。新らしい論理
アドレスはレジスタ４９０１中に含まれている論
理チヤネル翻訳テーブル・エントリ・フイールド
から除去されねばならない。これを実行するた
め、制御装置４９０３はデータ・セレクタ４９０
２にこのフイールドを選択させ、新らしい論理ア
ドレスをデータ・セレクタ４９１０に送信する。
各フイールドがデータ・セレクタ４９１０に送信
されるとき、制御装置４０９３はデータ・セレク
タ４９１０に（現在パケツト全体を構成してい
る）これらフイールドをフオーマツトCRC回路
４９１１に送信させる。フオーマツトCRC回路
４９１１はパケツトがシフトされているとき新ら
しいCRCフイールドを再計算する。パケツト全
体がフオーマツトCRC回路４９１１を通してシ
フトされると、フオーマツトCRC回路４９１１
は更新されたフイールドに基づいて新らしい
CRCフイールドを計算し、新らしいCRCフイー
ルドをパケツトの終りに付加する。リフオーマツ
トされたパケツトは次に導線４１１７を介して交
換機インタフエース１４１８に送信される。制御
装置４９０３は導線４１１８上に要求されたデー
タが存在することを示す信号を発生する。 送信器１４０３は第５０図に更に詳細に示され
ている。送信器１４０３はアドレス制御装置１４
０４を介してメモリ１４０１からデータを読み出
し、該データをトランク・パケツトに変換する。
該トランク・パケツトは次のトランク・コントロ
ーラまたは終端電話局の集線装置に送信される。
送信器１４０３は並直列変換器５００１、パケツ
ト・リフオーマツタ５００２およびフラグならび
にビツト・スタツフ回路５００３を含んでいる。
送信器１４０３は導線２７５６および２７５８を
介してアドレス制御装置１４０４から送信バツフ
ア中にデータが存在することを示す信号およびト
ランク・テスト・バツフア中にデータが存在する
ことを示す信号を受信する。送信器１４０３が導
線２７６６上の信号を受信するとき、送信器１４
０３は導線２７５４に信号を加えることによりメ
モリ１４０１中の送信バツフア１５０３の内容を
読み出す。この信号によりアドレス制御装置１４
０４は送信バツフア１５０３からデータを読み出
し、該データをケーブル２７５５を介して送信器
１４０３に送出する。同様に、送信器１４０３は
導線２７５３に信号を加えることによりメモリ１
４０１中のトランク・テスト・バツフア１５０２
からデータを読み出す。データが送信バツフア１
５０３またはトランク・テスト・バツフア１５０
２から読み出された後、データは並直列変換さ
れ、導線５０１３を介してパケツト・リフオーマ
ツタ５００２に送出される。パケツト・リフオー
マツタ５００２は導線５０１５上に信号を加える
ことによりデータ受信の準備が出来たことを示
す。パケツト・リフオーマツタ５００２は時刻ス
タンプ・フイールドを埋め、フロー制御の変更を
表わすために必要に応じてPIDフイールドを更新
する。フロー制御情報はケーブル５０１２を介し
て交換機インタフエース１４１８から受信され
る。更に、パケツト・リフオーマツタ５００２は
到来パケツトのCRCフイールドをチエツクして
誤りが無いかどうか調べ、付加された情報に基づ
いて新しいCRCフイールドを再計算する。パケ
ツト・リフオーマツタ５００２はパケツトを導線
５０１６を介してフラグおよびビツト・スタツフ
回路５００３に加える。フラグおよびビツト・ス
タツフ回路５００３は外に出て行くパケツトの初
めと終りにフラグ・パターンを付加し、５つの１
の系列の後に０をスタツフする。フラグおよびビ
ツト・スタツフ回路５００３は次に1.544Mb／ｓ
の速度で導線５０１９を介してトランクにトラン
ク・パケツトを送信する。 パケツト・リフオーマツタ５００２は第５１図
に更に詳細示されている。パケツト・リフオーマ
ツタ５００２はCRC回路５１０１および５１０
４、パケツト・リフオーマツト回路５１０２およ
び５１０５および比較器５１０３を含んでいる。
この回路は先に説明したようにハードウエア誤り
を検出するべく二重化されたCRCおよびパケツ
ト・リフオーマツト回路を含んでいる。誤りが検
出されると、導線５０２１に信号が加えられる。 パケツト・リフオーマツト回路５１０２は第５
２図に更に詳細に示されている。この回路は時刻
スタンプ・フイールド、PIDフイールドおよび
CRCフイールドを更新する。フオーマツト時刻
スタンプ回路５２０１は既に到着時刻フイールド
中に含まれている到着時刻と、フオーマツト時刻
スタンプ回路５２０１により保持されている現在
の時刻の差を計算することによりパケツトの時刻
スタンプ・フイールドを更新する。この計算は受
信器１４０２に対する説明のところで述べた。フ
オーマツト時刻スタンプ回路５２０１はまたパケ
ツトからヘツダ情報を取り除き、該パケツトを交
換機パケツトからトランク・パケツトに変換す
る。PID回路５２０２は交換機インタフエース１
４１８中に保持されている現在のフロー制御に基
づいてPIDフイールドを更新する。フロー制御情
報はケーブル５０１２を介してPID回路５２０２
に加えられる。CRC回路５２０３は更新された
時刻スタンプおよびPIDフイールド、ならびに他
のパケツト・フイールドを使用して新らしい
CRCフイールドを再計算する。パケツト・リフ
オーマツタ５２０２がすべての必要なフイールド
を更新すると、パケツトはフラグおよびビツト・
スタツフ回路５００３に加えられる。 フオーマツト時刻スタンプ回路５２０１は第５
３図に詳細に示されている。フオーマツト時刻ス
タンプ回路５２０１は到着時刻フイールドから到
来パケツトの到着時刻を読み出し、到着時刻と現
在の時刻の差を計算し、この差を時刻スタンプ・
フイールドに加える。フオーマツト時刻スタンプ
回路５２０１はまた到来パケツトからフイールド
を除去し、交換機パケツトからトランク・パケツ
トに変換する。現在の時刻は導線５０１０および
５０１１上の外部タイミング信号を介して制御さ
れているカウンタ５３０２により保持されてい
る。最初のデータ存在信号が導線５１０７で受信
されると、該信号は制御装置５３０３に送信さ
れ、該制御装置５３０３はカウンタ５３０２の内
容をシフト・レジスタ５３０１中に書き込む。導
線５１０７上の信号はまた制御装置５３０３をし
てカウンタ５３１２を始動させる。カウンタ５３
１２は何時種々のフイールドが導線５１０６上に
存在するかを決定するためにデータ存在信号が導
線５１０７により加えられる毎に計数を行う。パ
ケツトの到着時刻フイールドが導線５１０６上に
存在するとき、制御装置５３０３は到着時刻を直
列加算器５３０４にシフトさせ、それと同時にシ
フト・レジスタ５３０１中に以前に記憶されてい
た現在の時刻は直列加算器５３０４にシフトさせ
る。直列加算器５３０４は現在の時刻を到着時刻
フイールドに加算し、その和をシフト・レジスタ
５３０５に加える。到着時刻は負の数として符号
化されているので、この計数により現在の時刻と
到着時刻の差が得られる。カウンタ５３１２が、
到来パケツトの時刻スタンプ・フイールドが導線
５１０６上に存在することを示すとき、制御装置
５３０３は時刻スタンプ・フイールドを直列加算
器５３０６にシフトさせ、それと同時に、制御装
置５３０３はシフト・レジスタ５３０５の内容を
直列加算器５３０６に送信させる。直列加算器は
次にこれらの数値を加算し、その和を到来パケツ
トの時刻スタンプ・フイールド中に加え、それに
よつて時刻スタンプ・フイールドを更新する。パ
ケツトを交換機パケツトからトランク・パケツト
に変換するためにパケツトから取除かねばならな
いフイールドは次のようにして取除かれる。制御
装置５３０３は取り除くべきフイールドが導線５
１０６上に存在するときANDゲート５３１０上
の信号を除去する。これにより取除くべきフイー
ルドが導線５１０６上に存在するビツト時間中導
線５２０５からデータ存在信号が取除かれる。こ
のデータ存在信号の除去により以下の回路はデー
タ存在信号が取除かれたビツト時間期間や導線５
２０４上に存在するデータを無視する。 第５４図はシステム・クロツク１６１からのク
ロツク速度を示している。Ψクロツク速度は到来
データが受信器１４０２に入つて来る速度であ
る。φ速度はデータが受信器１４０２から出て、
トランク・コントローラ１３１中の種々の回路を
通過し、交換網に送られる速度である。θ速度は
アドレス制御装置１４０４によりデータがメモリ
１４０１とやりとりされる速度である。 前述の実施例は単に本発明の原理を説明するも
のであり、当業者にあつては本発明の精神および
範囲を逸脱することなく他の装置を考案し得るこ
とに注意されたい。