JPH0575294B2 - - Google Patents

Info

Publication number
JPH0575294B2
JPH0575294B2 JP63155722A JP15572288A JPH0575294B2 JP H0575294 B2 JPH0575294 B2 JP H0575294B2 JP 63155722 A JP63155722 A JP 63155722A JP 15572288 A JP15572288 A JP 15572288A JP H0575294 B2 JPH0575294 B2 JP H0575294B2
Authority
JP
Japan
Prior art keywords
wiring
programmable
elements
switching
integrated circuit
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Expired - Fee Related
Application number
JP63155722A
Other languages
Japanese (ja)
Other versions
JPH01321726A (en
Inventor
Keiichi Kawana
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
JFE Steel Corp
Original Assignee
Kawasaki Steel Corp
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Kawasaki Steel Corp filed Critical Kawasaki Steel Corp
Priority to JP63155722A priority Critical patent/JPH01321726A/en
Publication of JPH01321726A publication Critical patent/JPH01321726A/en
Publication of JPH0575294B2 publication Critical patent/JPH0575294B2/ja
Granted legal-status Critical Current

Links

Classifications

    • HELECTRICITY
    • H03ELECTRONIC CIRCUITRY
    • H03KPULSE TECHNIQUE
    • H03K19/00Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits
    • H03K19/02Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components
    • H03K19/173Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components using elementary logic circuits as components
    • H03K19/177Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components using elementary logic circuits as components arranged in matrix form
    • H03K19/17736Structural details of routing resources
    • HELECTRICITY
    • H03ELECTRONIC CIRCUITRY
    • H03KPULSE TECHNIQUE
    • H03K19/00Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits
    • H03K19/02Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components
    • H03K19/173Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components using elementary logic circuits as components
    • H03K19/177Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components using elementary logic circuits as components arranged in matrix form
    • H03K19/17704Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components using elementary logic circuits as components arranged in matrix form the logic functions being realised by the interconnection of rows and columns
    • HELECTRICITY
    • H03ELECTRONIC CIRCUITRY
    • H03KPULSE TECHNIQUE
    • H03K19/00Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits
    • H03K19/02Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components
    • H03K19/173Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components using elementary logic circuits as components
    • H03K19/177Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components using elementary logic circuits as components arranged in matrix form
    • H03K19/1778Structural details for adapting physical parameters
    • H03K19/17792Structural details for adapting physical parameters for operating speed

Description

【発明の詳細な説明】 [産業上の利用分野] 本発明は、プログラマブル配線を有し、それを
ユーザがプログラムすることによつて所望の回路
を実現するプログラマブル集積回路に関するもの
である。
DETAILED DESCRIPTION OF THE INVENTION [Field of Industrial Application] The present invention relates to a programmable integrated circuit which has programmable wiring and which is programmed by a user to realize a desired circuit.

[従来の技術] 従来より、プログラマブル配線を含み、それを
ユーザが手元でプログラムすることにより、チツ
プに内蔵する素子や回路要素間を電気手に自由に
相互接続して所望の回路を実現できるようにした
プログラマブル集積回路が知られている。その一
例としては、特開昭61−198919号公報に開示され
たものがある。従来のプログラマブル配線は、縦
横に等間隔に配置されたスイツチングマトリクス
とこれらのスイツチングマトリクス間を接続する
複数の配線要素とから構成され、そのスイツチン
グマトリクスはプログラマブルなパストランジス
タにより、そのスイツチングマトリクスに接続さ
れている配線要素間を自在に相互接続できるよう
に構成されていた。
[Prior Art] Traditionally, devices have included programmable wiring, which the user can program at hand to freely interconnect elements and circuit elements built into a chip to realize a desired circuit. Programmable integrated circuits are known. One example of this is disclosed in Japanese Patent Application Laid-open No. 198919/1983. Conventional programmable wiring consists of switching matrices arranged at equal intervals vertically and horizontally, and multiple wiring elements connecting these switching matrices.The switching matrix uses programmable pass transistors to perform the switching. It was configured so that wiring elements connected to the matrix could be interconnected freely.

[発明が解決しようとする課題] しかしながら、上記従来の技術におけるプログ
ラマブル集積回路のプログラマブル配線では、配
線の自由度を上げることが重視されていて、配線
間の相互接続を可能にするスイツチングマトリク
スが複雑なものとなつており、チツプ内で長距離
接続を行う場合、多数のスイツチングマトリクス
を経由しなければならず、信号を遅延させる多く
のパストランジスタ等のスイツチ素子を経由する
こととなつて、実現しようとする回路の動作速度
を高速にする上で障害となつていた。
[Problems to be Solved by the Invention] However, in the programmable wiring of the programmable integrated circuit in the above-mentioned conventional technology, emphasis is placed on increasing the degree of freedom of the wiring, and switching matrices that enable interconnection between wirings are required. They have become complex, and when making long-distance connections within a chip, they must go through many switching matrices, and many pass transistors and other switching elements that delay the signal. This has been an obstacle to increasing the operating speed of the circuit that is being implemented.

本発明は、上記問題点を解決するために創案さ
れたもので、プログラマブル配線によりチツプ内
で長距離配線する場合に、信号の遅延を防止し動
作速度の向上が図れるプログラマブル集積回路を
提供することを目的とする。
The present invention was devised to solve the above problems, and provides a programmable integrated circuit that can prevent signal delays and improve operating speed when long-distance wiring is carried out within a chip using programmable wiring. With the goal.

[課題を解決するための手段] 上記の目的を達成するための本発明のプログラ
マブル集積回路の構成は、 プログラマブル配線を有するプログラマブル集
積回路において、 上記プログラマブル配線が複数のスイツチング
マトリクスとそのスイツチングマトリクス間を接
続する複数の配線要素とを備え、 上記スイツチングマトリクスが上記配線要素間
を直通に接続する直接運接続ラインを有すること
を特徴とする。
[Means for Solving the Problems] The configuration of the programmable integrated circuit of the present invention for achieving the above object is as follows: In a programmable integrated circuit having programmable wiring, the programmable wiring connects a plurality of switching matrices and the switching matrices. and a plurality of wiring elements that connect between the wiring elements, and the switching matrix has a direct connection line that directly connects the wiring elements.

[作用] 本発明は、プログラマブル配線を構成するスイ
ツチングマトリクス内に、スイツチングマトリク
スを構成するスイツチ素子等を通さない直通の直
接接続ラインを設け、チツプ内の距離接続をプロ
グラマブルに行う場合には、その直接接続ライン
に接続されて形成される長距離の配線要素を使用
して行うことにより、信号を遅延させる要素を経
由する機会を少なくして、実現しようとする回路
の動作速度を向上させる。
[Function] The present invention provides a direct connection line that does not pass through the switching elements that make up the switching matrix in the switching matrix that makes up the programmable wiring, and when distance connections within the chip are made programmably. By using long-distance wiring elements that are connected to the direct connection line, there are fewer opportunities for signals to pass through elements that delay them, increasing the operating speed of the intended circuit. .

[実施例] 以下、本発明の実施例を図面に基づいて詳細に
説明する。
[Example] Hereinafter, an example of the present invention will be described in detail based on the drawings.

第1図は本発明の一実施例を示すプログラマブ
ル集積回路の回路配置図である。本実施例は、複
数のプログラマブル論理要素の入出力信号をプロ
グラマブル配線で自由に相互接続し得るように構
成したプログラマブル集積回路に適用した例であ
る。1は、チツプ内に記憶可能な制御ビツトもし
くはチツプに伝送可能な制御ビツトをプログラム
することにより、任意の論理機能を実現し得るよ
うに構成されたプログラマブル論理要素(以下、
PLEと略記する)であり、スペースを置いて例
えば等間隔に配置される。2−1,2−2,2−
3,…2−Nは、スイツチングマトリクス(以
下、代表して説明するときにはスイツチングマト
リクス2の記す)であり、3はそれらのスイチン
グマトリクス2間を接続する複数の配線要素であ
る。スイツチングマトリクス2は、PLE1間の
十文字状のスペース部分に配置され、配線要素3
はPLE1間のスペースに縦横に配置される。
PLE1の入力信号線1aおよび出力信号線1b
は配線要素3に交差するように配置され、前記し
たと同様の制御ビツトによりプログラマブルなパ
ストランジスタ等のスイツチ素子によつて配線要
素3の任意のラインに接続可能に構成される。
FIG. 1 is a circuit layout diagram of a programmable integrated circuit showing one embodiment of the present invention. This embodiment is an example in which the present invention is applied to a programmable integrated circuit configured such that input/output signals of a plurality of programmable logic elements can be freely interconnected using programmable wiring. 1 is a programmable logic element (hereinafter referred to as a
(abbreviated as PLE) and are arranged, for example, at equal intervals with spaces. 2-1, 2-2, 2-
3, . . . 2-N are switching matrices (hereinafter referred to as switching matrix 2 when explained representatively), and 3 is a plurality of wiring elements connecting these switching matrices 2. Switching matrix 2 is placed in the cross-shaped space between PLE1, and wiring element 3
are arranged vertically and horizontally in the space between PLE1.
Input signal line 1a and output signal line 1b of PLE1
are arranged so as to cross the wiring element 3, and can be connected to any line of the wiring element 3 by a switch element such as a programmable pass transistor using control bits similar to those described above.

ここで、スイツチングマトリクス2の構成を述
べる。スイツチングマトリクス2(例えば、2−
1)は、それに接続されている配線要素3の一部
(例えば、3−1と3−5の間、3−2と3−6
の間、3−12と3−16の間)に対し、配線要
素間を自在に相互接続するスイツチ素子を用いず
に直通で接続する直接接続ライン2−1a,2−
1b,2−1cを設けるとともに、残りの配線要
素3−3,3−4,3−7,3−8,3−9〜3
−11,3−13〜3−15に対しては、従来と
同様にプログラマブルなスイツチ素子によつて、
自由に相互接続可能に構成する。例えば、直接接
続ライン2−1aで接続された配線要素3−5
は、隣りのスイツチングマトリクス2−2以降に
おいても直線接続ラインで接続してゆくように構
成すれば、さらに長距離の直通の配線ラインを得
ることができる。
Here, the configuration of the switching matrix 2 will be described. Switching matrix 2 (e.g. 2-
1) is a part of the wiring element 3 connected to it (for example, between 3-1 and 3-5, between 3-2 and 3-6)
between 3-12 and 3-16), direct connection lines 2-1a and 2- which directly connect wiring elements without using switch elements to freely interconnect wiring elements.
1b, 2-1c, and the remaining wiring elements 3-3, 3-4, 3-7, 3-8, 3-9 to 3
-11, 3-13 to 3-15, by programmable switch elements as in the past.
Configured so that they can be freely interconnected. For example, wiring element 3-5 connected by direct connection line 2-1a
By configuring the adjacent switching matrix 2-2 and subsequent ones to be connected by straight connection lines, it is possible to obtain an even longer direct wiring line.

このように構成した実施例の作用を述べる。ス
イツチングマトリクス2において直接接続ライン
で接続された配線要素3の配線ラインはスイツチ
素子等のように信号を遅延させる要素を経由して
いないので長距離接続に使用する。この長距離の
配線ラインもPLE1の入出力信号に接続するた
めに、いずれは他の配線要素3に任意に接続しな
ければならない場合が生ずるので、上記で形成さ
れる直通の配線ラインの長さも種々のものを用意
するのが好適になる。隣り合うスイツチングマト
リクス2のそれぞれで自由に他の配線要素3に接
続可能な配線要素(例えば、3−8)は、その自
由度を生かして短距離接続に使用する。このよう
に、本実施例は、短距離配線用の配線要素とは別
に、信号の遅延要素を経由する機会の少ない長距
離接続用の配線ラインを形成することにより、こ
のプログラマブル集積回路で実現しようとする回
路の動作速度を向上させる。
The operation of the embodiment configured in this way will be described. The wiring lines of the wiring elements 3 which are connected by direct connection lines in the switching matrix 2 are used for long-distance connections because they do not go through elements that delay signals, such as switching elements. In order to connect this long-distance wiring line to the input/output signals of PLE 1, it may be necessary to arbitrarily connect it to other wiring elements 3, so the length of the direct wiring line formed above may also be It is preferable to prepare a variety of items. Wiring elements (for example, 3-8) that can be freely connected to other wiring elements 3 in each of the adjacent switching matrices 2 are used for short-distance connections by taking advantage of their degree of freedom. In this way, this embodiment can be realized using this programmable integrated circuit by forming a wiring line for long-distance connections in which signals rarely pass through delay elements, in addition to wiring elements for short-distance wiring. Improve the operating speed of the circuit.

なお、上記実施例において、チツプ上に配置す
る回路要素はPLEに限らず、種々の素子や任意
の回路であつても本発明の効果は変わらない。こ
のように、本発明はその主旨に沿つて種々に応用
され、種々の実施態様を取り得るものである。
Note that in the above embodiments, the circuit elements arranged on the chip are not limited to PLEs, and the effects of the present invention do not change even if they are various elements or arbitrary circuits. As described above, the present invention can be applied in various ways in line with its gist and can take various embodiments.

[発明の効果] 以上の説明で明らかなように、本発明のプログ
ラマブル集積回路によれば、プログラマブル配線
のスイツチングマトリクスに、信号の遅延要素を
経由しない直通の直接接続ラインを設けたので、
それに接続されて形成された長距離と配線要素を
用いてチツプ内の長距離接続を行うことにより、
プログラマブルな長距離接続における信号の遅延
が少なくなり、実現しようとする回路の動作速度
を向上させることができる。
[Effects of the Invention] As is clear from the above description, according to the programmable integrated circuit of the present invention, a direct connection line that does not go through a signal delay element is provided in the switching matrix of the programmable wiring.
By making long-distance connections within the chip using long-distance and wiring elements connected to it,
Signal delays in programmable long-distance connections are reduced, and the operating speed of the circuit to be implemented can be improved.

【図面の簡単な説明】[Brief explanation of the drawing]

第1図は本発明の一実施例を示すプログラマブ
ル集積回路の回路配置図である。 2−1,2−2,…,2−N……スイツチング
マトリクス、2−1a,2−1b,2−1c……
直接接続ライン、3,3−1,3−2,…,3−
16……配線要素。
FIG. 1 is a circuit layout diagram of a programmable integrated circuit showing one embodiment of the present invention. 2-1, 2-2,..., 2-N... switching matrix, 2-1a, 2-1b, 2-1c...
Direct connection line, 3, 3-1, 3-2,..., 3-
16...Wiring element.

Claims (1)

【特許請求の範囲】 1 ブログラマブル配線を有するプログラマブル
集積回路において、 上記プログラマブル配線が複数のスイツチング
マトリクスとそのスイツチングマトリクス間を接
続する複数の配線要素とを備え、 上記スイツチングマトリクスが上記配線要素間
を直通に接続する直接接続ラインを有し、 上記プログラマブル配線が上記直接接続ライン
で接続された長距離の配線要素を有することを特
徴とするプログラマブル集積回路。
[Scope of Claims] 1. A programmable integrated circuit having programmable wiring, wherein the programmable wiring includes a plurality of switching matrices and a plurality of wiring elements connecting the switching matrices, and the switching matrix has the above-mentioned switching matrix. A programmable integrated circuit comprising a direct connection line directly connecting wiring elements, wherein the programmable wiring has long-distance wiring elements connected by the direct connection line.
JP63155722A 1988-06-23 1988-06-23 Programmable integrated circuit Granted JPH01321726A (en)

Priority Applications (1)

Application Number Priority Date Filing Date Title
JP63155722A JPH01321726A (en) 1988-06-23 1988-06-23 Programmable integrated circuit

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
JP63155722A JPH01321726A (en) 1988-06-23 1988-06-23 Programmable integrated circuit

Publications (2)

Publication Number Publication Date
JPH01321726A JPH01321726A (en) 1989-12-27
JPH0575294B2 true JPH0575294B2 (en) 1993-10-20

Family

ID=15612047

Family Applications (1)

Application Number Title Priority Date Filing Date
JP63155722A Granted JPH01321726A (en) 1988-06-23 1988-06-23 Programmable integrated circuit

Country Status (1)

Country Link
JP (1) JPH01321726A (en)

Families Citing this family (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
WO2003041723A1 (en) 2001-11-12 2003-05-22 Reinmueller Johannes Pharmaceutical applications of hyaluronic acid preparations

Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS61198919A (en) * 1984-09-26 1986-09-03 エキシリンク,インコ−ポレイテツド Special mutual connection for form adaptable logical array
JPS61280120A (en) * 1985-06-04 1986-12-10 ジリンクス・インコ−ポレイテツド Configurable logic array

Patent Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS61198919A (en) * 1984-09-26 1986-09-03 エキシリンク,インコ−ポレイテツド Special mutual connection for form adaptable logical array
JPS61280120A (en) * 1985-06-04 1986-12-10 ジリンクス・インコ−ポレイテツド Configurable logic array

Also Published As

Publication number Publication date
JPH01321726A (en) 1989-12-27

Similar Documents

Publication Publication Date Title
US5003200A (en) Programmable logic device having programmable wiring for connecting adjacent programmable logic elements through a single switch station
US5317210A (en) I/O cell for programmable logic device providing latched, unlatched, and fast inputs
US4684830A (en) Output circuit for a programmable logic array
US5317698A (en) FPGA architecture including direct logic function circuit to I/O interconnections
US4931946A (en) Programmable tiles
US4933577A (en) Output circuit for a programmable logic array
US6657457B1 (en) Data transfer on reconfigurable chip
KR900013616A (en) Integrated circuit layout
US6683474B2 (en) Method and apparatus for communication using a distributed multiplexed bus
US6492853B1 (en) Master/slave method for a ZQ-circuitry in multiple die devices
US5432465A (en) Integrated circuit switchable between a line driver function and a bidirectional transceiver function during the packaging stage of the integrated circuit
US5233241A (en) Semicustom made integrated circuit equipped with controller for input/output buffers
JPH05101674A (en) Semiconductor memory
JPH0575294B2 (en)
JP3763432B2 (en) Semiconductor device
JP3287391B2 (en) Semiconductor device
US5329181A (en) Complementary macrocell feedback circuit
US5422581A (en) Gate array cell with predefined connection patterns
JPS61239492A (en) Registering circuit and integrated circuit thereof
US6646465B2 (en) Programmable logic device including bi-directional shift register
US5936425A (en) Tri-statable input/output circuitry for programmable logic
US5039885A (en) Single function programmable logic array circuit
US20050130363A1 (en) Method and an apparatus for a hard-coded bit value changeable in any layer of metal
KR910008729A (en) A semiconductor memory device including a plurality of address inputs distributed around the periphery
JPH02503848A (en) programmable circuit device

Legal Events

Date Code Title Description
LAPS Cancellation because of no payment of annual fees