JPH0573299B2 - - Google Patents

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JPH0573299B2
JPH0573299B2 JP61111342A JP11134286A JPH0573299B2 JP H0573299 B2 JPH0573299 B2 JP H0573299B2 JP 61111342 A JP61111342 A JP 61111342A JP 11134286 A JP11134286 A JP 11134286A JP H0573299 B2 JPH0573299 B2 JP H0573299B2
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JP
Japan
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shift register
sequence
output
feedback
periodic
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Application number
JP61111342A
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Japanese (ja)
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JPS63308432A (en
Inventor
Tetsuya Morizumi
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Toyo Communication Equipment Co Ltd
Original Assignee
Toyo Communication Equipment Co Ltd
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Publication date
Application filed by Toyo Communication Equipment Co Ltd filed Critical Toyo Communication Equipment Co Ltd
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Publication of JPH0573299B2 publication Critical patent/JPH0573299B2/ja
Granted legal-status Critical Current

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Description

【発明の詳細な説明】 (産業上の利用分野) 本発明は、データ通信回線上のデータの盗聴等
を防ぐ目的で、コンピユータ或いは符号化された
音声等の情報信号を暗号化する暗号演算を行なう
ための系列生成方法に関する。
[Detailed Description of the Invention] (Industrial Application Field) The present invention uses cryptographic operations for encrypting information signals such as computers or encoded voices for the purpose of preventing data eavesdropping on data communication lines. The present invention relates to a sequence generation method for carrying out such operations.

(従来技術) 近年、データ回線等を介して行なう通信情報の
盗聴、或いは改ざんを防止するために、通信する
当事者のみが知る暗号鍵によつてデータを暗号化
して容易に情報内容を解読できないようにする手
段の必要性が高まつて来た。
(Prior art) In recent years, in order to prevent wiretapping or tampering of communication information carried out via data lines, etc., data has been encrypted using an encryption key known only to the communicating party, so that the information content cannot be easily decoded. The need for ways to do this has increased.

暗号方式に要求される事項は第一に暗号データ
が生のデータの統計的性質が破壊され、結果とし
て擬似ランダム化されること。第2に、平文と対
応する暗号文が第三者に入手されたとしても容易
に解読されないもの、即ち暗号攻撃強度評価が高
いこと、更には暗号アルゴリズムが知られかつ暗
号文が知られたとしても暗号鍵全数検査以外に解
読方法がなくかつ該暗号鍵全数ができるだけ膨大
であることが掲げられる。
The first requirement for an encryption method is that the statistical properties of the raw data in the encrypted data are destroyed, resulting in pseudo-randomization. Second, even if the plaintext and the corresponding ciphertext are obtained by a third party, they cannot be easily decrypted, that is, the encryption attack strength rating is high, and furthermore, the encryption algorithm is known and the ciphertext is known. There is no decryption method other than checking all the encryption keys, and the total number of encryption keys must be as large as possible.

暗号化方法としては、伝送すべき生の情報信号
系列、例えばデジタル信号のビツト系列を所要の
暗号鍵に従つてランダム化するのが一般的である
が、従来この信号系列をランダム化するための装
置としては第2図aに示す如く最大長系列(系列
長2n−1、nはシフトレジスタのフリツプフロツ
プの数)を生成する線形シフトレジスタが使用さ
れていた。
A common encryption method is to randomize a raw information signal sequence to be transmitted, such as a bit sequence of a digital signal, according to a required encryption key. As shown in FIG. 2a, the device used was a linear shift register that produced a maximum length sequence (sequence length 2 n -1, where n was the number of flip-flops in the shift register).

これはシフトレジスタ1の各フリツプフロツプ
出力をスイツチ2へ入力し、この出力を排他的論
理和3を抽出し出力となしこの出力4を前記シフ
トレジスタ1にフイードバツクせしめるとともに
望む暗号信号として出力するものである。
This inputs each flip-flop output of shift register 1 to switch 2, extracts exclusive OR 3 from this output, uses it as an output, feeds this output 4 back to shift register 1, and outputs it as a desired encrypted signal. be.

このとき前記スイツチ2のON−OFFのパター
ンを原始既約多項式の係数に対応せしめることに
よつて最大長系列出力を得ることができる。
At this time, by making the ON-OFF pattern of the switch 2 correspond to the coefficients of the primitive irreducible polynomial, the maximum length sequence output can be obtained.

この方法は比較的簡単な装置構成によつてデー
タを擬似ランダムなる暗号データにすることがで
きるが、反面plane text attackに対しては線形
連立方程式によつて極めて容易に暗号鍵に相当す
る前記スイツチ2のON−OFFパターンが解読さ
れてしまうと云う問題があつた。
This method can convert data into pseudo-random encrypted data with a relatively simple device configuration, but on the other hand, it is very easy to convert the switch corresponding to the encryption key using linear simultaneous equations against plane text attacks. There was a problem that the ON-OFF pattern of 2 was deciphered.

又、原始既約多項式の数、即ち暗号鍵の数は第
2図bに示す如くシフトレジスタの数nによつて
定まるが、上述した方式では米国商務省(NBS)
公認の暗号であるDESに於ける鍵の数約1016程度
にするためには前記シフトレジスタの数nを膨大
なものとしなければならず現実的でない。
In addition, the number of primitive irreducible polynomials, that is, the number of encryption keys, is determined by the number n of shift registers as shown in Figure 2b.
In order to reduce the number of keys in DES, which is an officially recognized encryption system, to about 1016 , the number n of shift registers must be enormous, which is not practical.

この欠点を除去するために、従来第2図cに示
す如く2nの系列長の全周期系列を生成するための
装置を備えることによつて必要とするシフトレジ
スタの数を大幅に削減しても所望の暗号鍵の数を
得るようにしていた この方法は同図に示すように、シフトレジスタ
7の出力をRAM8へ入力し該RAMの出力を前
記シフトレジスタ7にフイードバツクせしめると
共に制御装置9、記憶装置10及び入力装置11
とを備え、入力装置からの信号に従い記憶装置に
メモリした複数の全周期系列の帰還関数値を制御
装置内に呼び出し前記シフトレジスタに対しデー
タとクロツク信号とを出力しかつ、RAMに対し
前記帰還関数をアドレスバスとデータバスとを介
して書き込むよう構成したものである。また前記
制御装置はシフトレジスタに初期値を与える働き
を付加する。
In order to eliminate this drawback, the number of required shift registers has been significantly reduced by providing a device for generating a full period sequence with a sequence length of 2n , as shown in Figure 2c. In this method, as shown in the figure, the output of the shift register 7 is input to the RAM 8, and the output of the RAM is fed back to the shift register 7. Storage device 10 and input device 11
calls the feedback function values of a plurality of full period sequences stored in the storage device into the control device according to the signal from the input device, outputs data and a clock signal to the shift register, and outputs the feedback function values to the RAM. It is configured so that functions are written via an address bus and a data bus. The control device also has the additional function of providing an initial value to the shift register.

この方式では帰還関数が非線形演算をもとにす
るためplane text attackに対して線形連立方程
式を用いることができず、又暗号鍵の数も2n-1 2-o
個と非常に多くなるから、暗号方式としての前記
各要求を満す極めて優れた方式となる。
In this method, the feedback function is based on nonlinear operations, so linear simultaneous equations cannot be used against plane text attacks, and the number of encryption keys is 2 n-1 2-o.
This is an extremely excellent method that satisfies each of the above-mentioned requirements as an encryption method.

この方式では一般に記憶装置10には全周期系
列に限らず、0,1が1/2づつになるような非
線形なる生成法による系列の還環関数値を入れて
おいてもよいこと明らかである。
In this method, it is clear that in general, the storage device 10 may store not only full-period sequences, but also ring function values of sequences generated by a nonlinear generation method such that 0 and 1 are halved. .

しかしながら、上述したような従来の方法で
は、暗号鍵に相当する系列を作るためには一般に
2nの長さの系列の還環関数値のすべてをメモリし
ておく必要があるが、その容量が制限される場合
多くの系列をメモリできず暗号鍵を多くできない
と云う問題があつた。
However, in the conventional methods described above, in order to create a sequence corresponding to an encryption key, it is generally necessary to
2 It is necessary to store all the circular function values of a sequence of length n in memory, but if the capacity is limited, there is a problem that many sequences cannot be stored in memory and it is not possible to increase the number of encryption keys.

即ち、この方式では所望の暗号鍵を得るために
はそれに応じて記憶装置の容量を膨大なものとし
なければならず、装置が複雑高価なものとなつて
いた。
That is, in this method, in order to obtain a desired encryption key, the capacity of the storage device must be increased accordingly, making the device complicated and expensive.

(発明の目的及び概要) 本発明は上述した事情に鑑みてなされたもので
あつて、僅かなパラメータを記憶しておくのみで
暗号鍵に相当する系列を一定のアルゴリズムによ
つて自動的に生成することによつて、記憶すべき
情報が少なくて済み安価な暗号装置をもたらしう
る系列生成方法を提供することを目的とする。
(Objective and Summary of the Invention) The present invention has been made in view of the above-mentioned circumstances, and automatically generates a sequence corresponding to an encryption key using a certain algorithm by simply storing a few parameters. It is an object of the present invention to provide a sequence generation method that requires less information to be stored and can result in an inexpensive cryptographic device.

(実施例) 以下、本発明を図示した実施例に基づいて詳細
に説明する。
(Examples) Hereinafter, the present invention will be described in detail based on illustrated examples.

第1図aは本発明に係かる系列生成装置の原理
を説明するためのブロツク図であつて、シフトレ
ジスタ12の内部状態xを帰還回路13を介して
その出力(x)を前記シフトレジスタ12へフイー
ドバツクするよう構成したものである。
FIG. 1a is a block diagram for explaining the principle of the sequence generation device according to the present invention, in which the internal state x of the shift register 12 is passed through the feedback circuit 13, and the output (x) is sent to the shift register 12. It is configured to provide feedback.

この場合の帰環シフトレジスタの状態xと帰還
関数(x)との関係の一例を第1図bに示す。尚、
この例は3ビツト系列の場合である。第1図cは
b図に基づいて帰環シフトレジスタの状態の変化
を説明した図であつて、一般に状態遷移図と呼ば
れるものである。この図では遷移図中の各節点が
夫々の状態を示し、矢印横の数字は帰還関数値を
示す。
An example of the relationship between the state x of the return shift register and the feedback function (x) in this case is shown in FIG. 1b. still,
This example is for a 3-bit series. FIG. 1C is a diagram illustrating changes in the state of the return shift register based on FIG. 1B, and is generally called a state transition diagram. In this figure, each node in the transition diagram indicates a respective state, and the numbers next to the arrows indicate feedback function values.

第1図dは第1図bに於ける状態xについて x=(010) x=(100) の時の帰還関数値(010)=0,(100)=1の補
数をとつたもので (010)=1 (100)=0 とした図である。
Figure 1 d is the complement of the feedback function value (010) = 0, (100) = 1 when x = (010) x = (100) for state x in Figure 1 b. 010)=1 (100)=0.

第1図eは、第1図dの状態遷移図である。第
1図cと第1図eを比較すると帰還関数を何らか
の規則で変換すれば異なる系列を生成できうるこ
と明らかであろう。
FIG. 1e is a state transition diagram of FIG. 1d. Comparing FIG. 1c and FIG. 1e, it will be clear that different sequences can be generated by transforming the feedback function according to some rules.

即ち、系列変換の規則を記憶しておき、入力パ
ラメータによつて第1図bの帰還関数値を変換す
ればよい。
That is, it is sufficient to memorize the rules for series conversion and convert the feedback function values shown in FIG. 1b according to the input parameters.

この実施例では系列変換規則は指定した帰還関
数値の補数を計算するようにしたものであり、入
力パラメータはxの値と個数である。
In this embodiment, the series conversion rule is such that the complement of the specified feedback function value is calculated, and the input parameters are the value and number of x.

本実施例変換によると、例えば状態の初期値が
x=(111)のとき第1図aの系列出力はすべて1
である。
According to the conversion of this embodiment, for example, when the initial value of the state is x = (111), the series outputs in Figure 1 a are all 1
It is.

この事実は、本系列生成方式を暗号手段として
利用する場合に次の制限を要することを意味す
る。
This fact means that the following restrictions are required when using this sequence generation method as an encryption method.

第1図は同期型帰還シフトレジスタ方式の系
列生成装置の一実施例を示すブロツク図である。
FIG. 1 is a block diagram showing an embodiment of a sequence generation device using a synchronous feedback shift register system.

送信側装置14は、シフトレジスタ15の出力
16を帰還回路17へ入力し、該回路の出力を前
記シフトレジスタ15へフイードバツクすると共
にこの出力と入力データとを排他的論理和回路1
8に入力し、この回路の出力を暗号信号として出
力するが、受信側との同期をとるために同期信号
発生器19の同期信号を混合器20に於いて前記
暗号信号出力に重畳して伝送信号とする。
The transmitting device 14 inputs the output 16 of the shift register 15 to the feedback circuit 17, feeds back the output of the circuit to the shift register 15, and combines this output and input data with the exclusive OR circuit 1.
8, and the output of this circuit is output as an encrypted signal, but in order to synchronize with the receiving side, a synchronizing signal from a synchronizing signal generator 19 is superimposed on the encrypted signal output in a mixer 20 and transmitted. Signal.

一方受信側装置21では、シフトレジスタ22
の出力を帰還回路23を介して再び前記シフトレ
ジスタ22にフイードバツクするよう構成した閉
ループ回路の前記シフトレジスタ22の入力に、
前記送信側装置から送られた暗号信号のうちから
同期信号を分離回路24によつて分離し受信デー
タ信号のみを入力し、分離した同期信号は同期信
号制御装置25に入力する。又、前記シフトレジ
スタ22は同期信号制御装置により生成した初期
値及び同期信号によつて制御され送信側装置との
同期がはかられる。更に、前記分離回路24とシ
フトレジスタ22の入力との間には排他的論理和
回路26を挿入し、暗号データ27と前記帰環回
路23の出力の排他的論理和を求め、これが復調
信号出力となる。
On the other hand, in the receiving side device 21, the shift register 22
to the input of the shift register 22 of a closed loop circuit configured to feed back the output of the shift register 22 to the shift register 22 via the feedback circuit 23;
A separation circuit 24 separates the synchronization signal from the encrypted signal sent from the transmitting device, inputs only the received data signal, and inputs the separated synchronization signal to the synchronization signal control device 25 . Further, the shift register 22 is controlled by an initial value and a synchronization signal generated by a synchronization signal control device to achieve synchronization with the transmitting device. Furthermore, an exclusive OR circuit 26 is inserted between the separation circuit 24 and the input of the shift register 22, and the exclusive OR of the encrypted data 27 and the output of the circular return circuit 23 is determined, and this is the demodulated signal output. becomes.

この方式は、平文データ列をPi、帰還シフトレ
ジスタ出力系列をSi、暗号データ列をCiとすれ
ば、 暗号化;Ci=Pi+Si(mod2) 復号化;Pi=Ci+Si(mod2) となるため、系列Siが初期値によつて、例えば全
て1となつては暗号装置として利用できない。
In this method, if the plaintext data sequence is Pi, the feedback shift register output sequence is Si, and the encrypted data sequence is Ci, then encryption: Ci = Pi + Si (mod 2) decryption: Pi = Ci + Si (mod 2), so the sequence is If Si is an initial value, for example, all 1, it cannot be used as an encryption device.

そこで、この実施例では、第1図gに示すよう
な自己同期型帰還シフトレジスタとして使用す
る。
Therefore, in this embodiment, it is used as a self-synchronized feedback shift register as shown in FIG. 1g.

第1図gの構成は、送信側装置28では、シフ
トレジスタ29、帰還回路30及び排他的論理回
路31とを前述の例と同様に接続したもので、受
信側装置32も又同様にシフトレジスタ33、帰
還回路34及排他的論理回路35とから構成した
ものであつて、前記第1図()と異なるのは同
期信号を伝送しない構成点である。
In the configuration shown in FIG. 1g, in the transmitting side device 28, a shift register 29, a feedback circuit 30, and an exclusive logic circuit 31 are connected in the same manner as in the above example, and the receiving side device 32 is also connected with a shift register 29, a feedback circuit 30, and an exclusive logic circuit 31. 33, a feedback circuit 34, and an exclusive logic circuit 35, which differs from that in FIG. 1() in that a synchronizing signal is not transmitted.

第1図gは自己同期型帰還シフトレジスタを用
いる場合であつて、これはシフトレジスタが自己
で閉じておらず、外部からの信号との和が入力す
るのでシフトレジスタの状態は外部信号によつて
刻々と変化する。この時、帰還関数値が1,0を
1/2づつ持つ様にすれば、暗号データは擬似ラ
ンダム化され、暗号データとして良好な性質とな
る。
Figure 1g shows a case where a self-synchronized feedback shift register is used; in this case, the shift register does not close by itself, and the sum of the external signal is input, so the state of the shift register is determined by the external signal. It changes from moment to moment. At this time, if the feedback function value has 1/2 of 1 and 0, the encrypted data is pseudo-randomized and has good properties as encrypted data.

本実施例の系列生成の原理に基づき系列生成装
置を構成すると、第1図hに示す様になる。
When a sequence generation device is constructed based on the sequence generation principle of this embodiment, it becomes as shown in FIG. 1h.

シフトレジスタ36出力は切替装置37へ入力
され、切替装置37出力は一時記憶装置38へ入
力される。該出力と入力データ39は排他的論理
和回路40へ入力され該出力系列41として出力
されかつシフトレジスタ36へ帰還される。制御
装置42は入力装置43、記憶装置44及び演算
装置45と接続され、シフトレジスタ37へクロ
ツク46とデータ47を出力し、切替装置37に
アドレス48及び切替信号49を出力し、一時記
憶装置38へデータ45′を出力する。
The output of the shift register 36 is input to the switching device 37, and the output of the switching device 37 is input to the temporary storage device 38. The output and input data 39 are input to an exclusive OR circuit 40, output as the output series 41, and fed back to the shift register 36. The control device 42 is connected to an input device 43, a storage device 44, and an arithmetic device 45, and outputs a clock 46 and data 47 to a shift register 37, an address 48 and a switching signal 49 to a switching device 37, and a temporary storage device 38. Data 45' is output to.

次に本構成の動作を説明すると、制御装置42
は入力装置43より系列変換のパラメータを入力
し、記憶装置44に記憶した、ただ1個の系列の
帰還関数値と共に制御装置42に記憶した系列生
成アルゴリズムによつて、演算装置45を用いて
系列変換する。次に生成した系列の帰還関数値を
切替装置37をアドレス48側として一時記憶装
置38へデータ45を通して書き込む。最後に制
御装置42は切替装置37をシフトレジスタ36
側に切替、データ47を用いてシフトレジスタ3
6の初期値を入力し、クロツク46をシフトレジ
スタ36へ供給し、入力データ39を暗号化した
系列41を作る。
Next, to explain the operation of this configuration, the control device 42
inputs the sequence transformation parameters from the input device 43, and uses the arithmetic unit 45 to generate the sequence using the sequence generation algorithm stored in the control device 42 together with the feedback function value of only one sequence stored in the storage device 44. Convert. Next, the feedback function value of the generated series is written into the temporary storage device 38 through the data 45 with the switching device 37 set to the address 48 side. Finally, the control device 42 switches the switching device 37 to the shift register 36.
Switch to side, shift register 3 using data 47
An initial value of 6 is input, a clock 46 is supplied to the shift register 36, and a sequence 41 is created by encrypting the input data 39.

復号化回路は第1図gの受信側に示した帰還シ
フトレジスタを用いるよう構成される事上述した
通りである。
The decoding circuit is configured as described above using the feedback shift register shown on the receiving side of FIG. 1g.

制御装置が記憶する系列生成アルゴリズムを第
1図iに記す。
The sequence generation algorithm stored in the control device is shown in FIG. 1i.

先に述べた実施例は系列生成の一般論であつた
が、記憶する系列の帰還関数値と入力パラメータ
を特別なものにする事によつて同期、非同期型帰
還シフトレジスタのどちらにも使える系列生成法
を構成する事ができる。
The example described above was a general theory of sequence generation, but by making the feedback function value and input parameters of the sequence to be stored special, it is possible to create a sequence that can be used for both synchronous and asynchronous feedback shift registers. Generation methods can be configured.

以下にこのことを図面を用いて詳細に説明す
る。
This will be explained in detail below using the drawings.

第1図iでシフトレジスタ50の状態xは帰還
回路51へ入力され、帰還回路51出力をシフト
レジスタ50へ帰還される。第1図jはシフトレ
ジスタの状態xと帰還関数値(x)の一例で、これ
は全周期系列(系列長2n、但しnはシフトレジス
タのフリツプフロツプ数)の1つである。
In FIG. 1i, the state x of the shift register 50 is input to the feedback circuit 51, and the output of the feedback circuit 51 is fed back to the shift register 50. FIG. 1j shows an example of the state x of the shift register and the feedback function value (x), which is one of the full period sequences (sequence length 2 n , where n is the number of flip-flops of the shift register).

第1図kは第1図jの状態遷移図である。全周
期系列はシフトレジスタから作られる最大長の系
列であり、状態は2n個となつて状態遷移図はただ
1つの閉路として表現される。つまりいかなる初
期値からはじまつても常に状態は1つの閉路内に
あり、帰還関数値の0,1が1/2づつとなつて
いるため暗号回路として非同期型帰還シフトレジ
スタとして使えるだかりでなく、同期型帰還シフ
トレジスタとしても使用可能である。
FIG. 1k is a state transition diagram of FIG. 1j. The full period sequence is the maximum length sequence created from the shift register, has 2 n states, and the state transition diagram is expressed as a single cycle. In other words, no matter what initial value it starts from, the state is always in one cycle, and the feedback function values are 1/2 each, 0 and 1, so it can not only be used as a cryptographic circuit but also as an asynchronous feedback shift register. It can also be used as a synchronous feedback shift register.

次に全周期系列から別の全周期系列を生成する
アルゴリズムを説明する。
Next, an algorithm for generating another all-periodic sequence from an all-periodic sequence will be explained.

第1図iはシフトレジスタ50の状態xを帰還
回路51へ入力し、帰還値(x)をシフトレジスタ
50へ帰還すると共に系列出力52を得るもので
ある。第1図jは全周期系列の中の1つの状態と
帰還関数(x)のテーブルである。第1図kは第1
図jの状態遷移図である。同図kを用いて別の全
周期系列を作る一例を示す。まず状態xiとして
001(10進数で1を表す)を取る。このxiに対して
xi *、xi *=xi+N/2(但し、N=2n nはシフト
レジスタのフリツプフロツプ数)を計算する。
In FIG. 1, the state x of the shift register 50 is input to the feedback circuit 51, the feedback value (x) is fed back to the shift register 50, and a series output 52 is obtained. FIG. 1j is a table of one state in the total periodic sequence and the feedback function (x). Figure 1 k is the first
FIG. 6 is a state transition diagram of FIG. The figure shows an example of creating another full-period sequence using k. First, as state x i
Take 001 (represents 1 in decimal). For this x i
Calculate x i * , x i * =x i +N/2 (where N=2 n n is the number of flip-flops in the shift register).

この場合3+23/2=7となる。次に帰還関数
(xi)、(xi *)の補数を取ると (xi)=0 (xi *)=1 となり、この様に帰還関数を変換する事で、状態
遷移図は、001,010,100,000,001及び101,
011,111,110,101なる2閉路に分離される。次
にxj,xj *(xj *=xj+N/2)がそれぞれ上記2
閉路上にある様に選ぶ。たとえば、 xj=2 xj *=2+23/2=6 として (xj)=1 (xj *)=0 この様に前記2閉路を変換すると、状態xと帰
還関数(x)の関係は第1図lに示す様になり、状
態遷移図は第1図mの様に再び1つの閉路、すな
わち全周期系列となる。前記アルゴリズムをまと
めると、第1図nに示す様になる。
In this case, 3+2 3 /2=7. Next, by taking the complements of the feedback functions (x i ) and (x i * ), we get (x i )=0 (x i * )=1. By converting the feedback functions in this way, the state transition diagram becomes 001, 010, 100, 000, 001 and 101,
It is separated into two circuits: 011, 111, 110, and 101. Next, x j and x j * (x j * = x j + N/2) are respectively
Select so that it is on a closed path. For example, if x j = 2 x j * = 2 + 2 3 /2 = 6, then (x j ) = 1 (x j * ) = 0, if the two cycles are transformed in this way, the relationship between state x and feedback function (x) becomes as shown in FIG. 1l, and the state transition diagram becomes one cycle again, that is, a full period series, as shown in FIG. 1m. The above algorithm can be summarized as shown in FIG.

本実施例2の原理に基ずいた自己周期型帰還シ
フトレジスタの構成は、実施例1に於ける第1図
hと基本的に同様である。
The configuration of the self-periodic feedback shift register based on the principle of the second embodiment is basically the same as that in FIG. 1h in the first embodiment.

更に同期型帰還シフトレジスタとするには、第
1図oの様な構成を取れば良い。すなわち、シフ
トレジスタ52の出力を切替装置53へ入力し、
切替装置53出力を一時記憶装置54へ入力す
る。一時記憶装置出力と、入力データ55を排他
論理和56へ入力し、出力系列57とする。また
一時記憶装置54出力はシフトレジスタ52へ帰
還される。制御装置58は記憶装置59、入力装
置60、演算装置61、同期回路62、と接続さ
れ、この同期回路62出力を混合器によつて前記
出力系列信号に重畳して暗号信号として伝送す
る。
Furthermore, in order to obtain a synchronous feedback shift register, a configuration as shown in FIG. 1(o) may be adopted. That is, inputting the output of the shift register 52 to the switching device 53,
The output of the switching device 53 is input to the temporary storage device 54. The temporary storage device output and input data 55 are input to an exclusive OR 56 to form an output series 57. Further, the output of the temporary storage device 54 is fed back to the shift register 52. The control device 58 is connected to a storage device 59, an input device 60, an arithmetic device 61, and a synchronization circuit 62, and the output of the synchronization circuit 62 is superimposed on the output series signal by a mixer and transmitted as an encrypted signal.

以上の構成の動作及び操作は上述した第1図
h,に図示したものとほぼ同様である。
The operation and operation of the above structure are almost the same as those shown in FIG. 1h described above.

(発明の効果) 本発明は以上説明したように構成しかつ機能さ
せるものであるから、暗号化にあたつての全周期
系列或いは全周期系列に限らず0,1が1/2づ
つになるような非線形なる系列信号を簡単な構成
によつて極めて効率よく生成することができるか
ら極めて安価かつ簡単な構成によつてすぐれた暗
号装置をもたらすうえで著効を奏する。
(Effects of the Invention) Since the present invention is configured and functions as explained above, 0 and 1 are reduced to 1/2 each, not only for full-cycle sequences or full-cycle sequences for encryption. Since such a nonlinear sequence signal can be generated extremely efficiently with a simple configuration, it is extremely effective in providing an excellent cryptographic device with an extremely inexpensive and simple configuration.

【図面の簡単な説明】[Brief explanation of the drawing]

第1図a乃至pは本発明の実施例を示す図であ
つて、a,g,h,o,及びiは暗号生成装置
の一部分を示すブロツク図b,d,j,lはシフ
トレジスタの内容と帰還関数との関係の一例を示
す図、c,e,k,mは状態遷移図p,nはアル
ゴリズムを説明するフローチヤート図、第2図
a,b及びcは従来の暗号生成方法を示すための
ブロツク図、フリツプフロツプの内容と帰還関数
との関係を示す図である。 12,15,22,29,33,36,50…
…シフトレジスタ、13,30,34,17,2
3……帰還回路、43……入力装置。
1a to 1p are diagrams showing an embodiment of the present invention, in which a, g, h, o, and i are block diagrams of a part of the cryptographic generation device, and b, d, j, and l are block diagrams of a shift register. A diagram showing an example of the relationship between the content and the feedback function, c, e, k, and m are state transition diagrams p and n are flowcharts explaining the algorithm, and Figure 2 a, b, and c are conventional cryptographic generation methods. FIG. 2 is a block diagram showing the relationship between the contents of a flip-flop and a feedback function. 12, 15, 22, 29, 33, 36, 50...
...Shift register, 13, 30, 34, 17, 2
3...Feedback circuit, 43...Input device.

Claims (1)

【特許請求の範囲】 1 少なくとも一つの種となる全周期系列の帰環
関数列を記憶する第一の記憶装置と、n段数のシ
フトレジスタと、前記シフトレジスタの内容値に
応じて所要の帰環関数を発生し、これを該シフト
レジスタの入力にフイードバツクする帰環関数発
生手段と、予め選択決定した数値を記憶しておく
第二の記憶装置と、全体の制御を行う制御装置と
を備え、前記種となる全周期系列における二つの
状態値xi、xjと、これらに対しx* i≡xi+N/2と
x* j≡xj+N/2(ただしN=2n)となる前記種全
周期系列の状態値を求め、前記四つの状態値に対
する帰環関数f(xi)、f(xj)、f(x* i、f(x* j
の補数 (xi)、(xj)、(x* i)、(x* j)を求め
ると共に、これらを前記全周期系列の帰環関数の
一部と置換したとき、該帰環関数によつて新たな
全周期系列が形成されるような二つの状態値xi
xjの対群を前記第二の記憶装置にメモリしてお
き、新たな全周期系列を生成するに際して、該状
態値の対群のうちの一対を鍵として、前記補数 (xi)、(xj)、(x* i)、(x* j)を求
め、これを新たな帰環関数の一部とし使用するこ
とによつて前記種全周期系列と異なる全周期系列
を求めたことを特徴とする系列生成方法。
[Scope of Claims] 1. A first storage device that stores a recursive function sequence of a full periodic series serving as at least one seed, an n-stage shift register, and a necessary return function according to the content value of the shift register. It includes a return function generating means for generating a ring function and feeding it back to the input of the shift register, a second storage device for storing a numerical value selected and determined in advance, and a control device for controlling the entire system. , the two state values x i and x j in the seed all-periodic series, and x * i ≡x i +N/2 for these.
Find the state values of the species all-periodic series such that x * j ≡x j +N/2 (where N = 2 n ), and calculate the recursive functions f(x i ), f(x j ), f(x j ) for the four state values, f(x * i , f(x * j )
When finding the complements of (x i ), (x j ), (x * i ), (x * j ) and replacing them with a part of the recursive function of the all periodic series, the recursive function becomes Two state values x i such that a new total periodic sequence is formed,
A pair group of x j is stored in the second storage device, and when generating a new full-period sequence, one pair of the pair group of state values is used as a key, and the complements (x i ), ( By finding x j ), (x * i ), and (x * j ) and using them as part of a new recursive function, we have found a total periodic sequence that is different from the species all-periodic sequence. Featured sequence generation method.
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JPS5916441A (en) * 1982-07-20 1984-01-27 Nec Corp Scrambler

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