JPH0556465A - 階層化クロスコネクトスイツチ回路網 - Google Patents

Abstract

(57)【要約】 【目的】 各レイヤのスイッチ回路網をできるだけ同一
構成とすることが可能な階層化クロスコネクトスイッチ
回路網を実現する。閉塞特性の良好なスイッチ回路網を
実現する。 【構成】 高位レイヤスイッチ回路網６１及び低位レイ
ヤスイッチ回路網６２を共に、単位スイッチ４０を３段
に配置し、前後の段の単位スイッチをリンク結合した構
成のものとする。単位スイッチ４０として、外部からの
制御によって時間スイッチ、空間スイッチ、時間−空間
スイッチのいずれにも使用可能なクロスコネクトスイッ
チを適用する。第１段及び第３段の単位スイッチを時間
−空間スイッチ、第２段の単位スイッチを空間スイッチ
とするか、又は、全段の単位スイッチを時間−空間スイ
ッチとする。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は、デジタル伝送装置にお
ける階層化クロスコネクトスイッチ回路網に関し、例え
ば、ＣＣＩＴＴによって勧告されている新同期ハイアラ
ーキ（ＳＤＨ；Synchronous Digital Hierarchy ）に対
応するデジタル伝送装置に適用し得るものである。

【０００２】

【従来の技術】ＳＤＨ対応のクロスコネクト装置（デジ
タル伝送装置の１種）は、高位レイヤバーチャルコンテ
ナ、低位レイヤバーチャルコンテナ等の論理的デジタル
パスを対地間に生成することにより、ＳＤＨ伝送網を経
済的かつ柔軟に構築するために、伝送ノードにおいて伝
送路・局内の各インタフェース間で半固定かつ可変の論
理的デジタルパス接続機能を実現する装置である。ＳＤ
Ｈクロスコネクト装置の構成法の１つとして、ＳＤＨデ
ジタルパスの階層化機能構成に対して高位及び低位レイ
ヤの各クロスコネクト部（クロスコネクトスイッチ回路
網）を階層的に配置する階層化構成法がある。すなわ
ち、階層化クロスコネクトスイッチ回路網は、この階層
化構成法に従った回路網である。

【０００３】各レイヤのクロスコネクトスイッチ回路網
が行なうクロスコネクト機能は、各多重信号内のタイム
スロット変換、及び又は、複数の多重信号間のタイムス
ロット変換によって実現されるものである。一般的に、
小容量スイッチ回路網は、１段の時間スイッチ（Ｔスイ
ッチ）によって実現され、大容量スイッチ回路網は、前
後の段の単位スイッチがリンク結合された、時間スイッ
チ、空間スイッチ（Ｓスイッチ）、時間スイッチの３段
構成（Ｔ−Ｓ−Ｔ３段構成）によって実現されることが
多い。

【０００４】図２は、３段構成のスイッチ回路網１０の
一般的構成を示すブロック図である。図２において、第
１段の単位スイッチ（１次スイッチ）として、複数の正
方格子のスイッチ１１、１２、…１ｎ（ｎはｒ／Ｌ）が
配置され、第２段の単位スイッチ（２次スイッチ）とし
て、複数の正方格子のスイッチ２１、２２、…２ｍ（ｍ
はＮ／Ｌ）が配置され、第３段の単位スイッチ（３次ス
イッチ）として、複数の正方格子のスイッチ３１、３
２、…３ｎが配置されている。また、１次スイッチ１
１、１２、…１ｎ及び３次スイッチ３１、３２、…３ｎ
はそれぞれスイッチングサイズがＮのもの（Ｎ×Ｎのス
イッチングを行なうもの）であり、２次スイッチ２１、
２２、…２ｍはそれぞれスイッチングサイズがｒのもの
（ｒ×ｒのスイッチングを行なうもの）である。さら
に、ある１次スイッチとある２次スイッチとはＬ本のリ
ンク（リンク多重度がＬ）によって接続されており、あ
る２次スイッチと３次スイッチともＬ本のリンクによっ
て接続されている。

【０００５】図２に示すような３段構成でスイッチ回路
網１０を構成した場合、入出力ポートは空いているが中
間リンクが使用されているためにデジタルパスの接続が
できない閉塞という現象が発生することがある。この閉
塞現象が生起する確率の分布特性Ａ (k)は、下記の条件
下において(1) 式で表すことができる（文献『斎藤、大
濱、廣瀬他、「同期端局回線設定スイッチアルゴリズム
の検討」、昭６０信学部全大、３１３』）。すなわち、
(1) 式は、３段構成のスイッチ回路網１０に対して、そ
の初期状態（未使用状態）よりデジタルパスの接続要求
がランダムに生起し、スイッチ間リンクアクセスをラン
ダムアクセスとした場合の使用回線数に対する閉塞の生
起確率を示している。

【０００６】

【数１】

【０００７】但し、Ｎ、ｒ、Ｌは上述したようにそれぞ
れ、１次及び３次スイッチサイズ、２次スイッチサイ
ズ、リンク多重度であり、ｋは回線数である。

【０００８】回線使用率の高い場合においても閉塞確率
が小さいことが当然に望まれる。特に、階層化クロスコ
ネクトスイッチ回路網の場合には、高位レイヤのスイッ
チ回路網と低位レイヤのスイッチ回路網とを縦続に接続
しているため、全体の閉塞確率は、おおむね各レイヤの
スイッチ回路網の閉塞確率の積で表されるので、各レイ
ヤのスイッチ回路網での閉塞確率が小さいことが望まれ
る。

【０００９】上述した(1) 式から、３段構成のスイッチ
回路網の閉塞確率を低減するために、下記の方法(a) 及
び(b) があることが分かる。 (a) １次、３次スイッチサイズＮを２次スイッチサイズ
ｒに比較して十分大きくする。 (b) ２次スイッチサイズｒを大きくして、１次、３次ス
イッチと２次スイッチ間のリンク多重度Ｌを大きくす
る。

【００１０】従来は、上述の方法(a) によることが多
い。例えば、１次スイッチ及び２次スイッチ、２次スイ
ッチ及び３次スイッチ間のリンクを１重結合（Ｌ＝１）
とし、１次及び３次スイッチに時間スイッチを適用し、
そのサイズＮを空間スイッチを適用した２次スイッチの
サイズｒに比較して十分大きくとることにより、閉塞確
率の小さいスイッチ回路網を実現していた。

【００１１】

【発明が解決しようとする課題】以上のように、従来、
階層化クロスコネクトスイッチ回路網の場合、高位レイ
ヤ及び低位レイヤのクロスコネクトスイッチ回路網共
に、Ｔ−Ｓ−Ｔ３段構成のスイッチ回路網を適用すると
共に、閉塞特性を考慮してリンク多重度を１にしたしか
も時間スイッチを適用する１次及び３次スイッチのサイ
ズを２次スイッチのサイズより大きくしたスイッチ回路
網とすることが多い。

【００１２】しかし、Ｔ−Ｓ−Ｔ３段構成のスイッチ回
路網を適用する場合、同じスイッチ回路網に適用すると
しても、時間スイッチと空間スイッチとは異なるアーキ
テクチャを有するスイッチであるので当然に設計や開発
は別個のものとなる。また、時間スイッチ及び空間スイ
ッチを制御する制御メモリも別個に設計や開発を実行し
なければならない。そのため、これらの構成要素を同一
の集積回路（ＬＳＩ）に搭載することは難しく、実際
上、別個のＬＳＩとして実現されており、装置の小型化
の制約になっていた。

【００１３】また、階層化クロスコネクトスイッチ回路
網の場合、デジタルパスの階層化に対応して、上述した
ように、高位レイヤ及び低位レイヤのクロスコネクトス
イッチ回路網があるが、従来では、各レイヤ毎に時間ス
イッチや空間スイッチを配置し、各レイヤ単位のクロス
コネクトスイッチ回路網を個別に設計、開発しなければ
ならなかった。

【００１４】このように、時間スイッチ及び空間スイッ
チの個別設計、開発及びレイヤ毎の個別設計、開発等に
よって、設計、開発が繁雑であると共に部品の種類数が
多く、生産等が複雑になっていたという問題があった。

【００１５】また、単位スイッチのサイズを大きくでき
ない場合に、階層化クロスコネクトスイッチ回路網にお
ける各レイヤのスイッチ回路網は大規模化しようとする
と、１次及び３次スイッチのサイズと２次スイッチのサ
イズの相対比が小さくなり、上述した方法(a) に反する
ものとなる。すなわち、閉塞特性が良好になるように方
法(a) を採用してもスイッチ回路網の規模が大きい場合
には十分な閉塞特性の改善が得られず、階層化クロスコ
ネクトスイッチ回路網において問題となっていた。

【００１６】本発明は、以上の点を考慮してなされたも
のであり、各レイヤのスイッチ回路網を単位スイッチを
も含めてできるだけ同一構成とすることが可能な階層化
クロスコネクトスイッチ回路網を提供しようとするもの
である。また、本発明は、そのようにしても閉塞特性の
良好な階層化クロスコネクトスイッチ回路網を実現しよ
うとするものである。

【００１７】

【課題を解決するための手段】かかる課題を解決するた
め、本発明においては、高位レイヤデジタルパスのクロ
スコネクト機能を有する高位レイヤクロスコネクトスイ
ッチ回路網と低位レイヤデジタルパスのクロスコネクト
機能を有する低位レイヤクロスコネクトスイッチ回路網
とを備えた階層化クロスコネクトスイッチ回路網におい
て、各レイヤのスイッチ回路網を以下のように構成し
た。

【００１８】すなわち、高位レイヤ及び低位レイヤのク
ロスコネクトスイッチ回路網を共に、単位スイッチを多
段に配置し、前後の段の単位スイッチをリンク結合した
構成のものとすると共に、少なくとも一部の単位スイッ
チに、外部からの制御によって時間スイッチ、空間スイ
ッチ、時間−空間スイッチのいずれにも使用可能なクロ
スコネクトスイッチを適用した。

【００１９】ここで、高位レイヤ及び低位レイヤのクロ
スコネクトスイッチ回路網を共に、単位スイッチの３段
構成のものとし、第１段及び第３段の単位スイッチとし
て時間−空間スイッチを配置し、第２段の単位スイッチ
として空間スイッチを配置したものであることが好まし
い。

【００２０】または、高位レイヤ及び低位レイヤのクロ
スコネクトスイッチ回路網を共に、単位スイッチの３段
構成のものとし、全ての単位スイッチとして時間−空間
スイッチを配置したものであることが好ましい。

【００２１】

【作用】本発明では、閉塞特性を考慮して高位レイヤ及
び低位レイヤのクロスコネクトスイッチ回路網を共に、
単位スイッチを多段に配置し、前後の段の単位スイッチ
をリンク結合した構成のものとした。また、高位レイヤ
及び低位レイヤのクロスコネクトスイッチ回路網におい
て同一構成の部分が多くなるように、単位スイッチとし
て汎用的なクロスコネクトスイッチを用いることとし
た。すなわち、高位レイヤクロスコネクトスイッチ回路
網の少なくとも一部の単位スイッチと、低位レイヤクロ
スコネクトスイッチ回路網の少なくとも一部の単位スイ
ッチとに、外部からの制御によって時間スイッチ、空間
スイッチ、時間−空間スイッチのいずれにも使用可能な
クロスコネクトスイッチを適用した。

【００２２】より具体的レベルでは以下のいずれかの構
成が好ましい。すなわち、高位レイヤ及び低位レイヤの
クロスコネクトスイッチ回路網を共に、単位スイッチの
３段構成のものとし、第１段及び第３段の単位スイッチ
として時間−空間スイッチを配置し、第２段の単位スイ
ッチとして空間スイッチを配置したものであることが好
ましい。または、高位レイヤ及び低位レイヤのクロスコ
ネクトスイッチ回路網を共に、単位スイッチの３段構成
のものとし、全ての単位スイッチとして時間−空間スイ
ッチを配置したものであることが好ましい。

【００２３】

【実施例】以下、本発明をＳＤＨ対応の階層化クロスコ
ネクトスイッチ回路網に適用した一実施例を説明する。

【００２４】（１）クロスコネクトスイッチ（単位スイ
ッチ） この実施例の場合、各レイヤのクロスコネクトスイッチ
回路網の単位スイッチのアーキテクチャの統一を図るこ
とで、各レイヤのスイッチ回路網のアーキテクチャの統
一を実現している。そこで、まず単位スイッチたるクロ
スコネクトスイッチについて図面を参照しながら説明す
る。

【００２５】このクロスコネクトスイッチは、時間スイ
ッチとして用いること（以下、Ｔモードと呼ぶ）もで
き、また空間スイッチとして用いること（以下、Ｓモー
ドと呼ぶ）もでき、さらに時間−空間スイッチとして用
いること（以下、ＴＳモードと呼ぶ）もできる汎用的な
ものであり、これによりレイヤの相違を越えて、また、
同一レイヤ内の配置段の相違を越えて適用できるように
なされている。以下では、スイッチの全体構成、時間ス
イッチとして用いる場合、空間スイッチとして用いる場
合、時間−空間スイッチとして用いる場合の順に説明す
る。

【００２６】(1-1) クロスコネクトスイッチの全体構成 図１は、このクロスコネクトスイッチの全体構成を示す
ものである。なお、図３は、説明の簡単化のために、実
際とは異なって、入力共通線及び出力共通線がそれぞれ
４個の場合を示している。

【００２７】このクロスコネクトスイッチ４０は、各入
力共通線５０ａ、５０ｂ、５０ｃ、５０ｄに対応してい
るデータメモリ（ＤＭ）４１ａ、４１ｂ、４１ｃ、４１
ｄと、各出力共通線５１ａ、５１ｂ、５１ｃ、５１ｄに
対応している４入力１出力構成のセレクタ（４−１ＳＥ
Ｌ）４２ａ、４２ｂ、４２ｃ、４２ｄとを備えている。
また、データメモリ４１ａ、４１ｂ、４１ｃ、４１ｄへ
の書込み動作及び読出し動作と、セレクタ４２ａ、４２
ｂ、４２ｃ、４２ｄの選択動作とを制御するために、書
込みカウンタ４３と、読出しカウンタ４４と、アドレス
コントロールメモリ（ＡＣＭ）４５とが設けられてい
る。

【００２８】各データメモリ４１ａ、４１ｂ、４１ｃ、
４１ｄは、時間方向のスイッチングを意図して設けられ
たものである。各データメモリ４１ａ、４１ｂ、４１
ｃ、４１ｄに対する書込みアドレスＷＡＤはそれぞれ書
込みカウンタ４３から与えられ、読出しアドレスＲＡＤ
はアドレスコントロールメモリ４５から与えられる。

【００２９】書込みアドレスＷＡＤは、Ｔモード、Ｓモ
ード及びＴＳモード共にシーケンシャルに変化するもの
である。書込みカウンタ４３には、入力データとビット
同期した書込みクロックＣＬＫＷと入力データの同一チ
ャネルのデータ周期と同期した書込みリセットパルスＦ
ＰＷとが与えられており、書込みカウンタ４３は、書込
みリセットパルスＦＰＷが与えられたときに初期値にリ
セットすると共に、以降、書込みクロックＣＬＫＷが与
えられる毎にそのカウント値をシーケンシャルに変化さ
せ、これを書込みアドレスＷＡＤとして出力する。

【００３０】他方、読出しアドレスＲＡＤは、当該クロ
スコネクトスイッチ４０をＳモードで使用するときには
シーケンシャルに変化するものであり、Ｔモード及びＴ
Ｓモードで使用するときには時間方向のスイッチングに
応じて変化するものである。読出しカウンタ４４は、読
出しリセットパルスＦＰＲが与えられたときに初期値に
リセットすると共に、以降、読出しクロックＣＬＫＲが
与えられる毎にそのカウント値をシーケンシャルに変化
させるものである。アドレスコントロールメモリ４５
は、読出しカウンタ４４からのこのシーケンシャルなデ
ータＣＮＴを当該メモリ４５の読出しアドレスとして受
けて格納されているデータメモリ４１ａ、４１ｂ、４１
ｃ、４１ｄの読出しアドレスＲＡＤを出力するものであ
る。データメモリ４１ａ、４１ｂ、４１ｃ、４１ｄの読
出しアドレスＲＡＤの設定は、当該クロスコネクトスイ
ッチ４０を有するクロスコネクト装置の全体を制御する
制御部５２によってなされる。

【００３１】各セレクタ４２ａ、４２ｂ、４２ｃ、４２
ｄは、特に空間方向のスイッチングを意図して設けられ
たものである。各セレクタ４２ａ、４２ｂ、４２ｃ、４
２ｄにはそれぞれ、全てのデータメモリ４１ａ〜４１ｄ
の出力データが与えられるようになされている。各セレ
クタ４２ａ、４２ｂ、４２ｃ、４２ｄは、データメモリ
４１ａ〜４１ｄからのデータのいずれかを選択して上述
したように対応する出力共通線５１ａ、５１ｂ、５１
ｃ、５１ｄに出力するものであり、このための選択指令
ＳＣＯＭもアドレスコントロールメモリ４５から与えら
れる。

【００３２】選択指令ＳＣＯＭは、このスイッチ４０を
Ｔモードで使用するときにはデータメモリとセレクタと
を固定不変的に対応付けるものであり、Ｓモード及びＴ
Ｓモードで使用するときには空間方向のスイッチングに
応じて変化するものである。アドレスコントロールメモ
リ４５は、読出しカウンタ４４からのシーケンシャルな
データＣＮＴを上述したように当該メモリ４５の読出し
アドレスとして受けて、各セレクタ４２ａ、４２ｂ、４
２ｃ、４２ｄに対する選択指令ＳＣＯＭを出力する。選
択指令ＳＣＯＭの設定も、当該クロスコネクトスイッチ
４０を有するクロスコネクト装置の全体を制御する制御
部５２によってなされる。

【００３３】なお、制御部５２には、外部から使用モー
ドを表すデータも与えられるようになされており、制御
部５２は、この使用モードと回線の割当要求や使用状況
とに基づいて、アドレスコントロールメモリ４５の設定
内容を決定する。

【００３４】以上の構成を有するクロスコネクトスイッ
チ４０は、これ自身では閉塞を生じない完全線群スイッ
チである。

【００３５】(1-2) 時間スイッチとして用いる場合 次に、時間スイッチとして用いる場合（Ｔモードで使用
する場合）について、図４及び図５をも用いて説明す
る。ここで、図４はアドレスコントロールメモリ４５の
格納内容（ＲＡＤ、ＳＣＯＭ）の説明図、図５はデータ
（タイムスロット）の変換の様子を示す説明図である。
なお、１周期内のタイムスロット数が４個の場合を示し
ている。

【００３６】Ｔモードで使用する場合には、当該モード
が選択されている期間中セレクタ４２ａ、４２ｂ、４２
ｃ及び４２ｄを固定的に選択することで空間方向のスイ
ッチングを禁止すると共に、データメモリ４１ａ、４１
ｂ、４１ｃ及び４１ｄのデータの書込み、読出しを制御
することで時間方向のスイッチングを実行するようにし
ている。

【００３７】そのため、図４（Ａ）に示すように、各デ
ータメモリ４１ａ、４１ｂ、４１ｃ、４１ｄの読出しア
ドレスＲＡＤとしてデータを読出したい順番を、アドレ
スコントロールメモリ４５のそれ用のエリアに設定して
おく。また、図４（Ｂ）に示すように、選択指令ＳＣＯ
Ｍを全ての期間共に同じにしておく。

【００３８】このような設定状態において、入力デー
タ、書込みクロックＣＬＫＷ、書込みリセットパルスＦ
ＰＷが、当該クロスコネクトスイッチ４０に入力される
と、書込みカウンタ４３がシーケンシャルな書込みアド
レスＷＡＤを出力し、これにより各入力共通線５０ａ、
５０ｂ、５０ｃ、５０ｄから与えられた順番通りに入力
データが各データメモリ４１ａ、４１ｂ、４１ｃ、４１
ｄに格納される。また、出力共通線５１ａ、５１ｂ、５
１ｃ、５１ｄについてビット同期した読出しクロックＣ
ＬＫＲ、このクロックＣＬＫＲに同期したしかも書込み
リセットパルスＦＰＷと同一周期の読出しリセットパル
スＦＰＲとが入力され、読出しカウンタ４４はシーケン
シャルなデータＣＮＴを出力し、アドレスコントロール
メモリ４５は、設定された読出したい順番の読出しアド
レスＲＡＤをデータメモリ４１ａ、４１ｂ、４１ｃ、４
１ｄに出力する。

【００３９】かくして、図５に示すように、各入力デー
タのタイムスロットはアドレスコントロールメモリ４５
のデータメモリ対応エリアに格納されている内容ＲＡＤ
に基づいて時間方向に変換され、その後、全てのセレク
タ４２ａ、４２ｂ、４２ｃ、４２ｄに入力される。

【００４０】各セレクタ４２ａ、４２ｂ、４２ｃ、４２
ｄには、常に同じ選択入力を指示する選択指令（図４
（Ｂ）参照）ＳＣＯＭが与えられており、データメモリ
４１ａ、４１ｂ、４１ｃ、４１ｄから出力されたタイム
スロットの順で同一のセレクタを通過する。すなわち、
この場合には、タイムスロット単位の空間方向のスイッ
チングは実行されない。

【００４１】図４及び図５において、例えば、入力共通
線５０ａからデータメモリ４１ａに入力されたデータ
（タイムスロット）ＡＢＣＤは、データメモリ４１ａか
らはＤＡＢＣの順に読み出され、この順のデータＤＡＢ
Ｃがセレクタ４２ａをそのまま通過して出力共通線５１
ａに与えられる。また、例えば、入力共通線５０ｂから
データメモリ４１ｂに入力されたデータ（タイムスロッ
ト）ＥＦＧＨは、データメモリ４１ｂからはＧＦＥＨの
順に読み出され、この順のデータＧＦＥＨがセレクタ４
２ｃをそのまま通過して出力共通線５１ｃに与えられ
る。

【００４２】なお、上述のように、時間スイッチとして
用いているのでタイムスロット単位の空間方向の変換は
できないが、データメモリとセレクタとの対応付けは自
由に設定することができる。

【００４３】(1-3) 空間スイッチとして用いる場合 次に、空間スイッチとして用いる場合（Ｓモードで使用
する場合）について、アドレスコントロールメモリ４５
の格納内容を示す図６、及び、タイムスロットの変換の
様子を示す図７をも用いて説明する。

【００４４】Ｓモードで使用する場合には、データメモ
リ４１ａ、４１ｂ、４１ｃ及び４１ｄへのデータの書込
み及び読出しを同じシーケンスで行なうことで時間方向
のスイッチングを禁止すると共に、セレクタ４２ａ、４
２ｂ、４２ｃ及び４２ｄの選択入力をタイムスロット単
位に切り替えることで空間方向のスイッチングを実行す
る。

【００４５】そのため、図６（Ａ）に示すように、各デ
ータメモリ４１ａ、４１ｂ、４１ｃ、４１ｄの読出しア
ドレスＲＡＤとして書込みアドレスＷＡＤと同じ順番
を、アドレスコントロールメモリ４５のそれ用のエリア
に設定しておく。また、図６（Ｂ）に示すように、空間
方向のスイッチングに応じて変化している選択指令ＳＣ
ＯＭを、アドレスコントロールメモリ４５のそれ用のエ
リアに設定しておく。

【００４６】このような設定状態において、入力デー
タ、書込みクロックＣＬＫＷ、書込みリセットパルスＦ
ＰＷが、当該クロスコネクトスイッチ４０に入力される
と、書込みカウンタ４３がシーケンシャルな書込みアド
レスＷＡＤを出力し、これにより各入力共通線５０ａ、
５０ｂ、５０ｃ、５０ｄから与えられた順番通りに入力
データが各データメモリ４１ａ、４１ｂ、４１ｃ、４１
ｄに格納される。また、読出しクロックＣＬＫＲと読出
しリセットパルスＦＰＲとが入力されると、読出しカウ
ンタ４４はシーケンシャルなデータＣＮＴを出力し、ア
ドレスコントロールメモリ４５もシーケンシャルな読出
しアドレスＲＡＤをデータメモリ４１ａ、４１ｂ、４１
ｃ、４１ｄに出力する。

【００４７】かくして、図７に示すように、入力データ
のタイムスロットの順番を維持したデータが各データメ
モリ４１ａ、４１ｂ、４１ｃ、４１ｄから出力される。
すなわち、入力データを時間方向にも空間方向にも変換
していないデータ（入力データと同じ）が各データメモ
リ４１ａ、４１ｂ、４１ｃ、４１ｄから全てのセレクタ
４２ａ、４２ｂ、４２ｃ、４２ｄに出力される。なお、
処理遅延は当然に生じている。

【００４８】各セレクタ４２ａ、４２ｂ、４２ｃ、４２
ｄには、アドレスコントロールメモリ４５から、現時点
のタイミングで選択するデータ（タイムスロット）を出
力したデータメモリ（データ線）を指示する選択指令Ｓ
ＣＯＭ（図６（Ｂ））が与えられ、これにより選択動作
してタイムスロット単位の空間方向のスイッチングを実
行する。

【００４９】図６及び図７において、例えば、入力共通
線５０ａからデータメモリ４１ａに入力されたデータ
（タイムスロット）ＡＢＣＤは、データメモリ４１ａか
ら同じＡＢＣＤの順に読み出される。他のデータメモリ
４１ｂ、４１ｃ、４１ｄからも入力データ順のデータＥ
ＦＧＨ、ＩＪＬＫ、ＭＮＯＰが読み出される。セレクタ
４２ａは、選択指令ＳＣＯＭに基づいて、データメモリ
４１ａ、４１ｂ、４１ａ、４１ｄからのタイムスロット
をタイムスロット周期で選択し、出力共通線５１ａには
データＡＦＣＰが与えられる。セレクタ４２ｂは、選択
指令ＳＣＯＭに基づいて、データメモリ４１ｃ、４１
ｃ、４１ｂ、４１ｃからのタイムスロットをタイムスロ
ット周期で選択し、出力共通線５１ｂにはデータＩＪＧ
Ｌが与えられる。他のセレクタも同様に動作する。

【００５０】 (1-4) 時間−空間スイッチとして用いる場合 次に、時間−空間スイッチとして用いる場合（ＴＳモー
ドで使用する場合）について説明する。

【００５１】この場合には、データメモリ部分を、時間
スイッチとして用いる場合のデータメモリ部分と同様に
動作させ、セレクタ部分を、空間スイッチとして用いる
場合のメモリ部分と同様に動作させることで実現するこ
とができる。従って、詳細な動作の説明は省略する。

【００５２】なお、時間−空間スイッチとして用いるこ
とは、時間スイッチとして用いていることと等価とみる
こともできる。言い換えると、ＴＳモードでの使用をＴ
モードでの使用と同じとみることができる。例えば、時
系列データをマトリクス展開（空間方向に展開）して時
間−空間スイッチに入力して変換した場合において、変
換後のデータを時系列データに戻すと仮定すると、変換
後の時系列データは入力された時系列データに比較する
と時間方向だけについて変換されており、従って、時間
−空間スイッチを時間スイッチと等価とみることができ
る。

【００５３】後述の階層化クロスコネクトスイッチ回路
網の説明において、時間（Ｔ）スイッチという表現は、
図３のスイッチをＴモードで使用する場合だけでなく、
ＴＳモードで使用する場合をも含むことがある。

【００５４】 （２）階層化クロスコネクトスイッチ回路網 次に、実施例の階層化クロスコネクトスイッチ回路網を
説明する。

【００５５】現在、実現されているＳＤＨの多重レイヤ
（階梯）としては、ＴＵ１１、ＡＵ３、ＳＴＭ−１とい
うデジタルパスレイヤがある。電話チャネル２４CHが多
重された１．５Mb/sの信号によりＴＵ１１というデジタ
ルパスレイヤを形成し、このＴＵ１１を２８多重するこ
とによりＡＵ３というデジタルパスレイヤを形成し、こ
のＡＵ３を３多重することによりＳＴＭ−１というレイ
ヤを形成し、国際間の同期インタフェースとしている。

【００５６】この実施例は、ＡＵ３を高位レイヤのデジ
タルパスとし、ＴＵ１１を低位レイヤのデジタルパスと
した階層化クロスコネクトスイッチ回路網である。

【００５７】図１は、この実施例のスイッチ回路網６０
を示すブロック図である。すなわち、ＡＵ３のクロスコ
ネクト機能を実現する高位レイヤクロスコネクトスイッ
チ回路網６１と、ＴＵ１１のクロスコネクト機能を実現
する低位レイヤのクロスコネクトスイッチ回路網６２と
が縦続接続されて構成されている。なお、クロスコネク
ト機能以外の機能を実現する構成が、実際上、両スイッ
チ回路網６１及び６２間に存在するが、図１では省略し
ている。

【００５８】ＡＵ３、ＴＵ１１の各レイヤのスイッチ回
路網６１、６２の構成は共に、図１（Ｂ）に示すよう
に、上述した時間及び又は空間方向のクロスコネクト機
能を有するクロスコネクトスイッチ４０を単位スイッチ
とし、このスイッチ４０を多段（例えば３段）に配置し
てリンク結合した構成である。このように、汎用性があ
るクロスコネクトスイッチ４０で構成しているので、後
述するようなＴ−Ｓ−Ｔ３段構成のスイッチ回路網とし
て実現することもでき、また、後述するような等価Ｔ３
段構成のスイッチ回路網として実現することができる。

【００５９】ここで、ＴＵ１１のスイッチ回路網６２の
単位スイッチ４０の容量を大容量化することで、ＡＵ３
のスイッチ回路網６１と同一アーキテクチャで構成する
ことが好ましい。

【００６０】各レイヤのスイッチ回路網６１、６２の構
成としては、閉塞特性を特に考慮すると、等価Ｔ３段構
成が最も好ましく、次にはＴ−Ｓ−Ｔ３段構成が好まし
い。以下、これらの構成について説明する。

【００６１】図８は、ＳＴＭ−１を最大１９２本収容可
能なＴ−Ｓ−Ｔ３段構成によるスイッチ回路網６１又は
６２の構成を示すものである。図８において、１次及び
３次のＴスイッチ（例えば図３に示したクロスコネクト
スイッチ４０をＴＳモードで使用）７１−１〜７１−２
４、７３−１〜７３−２４は、ＳＴＭ−１を８ハイウェ
イを単位とし、これに対する時間−空間方向のスイッチ
（６７２×６７２のスイッチ）として機能させ、２次ス
イッチ７２−１〜７２−８は、ＡＵ３に対する２４×２
４の時分割空間スイッチ（例えば図３に示したクロスコ
ネクトスイッチ４０をＳモードで使用）として機能させ
る。

【００６２】図８に示すＴ−Ｓ−Ｔ３段構成によるスイ
ッチ回路網全体のサイズは、ＡＵ３レイヤのスイッチ回
路網６１の場合には５７６×５７６となり、ＴＵ１１レ
イヤのスイッチ回路網６２の場合には１６１２８×１６
１２８となり、電話チャネル換算にて最大３８７０７２
ＣＨの収容が可能となる。

【００６３】図９は、ＳＴＭ−１を最大１９２本収容可
能な時間−空間スイッチ（例えば図３に示したクロスコ
ネクトスイッチ４０をＴＳモードで使用）３段によるＴ
Ｕ１１レイヤのスイッチ回路網６２の構成を示すもので
ある。図９において、各段の全ての単位スイッチ８１−
１〜８１−２４、８２−１〜８２−８、８３−１〜８３
−２４を、スイッチサイズ６７２×６７２のスイッチと
して動作させることにより、等価的に時間スイッチの３
段構成を実現している。

【００６４】図９に示すスイッチ回路網６２は、各段の
単位スイッチ間が論理的に２８重の多重リンクにより結
合され、上述した方法(b) が適用されたことになり、良
好な閉塞特性を有する大規模スイッチ回路網が実現され
たことになる。

【００６５】（３）実施例の効果 上述した実施例によれば、以下の効果を得ることができ
る。

【００６６】(i) 各レイヤのスイッチ回路網６１、６２
におけるアーキテクチャを単位スイッチ４０のアーキテ
クチャをも含めて統一したことにより、従来のような各
階層単位の個別的設計や開発が不要となる。

【００６７】(ii)スイッチ回路網６１の単位スイッチの
サイズを大容量化することにより、スイッチアーキテク
チャを保存したまま高位レイヤのスイッチ回路網６２と
することができる。

【００６８】(iii) 高位レイヤバーチャルコンテナ（Ｖ
Ｃ４／ＶＣ３）や低位レイヤバーチャルコンテナ（ＶＣ
２／ＶＣ１１）等のクロスコネクト単位によらず適用可
能である。

【００６９】(iv)使用モードが変更可能な単位スイッチ
４０を用いているので、ハードウェアの変更を伴うこと
なく、Ｔ−Ｓ−Ｔ３段構成（図８）と等価Ｔ３段構成
（図９）との選択及び相互移行が可能である。

【００７０】(v) 回線輻輳時の閉塞を低減することがで
きる。特に、等価Ｔ３段構成のスイッチ回路網の場合か
かる効果が大きい。この効果について以下詳述する。

【００７１】３段構成のスイッチ回路網に対して、その
初期状態（未使用状態）よりデジタルパスの接続要求が
ランダムに生起し、スイッチ間のリンクアクセスをラン
ダムアクセスとした場合、使用回線数に対する閉塞の生
起確率分布特性は、上述した(1) 式によって与えられ
る。そこで、図８及び図９に示す３段構成のスイッチ回
路網に対して(1) 式に従い計算を行なった。

【００７２】図１０はこの演算結果（生起確率分布特
性）を示すものである。この図から明らかなように、Ｔ
−Ｓ−Ｔ３段構成のスイッチ回路網（図８）の場合、回
線使用率が８８％までは無閉塞なスイッチであって８８
％を越えて閉塞が生じる可能性があるといってもその確
率がごく小さいものであることが分かる。また、等価Ｔ
３段構成のスイッチ回路網（図９）の場合、回線使用率
が９７％までは無閉塞なスイッチであることが分かる。
このように上述の実施例によれば閉塞はごくまれにしか
生じない。

【００７３】（４）他の実施例 本発明は、高位レイヤデジタルパスのクロスコネクト機
能を有する高位レイヤスイッチ回路網と、低位レイヤデ
ジタルパスのクロスコネクト機能を有する低位レイヤス
イッチ回路網とを備えたものに広く適用できるものであ
って、ＡＵ３レイヤとＴＵ１１レイヤに係る階層化クロ
スコネクトスイッチ回路網６０に限定されるものではな
い。

【００７４】また、各レイヤのスイッチ回路網における
単位スイッチとして、図３に示す汎用性があるクロスコ
ネクトスイッチ４０の適用する段数は全段に限定される
ものではない。

【００７５】各レイヤのスイッチ回路網に適用される汎
用性があるクロスコネクトスイッチの構成は、図３に示
すものに限定されない。すなわち、空間方向のスイッチ
ング構成を時間方向のスイッチング構成の前に設けたも
のや、時間方向のスイッチングを書込みアドレスの設定
によって（読出しアドレスはシーケンシャルな変化）実
現するようなものであっても良い。

【００７６】

【発明の効果】以上のように、請求項１によれば、各レ
イヤのクロスコネクトスイッチ回路網の少なくとも一部
の単位スイッチとして、時間スイッチ、空間スイッチ、
時間−空間スイッチのいずれとしても使用可能な汎用性
が高いクロスコネクトスイッチを適用するようにしたの
で、各レイヤのスイッチ回路網を単位スイッチをも含め
てできるだけ同一構成とすることが可能な階層化クロス
コネクトスイッチ回路網を実現できる。

【００７７】また、請求項２及び３によれば、回路網の
段数及び各段のスイッチ方向を適宜選定したので、閉塞
特性の良好な階層化クロスコネクトスイッチ回路網を実
現できる。

【図面の簡単な説明】

【図１】実施例の階層化クロスコネクトスイッチ回路網
を示すブロック図である。

【図２】一般的な３段のクロスコネクトスイッチ回路網
を示すブロック図である。

【図３】実施例の回路網に適用される汎用性があるクロ
スコネクトスイッチを示すブロック図である。

【図４】図３のスイッチを時間スイッチとして用いる際
のアドレスコントロールメモリの格納内容を示す説明図
である。

【図５】図３のスイッチを時間スイッチとして用いた際
の動作説明図である。

【図６】図３のスイッチを空間スイッチとして用いる際
のアドレスコントロールメモリの格納内容を示す説明図
である。

【図７】図３のスイッチを空間スイッチとして用いた際
の動作説明図である。

【図８】実施例の各レイヤのクロスコネクトスイッチ回
路網の構成例を示すブロック図である。

【図９】実施例の低位レイヤのクロスコネクトスイッチ
回路網の構成例を示すブロック図である。

【図１０】実施例の閉塞特性の改善効果の説明図（閉塞
確率分布特性図）である。

【符号の説明】

４０…クロスコネクトスイッチ、４１ａ〜４１ｄ…デー
タメモリ、４２ａ〜４２ｄ…セレクタ、４３…書込みカ
ウンタ、４４…読出しカウンタ、４５…アドレスコント
ロールメモリ、５０ａ〜５０ｄ…入力共通線、５１ａ〜
５１ｄ…出力共通線、５２…制御部、６０…階層化クロ
スコネクトスイッチ回路網、６１…ＡＵ３レイヤのクロ
スコネクトスイッチ回路網、６２…ＴＵ１１レイヤのク
ロスコネクトスイッチ回路網。

Claims (4)

【特許請求の範囲】
1. 【請求項１】 高位レイヤデジタルパスのクロスコネク
   ト機能を有する高位レイヤクロスコネクトスイッチ回路
   網と低位レイヤデジタルパスのクロスコネクト機能を有
   する低位レイヤクロスコネクトスイッチ回路網とを備え
   た階層化クロスコネクトスイッチ回路網において、 上記高位レイヤクロスコネクトスイッチ回路網及び上記
   低位レイヤクロスコネクトスイッチ回路網を共に、単位
   スイッチを多段に配置し、前後の段の単位スイッチをリ
   ンク結合した構成のものとすると共に、 少なくとも一部の上記単位スイッチに、外部からの制御
   によって時間スイッチ、空間スイッチ、時間−空間スイ
   ッチのいずれにも使用可能なクロスコネクトスイッチを
   適用したことを特徴とする階層化クロスコネクトスイッ
   チ回路網。
2. 【請求項２】 上記高位レイヤクロスコネクトスイッチ
   回路網及び上記低位レイヤクロスコネクトスイッチ回路
   網を共に、単位スイッチの３段構成のものとし、第１段
   及び第３段の単位スイッチとして時間−空間スイッチを
   配置し、第２段の単位スイッチとして空間スイッチを配
   置したことを特徴とする請求項１に記載の階層化クロス
   コネクトスイッチ回路網。
3. 【請求項３】 上記高位レイヤクロスコネクトスイッチ
   回路網及び上記低位レイヤクロスコネクトスイッチ回路
   網を共に、単位スイッチの３段構成のものとし、全ての
   単位スイッチとして時間−空間スイッチを配置したこと
   を特徴とする請求項１に記載の階層化クロスコネクトス
   イッチ回路網。
4. 【請求項４】 少なくとも２段目の単位スイッチが、外
   部からの制御によって時間スイッチ、空間スイッチ、時
   間−空間スイッチのいずれにも使用可能なクロスコネク
   トスイッチであることを特徴とする請求項２又は３に記
   載の階層化クロスコネクトスイッチ回路網。