JPH0535367A - Reset signal generator for electronic circuit - Google Patents

Reset signal generator for electronic circuit

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JPH0535367A
JPH0535367A JP3187910A JP18791091A JPH0535367A JP H0535367 A JPH0535367 A JP H0535367A JP 3187910 A JP3187910 A JP 3187910A JP 18791091 A JP18791091 A JP 18791091A JP H0535367 A JPH0535367 A JP H0535367A
Authority
JP
Japan
Prior art keywords
circuit
reset signal
external noise
electronic circuit
waveform shaping
Prior art date
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Pending
Application number
JP3187910A
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Japanese (ja)
Inventor
Katsumi Nishijima
勝美 西島
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Toshiba TEC Corp
Original Assignee
Tokyo Electric Co Ltd
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Publication date
Application filed by Tokyo Electric Co Ltd filed Critical Tokyo Electric Co Ltd
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Publication of JPH0535367A publication Critical patent/JPH0535367A/en
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Abstract

PURPOSE:To prevent circuit malfunction or CPU run-away caused by external noise. CONSTITUTION:This is a device to generate reset signals for resetting an electronic circuit 60 such as a microprocessor applied circuit or a digital logic circuit, etc., in the manner of a hardware, and the reset signal generator for the electronic equipment is composed of an external noise detector 21 composed of a linear electric conductor arranged so as to surround the electronic circuit 60, waveform shaping circuit 31 to shape the waveform of a spike noise detected by this external noise detector 21, and reset signal generating circuit 41 to generate a reset signal NRST having a set time length based on the output signal of this waveform shaping circuit 31.

Description

【発明の詳細な説明】Detailed Description of the Invention

【0001】[0001]

【産業上の利用分野】本発明は、電子回路のリセット信
号発生装置に関する。
BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a reset signal generator for an electronic circuit.

【0002】[0002]

【従来の技術】マイクロプロセッサ応用回路,デジタル
ロジック回路などの電子回路では、所定機能を正確かつ
安定して実行させるためのイニシャライズ処理として、
ハードウエア的にリセットしている。
2. Description of the Related Art In an electronic circuit such as a microprocessor application circuit or a digital logic circuit, as an initialization process for executing a predetermined function accurately and stably,
It is reset by hardware.

【0003】かかるリセット信号発生回路(10)の代
表的従来構成と動作とを図3,図4に示す。図3におい
て、抵抗R1,R2は電源電圧Vcc(V1,V2)の
分圧抵抗、COMP・Aは検出電圧Vd1と参照電圧V
ref.とを比較するコンパレータでヒステリス特性を
有する。すなわち、出力電圧Vo1を入力に帰還するこ
とにより得る。内部帰還電圧をVret.とすると、式
1が成立する。 Vref.=(V1・R2/R1+R2)−Vret.=(V2・R2/R1 +R2)+Vret. …(1)
A typical conventional configuration and operation of the reset signal generating circuit (10) are shown in FIGS. In FIG. 3, resistors R1 and R2 are voltage dividing resistors for the power supply voltage Vcc (V1, V2), and COMP.A is a detection voltage Vd1 and a reference voltage V.
ref. It is a comparator for comparing with and has hysteris characteristics. That is, it is obtained by feeding back the output voltage Vo1 to the input. The internal feedback voltage is Vret. Then, Formula 1 is materialized. Vref. = (V1 · R2 / R1 + R2) −Vret. = (V2 · R2 / R1 + R2) + Vret. … (1)

【0004】したがって、電源電圧がV1より高くなる
と、コンパレータCOMP・Aが“H”→“L”、トラ
ンジスタTr・Aが“ON”→“OFF”となる。する
と、定電流電源CI・Aを通して、コンデンサCが充電
され、電圧Vd2が高くなる。この電圧Vd2が出力コ
ンパレータCOMP・Bの検出電圧より高くなると、出
力コンパレータCOMP・Bの出力信号は“H”→
“L”に変化し、トランジスタTr・BはOFFとな
る。よって、リセット信号RSTは、図4に示す如く、
時刻t1において解除される。時定数Tは、定電流電源
CI・Aの電流,コンデンサCの容量および検出電圧の
値で決まる。
Therefore, when the power supply voltage becomes higher than V1, the comparator COMP.multidot.A changes from "H" to "L" and the transistor Tr.multidot.A changes from "ON" to "OFF". Then, the capacitor C is charged through the constant current power source CI · A, and the voltage Vd2 increases. When this voltage Vd2 becomes higher than the detection voltage of the output comparator COMP • B, the output signal of the output comparator COMP • B becomes “H” →
It changes to "L" and the transistors Tr and B are turned off. Therefore, the reset signal RST is as shown in FIG.
It is canceled at time t1. The time constant T is determined by the current of the constant current power source CI · A, the capacitance of the capacitor C and the value of the detected voltage.

【0005】一方、電源電圧がV2より低くなると、ト
ランジスタTr・Aが“ON”となるので、コンデンサ
Cの電荷はトランジスタTr・Aを通して放電され、電
圧Vd2は低下する。そして、検出電圧より低くなると
出力コンパレータCOMP・Bの出力信号が“L”→
“H”に変化し、トランジスタTr・Bが“ON”とな
る。よって、図4の時刻t2においてリセット信号RS
Tが有効となる。
On the other hand, when the power supply voltage becomes lower than V2, the transistor Tr.A is turned on, so that the electric charge of the capacitor C is discharged through the transistor Tr.A and the voltage Vd2 is lowered. Then, when it becomes lower than the detection voltage, the output signal of the output comparator COMP • B becomes “L” →
It changes to “H” and the transistor Tr · B turns “ON”. Therefore, at time t2 in FIG. 4, the reset signal RS
T is valid.

【0006】かくして、かかる電圧監視方式のリセット
信号発生回路10を用いれば、電源電圧Vccが図4に
示す所定値(V2)以下であれば、電子回路はリセット
信号RSTでイニシャライズ処理され、所定値(V1)
以上となれば遅延時間T経過後にリセット信号RSTは
解除され、低電圧による誤動作を回避できる。
Thus, if the reset signal generating circuit 10 of the voltage monitoring system is used, if the power supply voltage Vcc is equal to or lower than the predetermined value (V2) shown in FIG. 4, the electronic circuit is initialized by the reset signal RST, and the predetermined value (V1)
In the above case, the reset signal RST is released after the delay time T has elapsed, and the malfunction due to the low voltage can be avoided.

【0007】一方、このイニャライズ処理をしても、何
らかの原因によりCPUが暴走する場合があったのでは
意味がない。このために、監視用のいわゆるウオッチド
ッグタイマーを設け、一定時間内にこのウオッチドッグ
タイマーがイニシャライズされない場合には、CPUを
ソフトウエア的にリセットしている。
On the other hand, even if this inializing process is performed, it is meaningless if the CPU may run away for some reason. For this reason, a so-called watchdog timer for monitoring is provided, and if the watchdog timer is not initialized within a certain time, the CPU is reset by software.

【0008】[0008]

【発明が解決しようとする課題】しかしながら、上記従
来のリセット信号発生回路10では、外来ノイズがある
とそのスパイクノイズにより、ハードウエア的誤動作を
防止できない。また、ウオッチドッグタイマーを設けて
も、このウオッチドッグタイマーによるリセット迄の間
にCPUの暴走が起ると、メモリ内の記憶データが破壊
され、結果としてハードウエア的にも誤動作してしま
う。
However, in the above-mentioned conventional reset signal generating circuit 10, if external noise is present, it is not possible to prevent hardware malfunction due to the spike noise. Further, even if a watchdog timer is provided, if the CPU runs away before the reset by the watchdog timer, the stored data in the memory is destroyed, resulting in a malfunction in terms of hardware.

【0009】本発明の目的は、外来ノイズによる回路誤
動作やCPU暴走を防止できる電子回路のリセット信号
発生装置を提供することにある。
An object of the present invention is to provide an electronic circuit reset signal generator capable of preventing circuit malfunction and CPU runaway due to external noise.

【0010】[0010]

【課題を解決するための手段】本発明は、マイクロプロ
セッサ応用回路,デジタルロジック回路等の電子回路を
ハードウエア的にリセットするためのリセット信号を発
生する装置であって、前記電子回路を包囲するように配
設された線状電気導電体からなる外来ノイズ検出器と、
この外来ノイズ検出器で検出したスパイクノイズを波形
整形する波形整形回路と、この波形整形回路の出力信号
に基づいて予め設定された所定時間のリセット信号を生
成するリセット信号生成回路と、からなる電子回路のリ
セット信号発生装置である。
SUMMARY OF THE INVENTION The present invention is a device for generating a reset signal for hardware resetting an electronic circuit such as a microprocessor application circuit or a digital logic circuit, the device surrounding the electronic circuit. An external noise detector made of a linear electric conductor arranged as
An electronic device including a waveform shaping circuit for shaping the spike noise detected by the external noise detector and a reset signal generating circuit for generating a reset signal for a predetermined time based on the output signal of the waveform shaping circuit. It is a circuit reset signal generator.

【0011】[0011]

【作用】かかる構成の本発明では、電子回路に静電気ノ
イズ等外来ノイズが掛ると、外来ノイズ検出器がこれを
検出し、波形整形回路がそのスパイクノイズを波形整形
する。ここに、リセット信号生成回路は、波形整形回路
の出力信号から設定時間長のリセット信号を出力する。
よって、外来ノイズを自動検出し、電子回路を速やかに
リセットできる。
According to the present invention having such a structure, when external noise such as electrostatic noise is applied to the electronic circuit, the external noise detector detects the external noise and the waveform shaping circuit shapes the spike noise. Here, the reset signal generation circuit outputs the reset signal of the set time length from the output signal of the waveform shaping circuit.
Therefore, external noise can be automatically detected and the electronic circuit can be quickly reset.

【0012】[0012]

【実施例】以下、本発明の実施例を図面を参照して説明
する。 (第1実施例)本電子回路のリセット信号生成装置(2
0)は、図1に示す如く、外来ノイズ検出器21と、波
形整形回路31と、リセット信号生成回路41とを設
け、外来ノイズを自動検出してリセット信号NRSTを
生成する構成とされている。
Embodiments of the present invention will be described below with reference to the drawings. (First Embodiment) A reset signal generation device (2
0), as shown in FIG. 1, is provided with an external noise detector 21, a waveform shaping circuit 31, and a reset signal generation circuit 41, and is configured to automatically detect external noise and generate a reset signal NRST. ..

【0013】また、この実施例では、従来リセット信号
発生回路10とOR回路50とを設け、両リセット信号
NRST,RSTのいずれが発生された場合にも、実質
的リセット信号TRSTを出力して、電子回路をリセッ
トするように形成している。
Further, in this embodiment, the conventional reset signal generating circuit 10 and the OR circuit 50 are provided, and a substantial reset signal TRST is output when either of the reset signals NRST and RST is generated. It is formed so as to reset the electronic circuit.

【0014】まず、外来ノイズ検出器21は、図1に示
すように、電子回路(60)を包囲するように配設され
た線状電気導電体からなる。例えば、電子部品を実装し
たプリント回路基板60の周囲をループするように形成
される。すなわち、これをアンテナとして外来ノイズを
キャッチする。なお、抵抗分圧回路32(抵抗R1,R
2)は、この外来ノイズ検出器21の電源をなす。
First, as shown in FIG. 1, the external noise detector 21 is composed of a linear electric conductor arranged so as to surround the electronic circuit (60). For example, it is formed so as to loop around the printed circuit board 60 on which electronic components are mounted. That is, external noise is caught by using this as an antenna. The resistance voltage dividing circuit 32 (resistors R1, R
2) serves as a power source for the external noise detector 21.

【0015】次に、波形整形回路31は、外来ノイズ検
出器21からのスパイクノイズを、詳細後記のリセット
信号生成回路41のトリガパルス信号Tpとして、波形
整形するものである。
Next, the waveform shaping circuit 31 shapes the spike noise from the external noise detector 21 as a trigger pulse signal Tp of the reset signal generation circuit 41 described later in detail.

【0016】この波形整形回路31は、この実施例の場
合、静電気によって誘起される高圧スパイクノイズに対
して電流制限をする電流制限用抵抗Rs、電位レベルを
クリップするサージアブソーバ33(ダイオードD1,
D2)、参照電圧設定器34(抵抗R3,R4,R5)
と比較回路35(コンパレータCO1,CO2)と、O
R回路36とからなるトリガ信号発生回路から形成さ
れ、電子回路(60)に誤動作を引起させる虞れのある
外来ノイズが入力された場合に、トリガパルス信号(出
力信号)Tpを発生する。
In the case of this embodiment, the waveform shaping circuit 31 includes a current limiting resistor Rs for limiting the current against high voltage spike noise induced by static electricity, and a surge absorber 33 (diode D1, diode D1, for clipping the potential level).
D2), reference voltage setting device 34 (resistors R3, R4, R5)
And a comparison circuit 35 (comparators CO1, CO2), and O
A trigger pulse signal (output signal) Tp is generated when an external noise that may cause a malfunction is input to the electronic circuit (60).

【0017】また、リセット信号生成回路41は、トリ
ガパルス信号Tpによって予め設定された時間長のシン
グルパルスつまりリセット信号NRSTを出力するもの
で、この実施例では単安定マルチバイブレータ(TI社
製SN74LS122)42を用いている。設定時間
は、抵抗Rtの抵抗値とコンデンサCtの容量で決る。
The reset signal generation circuit 41 outputs a single pulse having a preset time length by the trigger pulse signal Tp, that is, a reset signal NRST. In this embodiment, a monostable multivibrator (SN74LS122 manufactured by TI) is used. 42 is used. The set time is determined by the resistance value of the resistor Rt and the capacitance of the capacitor Ct.

【0018】かかる構成の第1実施例では、電子回路
(60)は従来例と同じリセット信号発生回路10によ
って電源電圧を監視し、そのリセット信号RST(TR
ST)でリセットされる。また、このイニシャライズ処
理後に外来ノイズがあると、リセット信号NRST(T
RST)によってもリセットすることができる。
In the first embodiment having such a configuration, the electronic circuit (60) monitors the power supply voltage by the same reset signal generating circuit 10 as in the conventional example, and the reset signal RST (TR
It is reset at ST). Further, if there is external noise after this initialization processing, the reset signal NRST (T
It can also be reset by RST).

【0019】しかして、この実施例によれば、外来ノイ
ズ検出器21と波形整形回路31とリセット信号生成回
路41とから構成されているので、外来ノイズが電子回
路(60)に誤動作を引起す虞れのある大きさの場合に
は、速かにリセット信号NRSTを発生することができ
る。よって、回路の誤動作やCPUの暴走を防止でき
る。
According to this embodiment, however, the external noise detector 21, the waveform shaping circuit 31, and the reset signal generating circuit 41 are included, so that the external noise causes the electronic circuit (60) to malfunction. In the case of a feared magnitude, the reset signal NRST can be quickly generated. Therefore, malfunction of the circuit and runaway of the CPU can be prevented.

【0020】また、リセット信号生成回路41は、リセ
ット信号NRSTの出力時間長を設定変更可能とされて
いるので、適用性が広くかつ妥当性ある運用ができる。
Further, since the reset signal generation circuit 41 can change the setting of the output time length of the reset signal NRST, it can be widely applied and operated properly.

【0021】さらに、従来例と同じリセット信号発生回
路10とOR回路50とを設け、本装置20によるリセ
ット信号NRSTと電源電圧監視によるリセット信号R
STとをOR接続しているので、一段と完全な誤動作を
防止できる。
Further, the same reset signal generating circuit 10 and OR circuit 50 as those of the conventional example are provided, and the reset signal NRST by the present device 20 and the reset signal R by monitoring the power supply voltage are provided.
Since ST and OR are connected by OR, it is possible to further prevent a complete malfunction.

【0022】(第2実施例)この第2実施例は、図2に
示す如く、電子機器本体61とカールコード63(芯線
64,シールド65)で接続されたキーボード(電子回
路)62に導入した場合である。
(Second Embodiment) As shown in FIG. 2, this second embodiment is introduced into a keyboard (electronic circuit) 62 connected to an electronic device main body 61 with a curl cord 63 (core wire 64, shield 65). This is the case.

【0023】すなわち、キーボード62(キー67)に
は、本体(CPU)61の負荷を軽減し、かつカールコ
ード63の芯線64の数を少なくするために、コントロ
ーラ(電子回路)が内蔵されている。ところが、キーボ
ード62のフレームグランドは本体61とシールド65
のみで接続されているので、フレームグランドのインピ
ーダンスが非常に高く、外来ノイズ(静電気)による誤
動作の虞れが強い。
That is, the keyboard 62 (key 67) incorporates a controller (electronic circuit) in order to reduce the load on the main body (CPU) 61 and reduce the number of core wires 64 of the curl cord 63. .. However, the frame ground of the keyboard 62 is the main body 61 and the shield 65.
Since it is connected only by itself, the impedance of the frame ground is very high, and there is a strong possibility of malfunction due to external noise (static electricity).

【0024】ここに、外来ノイズ検出器21は、キーボ
ード62に斜線で示したループ状の電気導電体から形成
され、抵抗R6を介して波形整形回路31に接続されて
いる。また、シールド65からフレームガイド側に誘起
されることを防止するために、シールド65をコンデン
サC7,抵抗R7を介して波形整形回路31に接続して
いる。
Here, the external noise detector 21 is formed of a loop-shaped electric conductor indicated by hatching on the keyboard 62, and is connected to the waveform shaping circuit 31 via the resistor R6. Further, the shield 65 is connected to the waveform shaping circuit 31 via the capacitor C7 and the resistor R7 in order to prevent the shield 65 from being induced to the frame guide side.

【0025】したがって、キーボード62内の例えば各
LDCを誤動作させるようなノイズレベルより、低い外
来ノイズでリセット信号NRSTを出力するように設定
しておけば、キーボード62から誤ったコードが出力さ
れてしまったり、キーボード62自体がハングアップし
てしまうことを防止できる。
Therefore, if the reset signal NRST is set to be output with an external noise that is lower than the noise level that causes each LDC in the keyboard 62 to malfunction, for example, an incorrect code will be output from the keyboard 62. It is possible to prevent the keyboard 62 from hanging up or hanging up.

【0026】なお、以上の第1および第2実施例では、
本装置20からのリセット信号NRSTと電圧監視によ
るリセット信号RSTとをOR回路50に入力して、最
終リセット信号TRSTを出力する構成とされていた
が、リセット信号NRSTの利用はこれに限定されな
い。例えば、マスク不可能割り込み等の上位レベルの割
り込み入力として、現在実行中の命令,タスクの再実
行,データのキャンセルや再送等に用いることができ
る。
In the above first and second embodiments,
The reset signal NRST from the device 20 and the reset signal RST by voltage monitoring are input to the OR circuit 50 to output the final reset signal TRST, but the use of the reset signal NRST is not limited to this. For example, as a high-level interrupt input such as a non-maskable interrupt, it can be used for re-execution of an instruction currently being executed, task re-execution, data cancellation or retransmission, and the like.

【0027】[0027]

【発明の効果】以上の通り、本発明によれば、電子回路
を包囲するように配設された線状電気導電体からなる外
来ノイズ検出器と、この外来ノイズ検出器で検出したス
パイクノイズを波形整形する波形整形回路と、この波形
整形回路の出力信号に基づいて設定時間長のリセット信
号を生成するリセット信号生成回路とから構成されてい
るので、外来ノイズによる回路の誤動作を防止でき、ま
たCPUの暴走などの異常を迅速に解消できる。
As described above, according to the present invention, an external noise detector made of a linear electric conductor arranged so as to surround an electronic circuit and a spike noise detected by the external noise detector are provided. Since the waveform shaping circuit for shaping the waveform and the reset signal generation circuit for generating the reset signal of the set time length based on the output signal of the waveform shaping circuit are configured, malfunction of the circuit due to external noise can be prevented, and Abnormalities such as CPU runaway can be quickly resolved.

【図面の簡単な説明】[Brief description of drawings]

【図1】本発明の第1実施例を示す回路図である。FIG. 1 is a circuit diagram showing a first embodiment of the present invention.

【図2】第2実施例を示す回路図である。FIG. 2 is a circuit diagram showing a second embodiment.

【図3】従来のリセット信号発生回路を説明するための
回路図である。
FIG. 3 is a circuit diagram for explaining a conventional reset signal generation circuit.

【図4】同じく、動作を説明するためのタイミングチャ
ートである。
FIG. 4 is also a timing chart for explaining the operation.

【符号の説明】[Explanation of symbols]

10 電圧監視方式のリセット信号発生回路 20 リセット信号発生装置 21 外来ノイズ検出器 31 波形整形回路 33 サージアブソーバ 34 参照電圧設定器 35 比較回路 36 OR回路 41 リセット信号生成回路 42 単マルチバイブレータ 50 OR回路 60 電子回路 62 キーボード(電子回路) 63 カールコード 64 芯線 65 シールド 67 キー 10 Voltage Monitoring Type Reset Signal Generation Circuit 20 Reset Signal Generation Device 21 External Noise Detector 31 Waveform Shaping Circuit 33 Surge Absorber 34 Reference Voltage Setting Device 35 Comparison Circuit 36 OR Circuit 41 Reset Signal Generation Circuit 42 Single Multivibrator 50 OR Circuit 60 Electronic circuit 62 Keyboard (electronic circuit) 63 Curl code 64 Core wire 65 Shield 67 key

Claims (1)

【特許請求の範囲】 【請求項1】 マイクロプロセッサ応用回路,デジタル
ロジック回路等の電子回路をハードウエア的にリセット
するためのリセット信号を発生する装置であって、 前記電子回路を包囲するように配設された線状電気導電
体からなる外来ノイズ検出器と、 この外来ノイズ検出器で検出したスパイクノイズを波形
整形する波形整形回路と、 この波形整形回路の出力信号に基づいて予め設定された
所定時間のリセット信号を生成するリセット信号生成回
路と、からなる電子回路のリセット信号発生装置。
Claim: What is claimed is: 1. A device for generating a reset signal for hardware-resetting an electronic circuit such as a microprocessor application circuit or a digital logic circuit, the device being configured to surround the electronic circuit. An external noise detector made of a linear electric conductor arranged, a waveform shaping circuit for shaping the spike noise detected by the external noise detector, and a preset based on the output signal of the waveform shaping circuit. A reset signal generation device for an electronic circuit, comprising: a reset signal generation circuit that generates a reset signal for a predetermined time.
JP3187910A 1991-07-26 1991-07-26 Reset signal generator for electronic circuit Pending JPH0535367A (en)

Priority Applications (1)

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JP3187910A JPH0535367A (en) 1991-07-26 1991-07-26 Reset signal generator for electronic circuit

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JP (1) JPH0535367A (en)

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2010028424A (en) * 2008-07-18 2010-02-04 Nec Electronics Corp Reset signal generating circuit

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2010028424A (en) * 2008-07-18 2010-02-04 Nec Electronics Corp Reset signal generating circuit

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