JPH05343988A - Phase comparator circuit - Google Patents
Phase comparator circuitInfo
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- JPH05343988A JPH05343988A JP4174963A JP17496392A JPH05343988A JP H05343988 A JPH05343988 A JP H05343988A JP 4174963 A JP4174963 A JP 4174963A JP 17496392 A JP17496392 A JP 17496392A JP H05343988 A JPH05343988 A JP H05343988A
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- Signal Processing For Digital Recording And Reproducing (AREA)
- Optical Recording Or Reproduction (AREA)
- Manipulation Of Pulses (AREA)
- Stabilization Of Oscillater, Synchronisation, Frequency Synthesizers (AREA)
Abstract
Description
【０００１】[0001]
【産業上の利用分野】本発明は、例えば光磁気ディスク
装置において、サーボ領域に予め形成されているクロッ
クピットに同期したクロックを生成する場合に用いて好
適な位相比較回路に関する。BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a phase comparison circuit suitable for use in, for example, a magneto-optical disk device when generating a clock synchronized with a clock pit formed in advance in a servo area.
【０００２】[0002]
【従来の技術】サンプルサーボ方式の光磁気ディスクに
おいては、トラックにサーボ領域と、データ領域（ＭＯ
領域）とが設けられている。データ領域には光磁気的に
データが記録されるようになされているが、サーボ領域
にはトラッキングサーボに必要なウオブルドピットと、
記録再生の基準となるクロックを生成するためのクロッ
クピットがプリピットとしてエンボス加工などにより予
め形成されている。2. Description of the Related Art In a sample servo type magneto-optical disk, a servo area and a data area (MO
Area) is provided. Data is designed to be recorded magneto-optically in the data area, but in the servo area, there are wobble pits necessary for tracking servo,
Clock pits for generating a clock that serves as a reference for recording and reproduction are formed in advance as pre-pits by embossing or the like.
【０００３】図９はこのようなクロックピットを再生し
て、これに同期したクロックを生成するための従来の回
路の構成例を示している。光磁気ディスク（図示せず）
からの再生信号はＡ／Ｄ変換器１に入力され、Ａ／Ｄ変
換された後、ピット検出セグメントカウンタ２に出力さ
れる。このＡ／Ｄ変換器１とセグメントカウンタ２に
は、ＰＬＬ回路５により生成されたクロックが供給され
ている。セグメントカウンタ２は、ＰＬＬ回路５より供
給されるクロックに同期して各セグメント毎に、サンプ
リングパルスをサンプルホールド回路４に出力してい
る。このサンプルホールド回路４には光磁気ディスクか
らの再生信号が微分器３により微分された後、供給され
ている。そして、この微分器３の出力がセグメントカウ
ンタ２からのサンプリングパルスに対応してサンプルホ
ールドされ、ホールドされた値がＰＬＬ回路５に供給さ
れるようになされている。FIG. 9 shows an example of the configuration of a conventional circuit for reproducing such a clock pit and generating a clock synchronized therewith. Magneto-optical disk (not shown)
The reproduced signal from is input to the A / D converter 1, is A / D converted, and then output to the pit detection segment counter 2. The clock generated by the PLL circuit 5 is supplied to the A / D converter 1 and the segment counter 2. The segment counter 2 outputs a sampling pulse to the sample hold circuit 4 for each segment in synchronization with the clock supplied from the PLL circuit 5. The reproduction signal from the magneto-optical disk is supplied to the sample hold circuit 4 after being differentiated by the differentiator 3. The output of the differentiator 3 is sampled and held corresponding to the sampling pulse from the segment counter 2, and the held value is supplied to the PLL circuit 5.
【０００４】次に図１０および図１１のタイミングチャ
ートを参照して、その動作について説明する。光磁気デ
ィスクのクロックピットに対応するクロックピット信号
ａ（図１０ａ）は、微分器３により微分される（図１０
ｂ）。この微分信号ｂのゼロクロス点Ｓは、入力信号
（クロックピット信号ａ）のピークの点Ｐに対応してい
る。Next, the operation will be described with reference to the timing charts of FIGS. The clock pit signal a (FIG. 10a) corresponding to the clock pit of the magneto-optical disk is differentiated by the differentiator 3 (FIG. 10).
b). The zero cross point S of the differential signal b corresponds to the peak point P of the input signal (clock pit signal a).
【０００５】従って、いま図１１に示すように、クロッ
クピット信号ａ（図１１ａ）と、ＰＬＬ回路５により生
成されるクロックｃ（図１１ｃ）の位相が、Δθだけず
れている場合、サンプリングパルスに対応するクロック
の立ち上がりエッジｃ1はクロックピット信号ａのピー
クの点ＰからΔθだけずれた点Ｐ1に対応することにな
る。その結果サンプルホールド回路４における微分器３
の出力する微分信号ｂ（図１１ｂ）のサンプリング点
は、そのゼロクロス点ＳからΔθだけずれた点Ｓ1とな
る。即ちサンプルホールド回路４は、ゼロクロス点Ｓと
点Ｓ1のレベル差φ1に対応した信号を出力する。ＰＬＬ
回路５は、このレベル差φ1（位相差信号）に対応して
内蔵する電圧制御発振器を制御し、クロックを発生す
る。このクロックがＡ／Ｄ変換器１とセグメントカウン
タ２にフィードバックされる。その結果、図１０に示す
ように、クロックピット信号ａのピークの点Ｐと、サン
プリングパルスのエッジｃ1が一致し、微分信号ｂのゼ
ロクロス点Ｓがサンプルホールドされ、サンプルホール
ド回路４の出力は０となる。このようにしてＰＬＬ回路
５は、クロックピット信号ａに同期したクロックｃを生
成することになる。Therefore, as shown in FIG. 11, when the phase of the clock pit signal a (FIG. 11a) and the phase of the clock c (FIG. 11c) generated by the PLL circuit 5 are deviated by Δθ, a sampling pulse is generated. The rising edge c 1 of the corresponding clock corresponds to the point P 1 which is deviated by Δθ from the peak point P of the clock pit signal a. As a result, the differentiator 3 in the sample hold circuit 4
The sampling point of the differential signal b (FIG. 11b) output by the above is the point S 1 deviated from the zero-cross point S by Δθ. That is, the sample hold circuit 4 outputs a signal corresponding to the level difference φ 1 between the zero cross point S and the point S 1 . PLL
The circuit 5 controls the built-in voltage controlled oscillator corresponding to this level difference φ 1 (phase difference signal) to generate a clock. This clock is fed back to the A / D converter 1 and the segment counter 2. As a result, as shown in FIG. 10, the peak point P of the clock pit signal a coincides with the edge c 1 of the sampling pulse, the zero cross point S of the differential signal b is sampled and held, and the output of the sample and hold circuit 4 is It becomes 0. In this way, the PLL circuit 5 will generate the clock c synchronized with the clock pit signal a.
【０００６】[0006]
【発明が解決しようとする課題】ところで光磁気ディス
クの反射率等の特性にばらつきがあると、クロックピッ
ト信号のレベルが、図１２に示すように、変動すること
になる。図１２は、図１０及び図１１に示した場合よ
り、クロックピット信号のレベルが小さくなった例を示
している。このようにレベルが小さくなると、図１１に
示したように、Δθの位相差がある場合においては、φ
1の位相誤差信号が出力されるべきところ、図１２に示
すように、Δθの位相差に対して出力される位相誤差信
号は、φ2（≠φ1）となる。If there are variations in the characteristics such as the reflectance of the magneto-optical disk, the level of the clock pit signal will fluctuate as shown in FIG. FIG. 12 shows an example in which the level of the clock pit signal becomes smaller than that shown in FIGS. 10 and 11. When the level is reduced in this way, as shown in FIG. 11, when there is a phase difference of Δθ, φ
Where the phase error signal of 1 should be output, as shown in FIG. 12, the phase error signal output for the phase difference of Δθ becomes φ 2 (≠ φ 1 ).
【０００７】また、光磁気ディスク装置における光学系
のＭＴＦが変動すると、図１３に示すように、クロック
ピット信号ａの幅（半値幅）が変化する。この場合にお
いても、対応する微分信号ｂの傾きが変化する。その結
果、位相差Δθに対応する位相誤差信号がφ3（≠φ1）
となる。When the MTF of the optical system in the magneto-optical disk device fluctuates, the width (half-value width) of the clock pit signal a changes as shown in FIG. In this case as well, the slope of the corresponding differential signal b changes. As a result, the phase error signal corresponding to the phase difference Δθ becomes φ 3 (≠ φ 1 )
Becomes
【０００８】このように、従来の回路においては、光磁
気ディスクにばらつきや、ＭＴＦの変動があると、検出
される位相誤差が変動するため、ＰＬＬ回路５により生
成するクロックのジッタが増加する課題があった。As described above, in the conventional circuit, when the magneto-optical disk has a variation or the MTF varies, the detected phase error varies, so that the jitter of the clock generated by the PLL circuit 5 increases. was there.
【０００９】本発明はこのような状況に鑑みてなされた
ものであり、ジッタの少ないクロックを生成することが
できるようにするものである。The present invention has been made in view of such a situation, and it is possible to generate a clock with less jitter.
【００１０】[0010]
【課題を解決するための手段】請求項１に記載の位相比
較回路は、入力信号と基準信号としてのクロックの位相
を比較する位相比較回路において、入力信号を微分する
微分手段としての微分器３と、クロックに同期した所定
のタイミングにおいて、微分器３より出力される微分信
号のレベルを検出するレベル検出手段としてのサンプル
ホールド回路４と、微分信号の傾きを検出する傾き検出
手段としての検出回路１２と、サンプルホールド回路４
により検出した微分信号のレベルを、検出回路１２によ
り検出した傾きにより除算する除算手段としての除算器
１１とを備えることを特徴とする。According to another aspect of the present invention, there is provided a phase comparator circuit for comparing the phases of an input signal and a clock as a reference signal with a differentiator 3 as a differentiating means for differentiating an input signal. And a sample hold circuit 4 as a level detecting means for detecting the level of the differential signal output from the differentiator 3 at a predetermined timing synchronized with the clock, and a detecting circuit as a gradient detecting means for detecting the gradient of the differential signal. 12 and the sample hold circuit 4
And a divider 11 serving as a dividing unit that divides the level of the differential signal detected by the detection circuit 12 by the slope detected by the detection circuit 12.
【００１１】また、請求項２に記載の位相比較回路は、
入力信号と基準信号としてのクロックの位相を比較する
位相比較回路において、クロックに同期した第１のタイ
ミングにおいて、入力信号のレベルを検出する第１の入
力信号レベル検出手段としてのサンプルホールド回路３
４ａと、クロックに同期した第２のタイミングにおいて
入力信号のレベルを検出する第２の入力信号レベル検出
手段としてのサンプルホールド回路３４ｂと、クロック
に同期した第１のタイミングにおいて、入力信号の傾き
を検出する第１の傾き検出手段としてのサンプルホール
ド回路３５ａと、クロックに同期した第２のタイミング
において、入力信号の傾きを検出する第２の傾き検出手
段としてのサンプルホールド回路３５ｂと、サンプルホ
ールド回路３４ａにより検出した入力信号のレベルを、
サンプルホールド回路３５ａにより検出した傾きにより
除算する第１の除算手段としての除算器４１ａと、サン
プルホールド回路３４ｂにより検出した入力信号のレベ
ルを、サンプルホールド回路３５ｂにより検出した傾き
により除算する第２の除算手段としての除算器４１ｂ
と、除算器４１ａと除算器４１ｂの出力の差を演算する
減算手段としての減算器３７とを備えることを特徴とす
る。A phase comparison circuit according to a second aspect of the invention is
In a phase comparison circuit for comparing the phases of an input signal and a clock as a reference signal, a sample hold circuit 3 as first input signal level detecting means for detecting the level of the input signal at a first timing synchronized with the clock.
4a, a sample hold circuit 34b as a second input signal level detecting means for detecting the level of the input signal at the second timing synchronized with the clock, and a slope of the input signal at the first timing synchronized with the clock. A sample and hold circuit 35a as a first slope detecting means for detecting, a sample and hold circuit 35b as a second slope detecting means for detecting a slope of an input signal at a second timing synchronized with a clock, and a sample and hold circuit. The level of the input signal detected by 34a is
A divider 41a as first dividing means for dividing by the slope detected by the sample hold circuit 35a and a second divider 41a for dividing the level of the input signal detected by the sample hold circuit 34b by the slope detected by the sample hold circuit 35b. Divider 41b as dividing means
And a subtractor 37 as a subtraction means for calculating the difference between the outputs of the divider 41a and the divider 41b.
【００１２】[0012]
【作用】請求項１に記載の位相比較回路においては、サ
ンプルホールド回路４によりサンプルホールドされた微
分信号のレベルが、除算器１１において、検出回路１２
で検出した微分信号の傾きに対応して除算される。その
結果、入力信号のレベルの変動やＭＴＦの変動にかかわ
らず、正確な位相誤差を検出することが可能となる。In the phase comparison circuit according to the first aspect, the level of the differential signal sampled and held by the sample and hold circuit 4 is detected by the detector circuit 12 in the divider 11.
The division is performed according to the slope of the differential signal detected in. As a result, it is possible to accurately detect the phase error regardless of the fluctuation of the level of the input signal and the fluctuation of the MTF.
【００１３】また、請求項２に記載の位相比較回路にお
いては、入力信号の第１のタイミングにおけるレベル
が、その傾きにより除算され、また入力信号の第２のタ
イミングにおけるレベルが、その傾きにより除算され
る。そして両者の差により位相誤差信号が生成される。
従って請求項１における場合と同様に、入力信号のレベ
ルの変動やＭＴＦの変動にかかわらず、正確な位相誤差
の検出が可能となる。Further, in the phase comparator circuit according to the present invention, the level of the input signal at the first timing is divided by the slope, and the level of the input signal at the second timing is divided by the slope. To be done. Then, the phase error signal is generated by the difference between the two.
Therefore, as in the case of the first aspect, it is possible to accurately detect the phase error regardless of the fluctuation of the level of the input signal and the fluctuation of the MTF.
【００１４】[0014]
【実施例】図１は、本発明の位相比較回路を応用したク
ロック生成回路の一実施例の構成を示すブロック図であ
る。図９における場合と対応する部分には同一の符号を
付してある。1 is a block diagram showing the configuration of an embodiment of a clock generation circuit to which the phase comparison circuit of the present invention is applied. The parts corresponding to those in FIG. 9 are designated by the same reference numerals.
【００１５】この実施例においては、図９の例における
サンプルホールド回路４とＰＬＬ回路５の間に、除算器
１１が挿入されている。この除算器１１は、サンプルホ
ールド回路４の出力を、検出回路１２で検出した信号に
より除算し、出力するようになされている。検出回路１
２は微分器３が出力する微分信号の傾きを検出するもの
であり、この実施例においては微分器３の出力を微分す
る微分器２１と、微分器３が出力する微分信号のゼロク
ロスを検出するゼロクロス検出回路２３と、微分器２１
の出力をゼロクロス検出回路２３の出力するタイミング
でサンプルホールドするサンプルホールド回路２２とに
より構成されている。その他の構成は図９における場合
と同様である。In this embodiment, a divider 11 is inserted between the sample hold circuit 4 and the PLL circuit 5 in the example of FIG. The divider 11 divides the output of the sample hold circuit 4 by the signal detected by the detection circuit 12 and outputs the result. Detection circuit 1
Reference numeral 2 detects the slope of the differential signal output by the differentiator 3. In this embodiment, the differentiator 21 that differentiates the output of the differentiator 3 and the zero-cross of the differential signal output by the differentiator 3 are detected. Zero cross detection circuit 23 and differentiator 21
And a sample-hold circuit 22 that samples and holds the output of the signal at the output timing of the zero-cross detection circuit 23. Other configurations are the same as those in FIG.
【００１６】次に、その動作について図２乃至図４のタ
イミングチャートを参照して説明する。Next, the operation will be described with reference to the timing charts of FIGS.
【００１７】微分器３はクロックピット信号ａ（図２
ａ）を微分し、微分信号ｂ（図２ｂ）を出力する。この
微分信号ｂは、サンプルホールド回路４に供給される。
サンプルホールド回路４はＰＬＬ回路５が出力するクロ
ックｃ（図２ｃ）のうち、所定のエッジｃ1のタイミン
グで微分信号ｂをサンプルホールドする。従って、サン
プルホールド回路４の出力は微分信号ｂのエッジｃ1の
タイミングに対応した点Ｓ1におけるレベルφ1となる。The differentiator 3 uses the clock pit signal a (see FIG. 2).
a) is differentiated and a differential signal b (FIG. 2b) is output. This differential signal b is supplied to the sample hold circuit 4.
The sample hold circuit 4 samples and holds the differential signal b at a timing of a predetermined edge c 1 of the clock c (FIG. 2c) output by the PLL circuit 5. Therefore, the output of the sample hold circuit 4 becomes the level φ 1 at the point S 1 corresponding to the timing of the edge c 1 of the differential signal b.
【００１８】微分器２１は微分器３が出力する微分信号
ｂ（１階微分信号）を更に微分し、微分信号ｄ（２階微
分信号）（図２ｄ）を出力する。また、ゼロクロス検出
回路２３は微分器３が出力する１階微分信号ｂのゼロク
ロスを検出する。そして、サンプルホールド回路２２は
微分器２１が出力する２階微分信号ｄを、１階微分信号
ｂのゼロクロスのタイミングにおいてサンプルホールド
する。即ち、サンプルホールド回路２２は１階微分信号
ｂのゼロクロス時における傾きα1（図２ｄ）を出力す
ることになる。The differentiator 21 further differentiates the differential signal b (first-order differential signal) output by the differentiator 3, and outputs a differential signal d (second-order differential signal) (FIG. 2d). Further, the zero-cross detection circuit 23 detects the zero-cross of the first-order differential signal b output by the differentiator 3. Then, the sample hold circuit 22 samples and holds the second differential signal d output from the differentiator 21 at the zero-cross timing of the first differential signal b. That is, the sample hold circuit 22 outputs the slope α 1 (FIG. 2d) at the zero crossing of the first-order differential signal b.
【００１９】図３に示すように、クロックピット信号ａ
のレベルが変動すると、入力信号ａとクロックｃの位相
誤差がΔθであったとしても、位相誤差信号はφ1から
φ2に変化する。しかしながら、この変動に対応して微
分信号ｂの傾き、即ち２階微分信号ｄの値α2も変動す
る。As shown in FIG. 3, the clock pit signal a
When the level of f changes, the phase error signal changes from φ 1 to φ 2 even if the phase error between the input signal a and the clock c is Δθ. However, the slope of the differential signal b, that is, the value α 2 of the second-order differential signal d also changes corresponding to this change.
【００２０】同様にして図４に示すように、光磁気ディ
スク装置における光学的なＭＴＦが変動すると、クロッ
クピット信号ａとクロックｃの位相差がΔθであったと
しても、位相誤差信号はφ1からφ3に変化する。その結
果、微分信号ｂのゼロクロクス点Ｓの近傍における傾き
が変化する。この傾きが２階微分信号ｄのレベルα3と
して検出される。Similarly, as shown in FIG. 4, when the optical MTF in the magneto-optical disk apparatus fluctuates, the phase error signal is φ 1 even if the phase difference between the clock pit signal a and the clock c is Δθ. Changes to φ 3 . As a result, the slope of the differential signal b near the zero crox point S changes. This inclination is detected as the level α 3 of the second-order differential signal d.
【００２１】従って、除算器１１において、サンプルホ
ールド回路４が出力する位相誤差信号φｉを、サンプル
ホールド回路２２が出力する傾きαｉにより除算する
と、クロックピット信号ａのレベル変動、或いは光学的
なＭＴＦの変動成分が相殺される。従って、除算器１１
が出力する位相エラー信号に対応してＰＬＬ回路５によ
りクロックを生成すると、このクロックはクロックピッ
トに正確に同期した位相を有することになる。即ち、ジ
ッタの少ないクロックが生成される。Therefore, in the divider 11, when the phase error signal φi output from the sample hold circuit 4 is divided by the slope αi output from the sample hold circuit 22, the level fluctuation of the clock pit signal a or the optical MTF of Fluctuation components are offset. Therefore, the divider 11
When a clock is generated by the PLL circuit 5 in response to the phase error signal output by, the clock has a phase accurately synchronized with the clock pit. That is, a clock with less jitter is generated.
【００２２】図５は第２の実施例を示している。Ａ／Ｄ
変換器３１には光磁気ディスクより再生したＲＦ信号、
即ちクロックピット信号ａが入力される。このクロック
ピット信号ａはＡ／Ｄ変換器３１によりＡ／Ｄ変換さ
れ、サンプルホールド回路３４ａ，３４ｂおよびピット
検出セグメントカウンタ３２に供給される。ピット検出
セグメントカウンタ３２は、この入力信号から所定のタ
イミング信号を生成し、サンプルホールド回路３４ａ，
３４ｂおよびサンプルホールド回路３５ａ，３５ｂに出
力している。このサンプルホールド回路３５ａ，３５ｂ
には、クロックピット信号ａを微分器３３により微分し
た微分信号ｂが入力されている。FIG. 5 shows a second embodiment. A / D
An RF signal reproduced from the magneto-optical disk is transmitted to the converter 31,
That is, the clock pit signal a is input. The clock pit signal a is A / D converted by the A / D converter 31 and supplied to the sample hold circuits 34a and 34b and the pit detection segment counter 32. The pit detection segment counter 32 generates a predetermined timing signal from this input signal, and the sample hold circuit 34a,
34b and sample and hold circuits 35a and 35b. The sample hold circuits 35a and 35b
A differential signal b obtained by differentiating the clock pit signal a by the differentiator 33 is input to the.
【００２３】サンプルホールド回路３４ａの出力は除算
器４１ａに出力され、サンプルホールド回路３４ｂの出
力は除算器４１ｂに出力されている。また、サンプルホ
ールド回路３５ａの出力は除算器４１ａに供給され、サ
ンプルホールド回路３５ｂの出力は除算器４１ｂに供給
されている。除算器４１ａの出力と４１ｂの出力は、そ
れぞれ減算器３７に供給され、両者の差が演算されるよ
うになされている。そして、減算器３７の出力がＰＬＬ
回路３６に供給され、クロックが生成されるようになさ
れている。そして、このクロックは図示せぬ回路に供給
されるとともに、Ａ／Ｄ変換器３１とピット検出セグメ
ントカウンタ３２に供給されている。The output of the sample-hold circuit 34a is output to the divider 41a, and the output of the sample-hold circuit 34b is output to the divider 41b. The output of the sample hold circuit 35a is supplied to the divider 41a, and the output of the sample hold circuit 35b is supplied to the divider 41b. The outputs of the divider 41a and 41b are supplied to the subtractor 37, and the difference between the two is calculated. Then, the output of the subtractor 37 is the PLL
The clock is supplied to the circuit 36 so that a clock is generated. This clock is supplied to a circuit (not shown) and also to the A / D converter 31 and the pit detection segment counter 32.
【００２４】次に、図６乃至図８のタイミングチャート
を参照して、その動作について説明する。ピット検出セ
グメントカウンタ３２は、クロックピット信号ａのピー
クの点Ｐに対応すべきエッジｃ1より１クロック分だけ
前のエッジｃ2のタイミングにおいて、サンプリングパ
ルスをサンプルホールド回路３４ａと３５ａに出力す
る。また、エッジｃ1より１クロック分だけ後のエッジ
ｃ3のタイミングにおいて、サンプリングパルスをサン
プルホールド回路３４ｂと３５ｂに出力する。従って、
図６に示すように、サンプルホールド回路３４ａはクロ
ックピット信号ａの点Ｒ1のレベルをサンプルホールド
し、サンプルホールド回路３４ｂは点Ｒ２のレベルをサ
ンプルホールドする。また、サンプルホールド回路３５
ａは、微分信号ｂの点Ｄ1のレベルをサンプルホールド
し、サンプルホールド回路３５ｂは微分信号ｂの点Ｄ2
のレベルをサンプルホールドする。Next, the operation will be described with reference to the timing charts of FIGS. The pit detection segment counter 32 outputs a sampling pulse to the sample hold circuits 34a and 35a at the timing of the edge c 2 which is one clock before the edge c 1 which should correspond to the peak point P of the clock pit signal a. Further, at the timing of edge c 3 after one clock from the edge c 1, and outputs a sampling pulse to the sample-and-hold circuit 34b and 35b. Therefore,
As shown in FIG. 6, the sample hold circuit 34a samples and holds the level at the point R 1 of the clock pit signal a, and the sample hold circuit 34b samples and holds the level at the point R2. In addition, the sample hold circuit 35
a holds the level of the point D 1 of the differential signal b, and the sample-hold circuit 35b holds the level of the point D 2 of the differential signal b.
Sample-hold the level of.
【００２５】除算器４１ａはサンプルホールド回路３４
ａの出力をサンプルホールド回路３５ａの出力で除算す
る。また、除算器４１ｂはサンプルホールド回路３４ｂ
の出力をサンプルホールド回路３５ｂの出力で除算す
る。微分信号ｂの点Ｄ1のレベルは、クロックピット信
号ａの対応する点Ｒ1の傾きを表している。同様に微分
信号ｂの点Ｄ2におけるレベルは、クロックピット信号
ａの点Ｒ2の傾きに対応している。従って、クロックピ
ット信号ａの点Ｒ1のレベルを微分信号ｂの点Ｄ1のレベ
ルで除算することにより、またクロックピット信号ａの
点Ｒ2のレベルを微分信号ｂの点Ｄ2のレベルで除算する
ことにより、点Ｒ1，Ｒ2のレベルが正規化される。The divider 41a is a sample hold circuit 34.
The output of a is divided by the output of the sample hold circuit 35a. Further, the divider 41b is a sample hold circuit 34b.
Is divided by the output of the sample hold circuit 35b. The level of the point D 1 of the differential signal b represents the slope of the corresponding point R 1 of the clock pit signal a. Similarly, the level of the differential signal b at the point D 2 corresponds to the slope of the point R 2 of the clock pit signal a. Therefore, by dividing the level of the point R 1 of the clock pit signal a by the level of the point D 1 of the differential signal b, and the level of the point R 2 of the clock pit signal a by the level of the point D 2 of the differential signal b. By dividing, the levels of the points R 1 and R 2 are normalized.
【００２６】即ち、図７に示すように、クロックピット
信号ａのレベルが変動すると、クロックピット信号ａと
クロックｃの位相差がΔθである場合における、位相誤
差信号のレベルがφ1からφ2に変動する。同様に光学的
なＭＴＦが変動すると、図８に示すように、位相差がΔ
θである場合における位相誤差信号は、φ1からφ3に変
動する。しかしながら上述した除算を行うことにより、
このレベル変動が正規化される。That is, as shown in FIG. 7, when the level of the clock pit signal a changes, the level of the phase error signal changes from φ 1 to φ 2 when the phase difference between the clock pit signal a and the clock c is Δθ. Fluctuates. Similarly, when the optical MTF fluctuates, the phase difference Δ changes as shown in FIG.
The phase error signal in the case of θ changes from φ 1 to φ 3 . However, by performing the above division,
This level fluctuation is normalized.
【００２７】従って、減算器３７により除算器４１ａの
出力から、除算器４１ｂの出力を減算することにより
（正規化された点Ｒ1のレベルから点Ｒ2のレベルを減算
することにより）、正確に位相誤差に対応した誤差信号
を生成することができる。ＰＬＬ回路３６は、この誤差
信号に対応してクロックを生成する。Therefore, by subtracting the output of the divider 41b from the output of the divider 41a by the subtractor 37 (by subtracting the level of the point R 2 from the normalized level of the point R 1 ), It is possible to generate an error signal corresponding to the phase error. The PLL circuit 36 generates a clock corresponding to this error signal.
【００２８】[0028]
【発明の効果】以上の如く請求項１に記載の位相比較回
路によれば、入力信号を微分し、この微分信号のレベル
をその傾きで除算するようにした。また、請求項２に記
載の位相比較回路によれば、入力信号の第１のタイミン
グにおけるレベルをその傾きで除算し、また第２のタイ
ミングにおけるレベルをその傾きで除算し、両者の差か
ら誤差信号を生成するようにした。従って、いずれの場
合においても、入力信号のレベル変動やＭＴＦの変動等
にかかわらず、正確な位相誤差を検出することが可能に
なる。As described above, according to the phase comparison circuit of the first aspect, the input signal is differentiated, and the level of the differential signal is divided by the slope thereof. According to the phase comparison circuit of the second aspect, the level of the input signal at the first timing is divided by the slope, and the level at the second timing is divided by the slope. A signal is generated. Therefore, in any case, an accurate phase error can be detected regardless of the level fluctuation of the input signal, the MTF fluctuation, and the like.
【図１】本発明の位相比較回路を応用したクロック生成
回路の一実施例の構成を示すブロック図である。FIG. 1 is a block diagram showing a configuration of an embodiment of a clock generation circuit to which a phase comparison circuit of the present invention is applied.
【図２】図１の実施例の動作を説明するタイミングチャ
ートである。FIG. 2 is a timing chart explaining the operation of the embodiment of FIG.
【図３】図１の実施例のクロックピット信号のレベルが
変動した場合における動作を説明するタイミングチャー
トである。FIG. 3 is a timing chart for explaining an operation when the level of the clock pit signal of the embodiment of FIG. 1 changes.
【図４】図１の実施例の光学的なＭＴＦが変動した場合
における動作を説明するタイミングチャートである。FIG. 4 is a timing chart for explaining the operation when the optical MTF of the embodiment of FIG. 1 changes.
【図５】本発明の位相比較回路を応用したクロック生成
回路の第２の実施例の構成を示すブロック図である。FIG. 5 is a block diagram showing a configuration of a second embodiment of a clock generation circuit to which the phase comparison circuit of the present invention is applied.
【図６】図５の実施例の動作を説明するタイミングチャ
ートである。FIG. 6 is a timing chart explaining the operation of the embodiment of FIG.
【図７】図５の実施例のクロックピット信号のレベルが
変動した場合における動作を説明するタイミングチャー
トである。FIG. 7 is a timing chart for explaining the operation when the level of the clock pit signal in the embodiment of FIG. 5 changes.
【図８】図５の実施例の光学的なＭＴＦが変動した場合
における動作を説明するタイミングチャートである。FIG. 8 is a timing chart for explaining the operation when the optical MTF of the embodiment of FIG. 5 changes.
【図９】従来の位相比較回路の構成例を示すブロック図
である。FIG. 9 is a block diagram showing a configuration example of a conventional phase comparison circuit.
【図１０】図９の例の動作を説明するタイミングチャー
トである。FIG. 10 is a timing chart illustrating the operation of the example of FIG.
【図１１】図９の例の位相誤差が発生した場合における
動作を説明するタイミングチャートである。FIG. 11 is a timing chart illustrating an operation when a phase error in the example of FIG. 9 occurs.
【図１２】図９の例のクロックピット信号のレベルが変
動した場合における動作を説明するタイミングチャート
である。FIG. 12 is a timing chart illustrating an operation when the level of the clock pit signal in the example of FIG. 9 changes.
【図１３】図９の例の光学的なＭＴＦが変動した場合に
おける動作を説明するタイミングチャートである。FIG. 13 is a timing chart illustrating an operation when the optical MTF in the example of FIG. 9 changes.
１ Ａ／Ｄ変換器 ３ 微分器 ４ サンプルホールド回路 ５ ＰＬＬ回路 １１ 除算器 １２ 検出回路 ２１ 微分器 ２２ サンプルホールド回路 ２３ ゼロクロス検出回路 ３１ Ａ／Ｄ変換器 ３３ 微分器 ３４ａ，３４ｂ，３５ａ，３５ｂ サンプルホールド回
路 ３６ ＰＬＬ回路 ３７ 減算器 ４１ａ，４１ｂ 除算器1 A / D converter 3 Differentiator 4 Sample hold circuit 5 PLL circuit 11 Divider 12 Detection circuit 21 Differentiator 22 Sample hold circuit 23 Zero cross detection circuit 31 A / D converter 33 Differentiator 34a, 34b, 35a, 35b Sample Hold circuit 36 PLL circuit 37 Subtractor 41a, 41b Divider
───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.5 識別記号 庁内整理番号 ＦＩ 技術表示箇所 // Ｇ１１Ｂ 20/14 ３５１ Ａ 8322−5Ｄ ─────────────────────────────────────────────────── ─── Continuation of front page (51) Int.Cl. 5 Identification number Office reference number FI technical display location // G11B 20/14 351 A 8322-5D
Claims (2)
相比較回路において、 前記入力信号を微分する微分手段と、 前記基準信号に同期した所定のタイミングにおいて、前
記微分手段より出力される微分信号のレベルを検出する
レベル検出手段と、 前記微分信号の傾きを検出する傾き検出手段と、 前記レベル検出手段により検出した前記微分信号のレベ
ルを、前記傾き検出手段により検出した傾きにより除算
する除算手段とを備えることを特徴とする位相比較回
路。1. A phase comparison circuit for comparing the phases of an input signal and a reference signal, a differentiating means for differentiating the input signal, and a differentiating signal output from the differentiating means at a predetermined timing synchronized with the reference signal. Level detecting means for detecting the level of the differential signal, inclination detecting means for detecting the inclination of the differential signal, and dividing means for dividing the level of the differential signal detected by the level detecting means by the inclination detected by the inclination detecting means. And a phase comparison circuit comprising:
相比較回路において、 前記基準信号に同期した第１のタイミングにおいて、前
記入力信号のレベルを検出する第１の入力信号レベル検
出手段と、 前記基準信号に同期した第２のタイミングにおいて、前
記入力信号のレベルを検出する第２の入力信号レベル検
出手段と、 前記基準信号に同期した前記第１のタイミングにおい
て、前記入力信号の傾きを検出する第１の傾き検出手段
と、 前記基準信号に同期した前記第２のタイミングにおい
て、前記入力信号の傾きを検出する第２の傾き検出手段
と、 前記第１の入力信号レベル検出手段により検出した前記
入力信号のレベルを、前記第１の傾き検出手段により検
出した前記傾きにより除算する第１の除算手段と、 前記第２の入力信号レベル検出手段により検出した前記
入力信号のレベルを、前記第２の傾き検出手段により検
出した前記傾きにより除算する第２の除算手段と、 前記第１の除算手段と第２の除算手段の出力の差を演算
する減算手段とを備えることを特徴とする位相比較回
路。2. A phase comparison circuit for comparing the phases of an input signal and a reference signal, the first input signal level detecting means for detecting a level of the input signal at a first timing synchronized with the reference signal, Second input signal level detection means for detecting the level of the input signal at a second timing synchronized with the reference signal, and inclination of the input signal at the first timing synchronized with the reference signal The first inclination detecting means for detecting the inclination of the input signal at the second timing synchronized with the reference signal, and the first inclination detecting means for detecting the inclination of the input signal. First division means for dividing the level of the input signal by the inclination detected by the first inclination detection means; and the second input signal level Second division means for dividing the level of the input signal detected by the detection means by the inclination detected by the second inclination detection means; and a difference between outputs of the first division means and the second division means. And a subtraction unit for calculating
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4174963A JPH05343988A (en) | 1992-06-09 | 1992-06-09 | Phase comparator circuit |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4174963A JPH05343988A (en) | 1992-06-09 | 1992-06-09 | Phase comparator circuit |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH05343988A true JPH05343988A (en) | 1993-12-24 |
Family
ID=15987804
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP4174963A Withdrawn JPH05343988A (en) | 1992-06-09 | 1992-06-09 | Phase comparator circuit |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH05343988A (en) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6847601B2 (en) | 2000-08-04 | 2005-01-25 | International Business Machines Corporation | Data recovery apparatus and method |
-
1992
- 1992-06-09 JP JP4174963A patent/JPH05343988A/en not_active Withdrawn
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6847601B2 (en) | 2000-08-04 | 2005-01-25 | International Business Machines Corporation | Data recovery apparatus and method |
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