JPH05343614A - Manufacture of semiconductor element - Google Patents
Manufacture of semiconductor elementInfo
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- JPH05343614A JPH05343614A JP4149386A JP14938692A JPH05343614A JP H05343614 A JPH05343614 A JP H05343614A JP 4149386 A JP4149386 A JP 4149386A JP 14938692 A JP14938692 A JP 14938692A JP H05343614 A JPH05343614 A JP H05343614A
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Abstract
Description
【0001】[0001]
【産業上の利用分野】この発明は半導体素子の製造方
法、特に半導体素子における電荷蓄積ノードの形成方法
に関するものである。BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a method for manufacturing a semiconductor device, and more particularly to a method for forming a charge storage node in a semiconductor device.
【0002】[0002]
【従来の技術】3層多結晶シリコン技術を用いて選択ト
ランジスタやビット線、あるいは素子分離領域の上に蓄
積容量を形成することによりメモリセル面積を小さくす
るようにしたスタックドキャパシタセルは知られてい
る。2. Description of the Related Art A stacked capacitor cell is known in which a memory cell area is reduced by forming a storage capacitor on a select transistor, a bit line, or an element isolation region by using a three-layer polycrystalline silicon technique. ing.
【0003】図3により、その従来の電荷蓄積ノードの
形成方法について説明する。A conventional method of forming the charge storage node will be described with reference to FIG.
【0004】図3(a)はLDD型のトランジスタ構造
を有するDRAMのゲート配線上に絶縁膜を堆積し、セ
ルコンタクトホールを開孔し、多結晶シリコンにリンを
拡散して形成したセル蓄積ノードの断面図である。FIG. 3A shows a cell storage node formed by depositing an insulating film on a gate wiring of a DRAM having an LDD type transistor structure, opening a cell contact hole, and diffusing phosphorus into polycrystalline silicon. FIG.
【0005】ここで2−1はシリコン単結晶基板であ
り、2−2は厚さ6000Åの素子分離のフィールド酸
化膜、2−3は厚さ200Åのゲート酸化膜、2−4は
多結晶シリコンにリン拡散した厚さ4000Åのゲート
配線、2−5はPSG(phospho silica
te glass)による厚さ3000Åのゲートサイ
ドウォール、2−6はNSG(non−doped−s
ilicate glass)の厚さ2000Åの層間
絶縁膜、2−7はリン拡散した厚さ2000Åの多結晶
シリコンであって一方の蓄積容量電極を形成する。Here, 2-1 is a silicon single crystal substrate, 2-2 is a field oxide film for element isolation having a thickness of 6000Å, 2-3 is a gate oxide film having a thickness of 200Å, and 2-4 is polycrystalline silicon. Gate wiring with a thickness of 4000 Å diffused in phosphorus, PSG (phospho silicon)
3,000 Å thick gate sidewall by te glass, 2-6 is NSG (non-doped-s)
An interlayer insulating film having a thickness of 2000 Å is formed of an ilicate glass, and 2-7 is polycrystalline silicon having a thickness of 2000 Å diffused by phosphorus, and forms one storage capacitor electrode.
【0006】次に図3(b)で示すように蓄積容量絶縁
膜である厚さ100Åの誘電体である窒化膜2−8を、
そして厚さ2500Åの多結晶シリコン2−9を減圧C
VD法で堆積し、多結晶シリコン2−9にリンを拡散し
てからパターニングをして他方の蓄積容量電極を形成す
る。Next, as shown in FIG. 3B, a nitride film 2-8, which is a storage capacitor insulating film and is a dielectric having a thickness of 100 Å, is formed.
Then, depressurize the polycrystalline silicon 2-9 with a thickness of 2500Å C
The other storage capacitor electrode is formed by depositing by the VD method, diffusing phosphorus into the polycrystalline silicon 2-9, and then patterning.
【0007】次に(c)で示すように層間絶縁膜である
厚さ5000ÅのBPSG(phospho sili
cate glass)2−10を堆積し、900℃の
窒素雰囲気でガラスフローを施して表面を平坦化する。
続いてコンタクトホールを開孔し、ビットラインの厚さ
6000ÅのAl配線2−11を形成する。Next, as shown in (c), a 5000 Å-thick BPSG (phosphopho sili) which is an interlayer insulating film.
Cate glass) 2-10 is deposited, and a glass flow is performed in a nitrogen atmosphere at 900 ° C. to flatten the surface.
Then, a contact hole is opened to form an Al wiring 2-11 having a bit line thickness of 6000Å.
【0008】[0008]
【発明が解決しようとする課題】しかしながら、以上で
述べた電荷蓄積領域の形成方法ではLSIの高集積化に
よるセル面積の減少に伴う容量の減少を補償するため、
誘電体である窒化膜2−8の膜厚を薄くしなければなら
ない。しかしながら窒化膜2−8の膜厚を薄くするとセ
ル内のリーク電流が増大してしまい窒化膜の薄膜化に問
題がある。However, in the method of forming the charge storage region described above, the reduction of the capacitance due to the reduction of the cell area due to the high integration of the LSI is compensated.
The film thickness of the nitride film 2-8, which is a dielectric, must be reduced. However, if the film thickness of the nitride film 2-8 is reduced, the leak current in the cell increases, and there is a problem in thinning the nitride film.
【0009】この発明は以上述べた電荷蓄積部の面積の
減少に伴う容量の低下の問題を、窒化膜の膜厚の減少に
よらずに解決することを目的とする。It is an object of the present invention to solve the above-mentioned problem of the decrease in capacitance due to the decrease in the area of the charge storage portion without depending on the decrease in the film thickness of the nitride film.
【0010】[0010]
【課題を解決するための手段】この発明によれば、スタ
ックドキャパシタセルの製造方法において電荷蓄積ノー
ドの表面を粗面化し、電極表面積を増大させる。電荷蓄
積ノード上にシリコンを含む合金を堆積させ、その合金
中に単結晶のシリコンノジュールまたは固溶体を偏析さ
せてから合金をエッチングして取り除き電荷蓄積ノード
の表面を、残されたシリコンノジュールにより粗面化す
る。According to the present invention, in the method of manufacturing a stacked capacitor cell, the surface of the charge storage node is roughened to increase the electrode surface area. An alloy containing silicon is deposited on the charge storage node, and single crystal silicon nodules or solid solutions are segregated in the alloy, and then the alloy is etched away to remove the surface of the charge storage node from the rough surface of the remaining silicon nodules. Turn into.
【0011】[0011]
【作用】電荷蓄積ノードの表面の粗面化により増加する
表面積により、誘電膜厚を減少させることなく容量の増
加を行うことが出来る。The surface area increased by roughening the surface of the charge storage node makes it possible to increase the capacitance without decreasing the dielectric film thickness.
【0012】[0012]
【実施例】以下、図1を用いて本発明の一実施例を説明
する。DESCRIPTION OF THE PREFERRED EMBODIMENTS An embodiment of the present invention will be described below with reference to FIG.
【0013】図1(a)はLDD型トランジスタ構造を
有するDRAMのゲート配線上に絶縁膜を堆積しコンタ
クトホール開孔後、スタックドキャパシタセルの電荷蓄
積ノードとなる多結晶シリコンを堆積したところの断面
図である。FIG. 1A shows that an insulating film is deposited on a gate wiring of a DRAM having an LDD type transistor structure, a contact hole is opened, and then polycrystalline silicon, which will be a charge storage node of a stacked capacitor cell, is deposited. FIG.
【0014】図1(a)において1−1はシリコン単結
晶基板であり、1−2は素子分離の厚さ6000Åのフ
ィールド酸化膜、1−3は厚さ200Åのゲート酸化
膜、1−4は多結晶シリコンにリンを拡散した厚さ40
00Åのゲート配線、1−5は厚さ3000Åのゲート
サイドウォール(PSG)、1−6は厚さ2000Åの
層間絶縁膜(NSG)、1−7は厚さ2000Åの多結
晶シリコンである。In FIG. 1A, 1-1 is a silicon single crystal substrate, 1-2 is a field oxide film having a thickness of 6000 Å for element isolation, 1-3 is a gate oxide film having a thickness of 200 Å, 1-4 Is a thickness of 40 diffused with phosphorus in polycrystalline silicon.
00 Å gate wiring, 1-5 is a 3000 Å thick gate sidewall (PSG), 1-6 is a 2000 Å thick interlayer insulating film (NSG), and 1-7 is 2000 Å thick polycrystalline silicon.
【0015】このウェハに対し図1(b)に示すように
Al−Si−Cu合金などをスパッタ法で厚さ4000
Åの膜1−8として堆積させる。次にこの膜1−8を例
えばR.T.A.(ラピッド・サーマル・アニール)を
用い、400〜450℃の温度で1〜2分程度の熱処理
を行い膜1−8内に単結晶シリコンノジュールまたは固
溶体を偏析形成する。As shown in FIG. 1B, an Al--Si--Cu alloy or the like having a thickness of 4000 is formed on this wafer by a sputtering method.
Deposit as a film 1-8 of Å. Next, this film 1-8 is formed by, for example, R.M. T. A. Using (Rapid Thermal Annealing), heat treatment is performed at a temperature of 400 to 450 ° C. for about 1 to 2 minutes to segregate the single crystal silicon nodules or solid solution in the film 1-8.
【0016】次に図1(c)に示すように膜1−8のA
l合金をその合金内部に偏析した固溶体またはシリコン
ノジュール1−9を残すように5%塩酸などを用いてエ
ッチングを行って除去する。その後多結晶シリコン層1
−7とシリコンノジュール1−9のシリコンにリンを拡
散する。Next, as shown in FIG.
The l alloy is removed by etching using 5% hydrochloric acid or the like so that the solid solution segregated within the alloy or the silicon nodules 1-9 remains. Then polycrystalline silicon layer 1
-7 and silicon nodules 1-9 diffuse phosphorus into silicon.
【0017】次に図1(d)に示すようにホトリソとエ
ッチングを行ってシリコンノジュール1−9により凹凸
をもった電荷蓄積ノードの一方の蓄積容量電極を形成す
る。Next, as shown in FIG. 1D, photolithography and etching are performed to form one storage capacitor electrode of the charge storage node having irregularities by the silicon nodules 1-9.
【0018】そして図1(e)に示すように、この電荷
蓄積ノードの上に厚さ100Åの誘電体である窒化膜1
−10を形成して蓄積容量絶縁膜とし、そしてその上に
他方の蓄積容量電極となる厚さ2500Åの多結晶シリ
コン1−11を減圧CVD法によって堆積し、多結晶シ
リコン層1−11にリン拡散を行った後にパターニング
し、セルプレートを形成する。Then, as shown in FIG. 1 (e), a nitride film 1 as a dielectric having a thickness of 100 Å is formed on the charge storage node.
-10 is formed as a storage capacitor insulating film, and polycrystalline silicon 1-11 having a thickness of 2500 Å to be the other storage capacitor electrode is deposited thereon by a low pressure CVD method to form a phosphorus on the polycrystalline silicon layer 1-11. After diffusion, patterning is performed to form a cell plate.
【0019】次に図1(f)に示すように厚さ5000
Åの層間絶縁膜(BPSG)1−12を常圧CVD法で
堆積し900℃の窒素雰囲気中でガラスフローを施して
平坦化する。その後コンタクトホールを開孔し、ビット
ラインの厚さ6000ÅのAl配線1−13を形成す
る。Next, as shown in FIG. 1 (f), a thickness of 5000
An interlayer insulating film (BPSG) 1-12 of Å is deposited by a normal pressure CVD method, and a glass flow is performed in a nitrogen atmosphere at 900 ° C. to flatten it. After that, a contact hole is opened to form an Al wiring 1-13 having a bit line thickness of 6000Å.
【0020】多結晶シリコン層1−7の粗面は他の方法
でも実行しうる。その一例を図2(d)′−2(f)′
に示す実施例により説明する。この方法は図1(c)に
おけるシリコンノジュール1−9をマスクとして利用
し、キャパシタノードとなる多結晶シリコン1−7を粗
面化する方法である。The rough surface of the polycrystalline silicon layer 1-7 can be implemented by other methods. An example thereof is shown in FIG. 2 (d) '-2 (f)'.
The example will be described. This method is a method in which the silicon nodules 1-9 shown in FIG. 1 (c) are used as a mask to roughen the polycrystalline silicon 1-7 serving as a capacitor node.
【0021】図1(c)における多結晶シリコン層1−
7とシリコンノジュール1−9へのリンの拡散前にシリ
コンノジュール1−9と多結晶シリコン1−7をシリコ
ンノジュール1−9をマスクとしてRIE(react
ive ionetching)法で全面エッチングを
行い、多結晶シリコン1−7を粗面化し、図2(d)′
に示す構造を得た後多結晶シリコン層1−7にリンの拡
散を施す。Polycrystalline silicon layer 1- in FIG. 1 (c)
7 and silicon nodule 1-9 before the diffusion of phosphorus into silicon nodule 1-9 and polycrystalline silicon 1-7 using silicon nodule 1-9 as a mask.
The entire surface is etched by an iv ion etching) method to roughen the polycrystalline silicon 1-7, and then, as shown in FIG.
After obtaining the structure shown in FIG. 3, phosphorus is diffused in the polycrystalline silicon layer 1-7.
【0022】次に図2(e)′に示すように厚さ100
Åの誘電体窒化膜1−10と厚さ2500Åの多結晶シ
リコン1−11を減圧CVD法によって堆積し、リン拡
散後にパターニングし、セルプレートを形成する。Next, as shown in FIG. 2 (e) ', the thickness 100
A Å dielectric nitride film 1-10 and a 2500 Å thick polycrystalline silicon 1-11 are deposited by a low pressure CVD method, and phosphorus diffusion is performed to perform patterning to form a cell plate.
【0023】次に図2(f)′に示すように厚さ500
0Åの層間絶縁膜(BPSG)1−12を常圧CVD法
で堆積し、900℃の窒素雰囲気中でガラスフローを施
して平坦化する。その後コンタクトホールを開孔しビッ
トラインの厚さ6000ÅのAl配線1−13を形成す
る。Next, as shown in FIG. 2 (f) ', the thickness 500
An interlayer insulating film (BPSG) 1-12 of 0 Å is deposited by the atmospheric pressure CVD method, and a glass flow is performed in a nitrogen atmosphere at 900 ° C. to flatten it. After that, a contact hole is opened to form an Al wiring 1-13 having a bit line thickness of 6000Å.
【0024】[0024]
【発明の効果】以上のようにこの発明の電荷蓄積ノード
の電極形成法によれば、電極表面にシリコンを含む合金
膜を堆積させた後適当な熱処理によりその層内にシリコ
ンノジュールを形成し、しかる後シリコンノジュールを
残すように合金層をエッチングしてシリコンノジュール
を電極表面に析出させて、あるいはその表面のシリコン
ノジュールをマスクとして下層の電極をエッチングする
ようにしたことにより電極の表面積が2倍以上になり、
誘電体となる窒化膜の膜厚を薄くする必要もなくなる。
したがって容量が大きくリーク電流の少ない信頼性の高
いキャパシタの実現が可能となる。As described above, according to the method of forming the electrode of the charge storage node of the present invention, an alloy film containing silicon is deposited on the surface of the electrode, and then silicon oxide is formed in the layer by appropriate heat treatment. After that, the alloy layer is etched so that the silicon nodules are left to deposit the silicon nodules on the electrode surface, or the silicon nodules on the surface are used as a mask to etch the lower electrode, so that the surface area of the electrode is doubled. And above,
It is not necessary to reduce the film thickness of the nitride film that becomes the dielectric.
Therefore, it is possible to realize a highly reliable capacitor having a large capacitance and a small leak current.
【図1】本発明の一実施例の工程を示す図である。FIG. 1 is a diagram showing a process of one embodiment of the present invention.
【図2】本発明の他の実施例の工程を示す図である。FIG. 2 is a diagram showing a process of another embodiment of the present invention.
【図3】従来の方法を示す図である。FIG. 3 is a diagram showing a conventional method.
1−1 シリコン基板 1−2 フィールド酸化膜 1−3 ゲート酸化膜 1−4 ゲート配線 1−5 側壁 1−6 層間絶縁膜 1−7 多結晶シリコン膜 1−8 シリコン合金膜 1−9 シリコンノジュール 1−10 蓄積容量絶縁膜 1−11 多結晶シリコン膜 1−12 層間絶縁膜 1−13 アルミニウム配線 1-1 Silicon substrate 1-2 Field oxide film 1-3 Gate oxide film 1-4 Gate wiring 1-5 Side wall 1-6 Interlayer insulating film 1-7 Polycrystalline silicon film 1-8 Silicon alloy film 1-9 Silicon nodule 1-10 Storage Capacitance Insulating Film 1-11 Polycrystalline Silicon Film 1-12 Interlayer Insulating Film 1-13 Aluminum Wiring
Claims (3)
含むことを特徴とする電荷蓄積ノードの形成方法:多結
晶シリコン膜の表面に、シリコンを含む合金膜を堆積す
る段階;この合金膜を熱処理することによりその合金膜
内に単結晶シリコンノジュールまたは固溶体を偏析させ
る段階:偏析したシリコンノジュールまたは固溶体を用
いて上記多結晶シリコン膜の表面を粗面化する段階;上
記粗面化された多結晶シリコン膜の表面にリンを拡散
し、第一蓄積容量電極をつくる段階:上記第一蓄積容量
電極上に蓄積容量絶縁膜を形成する段階;上記蓄積容量
絶縁膜上に第二蓄積容量電極を形成する段階。1. A method of forming a charge storage node, which comprises the following steps in manufacturing a semiconductor device: depositing an alloy film containing silicon on the surface of a polycrystalline silicon film; heat treating the alloy film. Segregating single-crystal silicon nodules or solid solutions in the alloy film by: roughening the surface of the polycrystalline silicon film using the segregated silicon nodules or solid solutions; the roughened polycrystals Forming a first storage capacitor electrode by diffusing phosphorus on the surface of the silicon film: forming a storage capacitor insulating film on the first storage capacitor electrode; forming a second storage capacitor electrode on the storage capacitor insulating film Stage to do.
結晶シリコン膜の表面の粗面化段階は前記シリコン合金
膜の熱処理により形成されるシリコンノジュールまたは
固溶体を残すように上記合金膜をエッチングにより除去
する段階を含むことを特徴とする請求項1の方法。2. The roughening step of the surface of the polycrystalline silicon film using the silicon nodule removes the alloy film by etching so as to leave a silicon nodule or a solid solution formed by heat treatment of the silicon alloy film. The method of claim 1 including the steps.
結晶シリコン膜の表面の粗面化段階は、前記シリコン合
金膜の熱処理により形成されるシリコンノジュールまた
は固溶体を残すように上記合金膜をエッチングにより除
去する段階及びそのように残されたシリコンノジュール
をその表面に有する前記多結晶シリコン膜の全面を、シ
リコンノジュールが除去されるまでエッチングする段階
を含むことを特徴とする請求項1の方法。3. The roughening step of the surface of the polycrystalline silicon film using the silicon nodules, the alloy films are removed by etching so as to leave silicon nodules or solid solutions formed by heat treatment of the silicon alloy films. 2. The method of claim 1 including the steps of: and etching the entire surface of the polycrystalline silicon film having the silicon nodules thus left on its surface until the silicon nodules are removed.
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP4149386A JPH05343614A (en) | 1992-06-09 | 1992-06-09 | Manufacture of semiconductor element |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP4149386A JPH05343614A (en) | 1992-06-09 | 1992-06-09 | Manufacture of semiconductor element |
Publications (1)
Publication Number | Publication Date |
---|---|
JPH05343614A true JPH05343614A (en) | 1993-12-24 |
Family
ID=15473996
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP4149386A Pending JPH05343614A (en) | 1992-06-09 | 1992-06-09 | Manufacture of semiconductor element |
Country Status (1)
Country | Link |
---|---|
JP (1) | JPH05343614A (en) |
Cited By (2)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US6232178B1 (en) | 1998-11-11 | 2001-05-15 | Nec Corporation | Method for manufacturing capacitive element |
US9391069B1 (en) | 2015-12-03 | 2016-07-12 | International Business Machines Corporation | MIM capacitor with enhanced capacitance formed by selective epitaxy |
-
1992
- 1992-06-09 JP JP4149386A patent/JPH05343614A/en active Pending
Cited By (2)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US6232178B1 (en) | 1998-11-11 | 2001-05-15 | Nec Corporation | Method for manufacturing capacitive element |
US9391069B1 (en) | 2015-12-03 | 2016-07-12 | International Business Machines Corporation | MIM capacitor with enhanced capacitance formed by selective epitaxy |
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