JPH05326891A - Non-volatile semiconductor memory device - Google Patents

Non-volatile semiconductor memory device

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JPH05326891A
JPH05326891A JP4086827A JP8682792A JPH05326891A JP H05326891 A JPH05326891 A JP H05326891A JP 4086827 A JP4086827 A JP 4086827A JP 8682792 A JP8682792 A JP 8682792A JP H05326891 A JPH05326891 A JP H05326891A
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Abstract

PURPOSE:To enable data to be written in a non-volatile semiconductor memory independent of the influence of a turn-ON phenomenon of an unwritten cell by a method wherein a transistor is provided between the source region of a cell transistor in a flash EEPROM and a ground potential terminal. CONSTITUTION:Memory transistors Qi,j are provided to intersections of word lines Xi and digit lines Yj respectively to constitute a memory cell matrix, where the N<+>-type source regions of the memory transistors are connected in common along a word line direction to a ground potential terminal through the intermediary of the first transistor Pi, and the gate electrode of the first transistor Pi is connected to a word line Xi. A writing high voltage is applied to the digit line Yj and the word line Xi at writing. At this point, even if the other memory cells connected to the same digit, line are lessened enough in threshold voltage to produce a turn-ON phenomenon, a write-operation can be carried out, because transistors which shut off a current path are present.

Description

【発明の詳細な説明】Detailed Description of the Invention

【0001】[0001]

【産業上の利用分野】本発明は不揮発性半導体記憶装置
に関し、特に電気的に書込み・消去が可能な浮遊ゲート
型半導体記憶装置に関する。
BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a non-volatile semiconductor memory device, and more particularly to an electrically writable / erasable floating gate type semiconductor memory device.

【0002】[0002]

【従来の技術】従来電気的に書込み・消去が可能な不揮
発性半導体記憶装置としては、その書込み・消去にファ
ウラーノードハイム(Fowler−Nordhei
m)型トンネル電流を用いる方式が一般的であった。し
かしながら、この方式ではその動作特性上書込み後のメ
モリ・トランジスタがデプレション状態になるため、選
択的な読出しを可能にするためには各ビット毎に選択ト
ランジスタを設ける必要があった。従って1ビットのメ
モリセルは選択トランジスタとメモリ・トランジスタと
から構成され、このためにセル面積が大きくなり、大容
量化の妨げになっていた。
2. Description of the Related Art As a non-volatile semiconductor memory device which is electrically writable and erasable, a Fowler-Nordheim (Fowler-Nordhei) has been used for writing and erasing.
The method using the m) type tunnel current was general. However, in this method, since the memory transistor after writing is in the depletion state due to its operating characteristics, it is necessary to provide a selection transistor for each bit in order to enable selective reading. Therefore, a 1-bit memory cell is composed of a selection transistor and a memory transistor, which increases the cell area and hinders the increase in capacity.

【0003】これに対する一つの対応策として、最近フ
ラッシュEEPROMが提案されている。これは従来の
EEPROMのようなバイト単位の書換えは行なえず、
一括消去型であるものの、紫外線消去型EPROMのよ
うな大容量セルと「電気的消去」とを結びつける手法と
して注目を集めている。
As one countermeasure against this, a flash EEPROM has recently been proposed. This cannot be rewritten in byte units like the conventional EEPROM,
Although it is a batch erasing type, it is attracting attention as a method for connecting a large capacity cell such as an ultraviolet erasing type EPROM and "electrical erasing".

【0004】図4はそのようなフラッシュEEPROM
の中で最もセル面積を小さくできるセルフ・アラインド
・ゲート型と呼ばれるメモリ・トランジスタの断面構造
図である。この例はP型シリコン基板1の表面部にN+
型ドレイン領域7とN+ 型ソース領域6とを設け、ソー
ス領域−ドレイン領域間の半導体基板1上の一部に第1
ゲート絶縁膜2を介して浮遊ゲート電極3を設け、さら
にこの浮遊ゲート電極3上に第2ゲート絶縁膜4を介し
て制御ゲート電極25が形成されている。浮遊ゲート電
極3と制御ゲート電極5とは、チャンネル長方向におい
て自己整合的に形成されている。
FIG. 4 shows such a flash EEPROM.
FIG. 3 is a cross-sectional structure diagram of a memory transistor called a self-aligned gate type which can minimize the cell area among the above. In this example, N + is formed on the surface of the P-type silicon substrate 1.
A type drain region 7 and an N + type source region 6 are provided, and the first type drain region 7 and the N + type source region 6 are provided on a part of the semiconductor substrate 1 between the source region and the drain region.
The floating gate electrode 3 is provided via the gate insulating film 2, and the control gate electrode 25 is formed on the floating gate electrode 3 via the second gate insulating film 4. The floating gate electrode 3 and the control gate electrode 5 are formed in a self-aligned manner in the channel length direction.

【0005】このメモリ・トランジスタの動作原理につ
いて説明する。書込み動作は通常の紫外線消去型EPR
OMと同様に、N+ 型ドレイン領域7,制御ゲート電極
5に高電圧を印加し、チャンネル内のピンチオフ領域で
発生したホット・エレクトロンを浮遊ゲート電極3に注
入するいわゆるホット・エレクトロン注入で行なう。消
去動作は制御ゲート電極5を接地した状態でN+ 型ソー
ス領域に高電圧を印加してファウラーノードハイム型ト
ンネル電流を用いて浮遊ゲート電極3内の電子の放出を
行なう。このとき、メモリ・セルでは従来のEEPRO
Mのような選択ゲート電極内には負電荷が残った状態で
消去動作を止めるのが常である。
The operating principle of this memory transistor will be described. The writing operation is a normal UV erase type EPR
Similar to the OM, a high voltage is applied to the N + type drain region 7 and the control gate electrode 5, and hot electrons generated in the pinch-off region in the channel are injected into the floating gate electrode 3 so-called hot electron injection. In the erasing operation, a high voltage is applied to the N + type source region while the control gate electrode 5 is grounded, and electrons are emitted from the floating gate electrode 3 by using a Fowler-Nordheim type tunnel current. At this time, in the memory cell, the conventional EEPROM
It is usual to stop the erase operation in the state where negative charges remain in the select gate electrode such as M.

【0006】図5および図6はこのような従来の不揮発
性半導体記憶装置を示す回路図および平面図である。1
ビットのメモリ・セルは浮遊ゲート電極3,制御ゲート
電極(X1 )の2層構造とこの両側のN+ 型ドレイン領
域7、N+ 型ソース領域6とから構成されている。制御
ゲート電極は横方向に隣接するメモリ・セル間で共通に
接続されワード線X1 を構成する。また、メモリ・セル
のN+ 型ドレイン領域7にはコンタクト孔8が開孔さ
れ、ディジット線Y1 を構成する金属配線に接続されて
いる。N+ 型ソース領域6をつなぐN+ 型領域上にもソ
ース電位を固定するためにコンタクト孔9が開孔され金
属配線(Vs)に接続され、通常の読出し、書込み時に
は接地電位となり、消去時には所定の消去電圧が印加さ
れる。
5 and 6 are a circuit diagram and a plan view showing such a conventional nonvolatile semiconductor memory device. 1
The bit memory cell comprises a two-layer structure of a floating gate electrode 3 and a control gate electrode (X 1 ), and an N + type drain region 7 and an N + type source region 6 on both sides thereof. The control gate electrodes are commonly connected between the memory cells adjacent in the lateral direction to form the word line X 1 . Further, a contact hole 8 is opened in the N + type drain region 7 of the memory cell and is connected to the metal wiring forming the digit line Y 1 . A contact hole 9 is also formed on the N + type region connecting the N + type source region 6 to fix the source potential and connected to the metal wiring (Vs). A predetermined erase voltage is applied.

【0007】図4,図6に示したメモリ・トランジスタ
i,j (i=1,2,…m,j=1,2,…n)のゲー
ト電極およびドレイン領域はそれぞれワード線X1 およ
びディジット線Yj に接続されている。ワードXi にゲ
ート電極が接続されたメモリ・トランジスタQi,1
…,Qi,n のソース領域には、トランジスタRi (通常
のMOSトランジスタ)を介して、消去電圧印加回路の
出力電圧Vsが印加される。なお、図6にはトランジス
タR1 ,…,Rm は示されていない。
The gate electrodes and drain regions of the memory transistors Q i, j (i = 1, 2, ... M, j = 1, 2, ... N) shown in FIGS. 4 and 6 are word lines X 1 and X 1, respectively. It is connected to the digit line Y j . A memory transistor Q i, 1 , whose gate electrode is connected to word X i ,
, Q i, n is applied with the output voltage Vs of the erase voltage applying circuit via the transistor R i (normal MOS transistor). The transistors R 1 , ..., R m are not shown in FIG.

【0008】[0008]

【発明が解決しようとする課題】この従来の不揮発性半
導体記憶装置では消去の制御性が大きな問題となってい
た。先に述べたように、このメモリ・セルの情報を消去
する際は原理的にデプレション状態になる前に消去を停
止する必要があるが、従来のセル・マトリクスでは現実
的にさらに早い段階で消去を停止する必要があった。こ
のときに消去の下限を規定するのは、書込みの時の「タ
ーン・オン現象」である。即ち、消去後の閾値電圧が低
下してくると(まだエンハンスメント状態であっても)
書込みの時の同一ディジット線上の非選択セルのように
ドレインに高電圧を印加しただけで浮遊ゲート電極の電
位が引上げられチャンネルが導通してしまうことがあ
る。これが「ターン・オン現象」と呼ばれるものである
が、セル・マトリクスを構成した状態でこの現象が生じ
ると、ターン・オン電流のためにディジット線の書込み
電圧が低下してしまい書込みが十分に行なえなくなると
いう問題があった。この「ターン・オン現象」を避ける
ためには消去レベルをそれに十分なだけ高い値で止めな
ければならない。しかしこのように消去レベルの下限が
高くなっても上限は読出し条件によって規定されている
ため、「ターン・オン現象」の存在は結果として、消去
レベルの許容範囲を狭くすることにつながっていた。最
近のようにメモリの大容量化が進むと、必然的に消去レ
ベルのばらつきが大きくなるにもかかわらず、一本のデ
ィジット線に接続されるメモリ・セルの数が増加するた
め「ターン・オン現象」はより厳しい制限を与えること
になる(1ビットのターン・オン電流がごく僅かであっ
ても、それが多数集まることによって無視できないもの
となるため、大容量になるに従って「ターン・オン現
象」で規定される消去レベルの下限は上昇することにな
る。)。このため、従来のセル・マトリクスでは消去の
制御性が難しく、動作面から大容量化を妨げる要因にな
っていた。
In this conventional nonvolatile semiconductor memory device, the controllability of erasure has been a serious problem. As described above, when erasing the information in this memory cell, it is necessary to stop the erasing before the depletion state is reached in principle. It was necessary to stop erasing. At this time, it is the "turn-on phenomenon" at the time of writing that defines the lower limit of erasing. That is, when the threshold voltage after erasing decreases (even in the enhancement state)
The potential of the floating gate electrode may be pulled up and the channel may become conductive just by applying a high voltage to the drain like a non-selected cell on the same digit line at the time of writing. This is called the "turn-on phenomenon". If this phenomenon occurs in the state where the cell matrix is configured, the write-in voltage of the digit line drops due to the turn-on current, and writing cannot be performed sufficiently. There was a problem of disappearing. To avoid this "turn-on phenomenon", the erase level must be stopped at a value high enough for it. However, even if the lower limit of the erase level is high, the upper limit is defined by the read condition, and the existence of the "turn-on phenomenon" consequently narrows the allowable range of the erase level. As memory capacity has increased as in recent years, the number of memory cells connected to a single digit line increases even though the variation in erase level inevitably increases. "Phenomenon" will impose a stricter limit (even if the turn-on current of 1 bit is very small, it will not be neglected due to the large number of them, so the "turn-on phenomenon" will increase as the capacity increases. The lower limit of the erasing level specified by "will increase.)" For this reason, it is difficult to control erasing with the conventional cell matrix, which is a factor that hinders an increase in capacity from the viewpoint of operation.

【0009】[0009]

【課題を解決するための手段】本発明は、第1導電型半
導体基板の表面部に形成された第2導電型ソース領域及
び第2導電型ドレイン領域、前記第2導電型ソース領域
及び第2導電型ドレイン領域間の前記半導体基板上に第
1ゲート絶縁膜を介して形成された浮遊ゲート電極およ
び前記浮遊ゲート電極上に第2ゲート絶縁膜を介して形
成された制御ゲート電極からなるメモリ・トランジスタ
の前記制御ゲート電極および前記第2導電型ドレイン領
域をそれぞれワード線およびディジット線に接続したメ
モリ・セルをマトリクス状に配列してなる不揮発性半導
体記憶装置において、前記第2導電型ソース領域は前記
ワード線に接続されたゲート電極を有する第1のトラン
ジスタを介して接地電位端に接続されかつ第2のトラン
ジスタを介して消去電圧印加回路の出力端に接続され、
前記第2のトランジスタのゲート電極はワード線と異な
る制御信号線に接続されているというものである。
According to the present invention, there are provided a second conductivity type source region and a second conductivity type drain region, a second conductivity type source region and a second conductivity type source region formed on a surface of a first conductivity type semiconductor substrate. A memory comprising a floating gate electrode formed on the semiconductor substrate between conductive type drain regions via a first gate insulating film and a control gate electrode formed on the floating gate electrode via a second gate insulating film. In a nonvolatile semiconductor memory device in which memory cells in which the control gate electrode and the second conductivity type drain region of a transistor are respectively connected to a word line and a digit line are arranged in a matrix, the second conductivity type source region is It is connected to the ground potential terminal via the first transistor having a gate electrode connected to the word line and is erased via the second transistor. Is connected to the output terminal of the voltage application circuit,
The gate electrode of the second transistor is connected to a control signal line different from the word line.

【0010】[0010]

【実施例】次に本発明について図面を参照して説明す
る。
The present invention will be described below with reference to the drawings.

【0011】図1は本発明の第1の実施例の回路構成を
示している。ワード線Xi ,ディジット線Yj の交差点
にメモリ・トランジスタQi,j を配置してメモリ・セル
のマトリクスが構成されている各メモリ・トランジスタ
のN+ 型ソース領域はワード線方向に共通接続されて第
1のトランジスタPi (通常のMOSトランジスタ)を
介して接地電位端に接続されており、トランジスタPi
のゲート電極はワード線Xi に接続されている。またメ
モリ・トランジスタのソース領域には第2のトランジス
タRi を介して消去電圧印加回路の出力電圧Vsが印加
される。消去電圧印加回路は消去動作時に消去用の高電
圧を供給するもので、書込み・読出し時は通常接地電位
となる。トランジスタRi のゲート電極にも消去電圧印
加回路の出力電圧Vsが印加される。
FIG. 1 shows the circuit configuration of the first embodiment of the present invention. A memory transistor matrix is formed by arranging memory transistors Q i, j at intersections of word lines X i and digit lines Y j , and the N + -type source regions of the memory transistors are commonly connected in the word line direction. Is connected to the ground potential terminal via the first transistor P i (normal MOS transistor), and the transistor P i
Is connected to the word line X i . Further, the output voltage Vs of the erase voltage applying circuit is applied to the source region of the memory transistor via the second transistor R i . The erase voltage application circuit supplies a high voltage for erase during the erase operation, and normally has the ground potential during writing and reading. The output voltage Vs of the erase voltage application circuit is also applied to the gate electrode of the transistor R i .

【0012】次に、本実施例の動作についてメモリ・ト
ランジスタQi,j を例にとって述べる。まず読出し時は
ディジット線Yj ,ワード線Xi に読出し電圧を印加す
る。このワード線Xi の電圧によりトランジスタPi
オン状態になるためメモリトランジスタQi,j のデータ
は、ディジット線Yj からQi,j ,Pi を通じて接地電
位に電流が流れるかどうかで判断することができる。
Next, the operation of this embodiment will be described by taking the memory transistor Q i, j as an example. First, at the time of reading, a reading voltage is applied to the digit line Y j and the word line X i . Since the transistor P i is turned on by the voltage of the word line X i , the data of the memory transistor Q i, j is judged by whether or not a current flows from the digit line Y j to the ground potential through Q i, j , P i. can do.

【0013】次に書込み時はディジット線Yj ,ワード
線Xi に書込み用の高電圧を印加する。このときもトラ
ンジスタPi がオン状態になるため、ディジット線Yj
からQi,j ,Pi を通して接地電極に電流が流れ込む。
この電流によってメモリ・トランジスタQi,j 内部にお
いてチャネル注入が行なわれ、データが書込まれる。こ
のとき同一のディジット線上に接続されている他のメモ
リ・トランジスタQi+2,j ,Qi+3,j 等の閾値電圧が低
くYj の書込み電圧で「ターン・オン現象」が生じるよ
うな状態になっていたとしてもトランジスタPi+2 ある
いはPi+3 が導通していないためターン・オン電流が流
れない。ここでは同一ディジット線上でかつソースを共
通にしているメモリトランジスタQi+1,j だけが「ター
ン・オン」に関係する。Qi+1,j で「ターン・オン現
象」が生じると電流はYj からQi+1,j ,Pi を経て接
地電位に流れ込む。但し、このように「ターン・オン」
で電流が流れるのはディジット線上でソースを共有して
いる1ビットのみであり、その電流量は(1ビットだけ
であれば)書込み電流より遥かに小さいためQi+j の書
込み特性に影響を与えることは殆どない。
Next, at the time of writing, a high voltage for writing is applied to the digit line Y j and the word line X i . At this time as well, the transistor P i is turned on, so that the digit line Y j
From Q i, j , P i into the ground electrode.
This current causes channel injection inside the memory transistor Q i, j and data is written. At this time , the threshold voltage of the other memory transistors Q i + 2, j , Q i + 3, j, etc. connected on the same digit line is low and the “turn-on phenomenon” may occur at the write voltage of Y j. Even in such a state, the turn-on current does not flow because the transistor P i + 2 or P i + 3 is not conducting. Here, only memory transistors Q i + 1, j on the same digit line and having a common source are involved in "turn-on". Q i + 1, j and "turn-on phenomenon" occurs at a current flows into the ground potential through from Y j Q i + 1, j , the P i. However, like this, "turn on"
Therefore, the current flows only in 1 bit sharing the source on the digit line, and the current amount is much smaller than the write current (if it is only 1 bit), it affects the write characteristics of Q i + j. Little to give.

【0014】このように、他のメモリセルの閾値電圧が
低くなり「ターン・オン現象」が生じるような状況にな
っていても、電流経路を遮断するトランジスタ(Pi+2
等)が存在することにより「ターン・オン」に影響され
ずに書込みを行なうことが可能になる。なお、この書込
み時、及び読出し時にはトランジスタRi ,Ri+2 は常
にオフしているため動作には無関係である。
As described above, even if the threshold voltage of the other memory cell is lowered and the "turn-on phenomenon" occurs, the transistor (P i + 2) for interrupting the current path is cut off.
Etc.) enables writing without being influenced by “turn-on”. Note that the transistors R i and R i + 2 are always off at the time of writing and reading, and thus are irrelevant to the operation.

【0015】メモリ・セルQi,j の消去はゲートを接地
しておいてソースに高電圧を印加することにより行なわ
れる。ここではソースの高電圧Vsはトランジスタ
i ,Ri+2 等を通じて各メモリ・セルのソースに印加
される。このとき、ワード線Xi〜Xi+3 等は接地され
ているためトランジスタPi 〜Pi+3 等はオフしており
各メモリセルのデータは一括して消去される。
Erasing of the memory cell Q i, j is performed by grounding the gate and applying a high voltage to the source. Here, the high voltage Vs at the source is applied to the source of each memory cell through transistors R i , R i + 2, etc. At this time, since the word lines X i to X i + 3 and the like are grounded, the transistors P i to P i + 3 and the like are off, and the data in each memory cell is erased collectively.

【0016】図1に示した回路で表わされる半導体チッ
プの平面図の一部を図2に示す。ただし、第2のトラン
ジスタRi 等は図示しない。制御ゲートは横方向に隣接
するメモリ・セル間で共通に接続されワード線Xi ,…
を構成しているが同時にトランジスタPi ,…をも形成
している。N+ 型ソース領域6はトランジスタPi を介
して第1のコンタクト穴10により金属配線1に接続さ
れ接地電位が供給される。また、N+ 型ソース領域6に
は第2のコンタクト穴9により金属配線(Vs)に接続
され、さらに第2のトランジスタRi に接続される。
FIG. 2 shows a part of a plan view of the semiconductor chip represented by the circuit shown in FIG. However, the second transistor R i and the like are not shown. The control gates are commonly connected between the memory cells adjacent in the lateral direction, and the word lines X i , ...
However, at the same time, transistors P i , ... Are also formed. The N + type source region 6 is connected to the metal wiring 1 through the first contact hole 10 via the transistor P i and is supplied with the ground potential. Further, the N + type source region 6 is connected to the metal wiring (Vs) through the second contact hole 9 and further connected to the second transistor R i .

【0017】なお、本実施例では第2のトランジスタR
i ,Ri+2 ,…のゲート電極は消去電圧印加回路の出力
端(Vs)に接続されるが、このときはメモリ・トラン
ジスタのソースにはVsよりもトランジスタRi ,R
i+2 の閾値電圧分だけ低下した電圧が供給される。Vs
をそのままソース領域に印加したい場合は、Ri ,R
i+2 等のゲートにVsよりも閾値電圧以上高い電圧を印
加すればよい。
In this embodiment, the second transistor R
The gate electrodes of i , R i + 2 , ... Are connected to the output terminal (Vs) of the erase voltage applying circuit, but at this time, the source of the memory transistor has transistors R i , R rather than Vs.
A voltage reduced by the threshold voltage of i + 2 is supplied. Vs
Is applied to the source region as it is, R i , R
A voltage higher than Vs by a threshold voltage or more may be applied to the gate such as i + 2 .

【0018】更に、第2のトランジスタRi ,Ri+2
…のゲート電極を消去電圧印加回路の出力端に接続せ
ず、消去用デコーダの出力端にそれぞれ接続してもよ
い。そうすると、例えばメモリ・トランジスタQi,j
データを消去する場合は、Qi,jが属するセクタ(ソー
ス領域で連結されている一群。ここではQi,1
i,n ,Qi+1,1 〜Qi+1,n が同一セクタに属してい
る。)が接続されるトランジスタRi を選択するように
トランジスタRi のゲート電極に印加される消去用デコ
ーダの出力信号Zi のみを高電圧にする。これにより消
去電圧印加回路の出力電圧Vs(高電圧)はトランジス
タRi を通してQi,1 〜Qi,n 、Qi+1,1 〜Qi+1,n
ソース領域に印加される。このとき、ワード線Xi ,X
i+1 は接地されているので、トランジスタPi ,Pi+2
はオフしており、ワード線Xi ,Xi+1 上の各メモリト
ランジスタのデータは一括して消去される。非選択のセ
クタのメモリ・トランジスタのデータは、Ri 以外の第
2のトランジスタがオフしているので、消去されない。
このようにして、ワード線2本毎のブロック消去が可能
となる。
Further, the second transistors R i , R i + 2 ,
.. may not be connected to the output terminal of the erase voltage application circuit but may be connected to the output terminal of the erase decoder. Then, for example, when erasing the data of the memory transistor Q i, j , the sector to which Q i, j belongs (a group connected in the source region. Here, Q i, 1 ...
Q i, n and Q i + 1,1 to Q i + 1, n belong to the same sector. ) Is applied to the gate electrode of the transistor R i so as to select the transistor R i to be connected thereto, only the output signal Z i of the erasing decoder is set to a high voltage. As a result, the output voltage Vs (high voltage) of the erase voltage applying circuit is applied to the source regions of Q i, 1 to Q i, n and Q i + 1,1 to Q i + 1, n through the transistor R i . At this time, the word lines X i , X
Since i + 1 is grounded, the transistors P i and P i + 2
Is off, and the data of the memory transistors on the word lines X i and X i + 1 are erased collectively. The data in the memory transistor of the unselected sector is not erased because the second transistors other than R i are off.
In this way, block erasing can be performed for every two word lines.

【0019】図3に本発明の第2の実施例を示す。第1
の実施例ではディジット線方向に隣り合うセル例えばQ
i,j とQi+1,j ,Qi+2,j とQi+3,j とはソース領域を
共用していたため書込みの時の「ターン・オン電流」を
1ビット分だけは避けられなかった。本実施例では、ソ
ースの共有化をやめ、各ワード線毎に独立させた。この
結果、「ターン・オン現象」から完全に解放された書込
みが可能となった。本実施例においても、第2のトラン
ジスタR1 ,…,Ri ,…のゲート電極に消去電圧印加
回路の出力電圧より高い電圧を印加してもよいし、消去
用デコーダの出力信号を印加してもよい。後者の場合、
デコードの仕方次第で、ワード線1本づつによる消去
や、任意の複数のワード線による消去のいずれでも可能
となる。
FIG. 3 shows a second embodiment of the present invention. First
In this embodiment, cells adjacent to each other in the digit line direction, for example, Q
Since i, j and Q i + 1, j and Q i + 2, j and Q i + 3, j share the source area, the "turn-on current" at the time of writing is avoided by only one bit. I couldn't do it. In this embodiment, the sharing of the source is stopped and each word line is made independent. As a result, writing that is completely free from the "turn-on phenomenon" has become possible. Also in this embodiment, a voltage higher than the output voltage of the erase voltage application circuit may be applied to the gate electrodes of the second transistors R 1 , ..., R i , ... Or the output signal of the erase decoder may be applied. May be. In the latter case,
Depending on the method of decoding, either erasing with one word line or erasing with arbitrary plural word lines is possible.

【0020】図7および図8に第3の実施例の回路図お
よび平面図を示す。
7 and 8 are a circuit diagram and a plan view of the third embodiment.

【0021】本実施例は、メモリ・トランジスタQi,j
等のN+ 型ソース領域6をワード線方向に連結したN+
型領域を第1の金属配線12(アルミニウム系合金膜も
しくは高融点金属シリサイド膜すなわち、本明細書では
金属配線なる語は、シリサイド等の合金膜をも含めて使
用)とコンタクト穴13を介して接続した点に特色があ
る。第1の金属配線12はメモリ・トランジスタQi,j
を形成したのちに、層間絶縁膜を堆積し、コンタクト穴
13(N+ 型ソース領域6を連結するN+ 型領域に達す
る)を形成し、例えばアルミニウム系合金膜を被着しパ
ターニングして形成される。すなわち、本実施例では、
ソース線がN+ 型領域と第1の金属配線の2層で構成さ
れ低抵抗になっている。第1の金属配線12は、ワード
線方向に延び、その一端が第2のトランジスタの一方の
ソース・ドレイン領域14(N+型拡散層)にコンタク
ト穴15を介して接続される。
In this embodiment, the memory transistor Q i, j
Were ligated N + type source region 6 and the like in the word line direction N +
The type region is formed through the first metal wiring 12 (aluminum-based alloy film or refractory metal silicide film, that is, the term “metal wiring is used in this specification including an alloy film such as silicide)” and the contact hole 13. There is a feature in the connected point. The first metal wiring 12 is a memory transistor Q i, j
After forming the, an interlayer insulating film is deposited to form a contact hole 13 (N + reach N + -type region connecting the source region 6), for example, an aluminum alloy film is patterned deposited form To be done. That is, in this embodiment,
The source line is composed of two layers of the N + type region and the first metal wiring and has a low resistance. The first metal wiring 12 extends in the word line direction, and one end thereof is connected to one source / drain region 14 (N + type diffusion layer) of the second transistor through a contact hole 15.

【0022】第2のトランジスタRi ,…は、ゲート電
極Gi ,…(浮遊ゲート電極3と同一工程で形成される
多結晶ポリシリコン膜)と、一対のソース・ドレイン領
域14,16を有し、他方のソース・ドレイン領域16
は、第1の金属配線12と同一層次の例えばアルミニウ
ム系合金膜からなる消去信号線Vs(簡単のため消去電
圧印加回路の出力電圧Vsと同一記号で示す)にコンタ
クト穴17を介して接続される。
The second transistors R i , ... Have gate electrodes G i , .. (a polycrystalline polysilicon film formed in the same step as the floating gate electrode 3) and a pair of source / drain regions 14, 16. And the other source / drain region 16
Is connected through a contact hole 17 to an erase signal line Vs (shown by the same symbol as the output voltage Vs of the erase voltage applying circuit for the sake of simplicity) of the same layer as the first metal wiring 12 and made of, for example, an aluminum alloy film. It

【0023】メモリ・トランジスタQi,n 等のドレイン
領域7はコンタクト穴8を介して第2の金属配線(第1
の金属配線との間に他の層間絶縁膜が設けられている)
からなるディジット線Yn に接続される。
The drain region 7 of the memory transistor Q i, n or the like is provided with a second metal wiring (first
Other interlayer insulation film is provided between the metal wiring of
Connected to the digit line Y n .

【0024】第1のトランジスタPi 等のソース・ドレ
イン領域のうちメモリ・トランジスタのソース領域6に
接続されていない方は第1のコンタクト穴10を介して
ディジット線Yn ,…と同一層次(第2層目の金属膜)
の金属配線11aにより接地電位端に接続される。
One of the source / drain regions of the first transistor P i, etc., which is not connected to the source region 6 of the memory transistor, is formed through the first contact hole 10 in the same layer as the digit line Y n ,. 2nd layer metal film)
Is connected to the ground potential end by the metal wiring 11a.

【0025】第2のトランジスタRi ,…のゲート電極
i ,…はそれぞれ第2層目の金属膜からなるゲート配
線18i ,…に接続される。ゲート配線18i ,…は図
7の回路図では、消去用のデコーダの出力端Zi に接続
されているが、第1,第2の実施例で説明したのと同様
に、消去信号線Vsやその他適当な制御信号線に接続し
てもよい。
The gate electrodes G i , ... Of the second transistors R i , ... Are respectively connected to the gate wirings 18 i ,. In the circuit diagram of FIG. 7, the gate wirings 18 i , ... Are connected to the output terminal Z i of the erasing decoder. However, the erasing signal line Vs is similar to that described in the first and second embodiments. Or other appropriate control signal lines may be connected.

【0026】本実施例においては簡単の為隣接するソー
ス線間には2本のディジット線しか示していないが実際
には16本乃至32本のディジット線を設ける。ソース
・接地間に電流経路を遮断する第1のトランジスタPi
を用いる場合は、EPROMの書込み時のソース抵抗の
影響を抑える為にこのトランジスタのチャネル幅を大き
くとり、かつこれを設ける頻度もディジット線16本乃
至32本に1個と多くする必要が生じ、その結果チップ
面積への影響も無視できなくなるが、本実施例のように
ソース領域をソース・コンタクト穴13を介して第1の
金属配線12に接続して裏打ちしソース抵抗を下げるこ
とにより、電流経路遮断用の第1のトランジスタは、例
えばワード線方向においてメモリ・セルマトリクスの両
端に設けるという程度で済むことになる。ここで第1の
金属配線12と第2の金属配線(11a,Yn )とはそ
の積層構造における上下関係を逆にしてもよい。
In this embodiment, only two digit lines are shown between adjacent source lines for the sake of simplicity, but 16 to 32 digit lines are actually provided. A first transistor P i that interrupts the current path between the source and ground
In the case of using, it is necessary to increase the channel width of this transistor in order to suppress the influence of the source resistance at the time of writing to the EPROM, and to increase the frequency of providing this transistor to one out of 16 to 32 digit lines. As a result, the influence on the chip area cannot be ignored, but as in this embodiment, the source region is connected to the first metal wiring 12 through the source contact hole 13 to line the source region and reduce the source resistance, thereby reducing the current. The first transistor for blocking the path may be provided at both ends of the memory cell matrix in the word line direction, for example. Wherein the first metal wiring 12 and the second metal wires (11a, Y n) and may be a vertical relationship in its layered structure contrary.

【0027】本実施例の動作については第1の実施例と
同じであるので詳細説明はしない。ゲート配線18i
…を消去電圧印加回路の出力端に接続すれば構造は最も
簡単になるがメモリ・トランジスタのソースにはVsよ
りも第2のトランジスタRi,…の閾値電圧分だけ低下
した電圧が供給される。Vsをそのままメモリ・トラン
ジスタのソースに印加したい場合は、ゲート配線1
i ,…にVsよりも閾値電圧以上高い電圧を印加すれ
ばよい。更に、消去用デコーダの出力端に接続すること
により、ワード線2本毎のブロック消去が可能となる。
The operation of this embodiment is the same as that of the first embodiment and will not be described in detail. Gate wiring 18 i ,
.. is connected to the output terminal of the erase voltage applying circuit, the structure is the simplest, but the source of the memory transistor is supplied with a voltage lower than Vs by the threshold voltage of the second transistor R i ,. .. If you want to apply Vs to the source of the memory transistor as it is, gate wiring 1
A voltage higher than Vs by a threshold voltage or more may be applied to 8 i , .... Further, by connecting to the output terminal of the erasing decoder, block erasing can be performed for every two word lines.

【0028】第3の実施例は第1の実施例のソース線の
抵抗をさげるため第1の金属配線で裏打ちしたものであ
るが、第2の実施例において各ワード線毎に第1の金属
配線で裏打ちすることもでき、第2の実施例よりチップ
面積を小さくできる利点がある。
In the third embodiment, in order to reduce the resistance of the source line of the first embodiment, it is lined with the first metal wiring, but in the second embodiment, the first metal is provided for each word line. It can be lined with wiring and has an advantage that the chip area can be made smaller than that of the second embodiment.

【0029】以上の説明で参照した図2,図6,図8の
平面図で、浮遊ゲート電極3の幅(チャネル長に相当)
は、図示の便宜上、ワード線の幅より小さくなっている
が、実際にはこれら両者の幅は実質上同一である。ま
た、図8ではN+ 型拡散層部には斜線を付したが、断面
を意味するわけではない。
In the plan views of FIGS. 2, 6 and 8 referred to in the above description, the width of the floating gate electrode 3 (corresponding to the channel length)
Is smaller than the width of the word line for convenience of illustration, but in reality, the widths of both are substantially the same. Further, in FIG. 8, the N + type diffusion layer portion is shaded, but it does not mean the cross section.

【0030】[0030]

【発明の効果】以上説明したように本発明は、フラッシ
ュEEPROMのセル・トランジスタのソース領域と接
地電位端の間にトランジスタを設けることにより、未書
込みセルの「ターン・オン現象」に影響をほとんど受け
ない書込みが可能になり、また消去電圧印加回路から第
2のトランジスタを介してソース領域に消去電圧を印加
するようにした結果、一括消去も行なえるようになって
いる。このように「ターン・オン現象」にほとんど影響
されないセル・マトリクスが実現された結果、メモリ・
セルの消去レベルの許容範囲の下限は「ターン・オン現
象」が発生しない閾値電圧から“0V以上”への拡大が
可能となる。
As described above, the present invention has almost no influence on the "turn-on phenomenon" of an unwritten cell by providing a transistor between the source region of the cell transistor of the flash EEPROM and the ground potential terminal. It becomes possible to write without receiving, and as a result of applying the erase voltage from the erase voltage applying circuit to the source region through the second transistor, it is possible to perform collective erase. As a result of the realization of a cell matrix that is hardly affected by the "turn-on phenomenon",
The lower limit of the allowable range of the erase level of the cell can be expanded from the threshold voltage at which the "turn-on phenomenon" does not occur to "0 V or more".

【図面の簡単な説明】[Brief description of drawings]

【図1】本発明の第1の実施例を示す回路図である。FIG. 1 is a circuit diagram showing a first embodiment of the present invention.

【図2】本発明の第1の実施例を示す半導体チップの平
面図である。
FIG. 2 is a plan view of a semiconductor chip showing a first embodiment of the present invention.

【図3】本発明の第2の実施例を示す回路図である。FIG. 3 is a circuit diagram showing a second embodiment of the present invention.

【図4】セルフ・アラインド・ゲート型のメモリ・トラ
ンジスタの断面図である。
FIG. 4 is a cross-sectional view of a self-aligned gate type memory transistor.

【図5】従来例を示す回路図である。FIG. 5 is a circuit diagram showing a conventional example.

【図6】従来例を示す半導体チップの平面図である。FIG. 6 is a plan view of a semiconductor chip showing a conventional example.

【図7】本発明の第3の実施例の説明に使用する回路図
である。
FIG. 7 is a circuit diagram used to describe a third embodiment of the present invention.

【図8】本発明の第3の実施例の説明に使用する平面図
である。
FIG. 8 is a plan view used to describe a third embodiment of the present invention.

【符号の説明】[Explanation of symbols]

1 P型シリコン基板 2 第1ゲート絶縁膜 3 浮遊ゲート電極 4 第2ゲート絶縁膜 5 制御ゲート電極 6 N+ 型ソース領域 7 N+ 型ドレイン領域 8,9,10 コンタクト穴 11 金属配線 11a 第2の金属配線 12 第1の金属配線 13 コンタクト穴 14 ソース・ドレイン領域 15 コンタクト穴 16 ソース・ドレイン領域 17 コンタクト穴 18i ゲート配線 P1 ,P2 ,…,Pi ,…,Pm 第1のトランジス
タ Qi,1 ,…,Qi,j ,…,Qm,n メモリ・トランジ
スタ R1 ,…,Rm 第2のトランジスタ X1 ,…,Xm ワード線 Y1 ,…,Yn ディジット線 Vs 消去電圧発生回路の出力電圧(又は、消去電圧
発生回路の出力電圧が印加される信号線もしくは金属配
線)
1 P-type silicon substrate 2 First gate insulating film 3 Floating gate electrode 4 Second gate insulating film 5 Control gate electrode 6 N + type source region 7 N + type drain region 8, 9, 10 Contact hole 11 Metal wiring 11a Second Metal wiring 12 first metal wiring 13 contact hole 14 source / drain region 15 contact hole 16 source / drain region 17 contact hole 18i gate wiring P 1 , P 2 , ..., P i , ..., P m first transistor Q i, 1 , ..., Q i, j , ..., Q m, n memory transistor R 1 , ..., R m second transistor X 1 , ..., X m word line Y 1 , ..., Y n digit line Vs Output voltage of erase voltage generation circuit (or signal line or metal wiring to which output voltage of erase voltage generation circuit is applied)

Claims (8)

【特許請求の範囲】[Claims] 【請求項1】 第1導電型半導体基板の表面部に形成さ
れた第2導電型ソース領域及び第2導電型ドレイン領
域、前記第2導電型ソース領域及び第2導電型ドレイン
領域間の前記半導体基板上に第1ゲート絶縁膜を介して
形成された浮遊ゲート電極および前記浮遊ゲート電極上
に第2ゲート絶縁膜を介して形成された制御ゲート電極
からなるメモリ・トランジスタの前記制御ゲート電極お
よび前記第2導電型ドレイン領域をそれぞれワード線お
よびディジット線に接続したメモリ・セルをマトリクス
状に配列してなる不揮発性半導体記憶装置において、前
記第2導電型ソース領域は前記ワード線に接続されたゲ
ート電極を有する第1のトランジスタを介して接地電位
端に接続されかつ第2のトランジスタを介して消去電圧
印加回路の出力端に接続され、前記第2のトランジスタ
のゲート電極はワード線と異なる制御信号線に接続され
ていることを特徴とする不揮発性半導体記憶装置。
1. A semiconductor region between a second conductivity type source region and a second conductivity type drain region formed on the surface of a first conductivity type semiconductor substrate, and the second conductivity type source region and the second conductivity type drain region. The control gate electrode of a memory transistor, which comprises a floating gate electrode formed on a substrate via a first gate insulating film and a control gate electrode formed on the floating gate electrode via a second gate insulating film, and In a non-volatile semiconductor memory device in which memory cells, each having a second conductivity type drain region connected to a word line and a digit line, are arranged in a matrix, the second conductivity type source region has a gate connected to the word line. It is connected to the ground potential terminal via the first transistor having an electrode and is connected to the output terminal of the erase voltage applying circuit via the second transistor. And a gate electrode of the second transistor connected to a control signal line different from a word line.
【請求項2】 制御信号線は消去電圧印加回路の出力信
号線である請求項1記載の不揮発性半導体記憶装置。
2. The nonvolatile semiconductor memory device according to claim 1, wherein the control signal line is an output signal line of the erase voltage applying circuit.
【請求項3】 制御信号線には消去電圧印加回路の出力
電圧より高い電圧が印加される請求項1記載の不揮発性
半導体記憶装置。
3. The nonvolatile semiconductor memory device according to claim 1, wherein a voltage higher than the output voltage of the erase voltage applying circuit is applied to the control signal line.
【請求項4】 制御信号線には消去時のデコード信号が
印加される請求項1記載の不揮発性半導体記憶装置。
4. The nonvolatile semiconductor memory device according to claim 1, wherein a decode signal at the time of erasing is applied to the control signal line.
【請求項5】 第1導電型半導体基板の表面部に形成さ
れた第2導電型ソース領域及び第2導電型ドレイン領
域、前記第2導電型ソース領域及び第2導電型ドレイン
領域間の前記半導体基板上に第1ゲート絶縁膜を介して
形成された浮遊ゲート電極および前記浮遊ゲート電極上
に第2ゲート絶縁膜を介して形成された制御ゲート電極
からなるメモリ・トランジスタの前記制御ゲート電極お
よび前記第2導電型ドレイン領域をそれぞれワード線お
よびディジット線に接続したメモリ・セルをマトリクス
状に配列してなる不揮発性半導体記憶装置において、前
記第2導電型ソース領域は前記ワード線方向に金属配線
で裏打ちされて前記ワード線に接続されたゲート電極を
有する第1のトランジスタを介して接地電位端に接続さ
れかつ第2のトランジスタを介して消去電圧印加回路の
出力端に接続され、前記第2のトランジスタのゲート電
極はワード線と異なる制御信号線に接続されていること
を特徴とする不揮発性半導体記憶装置。
5. A semiconductor region between a second conductivity type source region and a second conductivity type drain region formed on a surface of a first conductivity type semiconductor substrate, and the second conductivity type source region and the second conductivity type drain region. The control gate electrode of a memory transistor, which comprises a floating gate electrode formed on a substrate via a first gate insulating film and a control gate electrode formed on the floating gate electrode via a second gate insulating film, and In a non-volatile semiconductor memory device in which memory cells, each having a second conductivity type drain region connected to a word line and a digit line, are arranged in a matrix, the second conductivity type source region is a metal wiring in the word line direction. A second transistor connected to the ground potential terminal via a first transistor having a gate electrode lined and connected to the word line; A non-volatile semiconductor memory device characterized in that the gate electrode of the second transistor is connected to the output terminal of the erase voltage applying circuit via a transistor and to a control signal line different from the word line.
【請求項6】 制御信号線は消去電圧印加回路の出力信
号線である請求項5記載の不揮発性半導体記憶装置。
6. The nonvolatile semiconductor memory device according to claim 5, wherein the control signal line is an output signal line of the erase voltage application circuit.
【請求項7】 制御信号線には消去電圧印加回路の出力
電圧より高い電圧が印加される請求項5記載の不揮発性
半導体記憶装置。
7. The nonvolatile semiconductor memory device according to claim 5, wherein a voltage higher than the output voltage of the erase voltage applying circuit is applied to the control signal line.
【請求項8】 制御信号線には消去時のデコード信号が
印加される請求項5記載の不揮発性半導体記憶装置。
8. The nonvolatile semiconductor memory device according to claim 5, wherein a decode signal at the time of erasing is applied to the control signal line.
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