JPH05292137A - 判断指向クロック回復システムを変更するための方法及び装置 - Google Patents
判断指向クロック回復システムを変更するための方法及び装置Info
- Publication number
- JPH05292137A JPH05292137A JP4279528A JP27952892A JPH05292137A JP H05292137 A JPH05292137 A JP H05292137A JP 4279528 A JP4279528 A JP 4279528A JP 27952892 A JP27952892 A JP 27952892A JP H05292137 A JPH05292137 A JP H05292137A
- Authority
- JP
- Japan
- Prior art keywords
- detecting
- signals
- signal
- control circuit
- control signal
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Granted
Links
Classifications
-
- H—ELECTRICITY
- H04—ELECTRIC COMMUNICATION TECHNIQUE
- H04L—TRANSMISSION OF DIGITAL INFORMATION, e.g. TELEGRAPHIC COMMUNICATION
- H04L7/00—Arrangements for synchronising receiver with transmitter
- H04L7/0054—Detection of the synchronisation error by features other than the received signal transition
- H04L7/0062—Detection of the synchronisation error by features other than the received signal transition detection of error based on data decision error, e.g. Mueller type detection
-
- H—ELECTRICITY
- H04—ELECTRIC COMMUNICATION TECHNIQUE
- H04L—TRANSMISSION OF DIGITAL INFORMATION, e.g. TELEGRAPHIC COMMUNICATION
- H04L7/00—Arrangements for synchronising receiver with transmitter
- H04L7/04—Speed or phase control by synchronisation signals
- H04L7/041—Speed or phase control by synchronisation signals using special codes as synchronising signal
- H04L7/042—Detectors therefor, e.g. correlators, state machines
-
- H—ELECTRICITY
- H04—ELECTRIC COMMUNICATION TECHNIQUE
- H04L—TRANSMISSION OF DIGITAL INFORMATION, e.g. TELEGRAPHIC COMMUNICATION
- H04L7/00—Arrangements for synchronising receiver with transmitter
- H04L7/04—Speed or phase control by synchronisation signals
- H04L7/10—Arrangements for initial synchronisation
-
- H—ELECTRICITY
- H04—ELECTRIC COMMUNICATION TECHNIQUE
- H04L—TRANSMISSION OF DIGITAL INFORMATION, e.g. TELEGRAPHIC COMMUNICATION
- H04L7/00—Arrangements for synchronising receiver with transmitter
- H04L7/02—Speed or phase control by the received code signals, the signals containing no special synchronisation information
- H04L7/033—Speed or phase control by the received code signals, the signals containing no special synchronisation information using the transitions of the received signal to control the phase of the synchronising-signal-generating means, e.g. using a phase-locked loop
- H04L7/0337—Selecting between two or more discretely delayed clocks or selecting between two or more discretely delayed received code signals
Landscapes
- Engineering & Computer Science (AREA)
- Computer Networks & Wireless Communication (AREA)
- Signal Processing (AREA)
- Synchronisation In Digital Transmission Systems (AREA)
- Digital Transmission Methods That Use Modulated Carrier Waves (AREA)
- Mobile Radio Communication Systems (AREA)
- Time-Division Multiplex Systems (AREA)
- Feeding Of Articles By Means Other Than Belts Or Rollers (AREA)
Abstract
(57)【要約】
【目的】 偽ロックを防止し且つ知られた符号パターン
における獲得を加速する回路を含む判断指向クロック回
復システムを提供する。 【構成】 本クロック回復システムは少なくとも２つの
制御回路を持つ。各制御回路は実効帯域幅を有し且つま
たクロック信号を発生する。本クロック回復システムは
少なくとも２つのクロック信号（５７３，５７５）を使
用して受信データ信号をサンプルし、対応する第１及び
第２のサンプル信号を形成する。該サンプル信号は対応
する符号判定（５８１，５８３）を発生するために使用
される。前記符号判定信号は受信データ信号（５１３）
における知られた符号パターンを検出するために処理さ
れる。知られたビットシーケンスの検出に応じて、クロ
ック回復システムの特性が変更される、すなわち、制御
回路の実効帯域幅が変更される（５２７）。
における獲得を加速する回路を含む判断指向クロック回
復システムを提供する。 【構成】 本クロック回復システムは少なくとも２つの
制御回路を持つ。各制御回路は実効帯域幅を有し且つま
たクロック信号を発生する。本クロック回復システムは
少なくとも２つのクロック信号（５７３，５７５）を使
用して受信データ信号をサンプルし、対応する第１及び
第２のサンプル信号を形成する。該サンプル信号は対応
する符号判定（５８１，５８３）を発生するために使用
される。前記符号判定信号は受信データ信号（５１３）
における知られた符号パターンを検出するために処理さ
れる。知られたビットシーケンスの検出に応じて、クロ
ック回復システムの特性が変更される、すなわち、制御
回路の実効帯域幅が変更される（５２７）。
Description
【発明の詳細な説明】
【０００１】
【産業上の利用分野】この発明は、一般的には、クロッ
ク回復回路（ｃｌｏｃｋ ｒｅｃｏｖｅｒｙｃｉｒｃｕ
ｉｔｒｙ）に関し、且つより詳細には誤ったロックを防
止し且つ知られた符号パターンに対する捕捉（ａｃｑｕ
ｉｓｉｔｉｏｎ）を加速するために判断指向（ｄｅｃｉ
ｓｉｏｎ−ｄｉｒｅｃｔｅｄ）クロック回復システムを
変更する方法及び装置に関する。 【０００２】 【従来の技術】最近、無線周波数（ＲＦ）通信の分野に
おいて、デジタル的に暗号化された音声及び高速のデー
タの通信の要求が増大している。ＲＦスペクトルは本来
的に制限されているから、増大する需要を収容するため
に新しいシステム概念及び組織上の特徴的機能を考案し
なければならない。時分割多重アクセス（ＴＤＭＡ）シ
ステムはより効率の良いスペクトルの利用及び大きな容
量を提供するそのようなシステムの１つである。 【０００３】その最も簡単な形態においては、ＴＤＭＡ
システムは、少なくとも２つのユーザから単一のＲＦチ
ャネルによってメッセージを時間多重することができる
送信ベースステーション、及び前記時間多重されたメッ
セージの少なくとも１つを受信可能な１つまたはそれ以
上の遠隔受信ステーションからなる。典型的には、前記
受信ステーションは第２のＲＦチャネルによってＴＤＭ
Ａメッセージをベースステーションに送信可能な移動ま
たは携帯用無線電話である。 【０００４】ＴＤＭＡシステムにおいては、大部分のデ
ジタル通信システムのように、受信ステーションにおい
て２つのポイントの間で送信されたデジタルデータを正
確に回復するために送信クロックに連続的に同期した基
準クロックを確立する必要がある。ここで用いられてい
る、連続的なビット同期とは受信クロック信号の周波数
及び位相が送信クロックのそれを正確に追跡しなければ
ならないことを意味する。 【０００５】ＴＤＭＡシステムの１つの形態は、時分割
二重（ｔｉｍｅ ｄｉｖｉｓｉｏｎｄｕｐｌｅｘ：ＴＤ
Ｄ）スロット構造を使用する。ＴＤＤシステムは２つの
ポイントの間で制御及び通信情報を送信するために１つ
のＲＦチャネルを使用する。図１は、ある特定のアプリ
ケーションに対する制御スロット１００を示す。このア
プリケーションは制御スロット１００に対する符号（ｓ
ｙｍｂｏｌ）同期が各スロットに対し独立に行なわれる
ことを必要とする。同期を助けるために、６２ビットの
プリアンブル１０１が各スロット１００のはじめに設け
られている。伝統的な判断指向（ｄｅｃｉｓｉｏｎ−ｄ
ｉｒｅｃｔｅｄ）クロック回復システムはこのスロット
構造に伴って２つの問題を有する。第１に、６２ビット
（直角位相シフトキーイング変調に対する３１符号）の
プリアンブル１０１はシンボルのタイミング獲得のため
に十分な時間を提供しない。第２に、６２ビットのプリ
アンブルは判断指向システムを正しくないサンプリング
位相に移行させることがある間違ったまたは偽ロック点
（ｆａｌｓｅ−ｌｏｃｋ ｐｏｉｎｔｓ）を有する。従
って、制御スロット１００に対する伝統的なクロック回
復手法は検出された信号を知られたビットパターンと相
関する。 【０００６】図２は、特定のアプリケーションに対する
通信スロット２００を示す。該通信スロット２００は６
ビットの極めて短いプリアンブルパターン２０１を有す
る。相関を基礎にしたクロック回復システムは通信スロ
ット２００にとっては適切ではないが、それはそのシス
テムが受信されたデータ信号にロックするためにより長
いプリアンブルを必要とするからである。その結果、ク
ロック回復問題に対する従来の解決方法は制御スロット
１００に対する相関をベースとしたシステム及び通信ス
ロット２００に対する判断指向クロック回復機構を使用
することであった。 【０００７】 【発明が解決しようとする課題】しかしながら、これら
の２つの異なるシステム構成は過剰な電力消費、大きさ
及び複雑さを有する。 【０００８】望ましいシステムは２つの別の解決方法、
すなわち、相関をベースとしたアプローチ及び判断指向
アプローチを必要としない符号同期問題への統合された
解決方法である。 【０００９】 【課題を解決するための手段および作用】本発明は、偽
ロックを防止し且つ知られた符号パターンへの獲得（ａ
ｃｑｕｉｓｉｔｉｏｎ）を加速する判断指向クロック回
復システムを変更する方法を含む。該クロック回復シス
テムは少なくとも２つの制御回路を有する。各制御回路
は実効または有効帯域幅を有し且つまたクロック信号を
発生する。この発明は２つのクロック信号を用いて受信
データ信号をサンプルし、対応する第１及び第２のサン
プル信号を形成する。サンプルされた信号は対応する符
号判定信号を発生するために使用される。該符号判定信
号は受信されたデータ信号における知られた符号パター
ンを検出するために処理される。知られたビットシーケ
ンスの検出に応じて、クロック回復システムの特性が変
更または修正される。 【００１０】 【実施例】好ましい実施例は無線電話のデジタル受信機
を含む。該デジタル受信機は受信信号を復調する上で使
用するための判断指向クロック回復回路を含む。該クロ
ック回復回路は受信データ信号とクロック回復信号との
間の同期を獲得する上での柔軟性を与えるために判断指
向クロック回復モード及びプリアンブル検出モードを持
つように変更される。 【００１１】本発明はプリアンブル検出回路及び制御回
路のループ帯域幅を制御するサンプリング位相調整回路
に対する対応する変更を含む。好ましい実施例は、各々
４つのクロック信号の内の１つに対応する、４つのクロ
ック回復制御回路を有する。しかしながら、そのような
回路の内の２つのみが本発明の利益を得るために必要な
ものである。ランダムなデータが検出された場合には、
該回路は判断指向モードで動作する。知られた符号パタ
ーンを検出すると、該回路はプリアンブル検出モードに
入る。このモードにおいては、前記４つの制御回路の内
の任意の１つにおいて検出された偽ロック状態がその制
御回路の実効帯域幅をゼロにセットし、クロック回復シ
ステムがさらに位相調整を行なうことを凍結する。もし
高速獲得状態がプリアンブル検出モードで検出されれ
ば、制御回路の実効帯域幅がそれらの公称の帯域幅の４
倍に増大され受信データ信号の所望の位相に対する迅速
な調整を与える。 【００１２】図３は本発明を用いた無線電話システムの
ブロック図である。この無線電話システムにおいては、
固定サイト送受信機３０３が固定された地理的領域内に
含まれる移動及び携帯無線電話に対し且つ該移動及び携
帯無線電話から無線周波（ＲＦ）信号を送信し且つ受信
する。無線電話３０１は固定サイト送受信機３０３によ
ってサービスを受ける無線電話のようなものである。 【００１３】固定サイト送受信機３０３から信号を受け
ている間、無線電話３０１は該ＲＦ信号を結合し且つ該
ＲＦ信号を電気的無線周波信号３３７に変換するために
アンテナ３０５を使用する。電気的ＲＦ信号は無線電話
３０１内で使用するために無線受信機３１１によって受
信される。受信機３１１は中間周波数（ＩＦ）信号３１
５を発生する。この信号３１５は位相復調器３１９に入
力される。位相復調器３１９はクロック回復回路３２７
及び符号スライサ３２９によって使用するために位相復
調された信号３３１を出力する。クロック回復回路３２
７はサンプリングクロック３３９を符号スライサ３２９
に出力する。位相復調信号３３１はまた符号スライサ３
２９のための受信データ信号として使用される。符号ス
テイサは次にプロセッサ３２１で使用するために符号信
号３３３を出力する。プロセッサ３２１はこの符号信号
３３３をユーザインタフェース３２５のために音声及び
／またはデータに成形する。ユーザインタフェース３２
５はマイクロホン、スピーカ及びキーパッドを含む。 【００１４】携帯用無線電話３０１から固定サイト送受
信機３０３へＲＦ信号を送信すると、ユーザインタフェ
ース３２５からの音声及び／またはデータ信号はプロセ
ッサ３２１によって処理される。処理された信号は送信
機３０９に入力される。送信機３０９はその処理された
信号を電気的ＲＦ信号に変換する。電気的ＲＦ信号はＲ
Ｆ信号に変換され且つアンテナ５７５によって出力され
る。該ＲＦ信号は固定サイト送受信機３０３によって受
信され、該固定サイト送受信機３０３は陸線電話信号に
インタフェースする。 【００１５】図４は位相復調器３１９内に含まれる差動
検出器の出力におけるπ／４直角位相シフトキーイング
（ＱＰＳＫ）信号のアイパターンを示す。この信号は位
相復調された信号３３１のデータ出力を表す。送受信機
３０３及び携帯用無線電話３０１の間で送信された符号
の正確な回復のために、サンプリングクロック３３９は
受信されたデータ信号３３１を図４に示される最適サン
プリング点においてあるいはその近くでサンプルすべき
である。最適位置以外でのポイントおけるサンプリンは
劣化したビットエラー率（ＢＥＲ）性能を引き起こす可
能性がある。 【００１６】図５は好ましい実施例において使用されて
いるクロック回復回路３２７の詳細なブロック図であ
る。該クロック回復回路はクロック信号を回復するため
に位相復調器出力信号ｙ（ｔ）３３１を使用する。好ま
しい実施例においては、クロック発生回路３３１は４つ
の個別のクロック信号５３９，５４１，５４３，５４５
を発生する。これらのクロック信号は位相復調器出力信
号ｙ（ｔ）３３１をサンプルし且つホールドするために
使用される。本発明の他の同等に十分な構成も本発明に
従って位相調整を行なうために２つまたはそれ以上のク
ロック信号を発生できる。 【００１７】説明の便宜のために、好ましい実施例は４
つの個別の制御回路を持っている。各制御回路は対応す
るサンプル及びホールド回路５７３，５７５，５７７，
５７９及び対応するスライサ５８１，５８３，５８５，
５８７によって４つのクロック信号５３９，５４１，５
４３，５４５の１つを使用する。該制御回路の各々はサ
ンプリング位相調整回路５２７によって決定される等価
ループ帯域幅を有する。 【００１８】好ましい実施例において使用されている、
４つのクロック信号５３９，５４１，５４３，５４５の
相対的位相が図６に示されている。オンタイム（ｏｎ−
ｔｉｍｅ）信号６０５は各符号インターバルに１つのク
ロックパルスを有する。アーリー（ｅａｒｌｙ）クロッ
ク信号６０７はオンタイム信号６０５のインターバルに
等しいインターバルでクロックパルスを発生するが、オ
ンタイム信号６０５の前に１／８の符号時間だけ位相シ
フトされている。レイト（ｌａｔｅ）クロック信号６０
３はオンタイム信号６０５と周波数が等しく且つ１／８
の符号インターバルだけ遅れている。ハーフシンボル・
オフセットクロック信号６０１は周波数がオンタイム信
号と同じであり且つ１／２符号インターバルだけシフト
している。図７の一様でないサンプリングクロック７０
１は位相復調器３１９内で位相サンプルするために使用
される。該クロックは４つの個々のクロック６０１，６
０３，６０５及び６０７をＯＲすることにより形成され
る。他の同等に十分な構成を位相オフセットを変えるこ
とによって使用できるが、ここに開示された発明の本質
に包含されるものと考えられる。 【００１９】４つのクロック信号６０１，６０３，６０
５及び６０７はサンプル及びホールド回路５７３，５７
５，５７７，５７９によって位相復調器出力信号３３１
をサンプルするために使用される。これらのサンプルさ
れた位相は次にスライサ及び加算器組み合わせ回路に入
力されてエラー信号５４７，５４９，５５１，５５３を
形成する。該エラー信号はサンプルされた検出器出力信
号と最も近い対応する判断点、すなわちスライサ出力と
の間の差を求めることによって形成される。 【００２０】エラー信号５４７，５４９，５５１，５５
３はサンプリング位相調整回路５２７に入力される。サ
ンプリング位相調整回路５２７はオンタイムサンプリン
グ点におけるエラーを最小にするために４つの符号クロ
ックを進ませあるいは遅らせるために使用される。４つ
のスライサ５８１，５８３，５８５，５８７の出力には
符号出力信号５０５，５０７，５０９，５１１が存在す
る。 【００２１】プリアンブル検出回路５１３は知られた符
号パターン、すなわち、制御スロット１００の６２ビッ
トのプリアンブル１０１の存在を検出するために使用さ
れる。プリアンブル検出回路はまた４つのクロック位相
の各々におけるありうる偽ロックポイントを検出するた
めに利用される。プリアンブル検出回路５１３の出力に
は高速獲得イネーブル制御信号５０１及び４つの制御回
路の各々に対応する４つの偽ロック禁止制御信号５０３
がある。 【００２２】プリアンブル検出回路５１３は知られたビ
ットパターンが受信された時を認識し、且つその認識に
応じて、自動的にクロック調整判断規則を変更し、それ
により偽ロックを防止し且つ最適のサンプリング位相へ
の調整を加速する。プリアンブル検出回路５１３は４つ
の符号スライサの出力を調べて該プリアンブルパターン
が４つのサンプリング位相のいずれかにおいて検出され
ているか否かを判定する。プリアンブル検出回路５１３
は次にこの情報を利用して高速獲得イネーブル制御信号
５０１及び偽ロック禁止制御信号５０３を発生する。 【００２３】プリアンブル検出回路５１３は４つのクロ
ックサンプリング位相の１つまたはそれ以上におけるプ
リアンブル符号シーケンス１０１及び／または対応する
偽ロック符号シーケンスの一部を検出することにより動
作する。一般化されたプリアンブル検出回路が図８に示
されている。この回路は符号パターンＩ１，Ｉ２，…，
Ｉｋがクロック信号の４つのサンプリング位相の内の任
意のものにおいて検出された場合には常に高速獲得モー
ドをイネーブルする。このパターンは実際のプリアンブ
ルシーケンス１０１または対応する偽ロックパターンの
一部とすることができる。プリアンブル検出回路５１３
はまた、もしあれば、４つのサンプリング位相のどれが
現在偽ロックパターンＪ１，Ｊ２，…，Ｊｋを検出して
いるかを決定する。プリアンブル検出回路は必ずしも全
プリアンブルシーケンス及び／または対応する偽ロック
シンボルパターンを検出する必要はない。プリアンブル
検出回路における段数（ｋ）はランダムデータに対する
検出の確率を最小限に維持しながら知られたシーケンス
の間における高い確率のプリアンブル偽ロック検出を保
証するために選択される。好ましい実施例においては、
ｋは４に等しい。高速獲得イネーブル制御信号５０１及
び４つの偽ロック禁止制御信号５０３は次にサンプリン
グ位相調整回路５２７に入力される。 【００２４】判断指向クロック回復システムの変更はサ
ンプリング位相調整回路５２７内で生ずる。変更方法は
図１０の処理フローチャートに示されている。該処理フ
ローチァート１０００は偽ロック禁止制御信号５０３及
び高速獲得イネーブル制御信号５０１を監視することに
より始まり、これらの信号の双方はアクティブ及びイン
アクティブ状態を有する。図１０に示された処理フロー
チァート１０００はサンプリング位相調整回路５２７内
に含まれた４つの制御回路の各々の部分で動作する。判
断ブロック１００３において、処理フローチァート１０
００は偽ロック禁止信号５０３がアクティブであるか否
かを判定する。もし高速ロック禁止制御信号がアクティ
ブであれば、制御回路の等価帯域幅が機能ブロック１０
０７において０に等しくセットされ、実効的に対応する
クロック回復制御回路をその現在の位相にロックする。
判断ブロック１００３において偽ロック禁止信号がイン
アクティブ状態であることを検出すると、処理は判断ブ
ロック１００５に進む。判断ブロック１００５において
は、処理は高速獲得イネーブル制御信号がアクティブで
あるか否かを判定する。もし高速獲得イネーブル制御信
号がアクティブであれば、与えられた制御回路の等価帯
域幅が機能ブロック１０１１において高速獲得帯域に等
しくセットされる。高速獲得帯域幅は所望のサンプリン
グ位相への迅速な獲得（ａｃｑｕｉｓｉｔｉｏｎ）を可
能にする。もし判断ブロック１００５において高速獲得
イネーブル制御信号５０１がインアクティブであると判
定されれば、与えられた制御回路の等価帯域幅は機能ブ
ロック１００９において公称値に等しくセットされる。 【００２５】図１２は図５に示されたサンプリング位相
調理回路５２７の１つの可能な構成を示すブロック図で
ある。該サンプリング位相調整回路５２７の第１の機能
はブロック４０１，４０３，４０５，４０７内の各エラ
ー信号５４７，５４９，５５１，５５３の大きさを判定
することである。次に、最も小さなエラー振幅の信号が
選択されて且つ最小エラー値と称される。この最小エラ
ー値は４つのエラー信号５４７，５４９，５５１，５５
３の各々から減算されて４つの正規化されたエラー振幅
信号となる。次に３レベルの判断がどのようにそのエラ
ー振幅が前記最小エラー振幅と比較されるかの関数とし
て各サンプリング位相に対して行なわれる。もし該エラ
ー振幅信号が最小値に十分近ければ、あるいは正規化さ
れたエラー振幅がしきい値Δ１より小さければ、対応す
るカウンタが増分される。もしエラー振幅が前記最小値
に関して大きければ、あるいは正規化エラー振幅が第２
のしきい値Δ２より大きければ、対応するカウンタが減
分される。最後に、もし正規化されたエラー振幅が中間
領域にあれば、すなわち第１のしきい値Δ１より大きく
且つ第２のしきい値Δ２より小さいか等しい場合は、カ
ウントは一定に保持される。 【００２６】４つのカウンタ４３３，４３１，４２９，
４２７の内の第１のものは所定の正のしきい値に到達す
るとそのエラー振幅が他の３つのサンプリング位相より
も一貫して小さいことを示し、従って適切なクロック調
整判断が次に行なわれる。これは前記ブロック図におい
てカウンタの出力値を比較器４３５，４３７，４３９，
４４１に入力することによって行なわれる。ここで、該
カウンタの出力値は所定のしきい値、Ｔ、と比較され
る。もし該カウンタの１つが前記しきい値に到達すれ
ば、すべてのカウンタ４３３，４３１，４２９，４２７
が０にリセットされ、位相調整回路の平均化処理を再ス
タートする。このリセット機能は４入力ＯＲゲート４４
３内の４つの比較器の出力をＯＲすることにより行なわ
れ、該ＯＲゲート４４３は次に４つのカウンタ４３３，
４３１，４２９，４２７の各々のリセット入力に接続さ
れる。第１の比較器４３５の出力は前記ムーブアーリー
（ｍｏｖｅ ｅａｒｌｙ）位相調整信号５５５に等し
い。第２の比較器４３７の出力はシフト信号に接続され
ていないが、それは所望の位相が既に得られているから
である。第３の比較器４３９の出力は図５の信号５５７
であり、これはムーブレイト（ｍｏｖｅ ｌａｔｅ）位
相調整信号である。第４比較器４４１の出力はムーブハ
ーフ（ｍｏｖｅ ｈａｌｆ）符号位相調整信号５５９で
ある。 【００２７】図１０の処理フローチャートによって示さ
れた帯域幅を制御するための変更はアップ／ダウンカウ
ンタ４２７，４２９，４３１，４３３の増分ステップを
変更することにより実施される。機能ブロック１００７
に示されるように実効帯域幅を０に等しくセットするこ
とはカウンタが増分するのを防止することと等価であ
る。実効帯域幅を機能ブロック１０１１に示されるよう
に高速獲得帯域幅にセットすることは４つのアップ／ダ
ウンカウンタ４２７，４２９，４３１，４３３への増分
カウンタをｍに増分することと等価であり、ここでｍは
１より大きな整数である。好ましい実施例においては、
ｍは４に等しい。実効帯域幅を機能ブロック１００９に
示されるように公称帯域幅にセットすることは４つのア
ップ／ダウンカウンタ４２７，４２９，４３１，４３３
の増分カウンタステップを１の公称値に維持することと
等価である。 【００２８】 【発明の効果】ここに述べられた本発明は与えられた特
定のシステムにおける獲得性能に対するその効果を確認
するためにシュミレートされ且つベンチテストされた。
図１１はアップ／ダウンカウンタ増分値ｍの関数として
の獲得時間をプロットする。このプロットは明らかにｍ
の値が増大するとプリアンブルパターンにおける符号タ
イミングを獲得するのに必要な時間が低減することを示
している。好ましい実施例では、ｍの値は４に選択さ
れ、この値はランダムデータに対する正常状態のビット
エラー率（ＢＥＲ）性能を劣化させることなく満足すべ
き獲得性能を提供する。図１１の結果が示すように、高
速獲得機能が獲得時間を知られたビットパターンに対し
およそ３のファクターで低減した。更に、この高速獲得
機能はランダムデータに対する獲得性能を劣化させてお
らず、これは図１３の表の結果によって示されている。
改善された符号タイミング獲得性能に加え、本発明はま
た偽ロック保護をも提供する。プリアンブル検出機構の
構成はすべての測定されたベンチ指向に対し偽ロック点
への調整を除去した。
ク回復回路（ｃｌｏｃｋ ｒｅｃｏｖｅｒｙｃｉｒｃｕ
ｉｔｒｙ）に関し、且つより詳細には誤ったロックを防
止し且つ知られた符号パターンに対する捕捉（ａｃｑｕ
ｉｓｉｔｉｏｎ）を加速するために判断指向（ｄｅｃｉ
ｓｉｏｎ−ｄｉｒｅｃｔｅｄ）クロック回復システムを
変更する方法及び装置に関する。 【０００２】 【従来の技術】最近、無線周波数（ＲＦ）通信の分野に
おいて、デジタル的に暗号化された音声及び高速のデー
タの通信の要求が増大している。ＲＦスペクトルは本来
的に制限されているから、増大する需要を収容するため
に新しいシステム概念及び組織上の特徴的機能を考案し
なければならない。時分割多重アクセス（ＴＤＭＡ）シ
ステムはより効率の良いスペクトルの利用及び大きな容
量を提供するそのようなシステムの１つである。 【０００３】その最も簡単な形態においては、ＴＤＭＡ
システムは、少なくとも２つのユーザから単一のＲＦチ
ャネルによってメッセージを時間多重することができる
送信ベースステーション、及び前記時間多重されたメッ
セージの少なくとも１つを受信可能な１つまたはそれ以
上の遠隔受信ステーションからなる。典型的には、前記
受信ステーションは第２のＲＦチャネルによってＴＤＭ
Ａメッセージをベースステーションに送信可能な移動ま
たは携帯用無線電話である。 【０００４】ＴＤＭＡシステムにおいては、大部分のデ
ジタル通信システムのように、受信ステーションにおい
て２つのポイントの間で送信されたデジタルデータを正
確に回復するために送信クロックに連続的に同期した基
準クロックを確立する必要がある。ここで用いられてい
る、連続的なビット同期とは受信クロック信号の周波数
及び位相が送信クロックのそれを正確に追跡しなければ
ならないことを意味する。 【０００５】ＴＤＭＡシステムの１つの形態は、時分割
二重（ｔｉｍｅ ｄｉｖｉｓｉｏｎｄｕｐｌｅｘ：ＴＤ
Ｄ）スロット構造を使用する。ＴＤＤシステムは２つの
ポイントの間で制御及び通信情報を送信するために１つ
のＲＦチャネルを使用する。図１は、ある特定のアプリ
ケーションに対する制御スロット１００を示す。このア
プリケーションは制御スロット１００に対する符号（ｓ
ｙｍｂｏｌ）同期が各スロットに対し独立に行なわれる
ことを必要とする。同期を助けるために、６２ビットの
プリアンブル１０１が各スロット１００のはじめに設け
られている。伝統的な判断指向（ｄｅｃｉｓｉｏｎ−ｄ
ｉｒｅｃｔｅｄ）クロック回復システムはこのスロット
構造に伴って２つの問題を有する。第１に、６２ビット
（直角位相シフトキーイング変調に対する３１符号）の
プリアンブル１０１はシンボルのタイミング獲得のため
に十分な時間を提供しない。第２に、６２ビットのプリ
アンブルは判断指向システムを正しくないサンプリング
位相に移行させることがある間違ったまたは偽ロック点
（ｆａｌｓｅ−ｌｏｃｋ ｐｏｉｎｔｓ）を有する。従
って、制御スロット１００に対する伝統的なクロック回
復手法は検出された信号を知られたビットパターンと相
関する。 【０００６】図２は、特定のアプリケーションに対する
通信スロット２００を示す。該通信スロット２００は６
ビットの極めて短いプリアンブルパターン２０１を有す
る。相関を基礎にしたクロック回復システムは通信スロ
ット２００にとっては適切ではないが、それはそのシス
テムが受信されたデータ信号にロックするためにより長
いプリアンブルを必要とするからである。その結果、ク
ロック回復問題に対する従来の解決方法は制御スロット
１００に対する相関をベースとしたシステム及び通信ス
ロット２００に対する判断指向クロック回復機構を使用
することであった。 【０００７】 【発明が解決しようとする課題】しかしながら、これら
の２つの異なるシステム構成は過剰な電力消費、大きさ
及び複雑さを有する。 【０００８】望ましいシステムは２つの別の解決方法、
すなわち、相関をベースとしたアプローチ及び判断指向
アプローチを必要としない符号同期問題への統合された
解決方法である。 【０００９】 【課題を解決するための手段および作用】本発明は、偽
ロックを防止し且つ知られた符号パターンへの獲得（ａ
ｃｑｕｉｓｉｔｉｏｎ）を加速する判断指向クロック回
復システムを変更する方法を含む。該クロック回復シス
テムは少なくとも２つの制御回路を有する。各制御回路
は実効または有効帯域幅を有し且つまたクロック信号を
発生する。この発明は２つのクロック信号を用いて受信
データ信号をサンプルし、対応する第１及び第２のサン
プル信号を形成する。サンプルされた信号は対応する符
号判定信号を発生するために使用される。該符号判定信
号は受信されたデータ信号における知られた符号パター
ンを検出するために処理される。知られたビットシーケ
ンスの検出に応じて、クロック回復システムの特性が変
更または修正される。 【００１０】 【実施例】好ましい実施例は無線電話のデジタル受信機
を含む。該デジタル受信機は受信信号を復調する上で使
用するための判断指向クロック回復回路を含む。該クロ
ック回復回路は受信データ信号とクロック回復信号との
間の同期を獲得する上での柔軟性を与えるために判断指
向クロック回復モード及びプリアンブル検出モードを持
つように変更される。 【００１１】本発明はプリアンブル検出回路及び制御回
路のループ帯域幅を制御するサンプリング位相調整回路
に対する対応する変更を含む。好ましい実施例は、各々
４つのクロック信号の内の１つに対応する、４つのクロ
ック回復制御回路を有する。しかしながら、そのような
回路の内の２つのみが本発明の利益を得るために必要な
ものである。ランダムなデータが検出された場合には、
該回路は判断指向モードで動作する。知られた符号パタ
ーンを検出すると、該回路はプリアンブル検出モードに
入る。このモードにおいては、前記４つの制御回路の内
の任意の１つにおいて検出された偽ロック状態がその制
御回路の実効帯域幅をゼロにセットし、クロック回復シ
ステムがさらに位相調整を行なうことを凍結する。もし
高速獲得状態がプリアンブル検出モードで検出されれ
ば、制御回路の実効帯域幅がそれらの公称の帯域幅の４
倍に増大され受信データ信号の所望の位相に対する迅速
な調整を与える。 【００１２】図３は本発明を用いた無線電話システムの
ブロック図である。この無線電話システムにおいては、
固定サイト送受信機３０３が固定された地理的領域内に
含まれる移動及び携帯無線電話に対し且つ該移動及び携
帯無線電話から無線周波（ＲＦ）信号を送信し且つ受信
する。無線電話３０１は固定サイト送受信機３０３によ
ってサービスを受ける無線電話のようなものである。 【００１３】固定サイト送受信機３０３から信号を受け
ている間、無線電話３０１は該ＲＦ信号を結合し且つ該
ＲＦ信号を電気的無線周波信号３３７に変換するために
アンテナ３０５を使用する。電気的ＲＦ信号は無線電話
３０１内で使用するために無線受信機３１１によって受
信される。受信機３１１は中間周波数（ＩＦ）信号３１
５を発生する。この信号３１５は位相復調器３１９に入
力される。位相復調器３１９はクロック回復回路３２７
及び符号スライサ３２９によって使用するために位相復
調された信号３３１を出力する。クロック回復回路３２
７はサンプリングクロック３３９を符号スライサ３２９
に出力する。位相復調信号３３１はまた符号スライサ３
２９のための受信データ信号として使用される。符号ス
テイサは次にプロセッサ３２１で使用するために符号信
号３３３を出力する。プロセッサ３２１はこの符号信号
３３３をユーザインタフェース３２５のために音声及び
／またはデータに成形する。ユーザインタフェース３２
５はマイクロホン、スピーカ及びキーパッドを含む。 【００１４】携帯用無線電話３０１から固定サイト送受
信機３０３へＲＦ信号を送信すると、ユーザインタフェ
ース３２５からの音声及び／またはデータ信号はプロセ
ッサ３２１によって処理される。処理された信号は送信
機３０９に入力される。送信機３０９はその処理された
信号を電気的ＲＦ信号に変換する。電気的ＲＦ信号はＲ
Ｆ信号に変換され且つアンテナ５７５によって出力され
る。該ＲＦ信号は固定サイト送受信機３０３によって受
信され、該固定サイト送受信機３０３は陸線電話信号に
インタフェースする。 【００１５】図４は位相復調器３１９内に含まれる差動
検出器の出力におけるπ／４直角位相シフトキーイング
（ＱＰＳＫ）信号のアイパターンを示す。この信号は位
相復調された信号３３１のデータ出力を表す。送受信機
３０３及び携帯用無線電話３０１の間で送信された符号
の正確な回復のために、サンプリングクロック３３９は
受信されたデータ信号３３１を図４に示される最適サン
プリング点においてあるいはその近くでサンプルすべき
である。最適位置以外でのポイントおけるサンプリンは
劣化したビットエラー率（ＢＥＲ）性能を引き起こす可
能性がある。 【００１６】図５は好ましい実施例において使用されて
いるクロック回復回路３２７の詳細なブロック図であ
る。該クロック回復回路はクロック信号を回復するため
に位相復調器出力信号ｙ（ｔ）３３１を使用する。好ま
しい実施例においては、クロック発生回路３３１は４つ
の個別のクロック信号５３９，５４１，５４３，５４５
を発生する。これらのクロック信号は位相復調器出力信
号ｙ（ｔ）３３１をサンプルし且つホールドするために
使用される。本発明の他の同等に十分な構成も本発明に
従って位相調整を行なうために２つまたはそれ以上のク
ロック信号を発生できる。 【００１７】説明の便宜のために、好ましい実施例は４
つの個別の制御回路を持っている。各制御回路は対応す
るサンプル及びホールド回路５７３，５７５，５７７，
５７９及び対応するスライサ５８１，５８３，５８５，
５８７によって４つのクロック信号５３９，５４１，５
４３，５４５の１つを使用する。該制御回路の各々はサ
ンプリング位相調整回路５２７によって決定される等価
ループ帯域幅を有する。 【００１８】好ましい実施例において使用されている、
４つのクロック信号５３９，５４１，５４３，５４５の
相対的位相が図６に示されている。オンタイム（ｏｎ−
ｔｉｍｅ）信号６０５は各符号インターバルに１つのク
ロックパルスを有する。アーリー（ｅａｒｌｙ）クロッ
ク信号６０７はオンタイム信号６０５のインターバルに
等しいインターバルでクロックパルスを発生するが、オ
ンタイム信号６０５の前に１／８の符号時間だけ位相シ
フトされている。レイト（ｌａｔｅ）クロック信号６０
３はオンタイム信号６０５と周波数が等しく且つ１／８
の符号インターバルだけ遅れている。ハーフシンボル・
オフセットクロック信号６０１は周波数がオンタイム信
号と同じであり且つ１／２符号インターバルだけシフト
している。図７の一様でないサンプリングクロック７０
１は位相復調器３１９内で位相サンプルするために使用
される。該クロックは４つの個々のクロック６０１，６
０３，６０５及び６０７をＯＲすることにより形成され
る。他の同等に十分な構成を位相オフセットを変えるこ
とによって使用できるが、ここに開示された発明の本質
に包含されるものと考えられる。 【００１９】４つのクロック信号６０１，６０３，６０
５及び６０７はサンプル及びホールド回路５７３，５７
５，５７７，５７９によって位相復調器出力信号３３１
をサンプルするために使用される。これらのサンプルさ
れた位相は次にスライサ及び加算器組み合わせ回路に入
力されてエラー信号５４７，５４９，５５１，５５３を
形成する。該エラー信号はサンプルされた検出器出力信
号と最も近い対応する判断点、すなわちスライサ出力と
の間の差を求めることによって形成される。 【００２０】エラー信号５４７，５４９，５５１，５５
３はサンプリング位相調整回路５２７に入力される。サ
ンプリング位相調整回路５２７はオンタイムサンプリン
グ点におけるエラーを最小にするために４つの符号クロ
ックを進ませあるいは遅らせるために使用される。４つ
のスライサ５８１，５８３，５８５，５８７の出力には
符号出力信号５０５，５０７，５０９，５１１が存在す
る。 【００２１】プリアンブル検出回路５１３は知られた符
号パターン、すなわち、制御スロット１００の６２ビッ
トのプリアンブル１０１の存在を検出するために使用さ
れる。プリアンブル検出回路はまた４つのクロック位相
の各々におけるありうる偽ロックポイントを検出するた
めに利用される。プリアンブル検出回路５１３の出力に
は高速獲得イネーブル制御信号５０１及び４つの制御回
路の各々に対応する４つの偽ロック禁止制御信号５０３
がある。 【００２２】プリアンブル検出回路５１３は知られたビ
ットパターンが受信された時を認識し、且つその認識に
応じて、自動的にクロック調整判断規則を変更し、それ
により偽ロックを防止し且つ最適のサンプリング位相へ
の調整を加速する。プリアンブル検出回路５１３は４つ
の符号スライサの出力を調べて該プリアンブルパターン
が４つのサンプリング位相のいずれかにおいて検出され
ているか否かを判定する。プリアンブル検出回路５１３
は次にこの情報を利用して高速獲得イネーブル制御信号
５０１及び偽ロック禁止制御信号５０３を発生する。 【００２３】プリアンブル検出回路５１３は４つのクロ
ックサンプリング位相の１つまたはそれ以上におけるプ
リアンブル符号シーケンス１０１及び／または対応する
偽ロック符号シーケンスの一部を検出することにより動
作する。一般化されたプリアンブル検出回路が図８に示
されている。この回路は符号パターンＩ１，Ｉ２，…，
Ｉｋがクロック信号の４つのサンプリング位相の内の任
意のものにおいて検出された場合には常に高速獲得モー
ドをイネーブルする。このパターンは実際のプリアンブ
ルシーケンス１０１または対応する偽ロックパターンの
一部とすることができる。プリアンブル検出回路５１３
はまた、もしあれば、４つのサンプリング位相のどれが
現在偽ロックパターンＪ１，Ｊ２，…，Ｊｋを検出して
いるかを決定する。プリアンブル検出回路は必ずしも全
プリアンブルシーケンス及び／または対応する偽ロック
シンボルパターンを検出する必要はない。プリアンブル
検出回路における段数（ｋ）はランダムデータに対する
検出の確率を最小限に維持しながら知られたシーケンス
の間における高い確率のプリアンブル偽ロック検出を保
証するために選択される。好ましい実施例においては、
ｋは４に等しい。高速獲得イネーブル制御信号５０１及
び４つの偽ロック禁止制御信号５０３は次にサンプリン
グ位相調整回路５２７に入力される。 【００２４】判断指向クロック回復システムの変更はサ
ンプリング位相調整回路５２７内で生ずる。変更方法は
図１０の処理フローチャートに示されている。該処理フ
ローチァート１０００は偽ロック禁止制御信号５０３及
び高速獲得イネーブル制御信号５０１を監視することに
より始まり、これらの信号の双方はアクティブ及びイン
アクティブ状態を有する。図１０に示された処理フロー
チァート１０００はサンプリング位相調整回路５２７内
に含まれた４つの制御回路の各々の部分で動作する。判
断ブロック１００３において、処理フローチァート１０
００は偽ロック禁止信号５０３がアクティブであるか否
かを判定する。もし高速ロック禁止制御信号がアクティ
ブであれば、制御回路の等価帯域幅が機能ブロック１０
０７において０に等しくセットされ、実効的に対応する
クロック回復制御回路をその現在の位相にロックする。
判断ブロック１００３において偽ロック禁止信号がイン
アクティブ状態であることを検出すると、処理は判断ブ
ロック１００５に進む。判断ブロック１００５において
は、処理は高速獲得イネーブル制御信号がアクティブで
あるか否かを判定する。もし高速獲得イネーブル制御信
号がアクティブであれば、与えられた制御回路の等価帯
域幅が機能ブロック１０１１において高速獲得帯域に等
しくセットされる。高速獲得帯域幅は所望のサンプリン
グ位相への迅速な獲得（ａｃｑｕｉｓｉｔｉｏｎ）を可
能にする。もし判断ブロック１００５において高速獲得
イネーブル制御信号５０１がインアクティブであると判
定されれば、与えられた制御回路の等価帯域幅は機能ブ
ロック１００９において公称値に等しくセットされる。 【００２５】図１２は図５に示されたサンプリング位相
調理回路５２７の１つの可能な構成を示すブロック図で
ある。該サンプリング位相調整回路５２７の第１の機能
はブロック４０１，４０３，４０５，４０７内の各エラ
ー信号５４７，５４９，５５１，５５３の大きさを判定
することである。次に、最も小さなエラー振幅の信号が
選択されて且つ最小エラー値と称される。この最小エラ
ー値は４つのエラー信号５４７，５４９，５５１，５５
３の各々から減算されて４つの正規化されたエラー振幅
信号となる。次に３レベルの判断がどのようにそのエラ
ー振幅が前記最小エラー振幅と比較されるかの関数とし
て各サンプリング位相に対して行なわれる。もし該エラ
ー振幅信号が最小値に十分近ければ、あるいは正規化さ
れたエラー振幅がしきい値Δ１より小さければ、対応す
るカウンタが増分される。もしエラー振幅が前記最小値
に関して大きければ、あるいは正規化エラー振幅が第２
のしきい値Δ２より大きければ、対応するカウンタが減
分される。最後に、もし正規化されたエラー振幅が中間
領域にあれば、すなわち第１のしきい値Δ１より大きく
且つ第２のしきい値Δ２より小さいか等しい場合は、カ
ウントは一定に保持される。 【００２６】４つのカウンタ４３３，４３１，４２９，
４２７の内の第１のものは所定の正のしきい値に到達す
るとそのエラー振幅が他の３つのサンプリング位相より
も一貫して小さいことを示し、従って適切なクロック調
整判断が次に行なわれる。これは前記ブロック図におい
てカウンタの出力値を比較器４３５，４３７，４３９，
４４１に入力することによって行なわれる。ここで、該
カウンタの出力値は所定のしきい値、Ｔ、と比較され
る。もし該カウンタの１つが前記しきい値に到達すれ
ば、すべてのカウンタ４３３，４３１，４２９，４２７
が０にリセットされ、位相調整回路の平均化処理を再ス
タートする。このリセット機能は４入力ＯＲゲート４４
３内の４つの比較器の出力をＯＲすることにより行なわ
れ、該ＯＲゲート４４３は次に４つのカウンタ４３３，
４３１，４２９，４２７の各々のリセット入力に接続さ
れる。第１の比較器４３５の出力は前記ムーブアーリー
（ｍｏｖｅ ｅａｒｌｙ）位相調整信号５５５に等し
い。第２の比較器４３７の出力はシフト信号に接続され
ていないが、それは所望の位相が既に得られているから
である。第３の比較器４３９の出力は図５の信号５５７
であり、これはムーブレイト（ｍｏｖｅ ｌａｔｅ）位
相調整信号である。第４比較器４４１の出力はムーブハ
ーフ（ｍｏｖｅ ｈａｌｆ）符号位相調整信号５５９で
ある。 【００２７】図１０の処理フローチャートによって示さ
れた帯域幅を制御するための変更はアップ／ダウンカウ
ンタ４２７，４２９，４３１，４３３の増分ステップを
変更することにより実施される。機能ブロック１００７
に示されるように実効帯域幅を０に等しくセットするこ
とはカウンタが増分するのを防止することと等価であ
る。実効帯域幅を機能ブロック１０１１に示されるよう
に高速獲得帯域幅にセットすることは４つのアップ／ダ
ウンカウンタ４２７，４２９，４３１，４３３への増分
カウンタをｍに増分することと等価であり、ここでｍは
１より大きな整数である。好ましい実施例においては、
ｍは４に等しい。実効帯域幅を機能ブロック１００９に
示されるように公称帯域幅にセットすることは４つのア
ップ／ダウンカウンタ４２７，４２９，４３１，４３３
の増分カウンタステップを１の公称値に維持することと
等価である。 【００２８】 【発明の効果】ここに述べられた本発明は与えられた特
定のシステムにおける獲得性能に対するその効果を確認
するためにシュミレートされ且つベンチテストされた。
図１１はアップ／ダウンカウンタ増分値ｍの関数として
の獲得時間をプロットする。このプロットは明らかにｍ
の値が増大するとプリアンブルパターンにおける符号タ
イミングを獲得するのに必要な時間が低減することを示
している。好ましい実施例では、ｍの値は４に選択さ
れ、この値はランダムデータに対する正常状態のビット
エラー率（ＢＥＲ）性能を劣化させることなく満足すべ
き獲得性能を提供する。図１１の結果が示すように、高
速獲得機能が獲得時間を知られたビットパターンに対し
およそ３のファクターで低減した。更に、この高速獲得
機能はランダムデータに対する獲得性能を劣化させてお
らず、これは図１３の表の結果によって示されている。
改善された符号タイミング獲得性能に加え、本発明はま
た偽ロック保護をも提供する。プリアンブル検出機構の
構成はすべての測定されたベンチ指向に対し偽ロック点
への調整を除去した。
【図面の簡単な説明】
【図１】本発明によって使用される制御タイムスロット
を示す説明図である。 【図２】本発明によって使用される通信スロットの説明
図である。 【図３】本発明に係わる無線電話通信システムのブロッ
ク図である。 【図４】差動検出器の出力におけるπ／４ ＱＰＳＫデ
ータのアイパターンを示すグラフである。 【図５】本発明に係わるクロック回復システムのブロッ
ク図である。 【図６】本発明に係わる多重位相オフセットクロックを
示す説明図である。 【図７】本発明に従って図６の個々のクロックを組み合
わせる一様でないサンプリングクロックの例を示す説明
図である。 【図８】本発明に係わるプリアンブル検出回路の一例を
示すブロック図である。 【図９】本発明に係わる差動位相復調器の出力における
知られた符号シーケンスを示すグラフである。 【図１０】本発明に係わるクロック回復回路に対する変
更特性を示す処理フローチャートである。 【図１１】本発明に係わる装置の性能を示すグラフであ
る。 【図１２】本発明に係わるサンプリング位相調整回路の
詳細なブロック図である。 【図１３】本発明に係わるクロック回復システムの性能
を示す説明図である。 【符号の説明】 ３００ 無線電話システム ３０１ 無線電話 ３０３ 固定サイト送受信機 ３０５ アンテナ ３０９ 送信機 ３１１ 受信機 ３１９ 位相復調器 ３２１ 処理システム ３２５ ユーザインタフェース ３２７ クロック回復回路 ３２９ 符号スライサ
を示す説明図である。 【図２】本発明によって使用される通信スロットの説明
図である。 【図３】本発明に係わる無線電話通信システムのブロッ
ク図である。 【図４】差動検出器の出力におけるπ／４ ＱＰＳＫデ
ータのアイパターンを示すグラフである。 【図５】本発明に係わるクロック回復システムのブロッ
ク図である。 【図６】本発明に係わる多重位相オフセットクロックを
示す説明図である。 【図７】本発明に従って図６の個々のクロックを組み合
わせる一様でないサンプリングクロックの例を示す説明
図である。 【図８】本発明に係わるプリアンブル検出回路の一例を
示すブロック図である。 【図９】本発明に係わる差動位相復調器の出力における
知られた符号シーケンスを示すグラフである。 【図１０】本発明に係わるクロック回復回路に対する変
更特性を示す処理フローチャートである。 【図１１】本発明に係わる装置の性能を示すグラフであ
る。 【図１２】本発明に係わるサンプリング位相調整回路の
詳細なブロック図である。 【図１３】本発明に係わるクロック回復システムの性能
を示す説明図である。 【符号の説明】 ３００ 無線電話システム ３０１ 無線電話 ３０３ 固定サイト送受信機 ３０５ アンテナ ３０９ 送信機 ３１１ 受信機 ３１９ 位相復調器 ３２１ 処理システム ３２５ ユーザインタフェース ３２７ クロック回復回路 ３２９ 符号スライサ
Claims (1)
- 【特許請求の範囲】 【請求項１】 偽ロックを防止し且つ知られた符号パタ
ーンにおける獲得を加速するために判断指向クロック回
復システムを変更する方法であって、前記クロック回復
システムは少なくとも第１及び第２の制御回路を有し、
各制御回路は対応するクロック信号を発生し且つ各制御
回路は等価ループ帯域幅を有し、前記方法は、 少なくとも前記第１及び第２のクロック信号を使用して
第１の受信信号をサンプリングし、対応する第１及び第
２のサンプル信号を形成する段階、 前記第１及び前記第２のサンプル信号の各々に対する少
なくとも第１及び第２の符号判定信号を発生する段階、 前記第１及び前記第２の符号判定信号に応答して、前記
第１の受信信号に知られた符号パターンが存在すること
を検出する段階、そして前記検出段階に応答して、前記
クロック回復システムの特性を変更する段階、を具備す
る判断指向クロック回復システムを変更する方法。 【請求項２】 前記検出段階は更に、 前記少なくとも第１及び第２の符号判定信号の各々を前
記知られた符号パターンの第１の選択部分と比較する段
階、 前記比較の第１の段階に応じて、各々アクティブ及びイ
ンアクティブ状態を有する、対応する第１及び第２の偽
ロック禁止制御信号を発生する段階、 前記少なくとも第１及び第２の符号判定信号の各々を前
記知られた符号パターンの第２の選択部分と比較する段
階、そして前記比較の第２の段階に応じて、各々アクテ
ィブ及びインアクティブ状態を有する、対応する第１及
び第２の高速獲得イネーブル制御信号を発生する段階、 を具備する請求項１に記載の変更方法。 【請求項３】 前記変更段階は更に、 前記第１の偽ロック禁止制御信号の前記アクティブ状態
を検出する段階、 前記検出の第１の段階に応じて、第１の制御回路の等価
ループ帯域幅を第１の所定の値にセットする段階、 前記第２の偽ロック禁止制御信号の前記アクティブ状態
を検出する段階、そして前記検出の第２の段階に応じ
て、前記第２の制御回路の等価ループ帯域幅を第１の所
定の値にセットする段階、 を具備する請求項２に記載の変更方法。 【請求項４】 前記変更段階は更に、 前記第１の偽ロック禁止制御信号の前記インアクティブ
状態及び前記第１の高速獲得イネーブル制御信号の前記
インアクティブ状態を検出する段階、 前記検出の第１の段階に応じて、前記第１の制御回路の
等価ループ帯域幅を第２の所定の値にセットする段階、 前記第２の偽ロック禁止制御信号の前記インアクティブ
状態及び前記第２の高速獲得イネーブル制御信号の前記
インアクティブ状態を検出する段階、そして前記検出の
第２の段階に応じて、第２の制御回路の等価ループ帯域
幅を第２の所定の値にセットする段階、 を具備する請求項３に記載の変更方法。 【請求項５】 前記変更段階は更に、 前記第１の偽ロック禁止制御信号の前記インアクティブ
状態及び前記第１の高速獲得イネーブル制御信号の前記
アクティブ状態を検出する段階、 前記検出の第１の段階に応じて、前記第１の制御回路の
等価ループ帯域幅を第３の所定の値にセットする段階、 前記第２の偽ロック禁止制御信号の前記インアクティブ
状態及び前記第２の高速獲得イネーブル制御信号の前記
アクティブ状態を検出する段階、そして前記検出の第２
の段階に応じて、第２の制御回路の等価ループ帯域幅を
第３の所定の値にセットする段階、 を具備する請求項４に記載の変更方法。 【請求項６】 前記検出段階は更に、 前記少なくとも第１及び第２の符号判定信号の各々を前
記知られた符号パターンの第１の選択部分と比較する段
階、そして前記比較段階に応じて、各々アクティブ及び
インアクティブ状態を有する、対応する第１及び第２の
高速獲得イネーブル制御信号を発生する段階、 を具備する請求項１に記載の変更方法。 【請求項７】 前記変更段階は更に、 前記第１の高速獲得イネーブル制御信号の前記アクティ
ブ状態を検出する段階、 前記検出段階に応じて、前記第１の制御回路の等価ルー
プ帯域幅を第４の所定の値にセットする段階、 前記第２の高速獲得イネーブル制御信号の前記アクティ
ブ状態を検出する段階、そして前記第２の検出段階に応
じて、前記第２の制御回路の等価ループ帯域幅を第４の
所定位置にセットする段階、 を具備する請求項６に記載の変更方法。 【請求高８】 前記変更段階は更に、 前記第１の高速獲得イネーブル制御信号の前記インアク
ティブ状態を検出する段階、 前記検出段階に応じて、前記第１の制御回路の等価ルー
プ帯域幅を第５の所定の値にセットする段階、 前記第２の高速獲得イネーブル制御信号の前記インアク
ティブ状態を検出する段階、そして前記第２の検出段階
に応じて、前記第２の制御回路の等価ループ帯域幅を第
５の所定の値にセットする段階、 を具備する請求項７に記載の変更方法。 【請求項９】 受信機（３１１）及び少なくとも第１及
び第２の制御回路を含む無線電話（３０１）であって、
前記制御回路は対応する第１及び第２のクロック信号を
発生し且つ各制御回路は等価ループ帯域幅を有し、前記
受信機は少なくとも第１のデータ信号を受信することが
可能であり、前記第１の受信データ信号はある位相を有
し、前記無線電話（３０１）は、 少なくとも第１及び第２のクロック信号（５３９，５４
１）を使用して前記第１の受信データ信号（３３１）を
サンプリングして対応する第１及び第２のサンプル信号
を形成するための手段（５７３，５７５）、 前記第１及び第２のサンプル信号（５８１，５８３）の
各々に対する少なくとも第１及び第２の符号判定信号を
発生するための手段、 前記第１及び前記第２の符号判定信号に応じて、前記第
１の受信信号（５１３）内に知られた符号パターンが存
在することを検出するための手段、そして前記検出のた
めの手段に応じて、前記制御回路（５２７）の等価ルー
プ帯域幅を変更する手段、 を具備することを特徴とする無線電話（３０１）。 【請求項１０】 前記検出のための手段は更に、 前記少なくとも第１及び第２の符号判定信号の各々を前
記知られた符号パターンの第１の選択部分と比較する手
段、 比較のための前記第１の手段に応じて、各々アクティブ
及びインアクティブ状態を有する、対応する第１及び第
２の偽ロック禁止制御信号（５０３）を発生する手段、 前記少なくとも第１及び第２の符号判定信号の各々を前
記知られた符号パターンの第２の選択部分と比較する手
段、そして比較のための前記第２の手段に応じて、各々
アクティブ及びインアクティブ状態を有する、対応する
第１及び第２の高速獲得イネーブル制御信号（５０１）
を発生する手段、 を具備する請求項９に記載の無線電話（３０１）。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| US07/858,821 US5255292A (en) | 1992-03-27 | 1992-03-27 | Method and apparatus for modifying a decision-directed clock recovery system |
| US858,821 | 1992-03-27 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH05292137A true JPH05292137A (ja) | 1993-11-05 |
| JP2912097B2 JP2912097B2 (ja) | 1999-06-28 |
Family
ID=25329278
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP4279528A Expired - Fee Related JP2912097B2 (ja) | 1992-03-27 | 1992-09-24 | 判断指向クロック回復システムを変更するための方法及び装置 |
Country Status (8)
| Country | Link |
|---|---|
| US (1) | US5255292A (ja) |
| JP (1) | JP2912097B2 (ja) |
| KR (1) | KR960008030B1 (ja) |
| CA (1) | CA2102407C (ja) |
| CZ (1) | CZ284523B6 (ja) |
| FI (1) | FI935259A0 (ja) |
| GB (1) | GB2273214B (ja) |
| WO (1) | WO1993020633A1 (ja) |
Families Citing this family (13)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5572551A (en) * | 1995-09-01 | 1996-11-05 | Motorola, Inc. | Carrier loop acquisition for staggered phase shift keying |
| JP3288574B2 (ja) * | 1996-02-26 | 2002-06-04 | 松下電器産業株式会社 | データ受信装置 |
| EP0821503B1 (en) * | 1996-07-22 | 2007-01-03 | Nippon Telegraph And Telephone Corporation | Clock timing recovery circuit |
| US6363105B1 (en) * | 1998-02-17 | 2002-03-26 | Ericsson Inc. | Flexible sliding correlator for direct sequence spread spectrum systems |
| JP2000031951A (ja) * | 1998-07-15 | 2000-01-28 | Fujitsu Ltd | バースト同期回路 |
| US6587500B1 (en) | 1999-12-17 | 2003-07-01 | Telefonaktiebolaget Lm Ericsson (Publ) | Symbol sampling time settlement of a hard decision radio receiver |
| KR100414153B1 (ko) * | 2001-05-15 | 2004-01-07 | 학교법인대우학원 | 개별 다중 톤 시스템을 위한 클럭 타이밍 복원 회로 및클럭 타이밍 복원 방법 |
| JP2005318014A (ja) * | 2004-04-26 | 2005-11-10 | Sony Corp | 擬似ロック検出回路および擬似ロック検出方法、ｐｌｌ回路およびクロックデータリカバリ方法、通信装置および通信方法、並びに、光ディスク再生装置および光ディスク再生方法 |
| JP4315886B2 (ja) * | 2004-10-01 | 2009-08-19 | Ｏｋｉセミコンダクタ株式会社 | スペクトラム拡散信号の同期捕捉方法と回路 |
| US8059754B2 (en) * | 2006-07-28 | 2011-11-15 | Xg Technology, Inc. | System and method for fast signal acquisition in a wireless digital receiver for wideband signals |
| WO2011088150A2 (en) * | 2010-01-12 | 2011-07-21 | Vitesse Semiconductor Corporation | Method for switching master/slave timing in a 1000base-t link without traffic disruption |
| KR20140061784A (ko) * | 2012-11-14 | 2014-05-22 | 한국전자통신연구원 | Ｒｆｉｄ 응답신호에 대한 디코딩 방법 |
| US9191189B2 (en) * | 2013-11-20 | 2015-11-17 | Analog Devices Global | Method and apparatus for detecting a preamble in a received radio signal |
Family Cites Families (8)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4012598A (en) * | 1976-01-14 | 1977-03-15 | Bell Telephone Laboratories, Incorporated | Method and means for pulse receiver synchronization |
| FR2377729A1 (fr) * | 1977-01-14 | 1978-08-11 | Thomson Csf | Dispositif de decodage de signaux numeriques, et systeme comportant un tel dispositif |
| NL183214C (nl) * | 1980-01-31 | 1988-08-16 | Philips Nv | Inrichting voor het synchroniseren van de fase van een lokaal opgewekt kloksignaal met de fase van een ingangssignaal. |
| US4667333A (en) * | 1983-12-22 | 1987-05-19 | Motorola, Inc. | Automatic clock recovery circuit |
| US4672639A (en) * | 1984-05-24 | 1987-06-09 | Kabushiki Kaisha Toshiba | Sampling clock pulse generator |
| EP0316459B1 (en) * | 1987-11-13 | 1992-04-22 | International Business Machines Corporation | Fast timing acquisition for partial-response signalling |
| US4821297A (en) * | 1987-11-19 | 1989-04-11 | American Telephone And Telegraph Company, At&T Bell Laboratories | Digital phase locked loop clock recovery scheme |
| US4953185A (en) * | 1988-10-05 | 1990-08-28 | Motorola Inc. | Clock recovery and hold circuit for digital TDM mobile radio |
-
1992
- 1992-03-27 US US07/858,821 patent/US5255292A/en not_active Expired - Fee Related
- 1992-09-24 JP JP4279528A patent/JP2912097B2/ja not_active Expired - Fee Related
-
1993
- 1993-01-25 CZ CZ932562A patent/CZ284523B6/cs unknown
- 1993-01-25 KR KR1019930703462A patent/KR960008030B1/ko not_active IP Right Cessation
- 1993-01-25 GB GB9322405A patent/GB2273214B/en not_active Expired - Fee Related
- 1993-01-25 CA CA002102407A patent/CA2102407C/en not_active Expired - Fee Related
- 1993-01-25 WO PCT/US1993/000633 patent/WO1993020633A1/en active IP Right Grant
- 1993-11-26 FI FI935259A patent/FI935259A0/fi unknown
Also Published As
| Publication number | Publication date |
|---|---|
| CZ256293A3 (en) | 1994-05-18 |
| WO1993020633A1 (en) | 1993-10-14 |
| CA2102407C (en) | 1998-11-24 |
| GB2273214A (en) | 1994-06-08 |
| GB2273214B (en) | 1995-10-25 |
| US5255292A (en) | 1993-10-19 |
| CZ284523B6 (cs) | 1998-12-16 |
| FI935259A (fi) | 1993-11-26 |
| CA2102407A1 (en) | 1993-09-28 |
| JP2912097B2 (ja) | 1999-06-28 |
| GB9322405D0 (en) | 1994-01-26 |
| KR960008030B1 (ko) | 1996-06-19 |
| FI935259A0 (fi) | 1993-11-26 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US5428647A (en) | Method and apparatus for synchronizing a received signal in a digital radio communication system | |
| US6032033A (en) | Preamble based selection diversity in a time division multiple access radio system using digital demodulation | |
| EP1142189B1 (en) | Systems and methods for acquiring synchronization using dual detection thresholds | |
| JP2532784B2 (ja) | セルラ―移動無線システム内で専用制御チャンネルおよびこれに関連する基地局を選択する方法 | |
| KR970000062B1 (ko) | 클럭 회복 회로에 사용하기 위한 위상 조정 방법 및 장치 | |
| JP4020458B2 (ja) | 無線通信システム、データ送信機及びデータ受信機 | |
| JPH08256094A (ja) | 時分割多元接続システムおよび符号分割多元接続システムの両方における記号およびフレームの同期 | |
| TW200303675A (en) | Threshold detector for detecting synchronization signals at correlator output during packet acquisition | |
| JPS59161146A (ja) | 受信機 | |
| US5259005A (en) | Apparatus for and method of synchronizing a clock signal | |
| JP2912097B2 (ja) | 判断指向クロック回復システムを変更するための方法及び装置 | |
| WO2003081383A2 (en) | Method and apparatus for indicating the presence of a wireless local area network by detecting energy fluctuations | |
| US7167535B2 (en) | Circuit sharing for frequency and phase error correction | |
| EP1746742B1 (en) | Method for estimating the time of arrival of an access burst, and apparatus | |
| US5793250A (en) | Phase demodulator selectively using a first or a second detector | |
| US6836518B1 (en) | Synchronization control method for receiver apparatus of data transmission system utilizing orthogonal frequency division multiplex, and data transmission system | |
| US6658075B1 (en) | Synchronization lock detector and method | |
| EP0983659B1 (en) | Clock recovery circuit and a receiver having a clock recovery circuit | |
| US7194046B2 (en) | Frequency error correction unit and method in a wireless LAN system | |
| GB2344493A (en) | Automatic frequency correction | |
| US6389089B1 (en) | Method of searching for pilot signals | |
| JP2740612B2 (ja) | スペクトラム拡散通信方法および装置 | |
| EP1488586B1 (en) | Frequency error correction system with initial frequency estimation and feedback tracking | |
| EP1466420B1 (en) | Improved time tracking loop | |
| Todorovic et al. | Letter Modified Three‐Level Code Acquisition Scheme for Frequency Hopping Radio in Channels with Fading |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| LAPS | Cancellation because of no payment of annual fees |