JPH05283709A - Semiconductor nonvolatile memory - Google Patents
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- JPH05283709A JPH05283709A JP4249189A JP24918992A JPH05283709A JP H05283709 A JPH05283709 A JP H05283709A JP 4249189 A JP4249189 A JP 4249189A JP 24918992 A JP24918992 A JP 24918992A JP H05283709 A JPH05283709 A JP H05283709A
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Abstract
Description
【0001】[0001]
【産業上の利用分野】本発明は電気的に情報の消去を行
なう半導体不揮発性記憶装置に係り、メモリアレイのメ
モリセルのトランジスタのしきい値電圧を判定するのに
好適な半導体不揮発性記憶装置に関する。BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a semiconductor non-volatile memory device for electrically erasing information, and a semiconductor non-volatile memory device suitable for judging the threshold voltage of a transistor of a memory cell of a memory array. Regarding
【0002】[0002]
【従来の技術】半導体不揮発性記憶装置としては紫外線
により情報の消去が可能なEPROM(Erasable and P
rogrammable Read Only Memory)、電気的に消去が可能
なEEPROM(Electrically Erasable and Programm
able Read Only Memory)およびフラッシュメモリがプロ
グラムやデータの格納用として用いられている。特に、
フラッシュメモリはEPROMと同程度のメモリセル面
積で、EEPROMのように電気的消去が可能である。BACKGROUND ART erasable information by ultraviolet rays as a semiconductor nonvolatile memory device EPROM (E rasable and P
rogrammable R ead O nly M emory) , electrically erasable EEPROM (E lectrically E rasable and P rogramm
able R ead O nly M emory) and flash memory are used for the storage of programs and data. In particular,
The flash memory has the same memory cell area as that of the EPROM and can be electrically erased like the EEPROM.
【0003】EPROMのように紫外線で消去した場合
の熱平衡状態のしきい値とは異なり、一般にフラッシュ
メモリの消去後のメモリセルのトランジスタのしきい値
は、負の値となる場合が有る。メモリセルのトランジス
タのしきい値が負の値まで下がると読み出し等に悪影響
がある。すなわち、メモリセルのトランジスタのしきい
値が負まで下がったセルであれば、ワード線の電圧、即
ち制御ゲート電圧が0Vであってもデータ線に電流(非
選択リーク電流)が流れる。これにより、読み出し時間
が遅れ、ひいては誤読み出しを引き起こす。Unlike the threshold value of the thermal equilibrium state when erasing with ultraviolet rays like EPROM, the threshold value of the transistor of the memory cell after erasing of the flash memory is generally negative in some cases. If the threshold value of the memory cell transistor drops to a negative value, reading or the like is adversely affected. That is, in a cell in which the threshold voltage of the transistor of the memory cell is decreased to a negative value, a current (non-selection leak current) flows through the data line even if the voltage of the word line, that is, the control gate voltage is 0V. As a result, the reading time is delayed, which causes erroneous reading.
【0004】また、フラッシュメモリの消去後のメモリ
アレイの各メモリセルのトランジスタのしきい値は、ア
レイ内で分布をもっている。このしきい値のばらつきの
大きさは、約1V〜3Vである。従って、消去した後に
おいて、メモリアレイ内の全てのメモリセルのトランジ
スタのしきい値が負の電圧にならないように、精度良く
制御する必要がある。これには消去を何回かに分割して
行ない、消去するたびに読み出しを行ない、消去が十分
であるかどうか確認して、十分でなければ消去すると言
う動作を繰り返す必要がある。The threshold value of the transistor of each memory cell of the memory array after erasing the flash memory has a distribution within the array. The magnitude of this threshold variation is approximately 1V to 3V. Therefore, it is necessary to precisely control the threshold values of the transistors of all the memory cells in the memory array so that the threshold voltage does not become a negative voltage after erasing. To this end, it is necessary to divide the erasing into several times, read each time the erasing is performed, check whether the erasing is sufficient, and repeat the operation of erasing if not enough.
【0005】一方、1988年10月に発行されたIEEE
JOURNAL SOLID-STATE CICUITS、VOL.23, NO.5 pp.1157
-1163のpage 1161のFig.6にはフラッシュメモリの消去
アルゴリズムが開示され、通常読み出し時における動作
可能電源電圧下限Vccminを確保するため、このアルゴ
リズム中の読み出し時(消去ベイファイ時)にはメモリ
チップ中でベリファイ電圧を発生させると述べている。
また、しきい値電圧の分布の上限値はこの動作可能電源
電圧下限Vccmin、すなわちベリファイ電圧で決まる。On the other hand, IEEE issued in October 1988
JOURNAL SOLID-STATE CICUITS, VOL.23, NO.5 pp.1157
-1163, page 1161 in Fig. 6 discloses the erase algorithm of the flash memory. In order to secure the lower limit of the operable power supply voltage Vccmin during normal read, the memory chip is read during read (erase-bay-fy). It states that a verify voltage is generated therein.
The upper limit value of the threshold voltage distribution is determined by this lower limit of operable power supply voltage Vccmin, that is, the verify voltage.
【0006】また、1988年発行のIEEE Internation
al Solid-State Circuits Conference DIGEST OF TECHN
ICAL PAPERS pp.122-123には図3に示す如き半導体不揮
発性記憶装置の読み出し回路が開示されている。この図
3の回路はEPROM用であるが、フラッシュメモリ用
としても使うことができる。また、この図3の回路はメ
モリセルのトランジスタM1、M3をドライバトランジ
スタとし、pチャネルMOSFETQ6を負荷トランジ
スタとするインバータ構成である。さらに、フラッシュ
メモリ用としては、この図3の負荷トランジスタとして
のpチャネルMOSFETQ6のゲートをドレインに接
続してダイオード接続型としたものも、同様に1990
年発行のIEEE International Solid-State Circuits Co
nferenceDIGEST OF TECHNICAL PAPERS pp.60-61に開示
されている。The IEEE Internation, issued in 1988
al Solid-State Circuits Conference DIGEST OF TECHN
ICAL PAPERS pp.122-123 discloses a read circuit of a semiconductor nonvolatile memory device as shown in FIG. The circuit shown in FIG. 3 is for an EPROM, but it can also be used for a flash memory. The circuit of FIG. 3 has an inverter configuration in which the transistors M1 and M3 of the memory cell are driver transistors and the p-channel MOSFET Q6 is a load transistor. Further, for flash memory, the diode-connected type in which the gate of the p-channel MOSFET Q6 as the load transistor of FIG.
Published in IEEE International Solid-State Circuits Co
nferenceDIGEST OF TECHNICAL PAPERS pp.60-61.
【0007】この図3において、メモリセルのトランジ
スタM1、M3のしきい値が高ければ、ワード線の電
圧、即ち制御ゲート電圧が0Vの時、電流は流れずpチ
ャネルMOSFETQ6での電圧降下はほとんど起きな
いのに対し、しきい値が低い場合には、電流が流れ、p
チャネルMOSFETQ6で電圧降下を生じる。これを
MOSFETQ8、Q9で構成するインバータ回路によ
り判定する。MOSFETQ4〜Q7で構成された回路
Aはメモリセルのトランジスタのドレイン電圧を約1V
の電圧に設定する回路であり、同時にデータ線の信号振
幅を小さくし、高速に読み出せるようにしたものであ
る。トランジスタのドレインをこのような低電圧にバイ
アスするのは、読み出し動作中の弱い書き込みを防ぐた
めである。長時間にわたり、ドレインに電圧が加わると
通常の書き込み条件以下であっても弱い書き込みが起こ
る。これを許容範囲内におさめるためにはデータ線電圧
を約1V程度にする必要がある。また、MOSFETQ
1〜Q3で構成された回路Bは、データ線を高速にプリ
チャージする回路である。In FIG. 3, if the threshold voltage of the transistors M1 and M3 of the memory cell is high, no current flows when the voltage of the word line, that is, the control gate voltage is 0V, and the voltage drop in the p-channel MOSFET Q6 is almost zero. When the threshold value is low, the current flows and p
A voltage drop occurs in the channel MOSFET Q6. This is judged by the inverter circuit composed of MOSFETs Q8 and Q9. The circuit A including the MOSFETs Q4 to Q7 sets the drain voltage of the memory cell transistor to about 1V.
Is a circuit for setting the voltage to, and at the same time, the signal amplitude of the data line is made small so that the data can be read at high speed. Biasing the drain of the transistor to such a low voltage is to prevent weak writes during read operations. When a voltage is applied to the drain for a long time, weak writing occurs even under normal writing conditions. In order to keep this within the allowable range, it is necessary to set the data line voltage to about 1V. In addition, MOSFETQ
The circuit B composed of 1 to Q3 is a circuit for precharging the data line at high speed.
【0008】図3のセンスアンプ回路において論理
“0”の書き込まれた状態、論理“1”の消去された状
態のメモリセルを読み出した場合の静特性を図4に示
す。縦軸は図3のセンスアンプの出力ノードCの電位V
C、横軸は電源電圧Vccである。図4では図3のMOS
FETQ8、Q9で構成するセンスアンプの出力のイン
バータ回路の論理しきい値を同時に示した。このインバ
ータの論理しきい値の特性線と論理“1”の特性の交わ
る点が動作可能下限電源電圧Vccminである。即ち、こ
のような読み出し方式ではメモリセルのしきい値電圧は
Vccminと1対1に対応している。この関係を利用し
て、動作可能下限電源電圧Vccminを測定することによ
り、メモリセルのしきい値電圧を判定することができ
る。FIG. 4 shows static characteristics when a memory cell in which a logic "0" is written and a logic "1" is erased is read in the sense amplifier circuit of FIG. The vertical axis represents the potential V of the output node C of the sense amplifier in FIG.
C, the horizontal axis is the power supply voltage Vcc. In FIG. 4, the MOS of FIG.
The logical threshold value of the inverter circuit of the output of the sense amplifier composed of the FETs Q8 and Q9 is shown at the same time. The point where the characteristic line of the logical threshold value of the inverter and the characteristic of the logical "1" intersect is the operable lower limit power supply voltage Vccmin. That is, in such a reading method, the threshold voltage of the memory cell has a one-to-one correspondence with Vccmin. By utilizing this relationship, the threshold voltage of the memory cell can be determined by measuring the operable lower limit power supply voltage Vccmin.
【0009】図5には、動作可能下限電源電圧Vccminと
“1”のメモリセルのトランジスタのしきい値電圧Vth
の関係を示す。このように動作可能電源電圧によって限
られた範囲のしきい値を判定できる。動作可能電源の上
限電圧Eは読み出し系のセンスアンプ回路等を構成する
MOSFETのデバイス耐圧で決まる一方、下限電圧D
は読み出し回路系を構成するMOSFETの論理しきい
値等により決まる。しかしこの方式では、電源電圧D以
下で判定されるべき論理“1”のしきい値F以下の読み
出しができない。例えば、動作可能下限電源電圧Vccmi
nDは2V〜2.5Vであり、この時のしきい値電圧F
は1.5V〜2Vである。FIG. 5 shows the lower limit operable voltage Vccmin and the threshold voltage Vth of the transistor of the memory cell of "1".
Shows the relationship. In this way, the threshold value in a limited range can be determined by the operable power supply voltage. The upper limit voltage E of the operable power supply is determined by the device breakdown voltage of the MOSFETs that constitute the read-system sense amplifier circuit, while the lower limit voltage D
Is determined by the logical threshold value of the MOSFET forming the read circuit system. However, in this method, reading below the threshold value F of logic "1" that should be judged at the power supply voltage D or lower cannot be performed. For example, the operable lower limit power supply voltage Vccmi
nD is 2V to 2.5V, and the threshold voltage F at this time is
Is 1.5V to 2V.
【0010】[0010]
【発明が解決しようとする課題】上記従来技術の電気的
消去を行なう半導体不揮発性記憶装置は、電気的消去後
のメモリセルのトランジスタのしきい値電圧が低い場合
の読み出しに配慮がなされておらず、各メモリセルのト
ランジスタの低いしきい値電圧の分布を測定できないと
いう問題点がある。言い替えれば、図5のF以下のしき
い値の判定を行うことができない。In the above-mentioned conventional semiconductor non-volatile memory device for electrical erasing, attention should be paid to reading when the threshold voltage of the transistor of the memory cell after electrical erasing is low. Therefore, there is a problem that the distribution of the low threshold voltage of the transistor of each memory cell cannot be measured. In other words, it is impossible to judge the threshold value equal to or lower than F in FIG.
【0011】これは、消去停止レベルを上記記載の動作
下限電源電圧Vccmin方式で各メモリセルのトランジス
タのしきい値電圧を停止させても、先に述べた誤読み出
しの原因となる負のしきい値電圧までのマージンおよび
プロセスの安定性等を知るうえで不都合となる。This is because even if the threshold voltage of the transistor of each memory cell is stopped by the operation lower limit power supply voltage Vccmin method described above for the erase stop level, the negative threshold value which causes the erroneous reading described above. It is inconvenient to know the margin up to the value voltage and the process stability.
【0012】また、今後プロセスの改善等によりしきい
値電圧のばらつきが抑えられ、読み出しにおける動作マ
ージンを上げるために消去停止レベルのしきい値電圧を
下げることが可能となった場合、前記記載の動作下限電
源電圧Vccmin方式では消去停止レベルを下げることが
できないという問題点を持っている。Further, in the case where it becomes possible to reduce the threshold voltage variation at the erase stop level in order to increase the operation margin in the reading by suppressing the variation of the threshold voltage due to the improvement of the process, etc. The operation lower limit power supply voltage Vccmin method has a problem that the erase stop level cannot be lowered.
【0013】従って本発明の目的とするところは、メモ
リセルのトランジスタの低いしきい値の読み出を可能
し、消去停止レベルの低いしきい値電圧を判定できる半
導体不揮発性記憶装置を提供することにある。Therefore, an object of the present invention is to provide a semiconductor nonvolatile memory device capable of reading a low threshold voltage of a transistor of a memory cell and determining a threshold voltage having a low erase stop level. It is in.
【0014】[0014]
【課題を解決するための手段】上記目的は半導体不揮発
性記憶素子のメモリのメモリセルのトランジスタのソー
ス電極にドレイン電圧即ちデータ線の電位より低い正の
電圧を印加する手段を備えることにより達成される。The above object is achieved by providing means for applying a drain voltage, that is, a positive voltage lower than the potential of the data line, to the source electrode of the transistor of the memory cell of the memory of the semiconductor nonvolatile memory element. It
【0015】[0015]
【作用】上述した手段によれば、半導体不揮発性記憶装
置のメモリセルのソース電極にドレイン電圧より低い正
電圧を与えて読み出すことにより、判定できるメモリセ
ルのトランジスタのしきい値電圧の下限を広げることが
できる。即ち、動作可能電源の下限電圧は読み出し回路
系を構成するMOSFETの論理しきい値等により決ま
るのではない。According to the above-mentioned means, by applying a positive voltage lower than the drain voltage to the source electrode of the memory cell of the semiconductor non-volatile memory device to read it, the lower limit of the threshold voltage of the transistor of the memory cell which can be judged is widened. be able to. That is, the lower limit voltage of the operable power supply is not determined by the logic threshold value of the MOSFETs forming the read circuit system.
【0016】半導体不揮発性記憶素子のメモリのメモリ
セルのトランジスタのソース電極にドレイン電圧即ちデ
ータ線の電位より低い正の電圧を印加することによっ
て、メモリセルのMOSトランジスタは飽和領域ではな
く線形領域で動作する。By applying a drain voltage, that is, a positive voltage lower than the potential of the data line to the source electrode of the transistor of the memory cell of the memory of the semiconductor nonvolatile memory element, the MOS transistor of the memory cell is not in the saturation region but in the linear region. Operate.
【0017】一方、MOSトランジスタの線形領域の電
圧−電流特性は周知のように下記の数1によって与えら
れる。On the other hand, the voltage-current characteristic in the linear region of the MOS transistor is given by the following equation 1 as is well known.
【0018】[0018]
【数1】 [Equation 1]
【0019】メモリセルのトランジスタのソース電極に
ドレイン電圧即ちデータ線の電位より低い正の電圧を印
加することによって、ドレイン・ソース間電圧Vdsは十
分小さくなるので、数1の{ }内の第2項目は無視で
きるので、数1は下記のように数2として近似できる。By applying a drain voltage, that is, a positive voltage lower than the potential of the data line to the source electrode of the transistor of the memory cell, the drain-source voltage Vds becomes sufficiently small. Since items can be ignored, equation 1 can be approximated as equation 2 as follows.
【0020】[0020]
【数2】 [Equation 2]
【0021】今、ある値の電源電圧Vccがメモリセルの
トランジスタの制御ゲートおよびセンスアンプ回路に供
給されると仮定する。この時、センスアンプ回路から供
給されるメモリのトランジスタのドレイン電圧即ちデー
タ線の電圧は、電源電圧Vccおよびメモリのソース電圧
にかかわらずほぼ一定となる。また、センスアンプはメ
モリセルのトランジスタに流れる電流を電圧に変換する
ものであるので、センスアンプ回路において判定される
電流感度も、メモリセルのトランジスタのソース電圧に
依存せずほぼ一定の値となる。ここで、メモリのトラン
ジスタのしきい値をある値としたままソース電極の電位
を上げると、ゲート・ソース間電圧Vgsおよびドレイ
ン・ソース間電圧Vdsが低下することによりメモリを
流れる電流Idsは小さくなる。すなわち、ソース電極
に正の電圧を印加する場合は、ソース電極に電位を印加
しない時よりもしきい値を低下させないと、センスアン
プ回路にソース電圧が0Vの場合の電流と等しい電流を
流せないことになる。言い替えると、ソースの電位によ
らずセンス電流即ちドレイン電流Idsに対するセンス
アンプの感度は一定であるから、ゲート・ソース間電圧
Vgsおよびドレイン・ソース間電圧Vdsの低下に伴
って、検出可能なメモリセルのしきい値Vthは低くな
る。即ち、メモリのしきい値が一定ならばソース電極の
電位を上げることにより、読み出し情報が論理“0"と
論理“1"の間で反転する動作可能下限電源電圧Vccmin
を低くすることができる。It is now assumed that a certain power supply voltage Vcc is supplied to the control gates of the memory cell transistors and the sense amplifier circuit. At this time, the drain voltage of the memory transistor supplied from the sense amplifier circuit, that is, the voltage of the data line is substantially constant regardless of the power supply voltage Vcc and the source voltage of the memory. Further, since the sense amplifier converts the current flowing through the memory cell transistor into a voltage, the current sensitivity determined by the sense amplifier circuit also becomes a substantially constant value without depending on the source voltage of the memory cell transistor. .. Here, if the potential of the source electrode is raised with the threshold value of the memory transistor kept at a certain value, the gate-source voltage Vgs and the drain-source voltage Vds decrease, and the current Ids flowing through the memory decreases. .. That is, when a positive voltage is applied to the source electrode, a current equal to that when the source voltage is 0V cannot flow in the sense amplifier circuit unless the threshold value is lowered as compared with the case where no potential is applied to the source electrode. become. In other words, the sensitivity of the sense amplifier with respect to the sense current, that is, the drain current Ids is constant regardless of the potential of the source, so that the memory cell that can be detected as the gate-source voltage Vgs and the drain-source voltage Vds decrease. Threshold value Vth becomes low. That is, if the threshold value of the memory is constant, the operable lower limit power supply voltage Vccmin at which the read information is inverted between logic "0" and logic "1" by raising the potential of the source electrode.
Can be lowered.
【0022】この読み出し方法により、消去後の低いし
きい値を持つメモリアレイの各メモリセルのトランジス
タのしきい値の分布を知ることができ、その読み出しの
情報に基づいてさらに消去の継続、停止を制御すること
ができる。メモリセルのゲート電極、即ちワード線の電
位は、外部から供給される電源電圧Vccまたは通常読み
出し時に印加されるワード線電位とすることができる。
また、通常の読み出し時において、消去停止レベルの
しきい値制御を上記記載の方法で行なえば消去後のしき
い値を下げることが可能となり、読み出し電流が増え読
み出し速度等の動作マージンを上げることができる。With this read method, it is possible to know the threshold voltage distribution of the transistors of each memory cell of the memory array having a low threshold value after erase, and further continue or stop the erase operation based on the read information. Can be controlled. The gate electrode of the memory cell, that is, the potential of the word line can be set to the power supply voltage Vcc supplied from the outside or the word line potential applied during normal reading.
Also, during normal reading, if the threshold value of the erase stop level is controlled by the method described above, the threshold value after erasing can be lowered, the read current increases and the operation margin such as the read speed increases. You can
【0023】図6は、本発明の読み出し方式によるメモ
リセルのトランジスタのしきい値電圧Vthと動作可能
下限電源電圧Vccminの関係を示したものである。メモ
リセルのソース電極に電位を与えることにより、論理”
1”のしきい値F以下の読み出しを電源電圧D〜Eの範
囲で判定することができる。FIG. 6 shows the relationship between the threshold voltage Vth of the transistor of the memory cell and the operable lower limit power supply voltage Vccmin according to the read method of the present invention. By applying a potential to the source electrode of the memory cell, logic
Reading below the threshold value F of 1 ″ can be determined in the range of power supply voltages D to E.
【0024】メモリセルのソース電極にドレイン電圧よ
り低い正電圧Vmsを与え、制御ゲート即ちワード線電位
の電源電圧Vccを変えて動作可能な電源電圧の下限Vcc
minを測定することにより判定できる。この読み出し方
法により、メモリセルのトランジスタのしきい値電圧V
thは動作可能下限電源電圧Vccminと1対1に対応する
ので現実的な電源電圧Vccの範囲において、消去後の各
メモリセルのトランジスタの低いしきい値電圧Vthの分
布を知ることができる。例えば、ソース電極電位Vmsが
0.8Vであれば、0Vからのしきい値を判定できる。A lower limit Vcc of the power supply voltage which is operable by applying a positive voltage Vms lower than the drain voltage to the source electrode of the memory cell and changing the power supply voltage Vcc of the control gate, that is, the word line potential.
It can be determined by measuring min. By this read method, the threshold voltage V of the transistor of the memory cell is
Since th has a one-to-one correspondence with the operable lower limit power supply voltage Vccmin, it is possible to know the distribution of the low threshold voltage Vth of the transistors in each memory cell after erasing in the realistic range of the power supply voltage Vcc. For example, if the source electrode potential Vms is 0.8V, the threshold value from 0V can be determined.
【0025】[0025]
【実施例】図1は本発明の一実施例によるフラッシュメ
モリであるところの半導体不揮発性記憶装置を有する半
導体集積回路を示す回路ブロックである。この図1の実
施例は、低いしきい値を判定するためにソース電圧制御
回路SVCによってメモリセルのトランジスタM1のソ
ース電極4にドレイン電極3の電圧即ちデータ線CDの
電圧より低い正の電圧Vmsを印加して読み出すことを特
徴とする。FIG. 1 is a circuit block showing a semiconductor integrated circuit having a semiconductor nonvolatile memory device which is a flash memory according to an embodiment of the present invention. In the embodiment of FIG. 1, in order to determine a low threshold value, a positive voltage Vms lower than the voltage of the drain electrode 3, that is, the voltage of the data line CD is applied to the source electrode 4 of the transistor M1 of the memory cell by the source voltage control circuit SVC. Is applied to read out.
【0026】図1の不揮発性メモリセルのトランジスタ
M1は、例えば図2に示したセル構造を用いることがで
きる。このような構造は、1987年に発行されたInte
rnational Electron Device Meeting pp.560-563におい
て発表されたフラッシュメモリのメモリセルのトランジ
スタと同一の構造である。メモリセルは、制御ゲート電
極1、浮遊ゲート2、ドレイン電極3、ソース電極4、
トンネル酸化膜5、P基盤6、高不純物濃度のN+ソー
ス・ドレイン領域7、ソース側の低不純物濃度のN−領
域8、ドレイン側の高不純物濃度のP+領域9からなる
トランジスタ1素子によって1つの不揮発性メモリセル
としてのフラッシュ消去型のEEPROMセルが構成さ
れている。The transistor M1 of the non-volatile memory cell shown in FIG. 1 can have the cell structure shown in FIG. 2, for example. Such a structure is known as Inte, published in 1987.
It has the same structure as the transistor of the memory cell of the flash memory announced at rnational Electron Device Meeting pp.560-563. The memory cell includes a control gate electrode 1, a floating gate 2, a drain electrode 3, a source electrode 4,
One transistor 1 element is composed of a tunnel oxide film 5, a P substrate 6, a high impurity concentration N + source / drain region 7, a low impurity concentration N− region 8 on the source side, and a high impurity concentration P + region 9 on the drain side. A flash erase type EEPROM cell as a non-volatile memory cell is configured.
【0027】図1において、メモリトランジスタM1の
制御ゲート電極1はワード線W1に接続され、さらに行
デコーダXDCRに接続されている。行デコーダXDC
Rは読み出し時に制御ゲート1に電源電圧Vccを供給す
る。メモリトランジスタM1のドレイン電極3は共通デ
ータ線CDに接続され、さらにドレイン電圧設定機能と
センス機能を兼用するセンスアンプ回路SAに接続され
ている。読み出しのドレイン電圧は、弱い書き込みが起
こりにくいよう1V程度の低電圧である。メモリトラン
ジスタM1のソース電極4は共通ソース線CSに接続さ
れ、さらにソース電位制御回路SVCに接続される。こ
のソース電位制御回路SVCでは、ソース電極4に接地
電位もしくはドレイン電圧より低い正の電圧Vmsのいず
れかを選択的に印加することができる。In FIG. 1, the control gate electrode 1 of the memory transistor M1 is connected to the word line W1 and further connected to the row decoder XDCR. Row decoder XDC
The R supplies the power supply voltage Vcc to the control gate 1 at the time of reading. The drain electrode 3 of the memory transistor M1 is connected to the common data line CD, and further connected to the sense amplifier circuit SA which has a drain voltage setting function and a sensing function. The drain voltage for reading is a low voltage of about 1 V so that weak writing is unlikely to occur. The source electrode 4 of the memory transistor M1 is connected to the common source line CS and further connected to the source potential control circuit SVC. In this source potential control circuit SVC, either the ground potential or a positive voltage Vms lower than the drain voltage can be selectively applied to the source electrode 4.
【0028】このソース電極に印加する電圧Vmsは、外
部からの供給電源もしくは半導体集積回路内部の内蔵電
源で、一定電圧または電源電圧Vccに依存する電圧であ
り、読み出し時のドレイン電圧即ちデータ線電圧より低
い正の電圧であれば良い。The voltage Vms applied to the source electrode is a constant voltage or a voltage dependent on the power supply voltage Vcc, which is a power supply supplied from the outside or a built-in power supply inside the semiconductor integrated circuit. Any lower positive voltage will do.
【0029】図7は、本発明のより具体的な実施例によ
る半導体不揮発性記憶装置の回路図を示しており、図7
の各回路素子は、特に制限されないが、公知のCMOS
(相補型MOS)集積回路の製造技術により、1個の単
結晶シリコンのような半導体基板上において形成され
る。特に制限されないが、集積回路は単結晶p型シリコ
ンからなる半導体基板上に形成される。nチャネルMO
SFETはかかる半導体基板表面に形成されたソース領
域、ドレイン領域およびソース領域とドレイン領域との
間の半導体基板表面上に薄い厚さのゲート絶縁膜を介し
て形成されたポリシリコンからなるようなゲート電極か
ら構成される。pチャネルMOSFETは、半導体基板
表面に形成されたn型ウェル領域に形成される。これに
よって半導体基板はその上に形成された複数のnチャネ
ルMOSFETの共通の基板ゲートを構成し、回路の接
地電位が供給される。pチャネルMOSFETの共通の
基板ゲート、すなわちn型ウェル領域は電源電圧Vccに
接続される。あるいは、高電圧回路であれば外部から与
えられた高電圧Vpp、内部発生高電圧等に接続される。
あるいは、集積回路は単結晶n型シリコンからなる半導
体基板上に形成しても良い。この場合nチャネルMOS
FETはp型ウェル領域に形成される。FIG. 7 shows a circuit diagram of a semiconductor nonvolatile memory device according to a more specific embodiment of the present invention.
Although each circuit element of is not particularly limited, a known CMOS
It is formed on a semiconductor substrate such as a piece of single crystal silicon by the manufacturing technology of a (complementary MOS) integrated circuit. Although not particularly limited, the integrated circuit is formed on a semiconductor substrate made of single crystal p-type silicon. n channel MO
The SFET is a gate formed of polysilicon, which is formed on the surface of the semiconductor substrate between the source region, the drain region, and the source region and the drain region on the surface of the semiconductor substrate through a thin gate insulating film. Composed of electrodes. The p-channel MOSFET is formed in the n-type well region formed on the surface of the semiconductor substrate. As a result, the semiconductor substrate constitutes a common substrate gate of the plurality of n-channel MOSFETs formed on it, and the ground potential of the circuit is supplied. The common substrate gate of the p-channel MOSFET, that is, the n-type well region is connected to the power supply voltage Vcc. Alternatively, if it is a high voltage circuit, it is connected to a high voltage Vpp given from the outside, an internally generated high voltage, or the like.
Alternatively, the integrated circuit may be formed on a semiconductor substrate made of single crystal n-type silicon. In this case, n channel MOS
The FET is formed in the p-type well region.
【0030】特に制限されないが、図7のこの実施例の
半導体不揮発性記憶装置は、外部端子から供給される行
アドレス信号、列アドレス信号AX、AYを受ける行ア
ドレスバッファXADB、列アドレスバッファYADB
を通して形成された相補アドレス信号が行アドレスデコ
ーダ、列アドレスデコーダXDCR、YDCRに供給さ
れる。特に制限されないが、行アドレスバッファ、列ア
ドレスバッファXADB、YADBは装置内部の選択信
号ceにより活性化されて、外部端子からのアドレス信
号AX、AYを取り込み、外部端子から供給されたアド
レス信号と同相の内部アドレス信号と逆相のアドレス信
号とからなる相補アドレス信号を形成する。Although not particularly limited, the semiconductor nonvolatile memory device of this embodiment shown in FIG. 7 has a row address buffer XADB and a column address buffer YADB which receive a row address signal and column address signals AX and AY supplied from external terminals.
Complementary address signals formed through are supplied to the row address decoder and column address decoders XDCR and YDCR. Although not particularly limited, the row address buffers and the column address buffers XADB and YADB are activated by the selection signal ce inside the device, take in the address signals AX and AY from the external terminals, and have the same phase as the address signals supplied from the external terminals. To form a complementary address signal composed of the internal address signal and the opposite phase address signal.
【0031】行アドレスデコーダXDCRは、アドレス
バッフアXADBの相補アドレス信号に従ったメモリア
レイのワード線W1、W2…Wnの選択信号を形成し、
列アドレスデコーダYDCRは、アドレスバッフアYA
DBの相補アドレス信号に従ったメモリアレイのデータ
線D1、D2…Dmの選択信号を形成する。The row address decoder XDCR forms selection signals for the word lines W1, W2 ... Wn of the memory array according to the complementary address signals of the address buffer XADB,
The column address decoder YDCR is an address buffer YA.
A select signal for the data lines D1, D2 ... Dm of the memory array is formed according to the complementary address signal of DB.
【0032】特に制限されないが、メモリセルの選択は
8ビットあるいは16ビット単位等での書き込み、読み
出しを行なうため、行アドレスデコーダXDCRと列ア
ドレスデコーダYDCRとによりメモリセルは8個ある
いは16個等が選択される。一つのデータブロックのメ
モリセルはワード線方向(行方向)にn個、データ線方
向(列方向)にm個とされている。言い替えると、半導
体チップのメモリアレイは、n×m個のメモリセル群の
データブロックが8個あるいは16個等に分かれてい
る。Although not particularly limited, since memory cells are selected by writing or reading in 8-bit or 16-bit units, the row address decoder XDCR and the column address decoder YDCR select 8 or 16 memory cells. To be selected. The number of memory cells in one data block is n in the word line direction (row direction) and m in the data line direction (column direction). In other words, the memory array of the semiconductor chip is divided into 8 or 16 data blocks of n × m memory cell groups.
【0033】上記メモリアレイは、図2に示す如く制御
ゲートと浮遊ゲートとを有するスタックドゲート構造の
メモリセルMOSFETM1〜M9と、ワード線W1、
W2…Wnおよびデータ線D1、D2…Dmおよび共通
ソース線CSとにより構成されている。共通ソース線C
Sは、ソース電位制御回路SVCに接続されている。ソ
ース電位制御回路SVCは共通ソース線CSの電位を書
き込みおよび通常の読み出し時に回路の接地電位Vss、
消去ベリファイ時に低い正の電圧Vms、消去時に電源電
圧Vccまたは高電圧Vppに切り換える回路である。電位
Vccはゲートに負電圧を印加する消去、高電位Vppはゲ
ート電位0Vの消去方式である。図7のメモリアレイに
おいて、同じ行に配置されたメモリセル例えばM1、M
4、M7の制御ゲートはワード線W1に接続され、同じ
列に配置されたメモリセル例えばM1〜M3のドレイン
はデータ線D1に接続されている。As shown in FIG. 2, the memory array includes memory cell MOSFETs M1 to M9 having a stacked gate structure having a control gate and a floating gate, and a word line W1.
Wn ... Wn and data lines D1, D2 ... Dm and common source line CS. Common source line C
S is connected to the source potential control circuit SVC. The source potential control circuit SVC writes the potential of the common source line CS and the ground potential Vss of the circuit during normal reading.
It is a circuit that switches to a low positive voltage Vms during erase verify and to the power supply voltage Vcc or high voltage Vpp during erase. The potential Vcc is an erasing method in which a negative voltage is applied to the gate, and the high potential Vpp is an erasing method in which the gate potential is 0V. In the memory array of FIG. 7, memory cells arranged in the same row, for example, M1 and M
The control gates of M4 and M7 are connected to the word line W1, and the drains of the memory cells M1 to M3 arranged in the same column are connected to the data line D1.
【0034】データ線D1〜Dmは、アドレスデコーダ
YDCRによって形成された選択信号を受ける列選択ス
イッチMOSFETQ12〜Q14を介して共通データ
線CDに接続される。その入力に外部端子I/Oから入
力される書き込み信号が供給される書き込み用データ入
力バッファDIBの出力端子は、書き込み時に書き込み
制御信号weを受けオンとなるMOSFETQ16を介
して、共通データ線CDに接続される。また、この共通
データ線CDは、読み出し時に読み出し制御信号seを
受けオンとなるスイッチMOSFETQ15を介してセ
ンスアンプSAに接続され、さらに読み出し用データ出
力バッファDOBを通り外部端子I/Oに接続される。The data lines D1 to Dm are connected to the common data line CD through column selection switch MOSFETs Q12 to Q14 which receive a selection signal formed by the address decoder YDCR. The output terminal of the write data input buffer DIB, to which the write signal input from the external terminal I / O is supplied, is connected to the common data line CD via the MOSFET Q16 which is turned on upon receiving the write control signal we during writing. Connected. Further, the common data line CD is connected to the sense amplifier SA via the switch MOSFET Q15 which is turned on when receiving the read control signal se, and further connected to the external terminal I / O through the read data output buffer DOB. ..
【0035】タイミング制御回路CONTは、特に制限
されないが、外部端子/CE、/OE、/WE、/EE
にそれぞれ供給されるチップイネーブル信号、アウトプ
ットイネーブル信号、ライトイネーブル信号、イレーズ
イネーブル信号および書き込み、消去用高電圧Vppとに
応じて、内部制御信号ce、se、we、er、ev等
のタイミング信号、およびアドレスデコーダ等に選択的
に供給する読み出し用電源電圧Vcc、書き込み用高電圧
Vpp等を発生する。The timing control circuit CONT is not particularly limited, but external terminals / CE, / OE, / WE, / EE.
Timing signals such as internal control signals ce, se, we, er, ev according to the chip enable signal, output enable signal, write enable signal, erase enable signal and high voltage Vpp for writing and erasing supplied to , A read power supply voltage Vcc, a write high voltage Vpp, etc., which are selectively supplied to the address decoder and the like.
【0036】上記メモリセルM1、M2…M8、M9は
特に制限されないが、例えば図2に示したセル構造であ
る。これは1987年International Electron Device
Meeting pp.560-563において発表されたフラッシュメモ
リのメモリセル断面図である。各メモリセルは、制御ゲ
ート電極1、浮遊ゲート2、ドレイン電極3、ソース電
極4からなるメモリトランジスタ1素子で構成されてい
る。書き込みはEPROMと同様にドレイン接合近傍で
発生させたホットキャリアを浮遊ゲート2に注入するこ
とにより行なう。書き込みによりメモリセルの制御ゲー
ト電極1からみたしきい値は高くなる。一方、消去は制
御ゲート1を接地し、ソース電極4に高電圧を印加する
事により浮遊ゲート2とソース電極4の間に高電界を発
生させ、薄い酸化膜6をとおしたトンネル現象を利用し
て浮遊ゲート1に蓄積された電子をソースに引き抜くこ
とによって行なう。読み出しはドレインに弱い書き込み
が起こりにくいよう1V程度の低電圧を印加し、制御ゲ
ート1に5V程度を印加する。この時に流れるチャネル
電流の大小を情報の論理“0”と論理“1”とに対応さ
せる。なお、図中6はp型シリコン基板、7は高濃度の
n型ソース・ドレイン拡散層、8はソース側の低濃度の
n型拡散層、9はドレイン側の高濃度のp型拡散層であ
る。また、1991年Symposium on VLSI Technology p
p.77-78で発表された消去方式は、図2のフラッシュメ
モリセル断面図において制御ゲート電極1に接続される
ワード線Wに負電圧を印加し、ソース電極4に比較的低
い正の電圧、例えば電源電圧Vccを印加する方式であ
る。この方式によれば、メモリセルの制御ゲート電極1
に接続されるワード線に選択的に負電圧を印加すること
により、メモリアレイ内のセルを部分的に消去するセク
タ消去を実現している。また、ソース電極4には低電圧
が印加されるので低濃度のn型拡散層8が不要となり、
メモリセルの微細化が容易となる。The memory cells M1, M2 ... M8, M9 are not particularly limited, but have the cell structure shown in FIG. 2, for example. This is the 1987 International Electron Device
It is a memory cell sectional view of a flash memory announced in Meeting pp.560-563. Each memory cell is composed of one memory transistor element including a control gate electrode 1, a floating gate 2, a drain electrode 3, and a source electrode 4. Writing is performed by injecting hot carriers generated in the vicinity of the drain junction into the floating gate 2 as in the EPROM. By writing, the threshold value seen from the control gate electrode 1 of the memory cell becomes high. On the other hand, for erasing, a high electric field is generated between the floating gate 2 and the source electrode 4 by applying a high voltage to the source electrode 4 by grounding the control gate 1 and utilizing the tunnel phenomenon through the thin oxide film 6. This is done by extracting the electrons accumulated in the floating gate 1 to the source. For reading, a low voltage of about 1 V is applied to the drain so that weak writing is unlikely to occur, and about 5 V is applied to the control gate 1. The magnitude of the channel current flowing at this time is made to correspond to the logic "0" and the logic "1" of the information. In the figure, 6 is a p-type silicon substrate, 7 is a high-concentration n-type source / drain diffusion layer, 8 is a low-concentration n-type diffusion layer on the source side, and 9 is a high-concentration p-type diffusion layer on the drain side. is there. Also, 1991 Symposium on VLSI Technology p
In the erase method announced on p.77-78, a negative voltage is applied to the word line W connected to the control gate electrode 1 and a relatively low positive voltage is applied to the source electrode 4 in the sectional view of the flash memory cell of FIG. , For example, a power supply voltage Vcc is applied. According to this method, the control gate electrode 1 of the memory cell is
By selectively applying a negative voltage to the word line connected to, sector erasing for partially erasing cells in the memory array is realized. Further, since a low voltage is applied to the source electrode 4, the low concentration n-type diffusion layer 8 is unnecessary,
It is easy to miniaturize the memory cell.
【0037】書き込み時には、上記内部信号ceおよび
weはハイレベルにされる。ソース電位はソース電位制
御回路SVCの出力電位Vssにされる。行、列アドレス
デコーダ回路XDCR、YDCRおよびデータ入力回路
DIBには、その動作電圧として高電圧Vppが供給され
る。書き込みが行なわれるワード線Wは、その電圧が上
記高電圧Vppになる。浮遊ゲートに電子を注入すべきメ
モリセルが接続されたデータ線Dは、上記同様な高電圧
Vppに接続される。これにより、メモリセルに書き込み
が行なわれる。書き込まれた論理“0”状態のメモリセ
ルでは、その浮遊ゲートに電子が蓄積される。At the time of writing, the internal signals ce and we are set to the high level. The source potential is set to the output potential Vss of the source potential control circuit SVC. A high voltage Vpp is supplied as an operating voltage to the row and column address decoder circuits XDCR and YDCR and the data input circuit DIB. The voltage of the word line W to be written becomes the above-mentioned high voltage Vpp. The data line D connected to the memory cell for injecting electrons into the floating gate is connected to the same high voltage Vpp as described above. As a result, writing is performed in the memory cell. In the written memory cell in the logic "0" state, electrons are accumulated in the floating gate.
【0038】消去時には、上記内部信号ceおよびer
はハイレベルにされる。タイミング制御回路CONTか
ら発生された消去信号erがハイレベルの時は、ソース
電位制御回路SVCが消去のための高電圧Vppまたは電
圧Vccを供給される。これにより、消去が行なわれる。
ただし、電圧Vccの場合は、制御ゲート電位すなわちワ
ード電位は負電圧を印加する。この時、制御ゲートから
ソースに向かう高電界が作用し、メモリセルの浮遊ゲー
トに蓄積された電子がトンネル現象によりソース線側に
引き抜かれ、論理“1”の状態へ戻ることによって消去
動作が行なわれる。At the time of erasing, the internal signals ce and er described above are used.
Is brought to a high level. When the erase signal er generated from the timing control circuit CONT is at high level, the source potential control circuit SVC is supplied with the high voltage Vpp or the voltage Vcc for erase. As a result, erasing is performed.
However, when the voltage is Vcc, a negative voltage is applied to the control gate potential, that is, the word potential. At this time, a high electric field from the control gate to the source acts, the electrons accumulated in the floating gate of the memory cell are extracted to the source line side by the tunnel phenomenon, and the state of logic "1" is restored to perform the erase operation. Be done.
【0039】なお、外部端子I/Oから書き込み、消去
等の動作を指示する制御信号を供給するコマンド方式に
より各動作を指定しても良い。高電圧Vppは外部からの
供給でなく集積回路チップ内部で電源電圧Vccを昇圧し
た電位であっても良い。Each operation may be designated by a command system in which a control signal for instructing an operation such as writing or erasing is supplied from the external terminal I / O. The high voltage Vpp may be a potential obtained by boosting the power supply voltage Vcc inside the integrated circuit chip instead of being supplied from the outside.
【0040】半導体不揮発性メモリセルと、該メモリセ
ルのトランジスタに流れる電流の大小に対応した2値情
報を読み出す通常の読み出し時には、上記内部信号se
およびceはハイレベルにされて、ソース電位はソース
電位制御回路SVCによって接地電位Vssにされる。行
アドレスデコーダ回路、列アドレスデコーダ回路XDC
R、YDCR、センスアンプSAおよびデータ入力回路
DIBには、その動作電圧として電源電圧Vccが供給さ
れる。読み出しが行なわれるメモリセルに接続されたワ
ード線Wはその電圧が電源電圧Vccになる。データ線D
には、弱い書き込みが起こりにくいよう1V程度の低電
圧をセンスアンプSAより供給される。書込まれた論理
“0”の状態のメモリセルは、その浮遊ゲートに電子が
蓄積され、しきい値電圧は高くなり、読み出し時にワー
ド線Wを選択してもドレイン電流は流れない。電子の注
入が行なわれていない論理“1”の状態のメモリセルの
しきい値電圧は低く、ワード線Wを選択すると電流が流
れる。この電流をセンスアンプSAで受け、データ出力
回路DOBを通り外部端子I/Oに出力される。これに
より、メモリアレイの通常の読み出しが行なわれる。At the time of normal reading of binary information corresponding to the magnitude of the current flowing through the semiconductor nonvolatile memory cell and the transistor of the memory cell, the internal signal se is read.
And ce are set to the high level, and the source potential is set to the ground potential Vss by the source potential control circuit SVC. Row address decoder circuit, column address decoder circuit XDC
The power supply voltage Vcc is supplied to the R, YDCR, the sense amplifier SA and the data input circuit DIB as its operating voltage. The voltage of the word line W connected to the memory cell to be read out becomes the power supply voltage Vcc. Data line D
Is supplied with a low voltage of about 1 V from the sense amplifier SA so that weak writing is unlikely to occur. In the written memory cell in the logic "0" state, electrons are accumulated in the floating gate, the threshold voltage becomes high, and the drain current does not flow even if the word line W is selected at the time of reading. The threshold voltage of the memory cell in the state of logic "1" in which electrons are not injected is low, and when the word line W is selected, a current flows. This current is received by the sense amplifier SA and is output to the external terminal I / O through the data output circuit DOB. As a result, normal reading of the memory array is performed.
【0041】メモリセルのトランジスタに流れる電流の
大小に対応した2値情報を読み出す通常の読み出しに対
して、消去後のメモリセルの読み出しおよび低しきい値
に分布しているメモリセルの読み出し時には、上記内部
信号se、ceおよびevはハイレベルにされる。メモ
リアレイの共通ソースCSはソース電位制御回路SVC
で、evの信号を受け低い正の電圧Vmsとなる。In contrast to normal reading which reads binary information corresponding to the magnitude of the current flowing in the transistor of the memory cell, when reading the memory cells after erasing and reading the memory cells distributed in the low threshold, The internal signals se, ce and ev are set to high level. The common source CS of the memory array is a source potential control circuit SVC.
Then, the ev signal is received and the low positive voltage Vms is obtained.
【0042】フラッシュメモリにおいては誤読み出しの
原因となるメモリセルのトランジスタのしきい値が負の
電圧にならないように精度良く制御しなければならない
ため、消去を何回かに分割し、消去するたびに読み出し
(すなわち、消去ベイファイ)を行ない、消去が十分で
あるかどうか確認し、十分でなければ消去するという動
作を繰り返す必要がある。即ち、消去の継続、停止を制
御する読み出し(消去ベイファイ時)は、メモリセルの
ソース電極に低い正電圧を与え、電源電圧Vccをベリフ
ァイ電圧とすることにより行なう。この読み出し時(消
去ベイファイ時)の制御ゲート即ちワード線電圧および
センスアンプSAの電源電圧をベリファイ電圧Vevとす
ることにより、しきい値電圧の分布の上限値を制御する
ことができる。メモリアレイの全てのメモリセルのトラ
ンジスタが負のしきい値電圧になることがない値、即
ち、ばらつきの高い電圧条件で、負のしきい値とならな
いようなベリファイ電圧Vev及びソース電極の電圧Vms
を設定する。In the flash memory, it is necessary to precisely control the threshold voltage of the transistor of the memory cell, which causes erroneous reading, so as not to become a negative voltage. It is necessary to repeat the operation of reading (that is, erase bafi) to confirm whether the erase is sufficient, and if not, erase. That is, the reading for controlling the continuation and the stop of the erasing (at the erase-baifing) is performed by applying a low positive voltage to the source electrode of the memory cell and setting the power supply voltage Vcc as the verify voltage. By setting the control gate, that is, the word line voltage and the power supply voltage of the sense amplifier SA at the time of reading (at the time of erase verify) to the verify voltage Vev, the upper limit value of the threshold voltage distribution can be controlled. The verify voltage Vev and the source electrode voltage Vms are such that the transistors of all the memory cells of the memory array do not have negative threshold voltages, that is, they do not have negative threshold values under highly variable voltage conditions.
To set.
【0043】行アドレスデコーダ回路、列アドレスデコ
ーダ回路XDCR、YDCR、センスアンプSAおよび
データ入力回路DIBには、その動作電圧として電源電
圧Vccはベリファイ電圧Vevとして供給される。読み出
しが行なわれるメモリセルに接続されたワード線Wの電
位はベリファイ電圧Vevになる。データ線Dの電位は、
センスアンプSAの電源電圧がベリファイ電圧Vevでも
1V程度の低電圧となる。メモリセルのしきい値がある
値以下ではワード線Wを選択すると電流が流れる。この
電流をセンスアンプSAで受け、データ出力回路DOB
を通り外部端子I/Oに出力される。これにより、消去
後のベリファイおよび低しきい値メモリセルの読み出し
が行なわれる。The power supply voltage Vcc is supplied as a verify voltage Vev to the row address decoder circuit, the column address decoder circuits XDCR and YDCR, the sense amplifier SA and the data input circuit DIB as its operating voltage. The potential of the word line W connected to the memory cell to be read out becomes the verify voltage Vev. The potential of the data line D is
The power supply voltage of the sense amplifier SA becomes a low voltage of about 1V even if it is the verify voltage Vev. When the word line W is selected and the threshold value of the memory cell is below a certain value, a current flows. The sense amplifier SA receives this current, and the data output circuit DOB
Is output to the external terminal I / O. As a result, verification after erasing and reading of the low threshold memory cell are performed.
【0044】ある電源電圧Vccがメモリの制御ゲートお
よびセンスアンプ回路に供給されると仮定する。この
時、センスアンプ回路から供給されるメモリのドレイン
電圧即ちデータ線電圧は、メモリのソース電圧にかかわ
らずほぼ一定となる。また、センスアンプ回路において
情報の論理“0"と論理“1"とを判定する電流感度もソ
ース電圧に依存せずほぼ一定の値となる。ここで、メモ
リのしきい値をある値としたままソースの電位を低い正
の電圧Vmsへ上げると、ゲート・ソース間電圧およびド
レイン・ソース間電圧が低下することによりメモリを流
れる電流は小さくなる。即ち、ソースに電位Vmsを印加
しない時よりもメモリのしきい値を低下させないと、セ
ンスアンプ回路にソース電圧が0Vの場合の電流と等し
い電流を流せないことになる。言い替えると、メモリの
しきい値が一定ならばソースの電位を上げることによ
り、読み出し情報が“0"と“1"の間で反転する電源電
圧Vccminを低くすることができ、低いしきい値Vthま
で検出することが可能となる。消去後の低いしきい値を
持つメモリアレイの各メモリセルのトランジスタのしき
い値の分布を知るためには、メモリセルのソース電極に
ドレイン電圧より低い正電圧Vmsを与え、制御ゲート即
ちワード線電圧の電源電圧Vccを変えて動作可能な電源
電圧の下限Vccminを測定することによりできる。この
読み出し方法により、メモリセルのトランジスタのしき
い値電圧Vthは動作可能下限電源電圧Vccminと1対1
に対応するので現実的な電源電圧Vccの範囲において、
消去後の各メモリセルのトランジスタの低いしきい値電
圧Vthの分布を知ることができる。例えば、ソース電
極電位Vmsが0.8Vであれば、0Vからのしきい値を
判定できる。It is assumed that a certain power supply voltage Vcc is supplied to the control gate of the memory and the sense amplifier circuit. At this time, the drain voltage of the memory, that is, the data line voltage supplied from the sense amplifier circuit becomes substantially constant regardless of the source voltage of the memory. Further, the current sensitivity for determining the logic "0" and the logic "1" of the information in the sense amplifier circuit also has a substantially constant value without depending on the source voltage. Here, if the potential of the source is raised to a low positive voltage Vms while keeping the threshold value of the memory at a certain value, the gate-source voltage and the drain-source voltage decrease, and the current flowing through the memory decreases. .. That is, unless the potential Vms is applied to the source, the threshold voltage of the memory must be lowered so that a current equal to the current when the source voltage is 0 V cannot flow in the sense amplifier circuit. In other words, if the threshold value of the memory is constant, by raising the potential of the source, the power supply voltage Vccmin at which read information is inverted between "0" and "1" can be lowered, and the low threshold value Vth. It is possible to detect up to. In order to know the threshold voltage distribution of the transistors of each memory cell of the memory array having a low threshold value after erasing, a positive voltage Vms lower than the drain voltage is applied to the source electrode of the memory cell, and the control gate or word line This can be done by changing the power source voltage Vcc of the voltage and measuring the lower limit Vccmin of the operable power source voltage. By this reading method, the threshold voltage Vth of the memory cell transistor is 1: 1 with the operable lower limit power supply voltage Vccmin.
In the realistic range of the power supply voltage Vcc,
The distribution of the low threshold voltage Vth of the transistor of each memory cell after erasing can be known. For example, if the source electrode potential Vms is 0.8V, the threshold value from 0V can be determined.
【0045】また、この読み出し方式により、その読み
出しの情報に基づいてさらに消去の継続、停止を制御す
ることができる。この時、制御ゲート即ちワード線電圧
の電源電圧は別電源電圧のベリファイ電圧Vevとせず、
外部から供給される一定の電源電圧または、メモリセル
の2値情報を読み出す制御ゲート即ちワード線電圧を用
いることができる。Further, according to this read method, it is possible to further control the continuation and stop of erasing based on the read information. At this time, the control gate, that is, the power supply voltage of the word line voltage is not set to the verify voltage Vev of another power supply voltage,
A constant power supply voltage supplied from the outside or a control gate or word line voltage for reading binary information of the memory cell can be used.
【0046】メモリのソースに印加する電圧Vmsは、外
部からの供給もしくは内蔵電源のソース電位制御回路S
VCからの供給で、一定電圧または電源電圧Vccに依存
する電圧で、読み出し時のドレイン電圧即ちデータ線電
圧より低い電圧であれば良い。 図7のセンスアンプ回
路SAは図1及び図3の電流センスアンプ回路に限らず
差動型のセンスアンプ回路であっても良い。メモリセル
の配列は図7に制限されず、メモリセルを並列及び直列
に幾つかまとめたブロックとしてメモリセルの配列であ
っても良い。また、メモリセルの読み出し時のドレイン
電圧は、弱い書き込みが起こりにくいよう1V程度の低
電圧としているが、書き換え方式及びメモリセル構造が
変わり、弱い書き込み耐性(ディスターブ耐性)が向上
した場合、ドレイン電圧は1V程度以上を印加できメモ
リセル電流を増やすことができ読み出し速度が早くな
る。低いしきい値電圧の分布及び消去の停止を制御する
読み出しはドレイン電圧より低い電圧をメモリのソース
電極に印加すれば良い。The voltage Vms applied to the source of the memory is supplied from the outside or the source potential control circuit S of the built-in power source.
It is sufficient if the voltage supplied from VC is a constant voltage or a voltage that depends on the power supply voltage Vcc and is lower than the drain voltage during reading, that is, the data line voltage. The sense amplifier circuit SA of FIG. 7 is not limited to the current sense amplifier circuit of FIGS. 1 and 3, and may be a differential type sense amplifier circuit. The array of memory cells is not limited to that shown in FIG. 7, and may be an array of memory cells as a block in which some memory cells are arranged in parallel and in series. Further, the drain voltage at the time of reading the memory cell is set to a low voltage of about 1 V so that weak writing is less likely to occur. Can apply a voltage of about 1 V or more and can increase the memory cell current, resulting in faster read speed. For reading that controls distribution of low threshold voltage and stop of erasing, a voltage lower than the drain voltage may be applied to the source electrode of the memory.
【0047】図8乃至図13にソース電位制御回路SV
Cの実施例を示す。ソース電位制御回路SVCはこれら
の実施例に限定するものではない。図9乃至図11は電
源電圧Vccに依存するソース電圧Vmsを出力する回路で
あり、図8、図12、図13は電源電圧Vccに依存しな
い一定電圧を出力する回路である。スイッチsw1…s
w7にはMOSFETを利用しても良い。The source potential control circuit SV is shown in FIGS.
An example of C is shown. The source potential control circuit SVC is not limited to these embodiments. 9 to 11 are circuits that output the source voltage Vms that depends on the power supply voltage Vcc, and FIGS. 8, 12, and 13 are circuits that output a constant voltage that does not depend on the power supply voltage Vcc. Switch sw1 ... s
A MOSFET may be used for w7.
【0048】ソース電位制御回路SVCの入力信号e
r、evと出力信号Vms、Vss、Vccとを、例えば次
のように定める。er信号とev信号がハイレベルの時
に出力信号はVms、er信号とev信号とがロウレベル
の時に出力信号はVss、er信号のみがハイレベルの
時に出力信号はVccとする。Input signal e of the source potential control circuit SVC
The r, ev and the output signals Vms, Vss, Vcc are defined as follows, for example. The output signal is Vms when the er signal and the ev signal are at the high level, the output signal is Vss when the er signal and the ev signal are at the low level, and the output signal is Vcc when only the er signal is at the high level.
【0049】図8の実施例においてera信号はer信
号であり、ev信号がハイレベルの時、外部電源Vppを
Vmsにする。図9の実施例においてerb信号はer信
号の否定信号であり、erc信号はev信号である。図
10の実施例においてerd信号はer信号の否定信号
であり、ev信号がハイレベルの時スイッチsw2はオ
ン状態、スイッチsw1はオフ状態、ev信号がロウレ
ベルの時スイッチsw1オン状態、スイッチsw2はオ
フ状態がとなる。図11の実施例においてer信号がハ
イレベルの時スイッチsw4はオン状態、スイッチsw
3はオフ状態、er信号がロウレベルの時スイッチsw
3はオン状態、スイッチsw4はオフ状態がとなり、e
re信号はev信号である。図12および図13はオペ
レーショナルアンプOAおよび基準電圧回路Vrefを
用いた実施例である。er信号とev信号がハイレベル
の時スイッチsw7はオン状態、er信号とev信号が
ロウレベルの時スイッチsw6はオン状態、er信号の
みがハイレベルの時スイッチsw5はオン状態となる。
上記記載の方法により、ソース電位は書き込みおよび通
常読み出し時に接地電位Vss、消去時に電源電圧Vccま
たはVpp、消去ベリファイおよび低しきい値読み出し時
に低電圧Vmsとなる。図13のVnn電位は負電圧電源で
ある。制御ゲートに接続されるワード線を負電圧とする
消去で有効となる。In the embodiment of FIG. 8, the era signal is the er signal, and when the ev signal is at high level, the external power supply Vpp is set to Vms. In the embodiment of FIG. 9, the erb signal is the negative signal of the er signal and the erc signal is the ev signal. In the embodiment of FIG. 10, the erd signal is a negative signal of the er signal. When the ev signal is high level, the switch sw2 is on, the switch sw1 is off, and when the ev signal is low level, the switch sw1 is on and the switch sw2 is The off state becomes. In the embodiment of FIG. 11, when the er signal is at the high level, the switch sw4 is in the ON state, and the switch sw is
3 is an off state, and when the er signal is low level, the switch sw
3 is in the on state, switch sw4 is in the off state, and
The re signal is an ev signal. 12 and 13 show an embodiment using the operational amplifier OA and the reference voltage circuit Vref. When the er signal and the ev signal are at the high level, the switch sw7 is in the on state, when the er signal and the ev signal are at the low level, the switch sw6 is in the on state, and when only the er signal is at the high level, the switch sw5 is in the on state.
According to the method described above, the source potential becomes the ground potential Vss during writing and normal reading, the power supply voltage Vcc or Vpp during erasing, and the low voltage Vms during erasing verify and low threshold reading. The Vnn potential in FIG. 13 is a negative voltage power supply. It is effective in erasing with a negative voltage applied to the word line connected to the control gate.
【0050】[0050]
【発明の効果】以上述べたように本発明によれば、電気
的に消去可能な半導体不揮発性記憶装置において、電気
的消去を行なった後の各メモリセルのトランジスタの低
いしきい値電圧のばらつきの分布を測定できるため、誤
読み出しの原因となる負のしきい値電圧までのマージン
確保およびプロセスの安定性等を知ることができるとい
う効果がある。また、その読み出しの情報に基づいてさ
らに消去の継続、停止を制御することによりしきい値電
圧を下げることが可能となり、読み出し速度等の動作マ
ージンが上がるという効果がある。As described above, according to the present invention, in an electrically erasable semiconductor nonvolatile memory device, variations in low threshold voltage of transistors of each memory cell after electrically erasing are performed. Since it is possible to measure the distribution of, the effect of ensuring the margin up to the negative threshold voltage that causes erroneous reading and the process stability can be obtained. Further, the threshold voltage can be lowered by further controlling the continuation and stop of erasing based on the read information, which has the effect of increasing the operation margin such as the reading speed.
【図1】本発明の一実施例による半導体不揮発性記憶装
置のブロック図である。FIG. 1 is a block diagram of a semiconductor nonvolatile memory device according to an embodiment of the present invention.
【図2】図1の実施例の半導体不揮発性メモリセルのト
ランジスタの断面図である。FIG. 2 is a cross-sectional view of a transistor of the semiconductor nonvolatile memory cell of the embodiment of FIG.
【図3】従来の半導体不揮発性記憶装置のセンスアンプ
回路の回路図である。FIG. 3 is a circuit diagram of a sense amplifier circuit of a conventional semiconductor nonvolatile memory device.
【図4】図3の従来のセンスアンプ回路の読み出し静特
性を示す図である。FIG. 4 is a diagram showing read static characteristics of the conventional sense amplifier circuit of FIG.
【図5】図3の従来のセンスアンプ回路のメモリセルの
しきい値Vthと動作可能下限電源電圧Vccminとの関
係を示す図である。5 is a diagram showing a relationship between a threshold Vth of a memory cell of the conventional sense amplifier circuit of FIG. 3 and an operable lower limit power supply voltage Vccmin.
【図6】本発明によるメモリセルのしきい値Vthと動
作可能下限電圧Vccminとの関係を示す図である。FIG. 6 is a diagram showing a relationship between a threshold Vth of a memory cell and an operable lower limit voltage Vccmin according to the present invention.
【図7】本発明のより具体的な実施例による半導体不揮
発性記憶装置の回路図である。FIG. 7 is a circuit diagram of a semiconductor nonvolatile memory device according to a more specific embodiment of the present invention.
【図8】図7の実施例で使用されるソース電位制御回路
SVCの回路例を示す図である。8 is a diagram showing a circuit example of a source potential control circuit SVC used in the embodiment of FIG.
【図9】図7の実施例で使用されるソース電位制御回路
SVCの回路例を示す図である。9 is a diagram showing a circuit example of a source potential control circuit SVC used in the embodiment of FIG.
【図10】図7の実施例で使用されるソース電位制御回
路SVCの回路例を示す図である。10 is a diagram showing a circuit example of a source potential control circuit SVC used in the embodiment of FIG.
【図11】図7の実施例で使用されるソース電位制御回
路SVCの回路例を示す図である。11 is a diagram showing a circuit example of a source potential control circuit SVC used in the embodiment of FIG.
【図12】図7の実施例で使用されるソース電位制御回
路SVCの回路例を示す図である。12 is a diagram showing a circuit example of a source potential control circuit SVC used in the embodiment of FIG.
【図13】図7の実施例で使用されるソース電位制御回
路SVCの回路例を示す図である。13 is a diagram showing a circuit example of a source potential control circuit SVC used in the embodiment of FIG.
SVC:ソース電位制御回路、SA:センスアンプ、X
DCR、YDCR:行、列アドレスデコーダ、XAD
B、YADB:行、列アドレスバッファ、DOB、DI
B:出力、入力バッファ、CONT:タイミング制御回
路、OA:オペレーションアンプ回路、Vref:基準
電圧回路、M1〜M9:メモリセル、Q1〜Q33:M
OSFET、C:容量、W1〜Wn:ワード線、D1〜
Dm:データ線CS:共通ソース線、CD:共通データ
線、so:センスアンプ出力信号、Vss:接地電圧、
Vcc:電源電圧、Vpp:高電圧、Vms:低電圧、
Vev:ベリファイ電圧、Vnn:負電圧、1:制御ゲ
ート、2:浮遊ゲート、3:ドレイン、4:ソース、
5:酸化膜、6:p型基板、7:n型拡散層、8:低濃
度n型拡散層、9:p型拡散層、AX、AY:行、列ア
ドレス信号、/CE、/OE、/WE、/EE、I/
O:外部端子、se、we、ce、er、ev:タイミ
ング信号、era〜ere:制御信号、sw1〜sw
7:スイッチSVC: Source potential control circuit, SA: Sense amplifier, X
DCR, YDCR: row and column address decoder, XAD
B, YADB: row, column address buffer, DOB, DI
B: output, input buffer, CONT: timing control circuit, OA: operation amplifier circuit, Vref: reference voltage circuit, M1 to M9: memory cells, Q1 to Q33: M
OSFET, C: capacitance, W1 to Wn: word line, D1 to
Dm: data line CS: common source line, CD: common data line, so: sense amplifier output signal, Vss: ground voltage,
Vcc: power supply voltage, Vpp: high voltage, Vms: low voltage,
Vev: verify voltage, Vnn: negative voltage, 1: control gate, 2: floating gate, 3: drain, 4: source,
5: oxide film, 6: p-type substrate, 7: n-type diffusion layer, 8: low concentration n-type diffusion layer, 9: p-type diffusion layer, AX, AY: row, column address signal, / CE, / OE, / WE, / EE, I /
O: external terminal, se, we, ce, er, ev: timing signal, era to ere: control signal, sw1 to sw
7: Switch
───────────────────────────────────────────────────── フロントページの続き (72)発明者 関 浩一 東京都国分寺市東恋ケ窪1丁目280番地 株式会社日立製作所中央研究所内 ─────────────────────────────────────────────────── ─── Continued Front Page (72) Koichi Seki Koichi Seki 1-280, Higashi Koigokubo, Kokubunji, Tokyo Inside the Central Research Laboratory, Hitachi, Ltd.
Claims (8)
ルのトランジスタに流れる電流の大小に対応した2値情
報を読み出す読み出し回路と、上記メモリセルのトラン
ジスタのソース電極にドレイン電圧、即ちデータ線の電
圧より低い正の電圧を印加する印加手段とを備えたこと
を特徴とする半導体不揮発性記憶装置。1. A semiconductor non-volatile memory cell, a read circuit for reading binary information corresponding to the magnitude of a current flowing through a transistor of the memory cell, and a drain voltage, that is, a data line of a source electrode of the transistor of the memory cell. A semiconductor non-volatile memory device comprising: an applying unit that applies a positive voltage lower than the voltage.
ゲートと制御ゲートとの2層ゲート構造を持つMOSF
ETであることを特徴とする請求項第1項記載の半導体
不揮発性記憶装置。2. The transistor of the memory cell is a MOSF having a two-layer gate structure of a floating gate and a control gate.
The semiconductor nonvolatile memory device according to claim 1, wherein the semiconductor nonvolatile memory device is ET.
ルのトランジスタに流れる電流の大小に対応した2値情
報を読み出す読み出し回路とを具備してなり、上記メモ
リセルのトランジスタのソース電極の電位を通常読み出
し時に接地電位とする一方、低いしきい値のメモリセル
の読み出し時に上記メモリセルのトランジスタのソース
電極の電位をドレイン電圧、即ちデータ線の電圧より低
い正の電圧を印加する印加手段を更に具備してなること
を特徴とする半導体不揮発性記憶装置。3. A semiconductor non-volatile memory cell, and a read circuit for reading binary information corresponding to the magnitude of the current flowing through the transistor of the memory cell, the potential of the source electrode of the transistor of the memory cell being set. While applying a ground potential during normal reading, an application means is further provided for applying the potential of the source electrode of the transistor of the memory cell to a drain voltage, that is, a positive voltage lower than the voltage of the data line when reading a memory cell having a low threshold value. A semiconductor non-volatile memory device comprising:
ルのトランジスタに流れる電流の大小に対応した2値情
報を読み出す読み出し回路とを具備してなり、上記メモ
リセルのトランジスタのソース電極の電位を通常読み出
し時に接地電位とする一方、各メモリセルのトランジス
タの低いしきい値電圧の分布の読み出し時に上記メモリ
セルのトランジスタのソース電極の電位をドレイン電
圧、即ちデータ線の電圧より低い正の電圧を印加し、該
メモリセルのトランジスタのゲート電位を変える印加手
段を更に具備してなることを特徴とする半導体不揮発性
記憶装置。4. A semiconductor non-volatile memory cell and a read circuit for reading binary information corresponding to the magnitude of the current flowing through the transistor of the memory cell, the potential of the source electrode of the transistor of the memory cell being set. While the ground potential is used during normal reading, the potential of the source electrode of the transistor of the memory cell is set to the drain voltage, that is, a positive voltage lower than the voltage of the data line when reading the low threshold voltage distribution of the transistor of each memory cell. A semiconductor non-volatile memory device, further comprising: an applying unit that applies a voltage to change a gate potential of a transistor of the memory cell.
ルのトランジスタに流れる電流の大小に対応した2値情
報を読み出す読み出し回路とを具備してなり、上記メモ
リセルの電気的消去動作を行なった後、上記メモリセル
の上記トランジスタのソース電極にドレイン電圧、即ち
データ線の電圧より低い正の電圧を印加し上記メモリセ
ルの上記トランジスタのしきい値を判定することを特徴
とする半導体不揮発性記憶装置。5. A semiconductor non-volatile memory cell, and a read circuit for reading binary information corresponding to the magnitude of a current flowing through a transistor of the memory cell are provided, and an electrical erasing operation of the memory cell is performed. After that, a drain voltage, that is, a positive voltage lower than the voltage of the data line is applied to the source electrode of the transistor of the memory cell to determine the threshold value of the transistor of the memory cell. apparatus.
ルのトランジスタに流れる電流の大小に対応した2値情
報を読み出す読み出し回路とを具備してなり、上記メモ
リセルの電気的消去動作を行なった後の読み出しを、上
記トランジスタのソース電極にドレイン電圧、即ちデー
タ線の電圧より低い正の電圧を印加して読み出し、その
読み出しの情報に基づいてさらに消去の継続、停止を制
御ことを特徴とする半導体不揮発性記憶装置。6. A semiconductor non-volatile memory cell, and a read circuit for reading binary information corresponding to the magnitude of a current flowing through a transistor of the memory cell, and electrically erasing the memory cell. The subsequent read is performed by applying a drain voltage, that is, a positive voltage lower than the voltage of the data line to the source electrode of the transistor, and further controlling the continuation and stop of erasing based on the read information. Semiconductor nonvolatile memory device.
ルのトランジスタに流れる電流の大小に対応した2値情
報を読み出す読み出し回路とを具備してなり、上記メモ
リセルの電気的消去動作を行なった後の読み出しを、上
記トランジスタのゲート電極、即ちワード線の電圧を外
部から供給される一定の電源電圧とし、ソース電極にド
レイン電圧、即ちデータ線の電圧より低い正の電圧を印
加して読み出し、その読み出しの情報に基づいてさらに
消去の継続、停止を制御ことを特徴とする半導体不揮発
性記憶装置。7. A semiconductor non-volatile memory cell, and a read circuit for reading binary information corresponding to the magnitude of a current flowing through a transistor of the memory cell are provided, and the electrical erasing operation of the memory cell is performed. In the subsequent reading, the gate electrode of the transistor, that is, the voltage of the word line is set as a constant power supply voltage supplied from the outside, and the drain voltage, that is, a positive voltage lower than the voltage of the data line is applied to the source electrode for reading, A semiconductor non-volatile memory device characterized by further controlling the continuation and termination of erasing based on the read information.
ルのトランジスタに流れる電流の大小に対応した2値情
報を読み出す読み出し回路とを具備してなり、上記メモ
リセルの電気的消去動作を行なった後の読み出しを、上
記トランジスタのゲート電極、即ちワード線の電圧を2
値情報を読み出す電位と等しい電圧とし、ソース電極に
ドレイン電圧、即ちデータ線の電圧より低い正の電圧を
印加して読み出し、その読み出しの情報に基づいてさら
に消去の継続、停止を制御ことを特徴とする半導体不揮
発性記憶装置。8. A semiconductor non-volatile memory cell, and a read circuit for reading binary information corresponding to the magnitude of a current flowing through a transistor of the memory cell, and electrically erasing the memory cell. Later read, the gate electrode of the transistor, that is, the voltage of the word line is set to 2
The value information is set to a voltage equal to the potential to be read, a drain voltage, that is, a positive voltage lower than the voltage of the data line is applied to the source electrode for reading, and the continuation and stop of erasing are further controlled based on the read information. And a semiconductor nonvolatile memory device.
Applications Claiming Priority (2)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP4-19805 | 1992-02-05 | ||
JP1980592 | 1992-02-05 |
Publications (1)
Publication Number | Publication Date |
---|---|
JPH05283709A true JPH05283709A (en) | 1993-10-29 |
Family
ID=12009554
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP4249189A Pending JPH05283709A (en) | 1992-02-05 | 1992-09-18 | Semiconductor nonvolatile memory |
Country Status (1)
Country | Link |
---|---|
JP (1) | JPH05283709A (en) |
Cited By (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US5563824A (en) * | 1993-12-27 | 1996-10-08 | Mitsubishi Denki Kabushiki Kaisha | Nonvolatile semiconductor memory device and method of erasing stored data thereof |
-
1992
- 1992-09-18 JP JP4249189A patent/JPH05283709A/en active Pending
Cited By (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US5563824A (en) * | 1993-12-27 | 1996-10-08 | Mitsubishi Denki Kabushiki Kaisha | Nonvolatile semiconductor memory device and method of erasing stored data thereof |
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