JPH05268479A - Picture reader and picture processing method in picture reader - Google Patents

Picture reader and picture processing method in picture reader

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JPH05268479A
JPH05268479A JP5005097A JP509793A JPH05268479A JP H05268479 A JPH05268479 A JP H05268479A JP 5005097 A JP5005097 A JP 5005097A JP 509793 A JP509793 A JP 509793A JP H05268479 A JPH05268479 A JP H05268479A
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JP
Japan
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image
image data
pixel
processing
pixels
Prior art date
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Pending
Application number
JP5005097A
Other languages
Japanese (ja)
Inventor
Masaaki Kuriyama
正昭 栗山
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Minolta Co Ltd
Original Assignee
Minolta Co Ltd
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Filing date
Publication date
Application filed by Minolta Co Ltd filed Critical Minolta Co Ltd
Publication of JPH05268479A publication Critical patent/JPH05268479A/en
Priority to US08/748,966 priority Critical patent/US6228125B1/en
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  • Image Processing (AREA)
  • Editing Of Facsimile Originals (AREA)
  • Facsimile Image Signal Circuits (AREA)

Abstract

PURPOSE:To improve the picture processing speed such as binarizing processing by applying picture processing in parallel with picture data for each of plural picture element blocks repeated by one or plural basic unit intervals in an original picture. CONSTITUTION:Two systems of picture data Dm27-20 (m=0, 1) from density conversion sections 26a, b are inputted to a picture processing section 28 in the order of picture element arrangement and subjected to magnification processing and picture quality improvement processing at magnification sections 280a, b and filtering sections 281a, b, and the result is outputted as picture data Dm37-30. Then the two systems of the data Dm37-30 divided into two in the main scanning direction by an image sensor of a 1-line synthesis separation section 282 are subjected to picture element division into picture signals of odd number and even number picture elements for each line in the main scanning direction. Divided picture data DO47-40, DE47-40 are processed in parallel by the processing section provided exclusively respectively and integrated into one picture data VIDEO 0-7 by a line synthesis section 289 finally.

Description

【発明の詳細な説明】Detailed Description of the Invention

【0001】[0001]

【産業上の利用分野】本発明は、原稿画像を読み取って
得た信号に画像処理を施した上で、原稿画像に対応した
画像信号を出力する画像読取り装置に関する。
BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to an image reading apparatus for outputting an image signal corresponding to a document image after subjecting the signal obtained by reading the document image to image processing.

【0002】[0002]

【従来の技術】従来より、デジタル式の複写機やファク
シミリ、OCR(光学式文字読取り機)、光ファイリン
グシステム、各種ディスプレイ装置などのように、一定
の大きさのドット(画素)の組み合わせによって画像の
作像、記憶、表示などを行う装置の画像入力手段とし
て、原稿画像を画素に細分化して読み取る画像読取り装
置(イメージリーダ)が用いられている。
2. Description of the Related Art Conventionally, an image is formed by a combination of dots of a certain size, such as a digital copying machine, a facsimile, an OCR (optical character reader), an optical filing system, and various display devices. 2. Description of the Related Art An image reading device (image reader) for reading a document image by dividing it into pixels is used as an image input unit of a device that performs image formation, storage, display, and the like.

【0003】従来の画像読取り装置では、主走査方向に
延びる一次元のイメージセンサーを用い、原稿画像の副
走査方向に走査して原稿画像を読み取り、得られた各画
素のアナログ信号を多値のデジタル信号である画像デー
タに変換し、変換後の画像データに画像処理を施し、各
画素に対応した2値の画像データを出力するように構成
されている。
In a conventional image reading apparatus, a one-dimensional image sensor extending in the main scanning direction is used, the original image is read by scanning in the sub-scanning direction of the original image, and the obtained analog signal of each pixel is converted into a multi-valued signal. The image data is converted into digital image data, the converted image data is subjected to image processing, and binary image data corresponding to each pixel is output.

【0004】画像読取り装置で行われる画像処理には、
画像を明瞭にするエッジ(輪郭)強調、画像を自然なも
のにする平滑化(スムージング)などの画質改善のため
のもの、トリミング、マスキング、ネガポジ変換などの
画像編集のためのもの、また、原稿の各画素の濃度又は
色に応じた多値データを2値データに変換する2値化処
理などがある。
Image processing performed by the image reading device includes
Edge enhancement to make the image clear, image quality improvement such as smoothing (smoothing) to make the image natural, image editing such as trimming, masking, negative-positive conversion, and original Binarization processing for converting multi-valued data corresponding to the density or color of each pixel into binary data.

【0005】2値化処理においては、再現画像の品質の
上から、一般に、文字などの線画像に対しては、1つの
画素の多値レベルと一定の閾値レベルとを比較するいわ
ゆる単純2値化処理が適し、写真などの中間調画像に対
しては、ディザ法や誤差拡散法などによる疑似階調処理
が適する。
In the binarization process, in view of the quality of a reproduced image, generally, for a line image such as a character, a so-called simple binary value in which a multi-valued level of one pixel is compared with a constant threshold level. The conversion process is suitable, and for a halftone image such as a photograph, the pseudo gradation process by the dither method or the error diffusion method is suitable.

【0006】したがって、線画像と中間調画像とが混在
する原稿を読み取る場合には、線画像であるか中間調画
像であるかという画像の属性(以下「2値化属性」とい
うことがある)に応じて、単純2値化処理と疑似階調処
理とが切り換えられる。
Therefore, when reading a document in which a line image and a halftone image are mixed, the attribute of the image whether it is a line image or a halftone image (hereinafter sometimes referred to as "binarization attribute"). According to the above, the simple binarization process and the pseudo gradation process are switched.

【0007】さて、従来の画像読取り装置においては、
原稿画像を読み取って得られた画像データに対して、単
一の画像処理手段によって画像処理を行っていた。つま
り、例えば2値化処理のために単純2値化処理部と疑似
階調処理部とがそれぞれ1つづつ設けられ、原稿画像の
読み取りと並行して入力される画像データに対してこれ
らいずれかによって単純2値化処理又は疑似階調処理が
行われるように切り換えられていた。
Now, in the conventional image reading apparatus,
The image data obtained by reading the original image is subjected to image processing by a single image processing means. That is, for example, one simple binarization processing unit and one pseudo gradation processing unit are provided for the binarization process, and either one of these is provided for the image data input in parallel with the reading of the original image. It has been switched so that the simple binarization process or the pseudo gradation process is performed.

【0008】[0008]

【発明が解決しようとする課題】しかし、2値化処理に
おいては、各画素の画像データを閾値レベルと逐一比較
するためその処理に時間を要する。特に、疑似階調処理
においては、画素の位置(アドレス)に応じて閾値レベ
ルが異なるので、そのような閾値レベルをROMなどか
ら読み出す必要があり、その読出し速度は使用するRO
Mによって決まる。したがって、2値化処理はROMの
読出し速度以上に高速化することができず、2値化処理
速度及びこれに依存する読み取り速度には上限がある。
However, in the binarization process, it takes time to compare the image data of each pixel with the threshold level one by one. In particular, in the pseudo gradation process, the threshold level differs depending on the position (address) of the pixel, so it is necessary to read such a threshold level from ROM or the like, and the read speed is the RO used.
Determined by M. Therefore, the binarization process cannot be sped up more than the read speed of the ROM, and there is an upper limit to the binarization process speed and the read speed depending on it.

【0009】また、原稿サイズが大きい場合、例えばA
2サイズの原稿を読み取る場合には、画素数がそれに応
じて増大するので、読み取り速度の低下は一層顕著であ
った。
If the original size is large, for example, A
When reading a two-size original, the number of pixels increases accordingly, so that the reduction in reading speed is more remarkable.

【0010】本発明は、上述の問題に鑑み、2値化処理
などの画像処理速度を向上させ、原稿サイズが大きい場
合にも読み取り速度が低下しないようにするための画像
処理方法及び画像読取り装置を提供することを目的とし
ている。
In view of the above problems, the present invention improves the image processing speed such as binarization processing so that the reading speed does not decrease even when the original size is large, and an image reading apparatus. Is intended to provide.

【0011】請求項5の発明は、画像処理速度を向上さ
せるとともに、画像濃度又は色調などが部分によって異
なることを防止して良好な画像品質を得ることのできる
画像読取り装置を提供することを目的としている。
It is an object of the present invention to provide an image reading apparatus capable of improving the image processing speed and preventing the image density or color tone from being different depending on the part to obtain a good image quality. I am trying.

【0012】請求項7の発明は、簡単な構成によって2
つの疑似階調処理を並列的に行い、画像処理速度を向上
させ且つ良好な画像品質を得ることのできる画像読取り
装置を提供することを目的としている。
According to the invention of claim 7, a simple structure is adopted.
It is an object of the present invention to provide an image reading apparatus capable of performing two pseudo gradation processes in parallel to improve the image processing speed and obtain good image quality.

【0013】[0013]

【課題を解決するための手段】請求項1の発明に係る方
法は、上述の課題を解決するため、原稿画像を画素に細
分化して読み取り、得られた各画素のアナログ信号を多
値のデジタル信号である画像データに変換し、変換後の
画像データに画像処理を施し、各画素に対応したデジタ
ル画像データを出力するように構成された画像読取り装
置において、前記原稿画像を、一定数の画素を基本単位
として1つ又は複数の基本単位置きに繰り返される複数
の画素ブロックに分割し、分割された画素ブロック毎の
画像データに対して並列的に前記画像処理を施する。
In order to solve the above-mentioned problems, the method according to the invention of claim 1 divides an original image into pixels and reads them, and the obtained analog signal of each pixel is multivalued digital. In an image reading apparatus configured to convert image data that is a signal, perform image processing on the converted image data, and output digital image data corresponding to each pixel, the original image is converted into a predetermined number of pixels. Is divided into a plurality of pixel blocks that are repeated every other basic unit as a basic unit, and the image processing is performed in parallel on the image data of each divided pixel block.

【0014】請求項2の発明に係る方法では、前記原稿
画像を、1ライン分の画素を基本単位として1つ又は複
数の基本単位置きに繰り返される複数の画素ブロックに
分割する。
In the method according to the second aspect of the present invention, the original image is divided into a plurality of pixel blocks which are repeated for every one or a plurality of basic units with pixels for one line as a basic unit.

【0015】請求項3の発明に係る方法では、前記原稿
画像を、主走査方向に連続する1つ又は複数の画素を基
本単位として1つ又は複数の基本単位置きに繰り返され
る複数の画素ブロックに分割し、分割された画素ブロッ
ク毎の画像データに対して並列的に前記画像処理を施し
た後、画素ブロック毎の画像データを合成して前記原稿
画像に対応する画像データを出力する。
In the method according to the third aspect of the present invention, the original image is divided into a plurality of pixel blocks which are repeated every one or a plurality of basic units with one or a plurality of pixels continuous in the main scanning direction as a basic unit. After the image data is divided and the image data of each divided pixel block is subjected to the image processing in parallel, the image data of each pixel block is combined and the image data corresponding to the original image is output.

【0016】請求項4の発明に係る装置は、変換後の画
像データを主走査方向の各ラインにおいて1つ又は複数
の画素ブロックに分割するための分割手段と、前記分割
手段により分割された画素ブロック毎の画像データに対
して並列的に前記画像処理を施すための複数の画像処理
手段とを有して構成される。
According to a fourth aspect of the present invention, there is provided a dividing means for dividing the converted image data into one or a plurality of pixel blocks in each line in the main scanning direction, and the pixels divided by the dividing means. A plurality of image processing means for performing the image processing in parallel on the image data of each block is configured.

【0017】請求項5の発明に係る装置では、前記分割
手段は、各ラインにおける奇数番目の画素の画像データ
の集合である奇数画素ブロックと偶数番目の画素の画像
データの集合である偶数画素ブロックとに分割する。
According to a fifth aspect of the present invention, the dividing means includes an odd pixel block which is a set of image data of odd-numbered pixels and an even pixel block which is a set of image data of even-numbered pixels in each line. Split into and.

【0018】請求項6の発明に係る装置は、前記画像処
理手段により画像処理が施された画素ブロック毎の画像
データを合成するための合成手段を有して構成される。
請求項7の発明に係る装置は、変換後の画像データを主
走査方向の各ラインにおいて奇数番目の画素の画像デー
タの集合である奇数画素ブロックと偶数番目の画素の画
像データの集合である偶数画素ブロックとに分割するた
めの分割手段と、前記分割手段により分割された奇数画
素ブロックの画像データに対して、ディザマトリクスの
奇数番目の閾値レベルを用いて疑似階調処理を施す奇数
画素用疑似階調処理手段と、前記分割手段により分割さ
れた偶数画素ブロックの画像データに対して、ディザマ
トリクスの偶数番目の閾値レベルを用いて疑似階調処理
を施す偶数画素用疑似階調処理手段とを有して構成され
る。
An apparatus according to a sixth aspect of the present invention is configured to have a synthesizing unit for synthesizing image data for each pixel block subjected to image processing by the image processing unit.
According to a seventh aspect of the present invention, in the device according to the seventh aspect, the converted image data is an odd pixel block which is a set of image data of odd-numbered pixels and an even number which is a set of image data of even-numbered pixels in each line in the main scanning direction. Pixel blocks for dividing into pixel blocks, and odd-numbered pixel pseudo for performing pseudo gradation processing using the odd-numbered threshold levels of the dither matrix on the image data of the odd-numbered pixel blocks divided by the dividing means. A gradation processing unit and an even pixel pseudo gradation processing unit for performing a pseudo gradation process on the image data of the even pixel block divided by the dividing unit by using an even-numbered threshold level of the dither matrix. Configured to have.

【0019】[0019]

【作用】原稿画像は、1ライン分の画素又は主走査方向
に連続する1つ又は複数の画素といった一定数の画素を
基本単位として、1つ又は複数の基本単位置きに繰り返
される複数の画素ブロックに分割され、分割された画素
ブロック毎の画像データに対して並列的に画像処理が行
われる。
The original image has a plurality of pixel blocks that are repeated every other basic unit with a fixed number of pixels such as one line of pixels or one or more pixels continuous in the main scanning direction as a basic unit. Image processing is performed in parallel on the divided image data of each pixel block.

【0020】並列的に行われる画像処理としては、トリ
ミング処理、マスキング処理、単純2値化処理、疑似中
間調処理、ネガ処理などがある。画像処理が並列的に行
われた後、画素ブロック毎の画像データが合成され、原
稿画像に対応する画像データが出力される。
Image processing performed in parallel includes trimming processing, masking processing, simple binarization processing, pseudo halftone processing, negative processing and the like. After the image processing is performed in parallel, the image data for each pixel block is combined, and the image data corresponding to the original image is output.

【0021】[0021]

【実施例】〔第1実施例〕図2はイメージリーダ1の概
略の構成を示す断面正面図である。
[First Embodiment] FIG. 2 is a sectional front view showing a schematic structure of an image reader 1.

【0022】イメージリーダ1には、直方体状の筺体の
上面に最大でA2サイズの原稿の載置が可能な原稿台ガ
ラス2が取り付けられており、載置された原稿は原稿カ
バー3によって押さえられるようになっている。原稿台
ガラス2の走査方向の前端部にはシェーディング補正用
の白色画像からなる基準パターン14が設けられてい
る。
The image reader 1 is provided with a document table glass 2 on the upper surface of a rectangular parallelepiped housing, on which a document of maximum A2 size can be placed, and the document placed is pressed by a document cover 3. It is like this. A reference pattern 14 formed of a white image for shading correction is provided at the front end of the platen glass 2 in the scanning direction.

【0023】筺体の内部には、原稿台ガラス2の下方で
原稿画像を矢印M5方向(副走査方向)に走査可能に配
置された光学系、及び原稿画像の濃度又は色に応じた画
像データを生成する電気回路部12が設けられている。
Inside the housing, there is an optical system arranged below the platen glass 2 so as to scan a document image in the direction of arrow M5 (sub scanning direction), and image data corresponding to the density or color of the document image. An electric circuit unit 12 for generating is provided.

【0024】光学系は、露光ランプ4、反射鏡5、ミラ
ー6を有する第1スライダ13、ミラー7,8を有する
第2スライダ13a、及び主レンズ9などから構成され
ている。第1スライダ13の移動速度をvとしたとき、
第2スライダ13aはv/2の速度で移動するように駆
動制御される。
The optical system comprises an exposure lamp 4, a reflecting mirror 5, a first slider 13 having a mirror 6, a second slider 13a having mirrors 7 and 8, a main lens 9 and the like. When the moving speed of the first slider 13 is v,
The second slider 13a is drive-controlled so as to move at a speed of v / 2.

【0025】主レンズ9を通過した走査光は、支持部材
11に取り付けられたA3サイズを読み取り可能な2つ
のイメージセンサー10a,bに入射し、電気信号(画
像信号)に変換される。イメージセンサー10a,b
は、主走査方向(ライン方向)に連続するように配列し
た複数個のCCDチップにより構成され、400画素/
インチの解像度で原稿の読取りが可能とされている。各
CCDチップには、多数の受光素子が1列に配列されて
おり、さらに、各受光素子は3つの領域に分割され、1
つの分割領域が、R(レッド)、G(グリーン)、B
(ブルー)の3色の内の1色の光を受光するように各受
光素子の表面に分光フィルターが設けられている。1つ
の受光素子が原稿画像の1つの画素に対応し、各受光素
子から画素の1色に対する反射光強度に応じた画像信号
が電気回路部12へ出力される。
The scanning light which has passed through the main lens 9 enters two image sensors 10a and 10b mounted on the supporting member 11 and capable of reading A3 size, and is converted into an electric signal (image signal). Image sensor 10a, b
Is composed of a plurality of CCD chips arranged so as to be continuous in the main scanning direction (line direction), and 400 pixels /
The original can be read at a resolution of inch. A large number of light receiving elements are arranged in one row on each CCD chip, and each light receiving element is divided into three regions.
One divided area is R (red), G (green), B
A spectral filter is provided on the surface of each light receiving element so as to receive light of one of the three colors of (blue). One light receiving element corresponds to one pixel of the original image, and an image signal corresponding to the reflected light intensity for one color of the pixel is output from each light receiving element to the electric circuit section 12.

【0026】図1は本発明に係るイメージリーダ1の電
気回路部12のブロック図である。電気回路部12は、
2つのイメージセンサー10a,bからの画像信号を
R,G,Bの各色の信号に分離して所定の増幅を行う2
つの色分離部21a,b、各色のアナログ信号をA/D
変換(量子化)して8ビットの画像データDm7〜0
(m=0,1)を出力する2つのデジタル化処理部22
a,b、画像データDm7〜0の主走査方向の光量むら
やイメージセンサー10a,bのビット間のバラツキを
補正するための2つのシェーディング補正部23a,
b、2値化属性及び色属性を判別する画像判別部25、
濃度レベル調整や外部接続機器の濃度特性(γ特性)に
応じたγ変換を行う2つの濃度変換部26a,b、画像
編集処理及び2値化処理を含む画像処理を行う画像処理
部28、データ出力の制御のための出力制御部29、指
定属性データa2〜0を記憶する属性メモリ30、属性
データ出力制御部31、クロック発生回路41、2つの
シェーディング補正部23a,bから出力される画像デ
ータDm17〜10(m=0,1)の1ライン分の記憶
を行うラインメモリ24、各部に各種同期信号を出力す
る同期信号発生部40、露光ランプ4の点灯制御を行う
ランプ制御部4a、走査用のスキャナモータ16を駆動
するためのドライバ16a、及び、これらの全体を制御
するCPU20などから構成されている。
FIG. 1 is a block diagram of the electric circuit section 12 of the image reader 1 according to the present invention. The electric circuit section 12 is
Image signals from the two image sensors 10a and 10b are separated into R, G, and B color signals to perform predetermined amplification 2
Two color separation units 21a and 21b, A / D analog signals of each color
8-bit image data Dm7-0 converted (quantized)
Two digitization processing units 22 that output (m = 0, 1)
a, b, two shading correction units 23a for correcting light amount unevenness of the image data Dm7 to 0 in the main scanning direction and variations between bits of the image sensors 10a and 10b.
b, an image discrimination unit 25 that discriminates a binarized attribute and a color attribute,
Two density conversion units 26a and 26b for performing γ conversion according to the density level adjustment and the density characteristic (γ characteristic) of an externally connected device, an image processing unit 28 for performing image processing including image editing processing and binarization processing, data Image data output from an output control unit 29 for controlling output, an attribute memory 30 that stores designated attribute data a2 to 0, an attribute data output control unit 31, a clock generation circuit 41, and two shading correction units 23a and 23b. A line memory 24 for storing one line of Dm17 to 10 (m = 0, 1), a sync signal generator 40 for outputting various sync signals to each part, a lamp controller 4a for controlling the lighting of the exposure lamp 4, a scan. It is composed of a driver 16a for driving the scanner motor 16 for CPU, a CPU 20 for controlling all of these, and the like.

【0027】CPU20には、処理プログラムを格納し
たROM20a、プログラムの実行に際し、各種フラグ
やステータスデータなどの一時記憶のためのレジスタ2
0b及びRAM20cが内蔵されている。CPU20
は、オペレータによる操作手段を備えた外部のホスト装
置との間で、各種のコマンド(制御命令コードデータ)
やイメージリーダ1の動作状態(ステータス)を示すデ
ータの受渡しのための通信を行い、受信したコマンドに
基づいて、原稿の読み取りに先立って画像編集や2値化
処理を規定する指定属性データa2〜0を生成し、これ
を属性メモリ30に格納する。
The CPU 20 has a ROM 20a storing a processing program, and a register 2 for temporarily storing various flags and status data when the program is executed.
0b and RAM 20c are built in. CPU20
Is various commands (control command code data) with an external host device equipped with operating means by an operator.
And designated attribute data a2 for defining image editing and binarization processing prior to reading a document based on the received command by performing communication for passing data indicating the operation state (status) of the image reader 1. 0 is generated and stored in the attribute memory 30.

【0028】イメージリーダ1において、指定属性デー
タa0,a1,a2は、それぞれ2値化処理、ネガポジ
反転、トリミングを規定するためのデータである。な
お、同期信号発生部40により出力される同期信号とし
ては、主走査の1ライン毎に出力される水平同期信号H
SYNC、1画素毎のデータ伝送タイミングの基準とな
る画素クロック信号SYNCK、イメージリーダ1から
のデータ出力の有効期間を示すイネーブル信号VDなど
がある。
In the image reader 1, the designated attribute data a0, a1, a2 are data for defining binarization processing, negative / positive inversion, and trimming, respectively. The sync signal output from the sync signal generator 40 is a horizontal sync signal H output for each line of main scanning.
There are SYNC, a pixel clock signal SYNCK that serves as a reference of data transmission timing for each pixel, an enable signal VD that indicates a valid period of data output from the image reader 1, and the like.

【0029】画像判別部25は、画像の文字領域と写真
領域、又は色編集の指定箇所か否かを判断するものであ
る。画像判別部25から出力される判別属性データα0
は、判別対象の区分領域Eが文字画像(文字領域)に対
応する場合には「0」とされ、中間調画像(写真領域)
に対応する場合には「1」とされる。また、判別属性デ
ータα1は、判別対象の区分領域Eが特定色に対応する
場合には「1」とされ、特定色以外に対応する場合には
「0」とされる。
The image discriminating section 25 discriminates whether or not the character area and the photograph area of the image or the designated portion for color editing. Discrimination attribute data α0 output from the image discrimination unit 25
Is set to "0" when the divided area E to be discriminated corresponds to a character image (character area), and a halftone image (photo area)
When it corresponds to, it is set to "1". Further, the discrimination attribute data α1 is set to “1” when the segmented area E to be discriminated corresponds to the specific color, and is set to “0” when it corresponds to a color other than the specific color.

【0030】図3は画像処理部28のブロック図であ
る。画像処理部28は、2つのイメージセンサー10
a,bから入力された画像信号を処理するために、変倍
部280a,b、フィルタリング部281a,b、1ラ
イン合成分離部282、トリミングマスキング部283
a,b、単純2値化処理部284a,b、疑似中間調処
理部285a,b、データ選択部286、セレクタ28
7a,b、ネガ処理部288a,b、及びライン合成部
289から構成されている。
FIG. 3 is a block diagram of the image processing unit 28. The image processing unit 28 includes two image sensors 10
In order to process the image signals input from a and b, the scaling units 280a and 280, the filtering units 281a and b, the one-line combining / separating unit 282, and the trimming masking unit 283.
a, b, simple binarization processing units 284a, 284b, pseudo halftone processing units 285a, 285b, data selection unit 286, selector 28
7a, b, a negative processing section 288a, b, and a line composition section 289.

【0031】画像処理部28には、濃度変換部26a,
bからの2系統の画像データDm27〜20(m=0,
1)が画素配列順にシリアルにそれぞれ入力される。入
力された画像データDm27〜20に対して、まず、変
倍部280a,bにおいて、CPU20の設定により変
倍処理がかけられる。次に、フィルタリング部281
a,bにおいて、エッジ強調及びスムージングなどの画
質改善のための処理が行われ、画像データDm37〜3
0(m=0,1)として出力される。
The image processing unit 28 includes a density conversion unit 26a,
2 system image data Dm27 to 20 (m = 0,
1) are serially input in the pixel arrangement order. The input image data Dm27 to 20 are first subjected to a scaling process by the CPU 20 in the scaling units 280a and 280b. Next, the filtering unit 281
In a and b, processing for image quality improvement such as edge enhancement and smoothing is performed, and image data Dm37-3
It is output as 0 (m = 0, 1).

【0032】次に、1ライン合成分離部282におい
て、イメージセンサー10a,bによって主走査方向に
2分割(ライン分割)されていた2系統の画像データD
m37〜30が、主走査方向の各ライン毎に奇数画素の
画像信号と偶数画素の画像信号とに画素分割される。奇
数画素と偶数画素とに分割された画像データDO47〜
40,DE47〜40は、それぞれ専用に設けられた処
理部において処理され、最終的にはライン合成部289
によって1つの画像データVIDEO0〜7に統合され
る。
Next, in the 1-line synthesizing / separating unit 282, image data D of two systems which have been divided into two (line division) in the main scanning direction by the image sensors 10a and 10b.
m37 to m30 are pixel-divided into an image signal of an odd pixel and an image signal of an even pixel for each line in the main scanning direction. Image data DO47 divided into odd number pixels and even number pixels
40 and DEs 47 to 40 are processed by dedicated processing units, respectively, and finally the line synthesis unit 289.
Are integrated into one image data VIDEO 0 to 7.

【0033】図4は1ライン合成分離部282のブロッ
ク図である。1ライン合成分離部282は、分離部51
1,512、アドレス発生制御部513、記憶部514
〜517、及びセレクタ518,519から構成されて
いる。
FIG. 4 is a block diagram of the 1-line synthesis / separation unit 282. The 1-line synthesis separating unit 282 includes the separating unit 51.
1, 512, address generation control unit 513, storage unit 514
To 517, and selectors 518 and 519.

【0034】分離部511,512は、2つのフィルタ
リング部281a,bから出力される各ライン毎の2系
統の画像データDm37〜30を、それぞれ、奇数画素
の画像データと偶数画素の画像データとの合計4種類の
画像データに分離する。
The separating units 511 and 512 respectively output the image data Dm37 to 30 of the two systems for each line output from the two filtering units 281a and 281 into the image data of the odd pixels and the image data of the even pixels, respectively. It is separated into a total of four types of image data.

【0035】記憶部514〜517は、1ライン分の容
量を有するRAMよりなり、それぞれアドレス発生制御
部513からの書き込みアドレスにしたがって画像デー
タを記憶し、記憶した画像データを読出しアドレスにし
たがって読み出してセレクタ518,519に出力す
る。なお、記憶部514は1ラインの前半部の偶数画
素、記憶部515は1ラインの前半部の奇数画素、記憶
部516は1ラインの後半部の偶数画素、記憶部517
は1ラインの後半部の奇数画素をそれぞれ記憶する。
The storage units 514 to 517 are composed of a RAM having a capacity of one line, store image data according to the write address from the address generation control unit 513, and read the stored image data according to the read address. Output to the selectors 518 and 519. Note that the storage unit 514 has an even-numbered pixel in the first half of one line, the storage unit 515 has an odd-numbered pixel in the first half of one line, the storage unit 516 has an even-numbered pixel in the second half of one line, and a storage unit 517.
Stores the odd-numbered pixels in the latter half of one line.

【0036】セレクタ518,519は、それぞれ記憶
部514,516又は記憶部515,517から出力さ
れた画像データを、セレクタ切換え信号datachに
応じて切り換え、1ラインにわたった偶数画素の画像デ
ータDE47〜40及び奇数画素の画像データDO47
〜40として出力する。
The selectors 518 and 519 switch the image data output from the storage units 514 and 516 or the storage units 515 and 517, respectively, according to the selector switching signal datach, and the image data DE47 to DE47 of even-numbered pixels over one line. Image data DO47 of 40 and odd pixels
Output as ~ 40.

【0037】図5は分離部511,512のブロック
図、図9は分離部511,512の各部の信号の状態を
示すタイミングチャートである。分離部511,512
は、画素クロック信号SYNCKを2分の1に分周して
クロック信号1/2SYNCKを出力する分周器60
1、及び画像データDm37〜30のタイミングを画素
クロック信号SYNCKの1つ分遅らせるためのD型の
ラッチ602、画像データDm37〜30を1画素置き
にラッチして出力するラッチ603,604から構成さ
れている。
FIG. 5 is a block diagram of the separation units 511 and 512, and FIG. 9 is a timing chart showing the signal states of the respective units of the separation units 511 and 512. Separation unit 511, 512
Is a frequency divider 60 that divides the pixel clock signal SYNCK into halves and outputs a clock signal 1 / 2SYNC.
1 and a D-type latch 602 for delaying the timing of the image data Dm37 to 30 by one pixel clock signal SYNCK, and latches 603 and 604 that latch and output the image data Dm37 to 30 every other pixel. ing.

【0038】画像データDm37〜30の奇数番目
(1、3、5…番目)の画素の分は、ラッチ604によ
ってクロック信号1/2SYNCKに同期してラッチさ
れる。また、画像データDm37〜30はラッチ602
によって画素クロック信号SYNCKの1つ分(1画素
分)だけ遅延されるので、その偶数番目(2、4、6…
番目)の画素の分はラッチ603によってラッチされ
る。
The odd-numbered (1, 3, 5, ...) Pixels of the image data Dm37 to 30 are latched by the latch 604 in synchronization with the clock signal 1 / 2SYNC. Further, the image data Dm 37 to 30 are latched 602.
Is delayed by one (one pixel) of the pixel clock signal SYNCK, so that the even-numbered (2, 4, 6, ...
The (th) pixel is latched by the latch 603.

【0039】したがって、ラッチ604からは奇数番目
の画素の分の画像データDm37〜30が、ラッチ60
3からは偶数番目の画素の分の画像データDm37〜3
0が、それぞれ出力される。
Therefore, from the latch 604, the image data Dm37 to 30 of the odd-numbered pixels are latched.
Image data Dm37 to 3 for even-numbered pixels from 3
0 is output respectively.

【0040】このように、奇数画素と偶数画素とに分離
された2系統の各画像データDm37〜30は、記憶部
514〜517において一時的に記憶された後、セレク
タ518,519によって、奇数画素毎及び偶数画素毎
にそれぞれライン統合が行われる。
As described above, the image data Dm37 to 30 of the two systems separated into the odd pixel and the even pixel are temporarily stored in the storage units 514 to 517, and then the odd pixels are selected by the selectors 518 and 519. Line integration is performed for each and every even pixel.

【0041】ここで、ライン統合の必要性について簡単
に説明する。図16は原稿DRとイメージセンサー10
a,bとの位置関係を示す図、図17はイメージセンサ
ー10a,bにより原稿DRを読み取った画像DRS
a,bを示す図、図18はイメージセンサー10a,b
で読み取った画像DRSa,bを単純に合わせた場合の
画像DRSgを示す図である。
Here, the necessity of line integration will be briefly described. FIG. 16 shows a document DR and an image sensor 10.
FIG. 17 is a diagram showing a positional relationship with a and b, and FIG. 17 is an image DRS obtained by reading the document DR with the image sensors 10a and 10b.
FIG. 18 is a diagram showing a and b, and FIG. 18 is an image sensor 10 a and b.
It is a figure which shows the image DRSg at the time of simply combining the images DRSa and b read by.

【0042】2つのイメージセンサー10a,bは、そ
れぞれの位置調整の容易化のために、各イメージセンサ
ー10a,bの読み取り領域の一方の端部は互いにオー
バーラップし、他方の端部はそれぞれ原稿DRの端部よ
りも外側へ広くカバーするように配置されている。
In order to facilitate position adjustment of the two image sensors 10a and 10b, one end of the reading area of each of the image sensors 10a and 10b overlaps each other, and the other end thereof is the original. It is arranged so as to cover the outside of the DR more widely.

【0043】したがって、原稿DRの中央部の画像は、
各イメージセンサー10a,bによりだぶって読み取ら
れるので、これを単純に加算したのでは、図18に示す
ように画像DRSgの中央部で連続性がなくなってしま
う。これを防止するには、中央部の特定の画素を境界と
してイメージセンサー10a,bの出力を切り換え、こ
れによってだぶった画像の一方を削除すればよい。これ
を行うのがライン統合である。
Therefore, the image of the central portion of the document DR is
Since the image sensors 10a and 10b read the image overlaid, if these are simply added, the continuity is lost at the center of the image DRSg as shown in FIG. In order to prevent this, the outputs of the image sensors 10a and 10b are switched with a specific pixel in the center as a boundary and one of the dulled images is deleted. Line integration does this.

【0044】図6はアドレス発生制御部513のブロッ
ク図、図10及び図11はアドレス発生制御部513の
各部の信号の状態を示すタイミングチャート、図12は
1ライン合成分離部282の各部の信号の状態を示すタ
イミングチャートである。
FIG. 6 is a block diagram of the address generation control unit 513, FIGS. 10 and 11 are timing charts showing the states of signals of each unit of the address generation control unit 513, and FIG. 12 is a signal of each unit of the 1-line synthesis separation unit 282. 3 is a timing chart showing the state of FIG.

【0045】アドレス発生制御部513は、書込みカウ
ンタ611、はき出しカウンタU612、はき出しカウ
ンタD613、及びカウンタ切換え部614から構成さ
れている。
The address generation controller 513 comprises a write counter 611, a discharge counter U612, a discharge counter D613, and a counter switching unit 614.

【0046】書込みカウンタ611は、画素クロック信
号SYNCKの2倍の周期のクロック信号1/2SYN
CKをカウントし、そのカウント値によって記憶部51
4〜517の書き込みアドレスを指定する。書込みカウ
ンタ611は、1ライン毎に出力される水平同期信号H
SYNCによって「0」にリセットされる。
The write counter 611 has a clock signal 1/2 SYN with a cycle twice that of the pixel clock signal SYNCK.
CK is counted, and the storage unit 51 is counted according to the count value.
The write address of 4-517 is designated. The write counter 611 outputs a horizontal synchronization signal H output for each line.
It is reset to "0" by SYNC.

【0047】はき出しカウンタU612及びはき出しカ
ウンタD613は、水平同期信号HSYNCによってC
PU20からのそれぞれのカウント初期値が設定され、
設定値から画素クロック信号SYNCKをカウントす
る。はき出しカウンタU612には初期値CONTU
が、はき出しカウンタD613には初期値CONTD
が、それぞれ設定される。初期値CONTU,CONT
Dは、後述するように、各イメージセンサー10a,b
における画素の番号である。
The ejection counter U612 and the ejection counter D613 are C by the horizontal synchronizing signal HSYNC.
Each count initial value from PU20 is set,
The pixel clock signal SYNCK is counted from the set value. The initial value CONTU is set in the discharge counter U612.
However, the initial value CONTD is set in the ejection counter D613.
Are set respectively. Initial value CONT, CONT
D is the image sensor 10a, 10b, as will be described later.
Is the pixel number in.

【0048】一方のはき出しカウンタU612は、カウ
ンタ切換え部614から出力されるカウンタ切換え信号
CONCHがオンのときにカウント動作を行い、他方の
はき出しカウンタD613は、カウンタ切換え信号CO
NCHがオフのときにカウント動作を行う。カウンタ切
換え信号CONCHをオンからオフに変える境界位置
は、イメージセンサー10a,bがオーバーラップして
いる部分のほぼ中央部である。
One of the discharge counters U612 performs a counting operation when the counter switching signal CONCH output from the counter switching unit 614 is ON, and the other of the discharge counters D613 has a counter switching signal COCH.
The counting operation is performed when the NCH is off. The boundary position at which the counter switching signal CONCH is changed from ON to OFF is substantially the center of the portion where the image sensors 10a and 10b overlap.

【0049】カウンタ切換え信号CONCHとほぼ同期
して、イメージセンサー10a,bを切り換えてライン
統合を行うためにセレクタ518,519を切り換える
セレクタ切換え信号datachが出力される。
A selector switching signal dataach for switching the selectors 518 and 519 for switching the image sensors 10a and 10b to perform line integration is output almost in synchronization with the counter switching signal CONCH.

【0050】すなわち、図4において、一方のセレクタ
518には、偶数画素の画像データを記憶した記憶部5
14,516が接続され、他方のセレクタ519には、
奇数画素の画像データを記憶した記憶部515,517
が接続されており、各セレクタ518,519からは、
セレクタ切換え信号datachに応じて、記憶部51
4,515から読み出した画像データ又は記憶部51
6,517から読み出した画像データが、それぞれ画像
データDE47〜40,DO47〜40として出力され
る。
That is, in FIG. 4, one selector 518 has a storage unit 5 storing image data of even-numbered pixels.
14, 516 are connected to the other selector 519,
Storage units 515 and 517 storing image data of odd-numbered pixels
Are connected, and from each selector 518, 519,
The storage unit 51 responds to the selector switching signal dataach.
Image data read from the storage unit 51
The image data read from 6, 517 are output as image data DE47-40 and DO47-40, respectively.

【0051】つまり、各セレクタ518,519が、そ
れぞれ記憶部514,515からイメージセンサー10
a,bのオーバーラップしている部分の画素を読み出し
ているときに、セレクタ切換え信号datachが切り
換わることによって記憶部516,517から読み出し
た画像データに切り換えられ、これによって、1ライン
にわたって連続した偶数画素の画像データDE47〜4
0と奇数画素の画像データDO47〜40とが出力され
る。
That is, the selectors 518 and 519 are connected to the image sensors 10 from the storage units 514 and 515, respectively.
When the pixels of the overlapping portions of a and b are being read, the selector switching signal datach is switched to switch to the image data read from the storage units 516 and 517, and this makes it continuous over one line. Image data of even-numbered pixels DE47-4
Image data DO47 to 40 of 0 and odd pixels are output.

【0052】図11に示す例では、はき出しカウンタU
612はCPU20によって初期値CONTUとして
「95」が設定され、カウンタ切換え信号CONCHの
オンによってカウントを開始し〔図11(a)〕、はき
出しカウンタD613はCPU20によって初期値CO
NTDとして「57」が設定され、カウンタ切換え信号
CONCHのオフによってカウントを開始している〔図
11(b)〕。
In the example shown in FIG. 11, the ejection counter U
The CPU 20 sets "95" as the initial value CONT by the CPU 20, and starts counting when the counter switching signal CONCH is turned on (FIG. 11A), and the discharge counter D613 is initialized by the CPU 20 by the initial value CO.
"57" is set as NTD, and counting is started by turning off the counter switching signal CONCH [FIG. 11 (b)].

【0053】また図12に示す例では、セレクタ51
8,519は、一方のイメージセンサにより読み取った
395番目の画素の画像データを出力した次は、セレク
タ切換え信号datachがオフとなり、他方のイメー
ジセンサーにより読み取った57番目の画素の画像デー
タを出力している。
In the example shown in FIG. 12, the selector 51
8, 519 outputs the image data of the 395th pixel read by one of the image sensors, next outputs the image data of the 57th pixel read by the other image sensor, with the selector switching signal dataach turned off. ing.

【0054】このように、2つのイメージセンサー10
a,bで読み取った画像信号の画像処理をセンサー単位
で並列的に行い、奇数画素と偶数画素に分けてから1本
の主走査方向のラインにわたって統合し、その後の画像
処理を奇数画素と偶数画素とに分けて並列処理すること
で、クロックレートを上げること無く、奇数画素と偶数
画素とに分けることなく画像処理も直列となるように単
純に統合した場合と同じ処理スピードを確保できる。
Thus, the two image sensors 10
Image processing of the image signals read by a and b is performed in parallel for each sensor, divided into odd pixels and even pixels, and integrated over one line in the main scanning direction, and subsequent image processing is performed with odd pixels and even pixels. By dividing into pixels and performing parallel processing, it is possible to secure the same processing speed as in the case where image processing is simply integrated so as to be serial without dividing into odd pixels and even pixels without increasing the clock rate.

【0055】さてここで、奇数画素と偶数画素とに分け
た場合に1本の主走査方向のラインに統合する方法につ
いて詳しく説明する。図19は原稿の画像DR1と記憶
部514〜517に記憶される画像DR1U,DR1D
との関係を模式的に示す図である。
Now, a method of integrating the odd-numbered pixels and the even-numbered pixels into one line in the main scanning direction will be described in detail. FIG. 19 shows an image DR1 of a document and images DR1U and DR1D stored in the storage units 514 to 517.
It is a figure which shows the relationship with and typically.

【0056】原稿DR1にはその全面にわたってアルフ
ァベットの「A」の画像が描かれており、これが各ライ
ン(図19の縦方向)毎に2つのイメージセンサー10
a,bにより読み取られる。上述の1ライン合成分離部
282の記憶部514〜517には、上部画像DR1U
及び下部画像DR1Dに応じた画像データが記憶され
る。なお、上部画像DR1U及び下部画像DR1Dは等
倍時のものである。
An image of the alphabet "A" is drawn on the entire surface of the original DR1. This is two image sensors 10 for each line (vertical direction in FIG. 19).
Read by a and b. The upper image DR1U is stored in the storage units 514 to 517 of the 1-line synthesis separating unit 282 described above.
And image data corresponding to the lower image DR1D is stored. The upper image DR1U and the lower image DR1D are at the same size.

【0057】イメージセンサー10a,bから記憶部5
14〜517に至るまでの遅延によって、記憶部514
〜517のアドレスの初めの部分にオフセット領域EO
FSが生じ、そのオフセット領域EOFSの後に、読み
取った画像データが記憶される。したがって、それぞれ
の記憶部514〜517に対して同一の構成の画像処理
回路を使用すれば、a=dとなり、これは実験的(設計
的)に与えることが可能である。
From the image sensors 10a and 10b to the storage unit 5
Due to the delay from 14 to 517, the storage unit 514
Offset area EO at the beginning of the address
FS occurs, and the read image data is stored after the offset area EOFS. Therefore, if the image processing circuits having the same configuration are used for the respective storage units 514 to 517, a = d, which can be experimentally (designed) given.

【0058】また、画像DR1の中心位置である「b」
及び「e」は、設計的に与えられる数値である。ここ
で、ライン統合後に必要なデータ数(画素数)をY(例
えば、A2サイズで400dpiであれば6614画
素、18×24inchであれば7200画素であ
る。)とすると、CPU20からカウンタ切換え部61
4に設定される数値DATCは次の(1)式で示され
る。
Further, "b" which is the center position of the image DR1
And “e” are numerical values given by design. Here, assuming that the number of data (the number of pixels) required after line integration is Y (for example, 6214 pixels for A2 size of 400 dpi and 7200 pixels for 18 × 24 inch), the CPU 20 causes the counter switching unit 61.
The numerical value DATC set to 4 is expressed by the following equation (1).

【0059】 DATC=Y/(2×2) =Y/4 ……(1) つまり、必要な画素数Yの2分の1が片方のイメージセ
ンサーが分担する画素数であり、奇数画素と偶数画素と
に分けて処理を行っているので、数値DATCはさらに
その2分の1となる。
DATC = Y / (2 × 2) = Y / 4 (1) That is, one half of the required number Y of pixels is the number of pixels shared by one image sensor, and odd and even Since the processing is performed separately for each pixel, the numerical value DATC is further halved.

【0060】また、CPU20から、画像DR1Uにつ
いての画像データの出力を司るはき出しカウンタU61
2、及び画像DR1Dについての画像データの出力を司
るはき出しカウンタD613に対して設定される初期値
CONTU,CONTDは、次の(2)(3)式で示さ
れる。
A discharge counter U61 that controls the output of image data of the image DR1U from the CPU 20.
2, and initial values CONTU and CONTD set for the ejection counter D613 that controls the output of image data for the image DR1D are expressed by the following equations (2) and (3).

【0061】 CONTU=b−Y/4 ……(2) CONTD=e ……(3) ここで、「b」「e」は奇数画素と偶数画素とに分離し
た後であるから2分の1にする必要がない。
CONTU = b−Y / 4 (2) CONTD = e (3) Here, since “b” and “e” have been separated into the odd pixels and the even pixels, it is halved. You don't have to.

【0062】このようにして、2つのイメージセンサー
10a,bで読み取った画像信号を奇数画素と偶数画素
とに分けながら1ライン統合を行うことができる。次
に、縮小変倍を行った場合について説明する。
In this way, one-line integration can be performed while dividing the image signals read by the two image sensors 10a and 10b into odd pixels and even pixels. Next, a case where the reduction / magnification is performed will be described.

【0063】図20は原稿の画像DR1を縮小して記憶
部514〜517に記憶される画像DR1RU,DR1
RDとの関係を模式的に示す図である。図20におい
て、オフセット領域EOFSは、変倍率Mの如何、つま
り縮小又は拡大の如何に係わらず生じるものであり、一
定の値をとるので、「a」「d」の値は等倍時と同一で
ある。つまり、 a=d=const これに対して、「b1」「c1」「e1」「f1」のそ
れぞれの値は、変倍率M(M<1)に対応して次の
(4)〜(7)式で示される。
FIG. 20 shows images DR1RU and DR1 stored in storage units 514 to 517 by reducing the image DR1 of the original.
It is a figure which shows the relationship with RD typically. In FIG. 20, the offset area EOFS is generated regardless of the scaling factor M, that is, whether it is reduced or enlarged, and has a constant value. Therefore, the values of “a” and “d” are the same as those at the same magnification. Is. That is, a = d = const On the other hand, the respective values of “b1”, “c1”, “e1”, and “f1” correspond to the scaling factor M (M <1), and the following (4) to (7) ) Formula is shown.

【0064】 b1=(b−a)×M+a ……(4) c1=(c−a)×M+a ……(5) e1=(e−d)×M+d ……(6) f1=(f−d)×M+d ……(7) 故に、ライン統合を行うときの設定値CONTU,CO
NTDは、次の(8)(9)式で示される。
B1 = (b−a) × M + a (4) c1 = (c−a) × M + a (5) e1 = (ed−d) × M + d (6) f1 = (f− d) × M + d (7) Therefore, the set values CONT, CO when line integration is performed
The NTD is expressed by the following equations (8) and (9).

【0065】 CONTU=b1−Y/4 ……(8) CONTD=e1 ……(9) 次に、拡大変倍を行った場合について説明する。CONTU = b1−Y / 4 (8) CONTD = e1 (9) Next, the case where enlargement / reduction is performed will be described.

【0066】図21は原稿の画像DR1を拡大した画像
DR1EU,DR1EDと記憶部514〜517に記憶
される画像DR1EUa,DR1EDaとの関係を模式
的に示す図である。
FIG. 21 is a diagram schematically showing the relationship between enlarged images DR1EU and DR1ED of the original image DR1 and the images DR1EUa and DR1EDa stored in the storage units 514 to 517.

【0067】拡大の場合には上述とは異なった問題が生
じる。つまり、拡大されたままの画像DR1EUは、拡
大されたために下方に延びており、画像DR1の中央位
置に相当する「b」が記憶部514〜517のアドレス
領域からはみ出て消失してしまっている。また、拡大さ
れたままの画像DR1EDは、必要な画素数の画像デー
タが記憶部514〜517のアドレス領域からはみ出て
しまっている。このような現象は変倍率Mが高い場合に
生じる。
In the case of enlargement, a problem different from the above occurs. That is, the enlarged image DR1EU extends downward because it is enlarged, and “b” corresponding to the center position of the image DR1 is extruded from the address areas of the storage units 514 to 517 and disappears. .. Further, in the image DR1ED that has been enlarged, the image data of the required number of pixels has overflowed from the address areas of the storage units 514 to 517. Such a phenomenon occurs when the magnification ratio M is high.

【0068】これらの画像DR1EU,DR1EDを単
純にライン統合すると、画像DR1の中央部が抜けて分
離した画像となり、且つ画像DR1の下部が欠けた画像
となる。これを防止するためには、変倍処理を行った後
の画像データDm37〜30に対して、それぞれの画像
DR1EU,DR1EDの境界部分の画素が含まれるよ
う且つ必要な画素数の画像データDm37〜30が格納
されるように、アドレスをシフトさせて記憶部514〜
517に書き込むというシフト処理を行えば良い。
If these images DR1EU and DR1ED are simply line-integrated, the image DR1 becomes a separated image with the central part missing, and the lower part of the image DR1 becomes a missing image. In order to prevent this, the image data Dm37 to Dm37 to 30 after the scaling processing are included in the image data Dm37 to Dm37 to include the pixels at the boundary between the images DR1EU and DR1ED. The storage unit 514-
The shift process of writing to 517 may be performed.

【0069】さて、画像DR1EU,DR1EDにおい
て、「b2」「c2」「e2」「f2」のそれぞれの値
は、変倍率M(M>1)に対応して次の(10)〜(1
3)式で示される。
Now, in the images DR1EU and DR1ED, the respective values of "b2", "c2", "e2" and "f2" correspond to the scaling factors M (M> 1), and the following (10) to (1)
It is shown by the equation 3).

【0070】 b2=(b−a)×M+a ……(10) c2=(c−a)×M+a ……(11) e2=(e−d)×M+d ……(12) f2=(f−d)×M+d ……(13) そこで、どのような場合にシフト処理を行う必要がある
かというと、次の場合である。すなわち、記憶部514
〜517の最終アドレスを「X」とすると、画像DR1
の中央位置が記憶部514〜517のアドレス領域から
はみ出すのは、 b2>X となった場合であり、また、必要な画像数の画像データ
を記憶部514〜517に格納するためのアドレス領域
が不足するのは、 (X−e2)<Y/4 となった場合である。
B2 = (b−a) × M + a (10) c2 = (c−a) × M + a (11) e2 = (ed−d) × M + d (12) f2 = (f− d) × M + d (13) Then, in what kind of case it is necessary to perform the shift process is the following case. That is, the storage unit 514
If the final address of ˜517 is “X”, the image DR1
The central position of the area is out of the address area of the storage sections 514 to 517 when b2> X, and the address area for storing the image data of the required number of images in the storage sections 514 to 517. The shortage occurs when (X−e2) <Y / 4.

【0071】このようになった場合にシフト処理が必要
となる。画像DR1EU,DR1EDについてのそれぞ
れのシフト量QS1、QS2は次の(14)(15)式
で示される。
In such a case, shift processing is required. The shift amounts QS1 and QS2 for the images DR1EU and DR1ED are expressed by the following equations (14) and (15).

【0072】 QS1=b2−X+α ……(14) QS2=Y/4−(X−e2)+β ……(15) ここで、シフト量QS1、QS2は、通常は互いに相違
する値となる。なお、α,βは、余裕領域をとるための
定数である。このようなシフト処理を行うことによっ
て、画像DR1EUa,DR1EDaに示すように、画
像DR1の中央部(境界部分)及び必要な画像数の画像
データが記憶部514〜517に格納される。
QS1 = b2-X + α (14) QS2 = Y / 4- (X-e2) + β (15) Here, the shift amounts QS1 and QS2 are usually different from each other. Note that α and β are constants for taking a margin area. By performing such shift processing, as shown in the images DR1EUa and DR1EDa, image data of the central portion (boundary portion) of the image DR1 and the required number of images are stored in the storage units 514 to 517.

【0073】したがって、この場合にライン統合を行う
ときの設定値CONTU,CONTDは、次の(16)
(17)式で示される。 CONTU=b2−Y/4−QS1 ……(16) CONTD=e2−QS2 ……(17) 次に、全部の変倍率Mに対応させて、設定値CONT
U,CONTDに対応させる式を考える。(4)式と
(10)式、(6)式と(12)式は、それぞれ変倍率
Mの値の範囲が違うだけである。故に、等倍時(M=
1)の場合で同じ式になれば全てを1つの式で表せる。
Therefore, in this case, the set values CONTU and CONTD for line integration are as follows (16)
It is shown by the equation (17). CONTU = b2-Y / 4-QS1 (16) CONTD = e2-QS2 (17) Next, the set value CONT corresponding to all the scaling factors M is set.
Consider an equation corresponding to U and CONTD. The expressions (4) and (10), and the expressions (6) and (12) are different only in the range of the value of the scaling factor M. Therefore, at the same size (M =
In case of 1), if they have the same formula, all can be expressed by one formula.

【0074】 b=b−a+a =1×b−1×a+a =(b−a)×1+a =(b−a)×M+a (但しM=1) e=e−d+d =1×e−1×d+d =(e−d)×1+d =(e−d)×M+d (但しM=1) また、シフト量はシフトしない場合にQS1=QS2=
0と考えられる。故に、設定値CONTU,CONTD
はそれぞれ次の(18)(19)式で示される。
B = b−a + a = 1 × b−1 × a + a = (b−a) × 1 + a = (b−a) × M + a (however, M = 1) e = ed−d + d = 1 × e−1 × d + d = (e−d) × 1 + d = (e−d) × M + d (where M = 1) When the shift amount is not shifted, QS1 = QS2 =
It is considered to be 0. Therefore, the set values CONTU, CONTD
Are respectively expressed by the following equations (18) and (19).

【0075】 CONTU=(b−a)×M+a−Y/4−QS1 ……(18) CONTD=(e−d)×M+d−QS2 ……(19) このようにすれば、2つのイメージセンサーを用いて原
稿を読み取り、且つ、2系統に分け変倍処理を行った後
でライン合成しても、1つのイメージセンサーを用いて
原稿を読み取り、1系統の画像処理をかけた場合と同様
の効果を得ることができる。
CONTU = (b−a) × M + a−Y / 4−QS1 (18) CONTD = (ed−d) × M + d−QS2 (19) In this way, two image sensors are formed. Even if the original is read using the two lines, and the lines are combined after performing the scaling processing, the same effect as when the original is read using one image sensor and the image processing of one line is applied. Can be obtained.

【0076】図3に戻って、指定属性データa2に従う
トリミング・マスキング部283a,bにおいて、デー
タa2が「1」のときには、マスキング処理として強制
的に空白部に対応した「0」とされる。データa2が
「0」のときには、そのままトリミング・マスキング部
283a,bから出力される(データスルー)。
Returning to FIG. 3, when the data a2 is "1" in the trimming / masking sections 283a, b according to the designated attribute data a2, the masking process is forcibly set to "0" corresponding to the blank area. When the data a2 is "0", the data is directly output from the trimming / masking units 283a and 283b (data through).

【0077】トリミング・マスキング部283a,bか
ら出力された画像データは、単純2値化処理部284
a,b及び疑似中間調処理部285a,bでそれぞれ2
値化され、2値画像データDOA,DOB,DEA,D
EBとして同時にセレクタ287a,bに入力される。
The image data output from the trimming / masking units 283a and 283b is processed by the simple binarization processing unit 284.
a and b and 2 in the pseudo halftone processing units 285a and 285b, respectively.
Binarized image data DOA, DOB, DEA, D
EB is simultaneously input to the selectors 287a and 287b.

【0078】次に、疑似中間調処理部285a,bにつ
いて詳しく説明する。図7は疑似中間調処理部285
a,bのブロック図、図13は疑似中間調処理部285
a,bのカウンタ622の動作状態を示すタイミングチ
ャート、図14は疑似中間調処理部285a,bの各部
の信号の状態を示すタイミングチャート、図22は通常
処理に用いられる16階調のディザマトリックスDMの
例を示す図、図23はディザROM623,624のア
ドレスと窓番号との関係を示す図、図24はディザRO
M623,624の記憶内容を窓番号で示す図である。
Next, the pseudo halftone processing units 285a and 285b will be described in detail. FIG. 7 shows the pseudo halftone processing unit 285.
13 is a block diagram of a and b, and FIG. 13 is a pseudo halftone processing unit 285.
FIG. 14 is a timing chart showing the operating state of the counters 622 of a and b, FIG. 14 is a timing chart showing the state of the signals of each part of the pseudo halftone processing units 285a and 285b, and FIG. 22 is a dither matrix of 16 gradations used for normal processing. FIG. 23 is a diagram showing an example of DM, FIG. 23 is a diagram showing the relationship between the addresses of dither ROMs 623 and 624 and window numbers, and FIG. 24 is a dither RO.
It is a figure which shows the memory content of M623,624 by a window number.

【0079】なお、図22(a)は各画素に対して閾値
の低い順に番号(この番号を「窓番号」という)をふっ
たものである。図22(b)は実際に1画素当たり8ビ
ットの階調性を持つ場合の閾値を示したものであり、こ
の閾値はディザROM623,624に記憶されてい
る。
In FIG. 22A, numbers (numbers are referred to as "window numbers") are assigned to the respective pixels in ascending order of the threshold value. FIG. 22B shows a threshold value when the pixel actually has a gradation property of 8 bits, and this threshold value is stored in the dither ROMs 623 and 624.

【0080】図7において、疑似中間調処理部285
a,bは、カウンタ621,622、奇数画素用のディ
ザROM623、偶数画素用のディザROM624、及
びコンパレータ625,626から構成されている。
In FIG. 7, the pseudo halftone processing unit 285 is provided.
Each of a and b includes counters 621 and 622, a dither ROM 623 for odd pixels, a dither ROM 624 for even pixels, and comparators 625 and 626.

【0081】カウンタ621は、クロックの立ち上がり
エッジでカウントアップするデータ入力端子付きのアッ
プカウンタであり、画素クロック信号SYNCKをカウ
ントする。データ入力端子LDはGNDに接続されてお
り、したがって水平同期信号HSYNCが入力されたと
きに「0」が設定される。
The counter 621 is an up counter with a data input terminal which counts up at the rising edge of the clock, and counts the pixel clock signal SYNCK. The data input terminal LD is connected to GND, and therefore, "0" is set when the horizontal synchronizing signal HSYNC is input.

【0082】カウンタ622は、クロックの立ち下がり
エッジでカウントアップするカウンタであり、水平同期
信号HSYNCをカウントする。つまり、これらのカウ
ンタ621,622は、それぞれ、主走査方向と副走査
方向の画素数又はライン数をカウントする。
The counter 622 is a counter which counts up at the falling edge of the clock and counts the horizontal synchronizing signal HSYNC. That is, these counters 621 and 622 respectively count the number of pixels or the number of lines in the main scanning direction and the sub scanning direction.

【0083】カウンタ621の下位3ビットが、ディザ
ROM623,624のアドレスA1〜A3に接続され
ており、カウンタ622の下位4ビットが、ディザRO
M623,624のアドレスA4〜A7に接続されてい
る。また、ディザROM623,624のアドレスA0
は、それぞれ、GND又はVCC(5V)に接続され、
これによってデータ「0」又は「1」が常時入力されて
いる。
The lower 3 bits of the counter 621 are connected to the addresses A1 to A3 of the dither ROMs 623 and 624, and the lower 4 bits of the counter 622 are the dither RO.
It is connected to the addresses A4 to A7 of M623 and 624. In addition, the address A0 of the dither ROM 623, 624
Are respectively connected to GND or VCC (5V),
As a result, the data "0" or "1" is always input.

【0084】コンパレータ625,626には、ディザ
ROM623,624の出力と、奇数画素の画像データ
DO57〜50及び偶数画素の画像データDE57〜5
0とが入力されており、それぞれ、これらの値を比較し
て2値化する。
The comparators 625 and 626 have the outputs of the dither ROMs 623 and 624, the image data DO57 to 50 of odd-numbered pixels and the image data DE57 to 5 of even-numbered pixels.
0 is input, and these values are compared and binarized.

【0085】ここで、図23及び図24を参照して、デ
ィザROM623,624について詳しく説明する。各
ディザROM623,624は、256バイトの記憶容
量を持っている。16階調のディザマトリックスDMの
場合には、主走査方向に4つ、副走査方向に4つのマト
リックスに分解できるから、最小で16バイトの記憶容
量があればよい。したがって、ディザROM623,6
24は、それぞれ、ディザマトリックスDMを16個記
憶できる。
Here, the dither ROMs 623 and 624 will be described in detail with reference to FIGS. Each dither ROM 623, 624 has a storage capacity of 256 bytes. In the case of the 16-gradation dither matrix DM, since it can be decomposed into four matrices in the main scanning direction and four matrices in the sub-scanning direction, a storage capacity of at least 16 bytes is sufficient. Therefore, dither ROMs 623, 6
Each of the 24 can store 16 dither matrices DM.

【0086】図24に示すディザマトリックスDMを実
現するためには、図23(a)に示すアドレスと窓番号
との関係で閾値をディザROM623,624に記憶さ
せ、アドレスの下位4ビットA0〜3に主走査方向の画
素数をカウントするカウンタを接続し、アドレスの上位
4ビットA4〜7に副走査方向にライン数をカウントす
るカウンタを接続すればよい。
In order to realize the dither matrix DM shown in FIG. 24, the threshold value is stored in the dither ROMs 623 and 624 according to the relationship between the address and the window number shown in FIG. 23A, and the lower 4 bits A0 to 3 of the address are stored. A counter for counting the number of pixels in the main scanning direction may be connected to, and a counter for counting the number of lines in the sub scanning direction may be connected to the upper 4 bits A4 to 7 of the address.

【0087】さて、本実施例の並列処理の場合には、図
24の主走査方向に奇数番目の行の窓番号を奇数画素の
画像データDO57〜50と比較し、偶数番目の行の窓
番号を偶数画素の画像データDE57〜50と比較すれ
ばよい。ディザROM623,624は、当然のことな
がら、アドレスと窓番号にしたがって閾値を記憶してい
る。
In the case of the parallel processing of this embodiment, the window numbers of the odd-numbered rows in the main scanning direction of FIG. 24 are compared with the image data DO57-50 of the odd-numbered pixels, and the window numbers of the even-numbered rows are compared. Should be compared with image data DE57 to 50 of even pixels. The dither ROMs 623 and 624 naturally store threshold values according to addresses and window numbers.

【0088】図7、図13、及び図14を参照して、カ
ウンタ622は副走査方向にライン数をカウントするリ
ングカウンタである。カウンタ621は、画素クロック
SYNCKによりカウントアップし、1ラインごとに、
窓番号14の左隣は窓番号9、窓番号8の左隣は窓番号
2、窓番号10の左隣は窓番号5のように、横方向のデ
ィザの窓を合わせるために、水平同期信号HSYNCに
よってカウント値が「0」となるリングカウンタであ
る。
With reference to FIGS. 7, 13 and 14, the counter 622 is a ring counter for counting the number of lines in the sub-scanning direction. The counter 621 counts up according to the pixel clock SYNCK, and for each line,
The window number 9 is to the left of the window number 14, the window number 2 is to the left of the window number 8, the window number 5 is to the left of the window number 10, and so on. It is a ring counter whose count value becomes "0" by HSYNC.

【0089】上述したように、奇数画素用のディザRO
M623のアドレスA0は「0」に固定され、偶数画素
用のディザROM624のアドレスA0は「1」に固定
されているので、ディザROM623のアドレスの下位
4ビットは、0、2、4、6、8、A、C、E、0、2
……(16進)のように変化し、ディザROM624の
アドレスの下位4ビットは、1、3、5、7、9、B、
D、F、1、3……のように変化する。
As described above, the dither RO for odd-numbered pixels
Since the address A0 of M623 is fixed to "0" and the address A0 of the dither ROM 624 for even pixels is fixed to "1", the lower 4 bits of the address of the dither ROM 623 are 0, 2, 4, 6 ,. 8, A, C, E, 0, 2
... (hexadecimal), and the lower 4 bits of the address of the dither ROM 624 are 1, 3, 5, 7, 9, B,
It changes like D, F, 1, 3.

【0090】したがって、ディザROM623は、図2
4の主走査方向に奇数番目の行の窓番号の閾値を、ディ
ザROM624は、偶数番目の行の窓番号の閾値を、そ
れぞれ出力する。
Therefore, the dither ROM 623 is stored in FIG.
4, the dither ROM 624 outputs the window number threshold values of the odd-numbered rows in the main scanning direction, and the dither ROM 624 outputs the window number threshold values of the even-numbered rows.

【0091】これによって、画像データを奇数画素と偶
数画素とに分けて並列処理を行っても、中間調処理を容
易に行うことができる。また、同様な手法を取ることに
より、64階調又は256階調などの種々の階調の疑似
中間調処理を行うことができるのは言うまでもない。ま
た、本実施例では、ディザROM623,624の内容
が同一のものを使用し、ディザROM623,624に
与えるアドレスを操作することによって、奇数画素と偶
数画素とに対応しているが、例えば、ディザROM62
3は奇数画素用、ディザROM624は偶数画素用とい
うように、ディザROM623,624の内容を専用の
ものとし、それらへのアドレスを従来から公知の1系統
処理のように与えても同じ効果を得ることができる。
As a result, even if the image data is divided into the odd-numbered pixels and the even-numbered pixels and the parallel processing is performed, the halftone processing can be easily performed. Further, it goes without saying that pseudo halftone processing of various gradations such as 64 gradations or 256 gradations can be performed by taking a similar method. Further, in the present embodiment, the dither ROMs 623 and 624 having the same contents are used and the addresses given to the dither ROMs 623 and 624 are operated to correspond to the odd pixels and the even pixels. ROM 62
3 is for odd-numbered pixels, dither ROM 624 is for even-numbered pixels, and the contents of dither ROMs 623 and 624 are dedicated, and the same effect can be obtained even if addresses to them are given as in the conventionally known one-system processing. be able to.

【0092】図3に戻って、セレクタ287a,bはデ
ータ選択部286からの出力データDSEL0に従っ
て、2値画像データDOA,DOB、又はDEA,DE
Bのそれぞれ一方を選択して出力する。
Returning to FIG. 3, the selectors 287a, 287b output the binary image data DOA, DOB or DEA, DE according to the output data DSEL0 from the data selector 286.
One of B is selected and output.

【0093】データ選択部286には、2値化属性を自
動判別して得られる上述の判別属性データα0ととも
に、2値化処理を制御するための指定属性データa0が
加えられており、このデータa0の値に応じて出力デー
タDSEL0の値が定まる。すなわち、データa0が
「0」であれば、出力データDSEL0として判別属性
データα0がそのまま出力され、データa0が「1」で
あれば、判別属性データα0を反転したデータが出力さ
れる。
The data selection section 286 is added with the above-mentioned discriminant attribute data α0 obtained by automatically discriminating the binarized attribute, and the designated attribute data a0 for controlling the binarizing process. The value of the output data DSEL0 is determined according to the value of a0. That is, if the data a0 is "0", the discrimination attribute data α0 is output as it is as the output data DSEL0, and if the data a0 is "1", the inverted data of the discrimination attribute data α0 is output.

【0094】つまり、画像処理部28では、データa0
が「0」のときには、外部からの2値化処理の指定がデ
フォルトされて画像判別部25による2値化属性の自動
判別に基づいた2値画像データが出力され、データa0
が「1」のときには、2値化属性の自動判別の結果とは
逆の2値化処理を受けた2値画像データが出力されるこ
とになる。
That is, the image processing section 28 uses the data a0.
Is “0”, the external designation of the binarization process is defaulted, and the binary image data based on the automatic discrimination of the binarization attribute by the image discriminating unit 25 is output, and the data a0
Is "1", the binary image data subjected to the binarization processing opposite to the result of the automatic discrimination of the binarization attribute is output.

【0095】ネガ処理部288a,bは、指定属性デー
タa1が「0」であれば、セレクタ287a,bから入
力されたそのままの2値画像データを、データa1が
「1」であれば、値を反転した2値画像データを、いず
れも2値画像データDONP,DENPとして出力す
る。
If the designated attribute data a1 is "0", the negative processing sections 288a and 288 use the binary image data that is input from the selectors 287a and 287 as it is, and if the data a1 is "1", The binary image data obtained by inverting is output as binary image data DONP, DENP.

【0096】図8はライン合成部289のブロック図、
図15はライン合成部289の各部の信号の状態を示す
タイミングチャートである。ライン合成部289は、シ
リアルインパラレルアウトのシフトレジスタ631,6
32、及びD型のラッチ633から構成されている。
FIG. 8 is a block diagram of the line synthesizing unit 289,
FIG. 15 is a timing chart showing the signal states of the respective parts of the line synthesizing part 289. The line synthesizing unit 289 uses the serial-in parallel-out shift registers 631, 6
32 and a D-type latch 633.

【0097】シフトレジスタ631,632は、それぞ
れ、入力された2値画像データDONP,DENPを画
素クロック信号SYNCKに同期してシフトし、それぞ
れ4ビット毎にパラレルで出力する。
The shift registers 631 and 632 respectively shift the input binary image data DONP and DENP in synchronization with the pixel clock signal SYNCK, and output in parallel every 4 bits.

【0098】ラッチ633は、各シフトレジスタ63
1,632から出力される4ビットのデータを、シフト
レジスタ631からは奇数番目のデータとして入力し、
シフトレジスタ632からは偶数番目のデータとして入
力し、画素クロック信号SYNCKの4分の1の周波数
のクロック信号1/4SYNCKに同期してそれらをラ
ッチする。これによって、奇数画素と偶数画素とに分離
されていた2値画像データDONP,DENPが合成さ
れ、8ビットパラレルの画像データVIDEO7〜0と
して出力される。
The latch 633 is for each shift register 63.
4-bit data output from 1,632 is input from the shift register 631 as odd-numbered data,
It is input as even-numbered data from the shift register 632, and latches them in synchronization with a clock signal 1/4 SYNCK having a frequency of a quarter of the pixel clock signal SYNCK. As a result, the binary image data DONP, DENP separated into the odd pixels and the even pixels are combined and output as 8-bit parallel image data VIDEO 7-0.

【0099】属性データ出力制御部31は、判別属性デ
ータα0,α1及び指定属性データa2〜0を合わせて
5ビットの属性データa4〜0を出力する。出力制御部
29は、CPU20からの出力制御データC0〜1に応
じて、画像データVIDEO0〜7又は属性データa4
〜0を選択し、出力データDATAとして出力する。
The attribute data output control unit 31 outputs the 5-bit attribute data a4-0 by combining the discrimination attribute data α0, α1 and the designated attribute data a2-0. The output control unit 29, in accordance with the output control data C0 to 1 from the CPU 20, outputs the image data VIDEO 0 to 7 or the attribute data a4.
~ 0 is selected and output as output data DATA.

【0100】このように、イメージリーダ1において
は、2つのイメージセンサー10a,bにより原稿DR
の画像をライン分割により読み取って得られた2系統の
画像信号に対して、色分離、量子化、シェーディング補
正、濃度変換、変倍、及びフィルタリングの各処理をそ
れぞれ並列的に行い、1ライン合成分離部282におい
てライン統合及び画素分割を行い、奇数画素の画像デー
タと偶数画素の画像データとに分割された2系統の画像
データに対して、トリミング処理、マスキング処理、単
純2値化処理、疑似中間調処理、及びネガ処理の各処理
を並列的に行い、ライン合成部289においてこれらを
合成するものである。
As described above, in the image reader 1, the document DR is read by the two image sensors 10a and 10b.
Color separation, quantization, shading correction, density conversion, scaling, and filtering are performed in parallel on the image signals of the two systems obtained by reading the image of the image of FIG. The separation unit 282 performs line integration and pixel division, and performs trimming processing, masking processing, simple binarization processing, and pseudo processing on image data of two systems divided into image data of odd-numbered pixels and image data of even-numbered pixels. The halftone processing and the negative processing are performed in parallel, and the line synthesizing unit 289 synthesizes them.

【0101】したがって、イメージリーダ1における全
体的な処理速度が向上し、特に処理に時間を要していた
疑似中間調処理においても処理速度がほぼ2倍に向上す
るので、原稿サイズが大きい場合にも原稿画像の読み取
りを高速に行うことができる。
Therefore, the overall processing speed in the image reader 1 is improved, and the processing speed is almost doubled even in the pseudo halftone processing, which requires a long time for the processing. Can read the original image at high speed.

【0102】2系統の疑似中間調処理部285a,bに
よって並列処理を行うに当たっては、1ラインを前半と
後半とにライン分割するのではなく、各ラインにおける
奇数番目の画素の画像データの集合である奇数画素ブロ
ック(画像データDO57〜50)と偶数番目の画素の
画像データの集合である偶数画素ブロック(画像データ
DE57〜50)とに画素分割したので、画像濃度又は
色調などが原稿画像の全体で統一され、優れた画像品質
を得ることができる。
In performing the parallel processing by the two systems of pseudo-halftone processing units 285a and 285b, one line is not divided into the first half and the second half, but a set of image data of odd-numbered pixels in each line is used. Since the pixel is divided into a certain odd-numbered pixel block (image data DO57 to 50) and an even-numbered pixel block (image data DE57 to 50) that is a set of image data of even-numbered pixels, the image density or the color tone is the whole of the original image. , And excellent image quality can be obtained.

【0103】すなわち、例えば前半と後半にライン分割
して疑似中間調処理を並列的に行った場合には、前半部
分と後半部分とで画像濃度又は色調などが異なったもの
となってしまい、画像品質が著しく低下する恐れがあ
る。
That is, for example, when lines are divided into the first half and the second half and the pseudo halftone processing is performed in parallel, the image density or the color tone is different between the first half and the second half, and the image The quality may be significantly reduced.

【0104】また、奇数画素の画像データDO57〜5
0及び偶数画素の画像データDE57〜50に対して、
同一のディザROM623,624のそれぞれの主走査
方向の奇数番目と偶数番目のアドレスに格納された閾値
を用いて疑似中間調処理を行っているので、簡単な構成
によって2つの疑似階調処理を並列的に容易に行うこと
ができる。
Further, the image data DO57 to 5 of odd-numbered pixels
For image data DE57 to 50 of 0 and even pixels,
Since the pseudo halftone processing is performed using the threshold values stored in the odd-numbered and even-numbered addresses of the same dither ROMs 623 and 624 in the main scanning direction, the two pseudo-gradation processings are performed in parallel with a simple configuration. Can be easily performed.

【0105】なお、上述の実施例においては、奇数画
素、偶数画素というように1画素を基本単位とし、1画
素置きに繰り返される2つの画素ブロックに分割した
が、2画素づつ、3画素づつ、4画素づつなど、複数画
素を基本単位とし、複数画素置きに繰り返される2つの
画素ブロックに分割し、又は1、2、3、4、1、2…
…というように1画素を基本単位とし、3画素置きに繰
り返される4つの画素ブロックに分割するなど、任意の
画素数を基本単位として任意の基本単位置きに繰り返さ
れる任意数の画素ブロックに分割することができる。
In the above embodiment, one pixel is used as a basic unit, such as an odd pixel and an even pixel, and the pixel block is divided into two pixel blocks which are repeated every other pixel. A plurality of pixels, such as 4 pixels at a time, is used as a basic unit and divided into two pixel blocks that are repeated every plurality of pixels, or 1, 2, 3, 4, 1, 2, ...
.. is divided into four pixel blocks repeated every 3 pixels, such as 1 pixel as a basic unit, and divided into an arbitrary number of pixel blocks repeated every arbitrary basic unit with an arbitrary number of pixels as a basic unit. be able to.

【0106】次に、図25〜図35図のフローチャート
を参照してイメージリーダ1の動作を説明する。図25
はCPU20の動作を概略的に示すメインフローチャー
トである。
Next, the operation of the image reader 1 will be described with reference to the flowcharts of FIGS. Figure 25
Is a main flowchart schematically showing the operation of the CPU 20.

【0107】電源が投入されてプログラムがスタートす
ると、まず、ステップ#1で初期設定を行う。ステップ
#2においては、ホスト装置からのコマンドの有無をチ
ェックする。コマンドが有れば、コマンドの種別を判断
し(ステップ#3)、種別に応じて、読取り処理(ステ
ップ#4)、読取りモード指定処理(ステップ#5)、
属性指定処理(ステップ#6)、出力データ指定処理
(ステップ#7)を実行する。
When the power is turned on and the program starts, first, in step # 1, initialization is performed. In step # 2, the presence or absence of a command from the host device is checked. If there is a command, the type of the command is judged (step # 3), and the reading process (step # 4), the reading mode designating process (step # 5), depending on the type,
Attribute designation processing (step # 6) and output data designation processing (step # 7) are executed.

【0108】その後、その他の処理(ステップ#8)を
実行しステップ#2へ戻り、ステップ#2〜ステップ#
8の処理を繰り返す。図26は受信処理のフローチャー
ト、図27は送信処理のフローチャートである。
After that, other processing (step # 8) is executed, the process returns to step # 2, and steps # 2 to #
The process of 8 is repeated. FIG. 26 is a flowchart of the reception process, and FIG. 27 is a flowchart of the transmission process.

【0109】これらのルーチンは割り込みルーチンであ
り、ホスト装置からのアクセスに応じて適時実行され
る。図26の受信処理においては、まず、受信した信号
のコード解析(ステップ#11)を行い、ステップ#1
2でコマンドの受信が確認された場合には、受信したコ
マンドをレジスタ20b内の所定領域に格納する(ステ
ップ#13)。
These routines are interrupt routines and are executed at appropriate times according to access from the host device. In the reception processing of FIG. 26, first, code analysis of the received signal (step # 11) is performed, and then step # 1
When it is confirmed that the command has been received in step 2, the received command is stored in a predetermined area in the register 20b (step # 13).

【0110】受信した信号が、ステータスの通知を要求
するものであれば(ステップ#14)、待機状態やウエ
イト状態などのステータスを示すデータをレジスタ20
bから読み出してホスト装置へ送信する。
If the received signal requests the notification of the status (step # 14), the register 20 stores the data indicating the status such as the standby status and the wait status.
It is read from b and transmitted to the host device.

【0111】また、受信した信号が予め定義されている
コマンド及びステータス要求の何れにも対応しない場合
には、受信エラーを示すコードデータを送信する(ステ
ップ#16)。
If the received signal does not correspond to any of the predefined command and status request, the code data indicating the reception error is transmitted (step # 16).

【0112】図27の送信処理においては、前の送信が
完了して次の送信が可能となるのを待ち(ステップ#2
1)、送信すべきコードデータをレジスタ20bにセッ
トする(ステップ#22)。
In the transmission process of FIG. 27, the system waits until the previous transmission is completed and the next transmission becomes possible (step # 2).
1) The code data to be transmitted is set in the register 20b (step # 22).

【0113】その後、ステップ#23で、続いて送信す
べきコードデータの有無、すなわち送信の要否をチェッ
クし、送信が必要であればステップ#21へ戻る。図2
8は図25のステップ#1の初期設定処理のフローチャ
ートである。
Thereafter, in step # 23, the presence or absence of code data to be subsequently transmitted, that is, the necessity of transmission is checked, and if transmission is necessary, the process returns to step # 21. Figure 2
8 is a flowchart of the initialization process of step # 1 of FIG.

【0114】まず、ステータスとして、読取り走査のた
めの準備の途中であることを示す「WAIT」をセット
する。すなわち、レジスタ20b内のステータス用の領
域に「WAIT」に対応したデータを格納する(ステッ
プ#31)。
First, as the status, "WAIT" indicating that the reading scan is in the process of being set is set. That is, the data corresponding to "WAIT" is stored in the status area in the register 20b (step # 31).

【0115】次に、ステップ#32で、各部が正常に動
作するか否かをチェックするためのセルフテストを行
う。ステップ#33で、異常の有無をチェックし、異常
が有れば、ステップ#37へ移って動作不可コードをホ
スト装置へ送信する。
Next, in step # 32, a self-test for checking whether or not each unit operates normally is performed. In step # 33, the presence or absence of an abnormality is checked. If there is an abnormality, the process proceeds to step # 37 and the inoperable code is transmitted to the host device.

【0116】異常が無ければ、ステップ#34へ進み、
各部の初期化を行う。このとき、属性メモリ30に対し
ては、指定属性データa0,a1,a2として「0」が
書き込まれる。したがって、以降において指定属性デー
タa2〜0の書き換えがなければ、画像処理部28にお
いては、トリミング及びネガポジ反転の画像編集は施さ
れず、且つ、2値化処理は判別属性データα0に基づい
て行われることになる。
If there is no abnormality, the process proceeds to step # 34,
Initialize each part. At this time, "0" is written in the attribute memory 30 as the designated attribute data a0, a1, a2. Therefore, unless the designated attribute data a2 to 0 are rewritten thereafter, the image processing unit 28 does not perform image editing such as trimming and negative / positive inversion, and the binarization processing is performed based on the discrimination attribute data α0. Will be seen.

【0117】また、濃度変換部26においては、標準の
濃度となるように設定が行われ、出力制御部29におい
ては、画像データVIDEO0〜7と属性データa4〜
0が交互に出力されるようにセレクタの入力が選ばれ
る。
In the density converter 26, the standard density is set, and in the output controller 29, the image data VIDEO0-7 and the attribute data a4.
The input of the selector is selected so that 0 is output alternately.

【0118】これらの初期化の後に、ステップ#35
で、第1スライダ13をホーム位置へ移動し、移動が終
了すると、ステップ#36で、ステータスを「WAI
T」から待機状態を示す「READY」に変更する。
After these initializations, step # 35
Then, the first slider 13 is moved to the home position, and when the movement is completed, the status is set to "WAI" in step # 36.
Change from "T" to "READY" indicating a standby state.

【0119】図29は上述の読取り処理のフローチャー
トである。まず、ステータスを読取り中であることを示
す「BUSY」とし(ステップ#41)、露光ランプ4
を点灯する(ステップ#42)。
FIG. 29 is a flow chart of the above-mentioned reading process. First, the status is set to "BUSY" indicating that the reading is in progress (step # 41), and the exposure lamp 4
Is turned on (step # 42).

【0120】次に、スキャナモータ16をオンし(ステ
ップ#43)、第1スライダ13がシェーディング位
置、つまり基準パターン14の直下の位置に達するのを
待つ(ステップ#44)。
Next, the scanner motor 16 is turned on (step # 43) and the first slider 13 waits until it reaches the shading position, that is, the position directly below the reference pattern 14 (step # 44).

【0121】第1スライダ13が基準パターン14に達
すると、シェーディング補正のために基準パターン14
を読み取り、基準画像データ(白色データ)をラインメ
モリ24に格納する(ステップ#45)。
When the first slider 13 reaches the reference pattern 14, the reference pattern 14 is adjusted for shading correction.
Is read and the reference image data (white data) is stored in the line memory 24 (step # 45).

【0122】続いて、ステップ#46で、第1スライダ
13が原稿の先端位置に達するのを待ち、ステップ#4
7で、同期信号発生部40をオンして同期信号を出力さ
せる。これにより、同期信号に従って各部が動作し、9
ライン目の走査開始後に有効な画像データVIDEO0
〜7及び属性データa4〜0が交互に出力される。
Then, in step # 46, the process waits for the first slider 13 to reach the leading end position of the document, and then in step # 4.
At 7, the sync signal generator 40 is turned on to output the sync signal. As a result, each unit operates according to the synchronization signal,
Effective image data VIDEO0 after the start of scanning of the line
7 and attribute data a4-0 are output alternately.

【0123】原稿の走査の終了、すなわち第1スライダ
13が原稿の後端位置に達するのを待ち(ステップ#4
8)、同期信号発生部40をオフし(ステップ#4
9)、スキャナモータ16を一旦オフし(ステップ#5
0)、露光ランプ4を消灯する(ステップ#51)。
Waiting for the end of scanning of the original, that is, for the first slider 13 to reach the rear end position of the original (step # 4).
8), the sync signal generator 40 is turned off (step # 4
9), the scanner motor 16 is once turned off (step # 5
0), the exposure lamp 4 is turned off (step # 51).

【0124】そして、スキャナモータ16を逆転させて
両スライダ13,13aをリターンさせ(ステップ#5
2)、第1スライダ13がホーム位置に戻るのを待ち
(ステップ#53)、スキャナモータ16をオフし(ス
テップ#54)、最後に、ステップ#55でステータス
を「READY」とする。
Then, the scanner motor 16 is rotated in the reverse direction to return both sliders 13 and 13a (step # 5).
2) Wait for the first slider 13 to return to the home position (step # 53), turn off the scanner motor 16 (step # 54), and finally set the status to "READY" in step # 55.

【0125】図30図は図25のステップ#5の読取り
モード指定処理のフローチャートである。ステップ#6
1で、ステータスを「WAIT」とし、ステップ#62
で、コマンドに含まれているパラメータをチェックし、
パラメータに応じて、濃度指定(ステップ#63)、変
倍率指定(ステップ#64)、又は出力対象機器の指定
などを行うその他の指定(ステップ#65)を実行す
る。そして、ステップ#66でステータスを「READ
Y」に戻す。
FIG. 30 is a flow chart of the read mode designation processing in step # 5 of FIG. Step # 6
In step 1, the status is set to "WAIT" and step # 62.
And check the parameters contained in the command,
Depending on the parameter, density designation (step # 63), scaling factor designation (step # 64), or other designation (step # 65) for designating an output target device is executed. Then, in step # 66, the status is changed to "READ.
Return to "Y".

【0126】図31はステップ#64の変倍率指定処理
のフローチャートである。まず、指定された変倍率Mを
変倍部280a,bに設定する(ステップ#641)。
次に、上述した条件と照らしあわせ、変倍部280a,
bにおいてシフト処理が必要か否かを判断し(ステップ
#642)、シフト処理が必要であればシフト量QS
1、QS2の設定を行う(ステップ#643)。
FIG. 31 is a flow chart of the scaling ratio designation processing of step # 64. First, the designated scaling factor M is set in the scaling units 280a and 280b (step # 641).
Next, referring to the above-mentioned conditions, the variable power unit 280a,
In step b, it is determined whether or not the shift processing is necessary (step # 642). If the shift processing is necessary, the shift amount QS
1 and QS2 are set (step # 643).

【0127】次に、数値DATCをCPU20からカウ
ンタ切換え部614に設定し(ステップ#644)、指
定された変倍率M、設定したシフト量QS1、QS2、
及び設計値に基づいて、初期値CONTU,CONTD
を上述の式に従って計算し、はき出しカウンタU612
及びはき出しカウンタD613にそれぞれ設定する(ス
テップ#645,646)。
Next, the numerical value DATC is set from the CPU 20 to the counter switching unit 614 (step # 644), and the specified scaling factor M, the set shift amounts QS1 and QS2,
And initial values CONTU, CONTD based on the design value
Is calculated according to the above equation, and the ejection counter U612
And the ejection counter D613 are set (steps # 645 and 646).

【0128】図32はステップ#63の濃度指定処理の
フローチャートである。ステップ#71で、濃度の指定
方法が自動であるか否かをチェックする。指定方法が自
動以外であれば、ステップ#74へ移り、そこでオペレ
ータによる指定操作に基づいてホスト装置から送られる
パラメータに応じて濃度変換部26a,bの設定を行
う。
FIG. 32 is a flowchart of the density designation processing in step # 63. At step # 71, it is checked whether the density designation method is automatic. If the designation method is other than automatic, the process proceeds to step # 74, where the density conversion units 26a and 26b are set according to the parameters sent from the host device based on the designation operation by the operator.

【0129】ステップ#71で自動と判断された場合に
は、ステップ#72で原稿の濃度を検知するための予備
走査を行い、ラインメモリ24に順次格納される画像デ
ータDm17〜10をRAM20cに適時取り込む。そ
して、ステップ#73でRAM20cのデータに基づい
て原稿の濃度を検知した後にステップ#74へ進み、検
知結果に応じて濃度変換部26a,bの設定を行う。
If it is determined to be automatic in step # 71, preliminary scanning for detecting the density of the original document is performed in step # 72, and the image data Dm17 to 10 sequentially stored in the line memory 24 are appropriately stored in the RAM 20c. take in. Then, in step # 73, the density of the document is detected based on the data of the RAM 20c, and then the process proceeds to step # 74, and the density conversion units 26a and 26b are set according to the detection result.

【0130】図33はステップ#6の属性指定処理のフ
ローチャートである。まず、ステータスを「WAIT」
とし(ステップ#81)、指定の正否をチェックする
(ステップ#82)。
FIG. 33 is a flow chart of the attribute designation process of step # 6. First, set the status to "WAIT"
Then, the correctness of the designation is checked (step # 81) (step # 82).

【0131】指定が正しくない場合、例えば、読取り範
囲外の領域が指定された場合や座標指定の順序に誤りが
ある場合には、ステップ#85へ移ってエラーコードを
ホスト装置へ送信する。
If the designation is not correct, for example, if a region outside the reading range is designated or if the order of coordinate designation is incorrect, the process proceeds to step # 85 and an error code is transmitted to the host device.

【0132】指定が正しい場合には、属性メモリ30に
対して指定属性データa0,a1,a2を書き込む属性
データ書込み処理を実行し(ステップ#83)、ステー
タスを「READY」とする(ステップ#84)。
If the designation is correct, the attribute data write process for writing the designated attribute data a0, a1, a2 to the attribute memory 30 is executed (step # 83), and the status is set to "READY" (step # 84). ).

【0133】図34はステップ#83の属性データ書込
み処理のフローチャートである。ステップ#91で、ホ
スト装置からの指定の種別をチェックし、種別に応じて
ステップ#92〜ステップ#98の各処理を実行する。
FIG. 34 is a flow chart of the attribute data writing process of step # 83. In step # 91, the type designated by the host device is checked, and each process of step # 92 to step # 98 is executed according to the type.

【0134】すなわち、2値化属性の自動判別が指定さ
れた場合には、ステップ#92で、指定された区分領域
Eについて、指定属性データa0を「0」とする。2値
化属性が予め指定された場合には、ステップ#93で、
指定された区分領域Eについて、指定属性データa0を
「1」とする。
That is, when the automatic discrimination of the binarized attribute is designated, the designated attribute data a0 is set to "0" in the designated divided area E in step # 92. If the binarization attribute is designated in advance, in step # 93,
For the designated segmented area E, the designated attribute data a0 is set to "1".

【0135】ポジの指定、つまり、白黒反転を行わない
旨の指定がなされた場合には、ステップ#94で、指定
された区分領域Eについて、指定属性データa1を
「0」とする。これに対して、ネガの指定、つまり、白
黒反転を行う旨の指定がなされた場合には、ステップ#
95で、指定された区分領域Eについて、指定属性デー
タa1を「1」とする。
When the positive designation, that is, the designation that the black and white inversion is not performed is made, the designated attribute data a1 is set to "0" in the designated sectioned area E in step # 94. On the other hand, if the negative is designated, that is, if the black-and-white inversion is designated, step #
At 95, the designated attribute data a1 of the designated segmented area E is set to "1".

【0136】トリミングが指定された場合には、ステッ
プ#96で、指定された区分領域E以外について、指定
属性データa2を「1」とし、マスキングが指定された
場合には、ステップ#97で、指定された区分領域Eに
ついて、指定属性データa2を「1」とする。
If trimming is designated, the designated attribute data a2 is set to "1" except for the designated partitioned area E in step # 96, and if masking is designated, in step # 97, The designated attribute data a2 of the designated segmented area E is set to "1".

【0137】また、トリミング・マスキング解除が指定
された場合には、ステップ#98で、指定された区分領
域E以外について、指定属性データa2を「0」に戻
す。図35はステップ#7の出力データ指定処理のフロ
ーチャートである。
When the trimming / masking cancellation is designated, the designated attribute data a2 is returned to "0" in step # 98 except for the designated segmented area E. FIG. 35 is a flowchart of the output data designation processing in step # 7.

【0138】このルーチンでは、最初にステップ#10
1で出力データDATAの種別をチェックし、種別に応
じて、ステップ#102〜ステップ#104の処理を行
う。画像データVIDEO0〜7のみの出力が選択され
た場合には、ステップ#102で、出力制御データC
0,C1をともに「0」とする。
In this routine, first step # 10
In step 1, the type of the output data DATA is checked, and steps # 102 to # 104 are performed according to the type. If output of only the image data VIDEO0 to VIDEO7 is selected, the output control data C is output in step # 102.
Both 0 and C1 are set to "0".

【0139】属性データa4〜0のみの出力が選択され
た場合には、ステップ#103が実行され、出力制御デ
ータC0は「1」とされ、出力制御データC1は「0」
とされる。
When the output of only the attribute data a4 to 0 is selected, step # 103 is executed, the output control data C0 is set to "1", and the output control data C1 is set to "0".
It is said that.

【0140】また、画像データVIDEO0〜7及び属
性データa4〜0の双方の出力が選択された場合には、
ステップ#104で、出力制御データC0は「0」とさ
れ、出力制御データC1は「1」とされる。
When output of both the image data VIDEO0-7 and the attribute data a4-0 is selected,
In step # 104, the output control data C0 is set to "0" and the output control data C1 is set to "1".

【0141】〔第2実施例〕以下、図36〜図45を参
照して本発明の第2実施例について説明する。なお、図
36〜図45において、図1及び図2と同一又は同種の
機能を有する構成要素には同一の符号を付し、それらの
説明を省略又は簡略化する。
[Second Embodiment] A second embodiment of the present invention will be described below with reference to FIGS. 36 to 45. 36 to 45, constituent elements having the same or similar functions as those in FIGS. 1 and 2 are designated by the same reference numerals, and their description will be omitted or simplified.

【0142】第2実施例に係るイメージリーダ1Sの基
本的構成は、図2に示した上述のイメージリーダ1とほ
ぼ同様である。ただし、イメージリーダ1Sでは、原稿
台ガラス2は最大でA2サイズの原稿が載置可能であ
り、単一のイメージセンサー10によって原稿の読取り
が行われる。
The basic structure of the image reader 1S according to the second embodiment is almost the same as that of the image reader 1 shown in FIG. However, in the image reader 1S, a document of maximum A2 size can be placed on the document table glass 2, and the document is read by the single image sensor 10.

【0143】イメージセンサー10は、主走査方向に連
続するように配列された複数個のCCDチップにより構
成され、その解像度は400画素/インチである。各C
CDチップには、多数の受光素子が1列に配列されてい
る。1つの受光素子が原稿画像の1つの画素に対応し、
その反射強度に応じた画像信号(光電変換信号)が電気
回路部12Sへ出力される。
The image sensor 10 is composed of a plurality of CCD chips arranged so as to be continuous in the main scanning direction, and the resolution thereof is 400 pixels / inch. Each C
A large number of light receiving elements are arranged in one row on the CD chip. One light receiving element corresponds to one pixel of the original image,
An image signal (photoelectric conversion signal) corresponding to the reflection intensity is output to the electric circuit unit 12S.

【0144】図36はイメージリーダ1Sの電気回路部
12Sのブロック図である。電気回路部12Sは、イメ
ージセンサー10からの光電変換信号を所定のレベルに
増幅する増幅部21、増幅されたアナログ信号をA/D
変換(量子化)して8ビットの画像データD7〜0を出
力するデジタル化処理部22、画像データD7〜0を奇
数ラインの画像データOD7〜0と偶数ラインの画像デ
ータED7〜0とに分離するライン分離部100、シェ
ーディング補正部23a,b、濃度変換部26a,b、
トリミング/マスキングなどの画像編集及び2値化処理
を含むデジタル信号処理を行う画像処理部28a,b、
データ出力の制御のための出力制御部29S、トリミン
グ/マスキングの領域指定のためのトリミング・マスキ
ング制御部27、クロック発生部41、シェーディング
補正部23a,bからそれぞれ出力される画像データO
D17〜10,ED17〜10の1ライン分の記憶を行
うラインメモリ24、同期信号発生部40S、及びこれ
らの全体を制御するCPU20Sなどから構成されてい
る。
FIG. 36 is a block diagram of the electric circuit section 12S of the image reader 1S. The electric circuit unit 12S includes an amplification unit 21 that amplifies the photoelectric conversion signal from the image sensor 10 to a predetermined level, and an A / D amplified analog signal.
Digitization processing unit 22 for converting (quantizing) and outputting 8-bit image data D7-0, image data D7-0 is separated into image data OD7-0 of odd lines and image data ED7-0 of even lines. Line separation unit 100, shading correction units 23a and 23b, density conversion units 26a and 26b,
Image processing units 28a, 28b for performing digital signal processing including image editing such as trimming / masking and binarization processing,
Image data O output from the output control unit 29S for controlling data output, the trimming / masking control unit 27 for specifying the trimming / masking area, the clock generation unit 41, and the shading correction units 23a and 23b.
A line memory 24 for storing one line of D17 to 10, ED17 to 10, a synchronization signal generating section 40S, and a CPU 20S for controlling all of them are included.

【0145】CPU20Sは、オペレータによる操作手
段を備えた外部ホスト装置との間で、各種コマンド(制
御命令コードデータ)やイメージリーダ1Sの動作状態
(ステータス)を示すデータの受け渡しのための通信を
行い、受信したコマンドに基づいて原稿の読取りに先だ
って画像編集(トリミング/マスキングなど)を規定す
るデータを生成し、そのデータをトリミング・マスキン
グ制御部27にセットする。
The CPU 20S performs communication for exchanging various commands (control command code data) and data indicating the operating state (status) of the image reader 1S with an external host device equipped with an operator's operating means. Based on the received command, data for defining image editing (trimming / masking, etc.) is generated prior to reading the original, and the data is set in the trimming / masking control unit 27.

【0146】同期信号発生部40Sから出力される信号
としては、1画素毎のデータ伝送タイミングの基準とな
る画素クロックSYNCK、画素クロックSYNCKの
2倍の周期の画素クロック1/2SYNCK、主走査の
1ライン毎に出力される水平同期信号Hsync、水平
同期信号Hsyncの2倍の周期の第2水平同期信号1
/2Hsync、イメージリーダ1Sからのデータ出力
有効期間を示す出力イネーブル信号VDなどがある。な
お、これらの信号の内、水平同期信号Hsync、第2
水平同期信号1/2Hsync、及び出力イネーブル信
号VDは、ローアクティブの信号である。
As signals output from the synchronization signal generator 40S, a pixel clock SYNCK serving as a reference for data transmission timing for each pixel, a pixel clock 1 / 2SYNC having a period twice the pixel clock SYNCK, and one for main scanning. The horizontal synchronization signal Hsync output for each line, and the second horizontal synchronization signal 1 having a cycle twice that of the horizontal synchronization signal Hsync
/ 2Hsync, an output enable signal VD indicating a data output valid period from the image reader 1S, and the like. Among these signals, the horizontal synchronization signal Hsync and the second
The horizontal synchronizing signal 1 / 2Hsync and the output enable signal VD are low active signals.

【0147】図37は図36のライン分離部100のブ
ロック図、図38はライン分離部100の動作を規定す
る各種信号のタイミングチャート、図39はライン分離
部100の各部の動作を表形式で示す図、図40はライ
ン分離部100の入力と出力との関係を示すタイミング
チャートである。なお、図38(b)は図38(a)の
一部を拡大したものである。
FIG. 37 is a block diagram of the line separation unit 100 of FIG. 36, FIG. 38 is a timing chart of various signals that define the operation of the line separation unit 100, and FIG. 39 is a table format showing the operation of each unit of the line separation unit 100. FIG. 40 is a timing chart showing the relationship between the input and output of the line separation unit 100. Note that FIG. 38 (b) is an enlarged view of part of FIG. 38 (a).

【0148】ライン分離部100は、4個のFIFOメ
モリ801,802,803,804から構成されてい
る。各FIFOメモリ801〜804は、1ライン分の
画像データD7〜0を記憶可能な容量(約5000バイ
ト)を有する。
The line separating section 100 is composed of four FIFO memories 801, 802, 803 and 804. Each of the FIFO memories 801 to 804 has a capacity (about 5000 bytes) capable of storing the image data D7 to 0 for one line.

【0149】各FIFOメモリ801〜804には、ラ
イトアドレスの更新の同期信号(WCK)として画素ク
ロックSYNCKが入力され、ライトアドレスのリセッ
ト信号として水平同期信号Hsyncが入力される。ま
た、リードアドレスの更新の同期信号(RCK)として
画素クロック1/2SYNCKが入力され、リードアド
レスのリセット信号として第2水平同期信号1/2Hs
yncが入力される。
The pixel clock SYNCK is input to each of the FIFO memories 801 to 804 as a write address update synchronization signal (WCK), and the horizontal synchronization signal Hsync is input as a write address reset signal. In addition, the pixel clock 1 / 2SYNC is input as a sync signal (RCK) for updating the read address, and the second horizontal sync signal 1 / 2Hs is input as a reset signal for the read address.
ync is input.

【0150】各FIFOメモリ801〜804の書込み
動作を許可するライトイネーブル信号WE1,WE2,
WE3,WE4は、図38(a)に示すように、原稿走
査の1ライン毎に順にアクティブとなる。また、FIF
Oメモリ801,802の読出し動作(データの吐き出
し)を許可するリードイネーブル信号RE1、及び、F
IFOメモリ803,804の読出し動作を許可するリ
ードイネーブル信号RE2は、2ライン毎に交互にアク
ティブとなる。
Write enable signals WE1, WE2 for permitting the write operation of each of the FIFO memories 801 to 804
As shown in FIG. 38A, WE3 and WE4 are sequentially activated for each line of original scanning. In addition, FIF
Read enable signals RE1 and F for permitting the read operation (data discharge) of the O memories 801 and 802, and
The read enable signal RE2 that permits the read operation of the IFO memories 803 and 804 is alternately activated every two lines.

【0151】図39をも参照して、前段のデジタル化処
理部22から入力された第1番目のライン1の画像デー
タD7〜0は、主走査方向の先頭の画素1から順にFI
FOメモリ801に書き込まれ、その後に入力された第
2番目のライン2の画像データD7〜0は、FIFOメ
モリ802に書き込まれる。ライン2の画像データD7
〜0の書込みの間、ライン1の画像データD7〜0はF
IFOメモリ801内で保持される。
Referring also to FIG. 39, the image data D7-0 of the first line 1 input from the digitization processing unit 22 in the preceding stage is FI in order from the first pixel 1 in the main scanning direction.
The image data D7-0 of the second line 2 which is written in the FO memory 801 and then input is written in the FIFO memory 802. Image data D7 of line 2
During the writing of ~ 0, the image data D7-0 of line 1 is F
It is held in the IFO memory 801.

【0152】第3番目のライン3及び第4番目のライン
4の読取り期間において、FIFOメモリ801は、書
込み時の2分の1の速度でライン1の画像データD7〜
0を奇数ラインの画像データOD7〜0としてシェーデ
ィング補正部23aへ吐き出し、同時に、FIFOメモ
リ802は、ライン2の画像データD7〜0を偶数ライ
ンの画像データED7〜0としてシェーディング補正部
23bへ吐き出す。これと並行して、FIFOメモリ8
03はライン3の画像データD7〜0を書き込み、FI
FOメモリ804はライン4の画像データD7〜0を書
き込む。
In the reading period of the third line 3 and the fourth line 4, the FIFO memory 801 has the image data D7 ...
0 is output to the shading correction unit 23a as image data OD7 to 0 of odd lines, and at the same time, the FIFO memory 802 outputs the image data D7 to 0 of line 2 to the shading correction unit 23b as image data ED7 to 0 of even lines. In parallel with this, the FIFO memory 8
03 writes the image data D7-0 of line 3 and
The FO memory 804 writes the image data D7-0 of line 4.

【0153】そして、第4番目のライン4及び第5番目
のライン5の読取り期間において、FIFOメモリ80
3がライン3の画像データD7〜0を奇数ラインの画像
データOD7〜0としてシェーディング補正部23aへ
吐き出し、FIFOメモリ804がライン4の画像デー
タD7〜0を偶数ラインの画像データED7〜0として
シェーディング補正部23bへ吐き出す。
Then, in the reading period of the fourth line 4 and the fifth line 5, the FIFO memory 80
3 discharges the image data D7-0 of line 3 to the shading correction unit 23a as image data OD7-0 of odd lines, and the FIFO memory 804 shades the image data D7-0 of line 4 as even line image data ED7-0. It is discharged to the correction unit 23b.

【0154】このようにライン分離部100は、2つの
FIFOメモリ801,802と残りの2つのFIFO
メモリ803,804とが、書込みと吐出しとを交互に
繰り返し、読取り順に入力される奇数ラインの画像デー
タOD7〜0及び偶数ラインの画像データED7〜0を
同時に後段へ出力する。
As described above, the line separation unit 100 includes the two FIFO memories 801, 802 and the remaining two FIFO memories.
The memories 803 and 804 alternately repeat writing and discharging, and simultaneously output the image data OD7-0 of the odd lines and the image data ED7-0 of the even lines, which are input in the reading order, to the subsequent stage.

【0155】これにより、後段において、奇数ラインの
画像データOD7〜0と、偶数ラインの画像データED
7〜0とに対する信号処理を並行して実施することがで
き、一定時間における信号処理量を増大化してハードウ
ェアの信号処理能力に依存する読取り速度の制限を緩和
することができる。
As a result, in the subsequent stage, the image data OD7-0 of the odd lines and the image data ED of the even lines are output.
The signal processing for 7 to 0 can be performed in parallel, the amount of signal processing for a certain period of time can be increased, and the limitation of the reading speed depending on the signal processing capability of hardware can be relaxed.

【0156】図36に戻り、ライン分離部100から出
力された画像データOD7〜0及び画像データED7〜
0に対しては、シェーディング補正とγ変換と2値化を
含む画像処理とからなる一連の信号処理が並列的に施さ
れる。なお、このとき、シェーディング補正部23a,
b、濃度変換部26a,b、及び画像処理部28a,b
の間のデータ伝送には、画素単位の伝送のタイミングを
規定する同期信号として画素クロック1/2SYNCK
が用いられる。
Returning to FIG. 36, the image data OD7-0 and the image data ED7-output from the line separation unit 100 are output.
For 0, a series of signal processing including shading correction, γ conversion, and image processing including binarization is performed in parallel. At this time, the shading correction unit 23a,
b, density conversion units 26a and 26b, and image processing units 28a and 28b
For data transmission between the two, the pixel clock 1 / 2SYNC is used as a synchronization signal that defines the timing of pixel-based transmission.
Is used.

【0157】そして、画像処理部28aから8画素分ず
つパラレルに出力される2値画像データO−VIDEO
7〜0、及び画像処理部28bから同様に8画素分ずつ
パラレルに出力される2値画像データE−VIDEO7
〜0は、出力制御部29Sによってライン順の画像信号
DATAに合成され、外部機器へ原稿の読取り情報とし
て出力される。このとき画像処理部28a,bと出力制
御部29Sとの間のデータ伝送の同期信号としては、画
素クロックSYNCKの16(2×8)倍の周期の画素
クロック1/16SYNCKが用いられる。
Then, the binary image data O-VIDEO output from the image processing unit 28a in parallel every eight pixels.
7-0, and binary image data E-VIDEO7 similarly output from the image processing unit 28b in parallel for each 8 pixels.
The output signals from 0 to 0 are combined with the image signal DATA in line order by the output control unit 29S and output to the external device as document reading information. At this time, a pixel clock 1/16 SYNCK having a cycle 16 (2 × 8) times the pixel clock SYNCK is used as a synchronization signal for data transmission between the image processing units 28a and 28b and the output control unit 29S.

【0158】図41は図36の出力制御部29Sのブロ
ック図、図42は図41のライン合成部902のブロッ
ク図、図43はライン合成部902の動作を規定する各
種信号のタイミングチャート、図44はライン合成部9
02の各部の動作を表形式で示す図、図45はライン合
成部902の入力と出力との関係を示すタイミングチャ
ートである。なお、図43(b)は図43(a)の一部
を拡大したものである。
FIG. 41 is a block diagram of the output control unit 29S of FIG. 36, FIG. 42 is a block diagram of the line synthesizing unit 902 of FIG. 41, and FIG. 43 is a timing chart of various signals defining the operation of the line synthesizing unit 902. 44 is the line synthesizing unit 9
FIG. 45 is a timing chart showing the relationship between the input and output of the line synthesizing unit 902, and FIG. Note that FIG. 43 (b) is an enlarged view of part of FIG. 43 (a).

【0159】図41に示されるように出力制御部29S
は、画像出力制御部901、ライン合成部902、及び
外部機器とのマッチングのために出力インタフェース9
03から構成されている。
As shown in FIG. 41, the output controller 29S
Is an output interface 9 for matching with the image output controller 901, the line synthesizer 902, and an external device.
It is composed of 03.

【0160】画像出力制御部901は、CPU20Sに
よる指示に呼応して、ライン合成部902及び出力イン
タフェース903に転送クロックDOUTを与えるとと
もに、ライン合成部902内のメモリのリード/ライト
タイミングを規定するライン合成制御信号(ライトイネ
ーブル信号及びリードイネーブル信号)を出力する。転
送クロックDOUTのパルス数は、原稿のサイズによっ
て一義的に定まる有効画素数に応じて設定される。
The image output control unit 901 gives a transfer clock DOUT to the line synthesizing unit 902 and the output interface 903 in response to an instruction from the CPU 20S, and a line for defining the read / write timing of the memory in the line synthesizing unit 902. The composite control signal (write enable signal and read enable signal) is output. The number of pulses of the transfer clock DOUT is set according to the number of effective pixels that is uniquely determined by the size of the document.

【0161】出力インタフェース903は、画像信号D
ATAとともに、水平同期信号Hsync、転送クロッ
クDOUT、及び出力イネーブル信号VDを外部機器へ
出力する。
The output interface 903 outputs the image signal D
The horizontal synchronizing signal Hsync, the transfer clock DOUT, and the output enable signal VD are output to an external device together with the ATA.

【0162】図42に示されるように、ライン合成部9
02は、奇数ラインの画像データO−VIDEOを一時
的に記憶する2つのFIFOメモリ921,922、偶
数ラインの画像データE−VIDEOを一時的に記憶す
る2つのFIFOメモリ923,924から構成されて
いる。各FIFOメモリ921〜924は、1ライン分
の画像データの記憶が可能である。
As shown in FIG. 42, the line synthesizing unit 9
02 is composed of two FIFO memories 921 and 922 for temporarily storing the odd-numbered line image data O-VIDEO, and two FIFO memories 923 and 924 for temporarily storing the even-numbered line image data E-VIDEO. There is. Each of the FIFO memories 921 to 924 can store one line of image data.

【0163】各FIFOメモリ801〜804には、ラ
イトアドレスの更新の同期信号(WCK)として上述の
画素クロック1/16SYNCKが入力され、ライトア
ドレスのリセット信号として第2水平同期信号1/2H
syncが入力される。また、リードアドレスの更新の
同期信号(RCK)として転送クロックDOUTが入力
され、リードアドレスのリセット信号として水平同期信
号Hsyncが入力される。
The above-mentioned pixel clock 1/16 SYNCK is input to each of the FIFO memories 801 to 804 as a synchronizing signal (WCK) for updating the write address, and the second horizontal synchronizing signal 1 / 2H is used as a reset signal for the write address.
sync is input. Further, the transfer clock DOUT is input as a synchronization signal (RCK) for updating the read address, and the horizontal synchronization signal Hsync is input as a reset signal for the read address.

【0164】各FIFOメモリ921〜924の読出し
動作(吐き出し)を許可するリードイネーブル信号RE
11,RE12,RE13,RE14は、図43(a)
に示すように、RE11,RE13,RE12,RE1
4の順に原稿走査の1ライン毎にアクティブとなる。ま
た、FIFOメモリ921,923の書込み動作を許可
するライトイネーブル信号WE11、及びFIFOメモ
リ922,924の書込み動作を許可するライトイネー
ブル信号WE12は、2ライン毎に交互にアクティブと
なる。
Read enable signal RE which permits the read operation (discharge) of each of the FIFO memories 921 to 924.
11, RE12, RE13, and RE14 are shown in FIG.
As shown in, RE11, RE13, RE12, RE1
It becomes active for each line of original scanning in the order of 4. Further, the write enable signal WE11 for permitting the write operation of the FIFO memories 921 and 923 and the write enable signal WE12 for permitting the write operation of the FIFO memories 922 and 924 are alternately activated every two lines.

【0165】図44をも参照して、ライン1の画像デー
タO−VIDEO7〜0は、第2水平同期信号1/2H
syncの1周期の時間をかけて8画素分ずつFIFO
メモリ922に書き込まれる。これと同時に、ライン2
の画像データE−VIDEO7〜0も、8画素分ずつF
IFOメモリ924に書き込まれる。
Referring also to FIG. 44, the image data O-VIDEO 7-0 of line 1 is the second horizontal synchronizing signal 1 / 2H.
FIFO for every 8 pixels over 1 cycle of sync
Written to memory 922. At the same time, line 2
The image data E-VIDEO7 to 0 of F are also F for each 8 pixels.
It is written in the IFO memory 924.

【0166】続いて、1ラインの走査期間(1主走査期
間)中にFIFOメモリ922からライン1の画像デー
タO−VIDEO7〜0が画像データVIDEO7〜0
として吐き出され、次の1主走査期間中にFIFOメモ
リ924からライン2の画像データE−VIDEO7〜
0が同様に画像データVIDEO7〜0として吐き出さ
れる。
Subsequently, during the scanning period of one line (one main scanning period), the image data O-VIDEO7 to 0 of the line 1 are transferred from the FIFO memory 922 to the image data VIDEO7 to 0.
Image data E-VIDEO7 to line 2 from the FIFO memory 924 during the next main scanning period.
Similarly, 0 is discharged as image data VIDEO7-0.

【0167】このようにライン1及びライン2の画像デ
ータVIDEO7〜0が読取り順に吐き出されている
間、FIFOメモリ921,923には、ライン3の画
像データO−VIDEO7〜0及びライン4の画像デー
タE−VIDEO7〜0が書き込まれる。
As described above, while the image data VIDEO 7 to 0 of the line 1 and the line 2 are discharged in the reading order, the image data O-VIDEO 7 to 0 of the line 3 and the image data of the line 4 are stored in the FIFO memories 921 and 923. E-VIDEO 7 to 0 are written.

【0168】そして、ライン2の画像データVIDEO
7〜0の吐出しに続いて、ライン3の画像データO−V
IDEO7〜0とライン4の画像データE−VIDEO
7〜0とが順に画像データVIDEO7〜0として吐き
出される。
Then, the image data VIDEO of line 2
Image data O-V of line 3 is followed by 7 to 0 ejection.
Image data E-VIDEO of line 7 and 0-7
7 to 0 are sequentially discharged as image data VIDEO 7 to 0.

【0169】次に、以上の構成のイメージリーダ1Sの
動作を規定する各同期信号について詳述する。図46は
第2実施例のイメージリーダ1Sにおける画像処理の実
施形態を模式的に示す図である。
Next, each sync signal that defines the operation of the image reader 1S having the above-described configuration will be described in detail. FIG. 46 is a diagram schematically showing an embodiment of image processing in the image reader 1S of the second embodiment.

【0170】上述の説明から明らかなように、イメージ
リーダ1Sは、画像情報の流れからみた機能の上で、走
査・デジタル化部BA、ライン分離部BB、2つの並列
画像処理部BC1,BC2、ライン合成部BD、及び出
力処理部BEから構成されている。
As is apparent from the above description, the image reader 1S has the functions of the scanning / digitizing unit BA, the line separating unit BB, the two parallel image processing units BC1 and BC2, in view of the function of the flow of image information. The line combining unit BD and the output processing unit BE are included.

【0171】原稿画像は、走査・デジタル化部BAによ
って画素毎に8ビットの画像データに変換され、所定の
デジタル信号処理の所要時間を短縮するために、奇数ラ
インと偶数ラインとに一旦分離された後、同一構成の並
列画像処理部BC1,BCによって、2ラインに対して
並列的にデジタル信号処理(画像処理)が施される。そ
して、ライン合成部BDによって奇数ラインと偶数ライ
ンとを原稿走査順に並べるパラレル/シリアル変換が行
われ、画像処理後の各ラインの画像データは出力処理部
BEを経て外部へ出力される。
The original image is converted into 8-bit image data for each pixel by the scanning / digitizing unit BA, and is once separated into an odd line and an even line in order to shorten the time required for predetermined digital signal processing. After that, digital signal processing (image processing) is performed in parallel on the two lines by the parallel image processing units BC1 and BC having the same configuration. Then, the line synthesizing unit BD performs parallel / serial conversion in which odd lines and even lines are arranged in the document scanning order, and the image data of each line after the image processing is output to the outside via the output processing unit BE.

【0172】画像データをライン単位で分離するライン
分離は、デジタル化処理の後であり且つ疑似階調処理な
どの高速化の困難な信号処理の以前であれば、適当な段
階で行えばよい。つまり、ライン分離は、例えばシェー
ディング補正及び濃度変換の高速化が容易であれば、こ
れらの処理の後に行ってもよい。
The line separation for separating the image data line by line may be carried out at an appropriate stage after the digitization process and before the signal process such as the pseudo gradation process which is difficult to speed up. That is, the line separation may be performed after these processes if, for example, it is easy to speed up shading correction and density conversion.

【0173】走査・デジタル化部BAにおいて、画素単
位の伝送タイミングは周期TDの画素クロックSYNC
Kによって規定され、ライン単位の伝送タイミングは周
期TLの水平同期信号Hsyncによって規定されてい
る。
In the scanning / digitizing unit BA, the transmission timing of each pixel is the pixel clock SYNC having the cycle TD.
The transmission timing is defined by K, and the transmission timing in units of lines is defined by the horizontal synchronization signal Hsync having the period TL.

【0174】このとき、周期TDと周期TLとの関係は
式(20)で表される。 TL=TD×k …(20) (k:1ラインの画素数)さてここで、原稿走査と同じ
速度で各画素の画像情報を外部へ出力しようとすれば、
ライン分離後の画像処理に際して、1ラインに対して許
容される処理時間TL2は、式(21)で表されるよう
に周期TLの2倍である。また、1ライン中の画素数に
は変わりはないので、画素単位の伝送の周期TD2は式
(22)で表される。
At this time, the relationship between the period TD and the period TL is expressed by equation (20). TL = TD × k (20) (k: number of pixels in one line) Now, if the image information of each pixel is to be output to the outside at the same speed as the document scanning,
In the image processing after the line separation, the processing time TL2 allowed for one line is twice the period TL as represented by the equation (21). Further, since the number of pixels in one line does not change, the transmission cycle TD2 in pixel units is expressed by the equation (22).

【0175】 TL2=2・TL …(21) TD2=TL2/k=2・TD …(22) つまり、ライン分離後においては、ライン単位の同期信
号として、水平同期信号Hsyncの2分の1の周波数
(すなわち周期が2倍)の第2水平同期信号1/2Hs
yncを用いればよく、画素単位の同期信号としては、
画素クロックSYNCKの2分の1の周波数の画素クロ
ック1/2SYNCKを用いればよい。
TL2 = 2 · TL (21) TD2 = TL2 / k = 2 · TD (22) That is, after line separation, as a line-by-line synchronization signal, one half of the horizontal synchronization signal Hsync is used. Second horizontal sync signal 1 / 2Hs of frequency (that is, the cycle is double)
The sync signal for each pixel may be
It is sufficient to use the pixel clock 1/2 SYNCK having a frequency of ½ of the pixel clock SYNCK.

【0176】また、並列画像処理部BC1,BC2にお
いては、1画素が8ビットの画像データを1ビットの画
像データに変換する2値化(疑似階調処理など)が行わ
れ、この2値化を含めた以降の段階では、8画素分の画
像データに対して同時に処理が加えられる。
In the parallel image processing units BC1 and BC2, binarization (pseudo gradation processing or the like) for converting image data in which one pixel is 8 bits into 1 bit is performed, and this binarization is performed. In the subsequent steps including, the processing is simultaneously applied to the image data of 8 pixels.

【0177】この場合、2値化の以降における画素単位
の同期信号としては、画素クロック1/2SYNCKの
8倍であって画素クロックSYNCKの16(2×8)
倍の周期をもつ画素クロック1/16SYNCKを用い
ればよい。
In this case, the pixel-based synchronization signal after binarization is 8 times the pixel clock 1 / 2SYNC and 16 (2 × 8) the pixel clock SYNCK.
A pixel clock 1/16 SYNCK having a double cycle may be used.

【0178】ライン合成部BDにおいては、1ライン分
の画像データの出力に対して許容される時間は、ライン
分離以前の1ラインのデータ伝送時間に等しい。それ
故、原稿走査順のデータ出力における画素単位の伝送の
周期TD2は、8画素を同時に出力することから、ライ
ン分離以前の周期TDの8倍である〔式(23)〕。す
なわち、ライン合成後の画素単位の同期信号としては、
画素クロックSYNCKの8分の1の周波数の画素クロ
ックを用いればよい。
In the line synthesizing unit BD, the time allowed for the output of the image data of one line is equal to the data transmission time of one line before the line separation. Therefore, the period TD2 of the pixel unit transmission in the data output in the original scanning order is 8 times the period TD before the line separation because 8 pixels are simultaneously output [Equation (23)]. That is, as the pixel-based synchronization signal after line combination,
A pixel clock having a frequency of 1/8 of the pixel clock SYNCK may be used.

【0179】 TD2=(TL/k)×8=8・TD …(23) ところで、画像処理の所要時間を短縮する上で、画像デ
ータの分割数は2に限定されるものではない。つまり、
より複雑な画像処理が必要なときなどは、3以上の複数
のラインに対して並列的に画像処理を施し、画像処理の
高速化を図ることができる。
TD2 = (TL / k) × 8 = 8 · TD (23) By the way, the number of divisions of the image data is not limited to 2 in order to reduce the time required for the image processing. That is,
When more complicated image processing is required, the image processing can be speeded up by performing the image processing in parallel on a plurality of three or more lines.

【0180】そこで、図47に示すようにn(≧3)個
の並列画像処理部BC1〜BCnを設けた場合について
考える。図47において、図46の場合と同様に、原稿
の主走査の同期信号が画素クロックSYNCKであり、
副走査の同期信号が水平同期信号Hsyncであるとす
ると、画像処理の1ラインの許容処理時間TLn及びそ
れに依存する画素単位の伝送の周期TDnは式(24)
及び式(25)で表される。
Therefore, consider a case where n (≧ 3) parallel image processing units BC1 to BCn are provided as shown in FIG. In FIG. 47, as in the case of FIG. 46, the synchronization signal for the main scanning of the original is the pixel clock SYNCK,
Assuming that the sub-scanning synchronization signal is the horizontal synchronization signal Hsync, the allowable processing time TLn for one line of image processing and the pixel-dependent transmission cycle TDn are given by equation (24).
And expressed by equation (25).

【0181】 TLn=n・TL …(24) TDn=TLn/k=n・TD …(25) (k:1ラインの画素数)つまり、ライン分離後におい
ては、ライン単位の同期信号として、水平同期信号Hs
yncのn分の1の周波数(すなわち周期がn倍)の水
平同期信号1/nHsyncを用いればよい。また、画
素単位の同期信号としては、2値化までは画素クロック
SYNCKのn分の1の周波数の画素クロック1/nS
YNCKを用い、2値化以後は画素クロックSYNCK
の(8×n)分の1の周波数の画素クロック1/8nS
YNCKを用いればよい。
TLn = n · TL (24) TDn = TLn / k = n · TD (25) (k: the number of pixels in one line) That is, after line separation, as a synchronization signal in line units, horizontal Sync signal Hs
It suffices to use the horizontal synchronizing signal 1 / nHsync having a frequency of 1 / n of the sync (that is, the cycle is n times). In addition, as the pixel-based synchronization signal, the pixel clock 1 / nS having a frequency of 1 / n of the pixel clock SYNCK is used until binarization.
Pixel clock SYNCK after binarization using YNCK
Pixel clock with a frequency of 1/8 (n) of 1/8 nS
YNCK may be used.

【0182】さらに、図47の変形例として図48に示
すように、m(≧2)個の走査・デジタル化部BA1〜
BAmを設けた場合について考える。各走査・デジタル
化部BA1〜BAmは、それぞれ水平同期信号Hsyn
cに同期して、原稿画像の1ラインをm分割した1/m
ライン分(画素数はi)の画像データを出力する。この
とき、水平同期信号Hsyncの周期TLと画素クロッ
クSYNCKの周期TDとの関係は式(26)で表され
る。
Further, as a modification of FIG. 47, as shown in FIG. 48, m (≧ 2) scanning / digitizing units BA1 to BA1.
Consider the case where BAm is provided. Each of the scanning / digitizing units BA1 to BAm has a horizontal synchronization signal Hsyn.
One line of the original image is divided into m in 1 / m in synchronization with c
The image data for the line (the number of pixels is i) is output. At this time, the relationship between the period TL of the horizontal synchronizing signal Hsync and the period TD of the pixel clock SYNCK is expressed by equation (26).

【0183】TL=TD×i …(26) ライン合成部BBは、入力されたm個の画像データを1
ラインの画像データにまとめ、nライン分の画像データ
が入力された時点でそれらを同時に各並列画像処理部B
C1〜BCnへ出力する。
TL = TD × i (26) The line synthesizing unit BB converts the input m image data into 1
The image data of the lines are collected, and when the image data of n lines are input, they are simultaneously processed by each parallel image processing unit B.
Output to C1 to BCn.

【0184】上述のように画像処理の1ラインの許容処
理時間TLnは、周期TLのn倍である〔式(2
4)〕。したがって、1ラインの画素数はm×iである
ので、2値化までの画像処理(1画素単位の処理)にお
ける画素単位の伝送周期TDnは、式(27)で表され
る。
As described above, the permissible processing time TLn for one line of image processing is n times the period TL [Equation (2
4)]. Therefore, since the number of pixels in one line is m × i, the transmission cycle TDn in pixel units in the image processing (processing in pixel units) up to binarization is represented by Expression (27).

【0185】 TDn=TLn/(m×i) =(n・TL)/(m×i)= =〔n・(TD×i)〕/(m×i) =(n/m)TD …(27) つまり、2値化までの画像処理の画素単位の同期信号と
して、原稿走査時の同期信号である画素クロックSYN
CKのm/n倍の周波数の画素クロックm/nSYNC
Kを用いればよい。そして、8画素を同時に伝送する2
値化以後の各段階では、画素クロックSYNCKの(m
/8n)倍の周波数の画素クロックm/8nSYNCK
を用いればよい。
TDn = TLn / (m × i) = (n · TL) / (mx × i) == [n · (TD × i)] / (mx × i) = (n / m) TD ... ( 27) That is, the pixel clock SYN, which is a synchronization signal at the time of scanning an original, is used as a synchronization signal in pixel units for image processing up to binarization.
Pixel clock m / n SYNC with frequency of m / n times CK
K may be used. And 2 which simultaneously transmit 8 pixels
At each stage after binarization, (m of the pixel clock SYNCK
/ 8n) times the pixel clock m / 8n SYNCK
Can be used.

【0186】上述の第1実施例及び第2実施例において
は、画素単位又はライン単位で画像データを分離し、並
列的に画像処理を行った後に画像データを合成して外部
へ出力するイメージリーダ1,1Sを例示したが、必ず
しもイメージリーダ1,1S内で画像データの合成を行
う必要はない。すなわち、イメージリーダ1,1Sは画
像処理後の画像データを分離状態のまま出力することと
し、外部機器内で画像データの合成を行うようにしても
よい。
In the first and second embodiments described above, the image reader separates the image data in pixel units or line units, performs image processing in parallel, and then synthesizes the image data and outputs it. Although 1 and 1S are illustrated, it is not always necessary to combine image data in the image readers 1 and 1S. That is, the image readers 1 and 1S may output the image data after the image processing in the separated state, and the image data may be combined in the external device.

【0187】また、イメージリーダ1,1Sが行う画像
処理の内容は用途に応じて適宜選定することができ、外
部機器が階調表示可能なディスプレイを備えたコンピュ
ータシステムや2値化機能を有したレーザプリンタなど
である場合には、2値化処理を行わずに1画素が8ビッ
トの画像データを出力してもよい。
Further, the contents of the image processing performed by the image readers 1 and 1S can be appropriately selected according to the application, and the external device has a computer system having a display capable of displaying gradation and a binarizing function. In the case of a laser printer or the like, image data in which one pixel has 8 bits may be output without performing the binarization process.

【0188】さらに、イメージリーダ1,1Sの各部の
構成、動作のタイミングなどは上述した以外に種々変更
することができる。
Furthermore, the configuration of each part of the image readers 1 and 1S, the operation timing, and the like can be variously changed other than those described above.

【0189】[0189]

【発明の効果】本発明によれば、2値化処理などの画像
処理速度を向上させることができ、原稿サイズが大きい
場合にも読み取り速度が低下しない。
According to the present invention, the image processing speed such as binarization processing can be improved, and the reading speed does not decrease even when the document size is large.

【0190】請求項5の発明によれば、画像処理速度を
向上させるとともに、画像濃度又は色調などが部分によ
って異なることを防止して良好な画像品質を得ることが
できる。
According to the fifth aspect of the present invention, it is possible to improve the image processing speed and prevent the image density or the color tone from being different depending on the part, and obtain good image quality.

【0191】請求項7の発明によれば、簡単な構成によ
って2つの疑似階調処理を並列的に行い、画像処理速度
を向上させ且つ良好な画像品質を得ることができる。
According to the seventh aspect of the present invention, it is possible to perform two pseudo gradation processes in parallel with a simple structure to improve the image processing speed and obtain good image quality.

【図面の簡単な説明】[Brief description of drawings]

【図1】本発明に係るイメージリーダの電気回路部のブ
ロック図である。
FIG. 1 is a block diagram of an electric circuit unit of an image reader according to the present invention.

【図2】イメージリーダの概略の構成を示す断面正面図
である。
FIG. 2 is a sectional front view showing a schematic configuration of an image reader.

【図3】画像処理部のブロック図である。FIG. 3 is a block diagram of an image processing unit.

【図4】1ライン合成分離部のブロック図である。FIG. 4 is a block diagram of a 1-line combining / separating unit.

【図5】分離部のブロック図である。FIG. 5 is a block diagram of a separation unit.

【図6】アドレス発生制御部のブロック図である。FIG. 6 is a block diagram of an address generation control unit.

【図7】疑似中間調処理部のブロック図である。FIG. 7 is a block diagram of a pseudo halftone processing unit.

【図8】ライン合成部のブロック図である。FIG. 8 is a block diagram of a line combining unit.

【図9】分離部の各部の信号の状態を示すタイミングチ
ャートである。
FIG. 9 is a timing chart showing a state of signals of each part of the separation part.

【図10】アドレス発生制御部の各部の信号の状態を示
すタイミングチャートである。
FIG. 10 is a timing chart showing a signal state of each unit of the address generation control unit.

【図11】アドレス発生制御部の各部の信号の状態を示
すタイミングチャートである。
FIG. 11 is a timing chart showing a state of signals of each unit of the address generation control unit.

【図12】1ライン合成分離部の各部の信号の状態を示
すタイミングチャートである。
FIG. 12 is a timing chart showing a signal state of each part of the 1-line combining / separating part.

【図13】疑似中間調処理部のカウンタの動作状態を示
すタイミングチャートである。
FIG. 13 is a timing chart showing an operating state of a counter of the pseudo halftone processing unit.

【図14】疑似中間調処理部の各部の信号の状態を示す
タイミングチャートである。
FIG. 14 is a timing chart showing a signal state of each unit of the pseudo halftone processing unit.

【図15】ライン合成部の各部の信号の状態を示すタイ
ミングチャートである。
FIG. 15 is a timing chart showing a state of signals of respective units of the line synthesizing unit.

【図16】原稿とイメージセンサーとの位置関係を示す
図である。
FIG. 16 is a diagram showing a positional relationship between a document and an image sensor.

【図17】イメージセンサーにより原稿を読み取った画
像を示す図である。
FIG. 17 is a diagram showing an image obtained by reading a document with an image sensor.

【図18】イメージセンサーで読み取った画像を単純に
合わせた場合の画像を示す図である。
FIG. 18 is a diagram showing an image when images read by an image sensor are simply combined.

【図19】原稿の画像と記憶部に記憶される画像との関
係を模式的に示す図である。
FIG. 19 is a diagram schematically showing a relationship between an image of a document and an image stored in a storage unit.

【図20】原稿の画像を縮小して記憶部に記憶される画
像を模式的に示す図である。
FIG. 20 is a diagram schematically showing an image reduced in size of an original document and stored in a storage unit.

【図21】原稿の画像を拡大した画像と記憶部に記憶さ
れる画像との関係を模式的に示す図である。
FIG. 21 is a diagram schematically showing a relationship between an enlarged image of an original image and an image stored in a storage unit.

【図22】通常処理に用いられる16階調のディザマト
リックスの例を示す図である。
FIG. 22 is a diagram showing an example of a 16-gradation dither matrix used for normal processing.

【図23】ディザROMのアドレスと窓番号との関係を
示す図である。
FIG. 23 is a diagram showing a relationship between a dither ROM address and a window number.

【図24】ディザROMの記憶内容を窓番号で示す図で
ある。
FIG. 24 is a diagram showing stored contents of a dither ROM by window numbers.

【図25】CPUの動作を概略的に示すメインフローチ
ャートである。
FIG. 25 is a main flowchart schematically showing the operation of the CPU.

【図26】受信処理のフローチャートである。FIG. 26 is a flowchart of a reception process.

【図27】送信処理のフローチャートである。FIG. 27 is a flowchart of a transmission process.

【図28】初期設定処理のフローチャートである。FIG. 28 is a flowchart of an initial setting process.

【図29】読取り処理のフローチャートである。FIG. 29 is a flowchart of a reading process.

【図30】読取りモード指定処理のフローチャートであ
る。
FIG. 30 is a flowchart of reading mode designation processing.

【図31】変倍率指定処理のフローチャートである。FIG. 31 is a flowchart of a scaling ratio designation process.

【図32】濃度指定処理のフローチャートである。FIG. 32 is a flowchart of a density designation process.

【図33】属性指定処理のフローチャートである。FIG. 33 is a flowchart of an attribute designation process.

【図34】属性データ書込み処理のフローチャートであ
る。
FIG. 34 is a flowchart of an attribute data writing process.

【図35】出力データ指定処理のフローチャートであ
る。
FIG. 35 is a flowchart of output data designation processing.

【図36】第2実施例の電気回路部のブロック図であ
る。
FIG. 36 is a block diagram of an electric circuit unit of the second embodiment.

【図37】図36のライン分離部のブロック図である。FIG. 37 is a block diagram of the line separation unit of FIG. 36.

【図38】ライン分離部の動作を規定する各種信号のタ
イミングチャートである。
FIG. 38 is a timing chart of various signals that define the operation of the line separation unit.

【図39】ライン分離部の各部の動作を表形式で示す図
である。
FIG. 39 is a diagram showing the operation of each part of the line separation part in a tabular form.

【図40】ライン分離部の入力と出力との関係を示すタ
イミングチャートである。
FIG. 40 is a timing chart showing the relationship between the input and output of the line separation unit.

【図41】図36の出力制御部のブロック図である。41 is a block diagram of the output control unit of FIG. 36.

【図42】図41のライン合成部のブロック図である。42 is a block diagram of the line synthesizing unit in FIG. 41. FIG.

【図43】ライン合成部の動作を規定する各種信号のタ
イミングチャートである。
FIG. 43 is a timing chart of various signals that define the operation of the line synthesizing unit.

【図44】ライン合成部の各部の動作を表形式で示す図
である。
FIG. 44 is a diagram showing an operation of each unit of the line synthesizing unit in a table format.

【図45】ライン合成部の入力と出力との関係を示すタ
イミングチャートである。
FIG. 45 is a timing chart showing the relationship between the input and output of the line synthesizing unit.

【図46】第2実施例のイメージリーダにおける画像処
理の実施形態を模式的に示す図である。
FIG. 46 is a diagram schematically showing an embodiment of image processing in the image reader of the second embodiment.

【図47】画像処理の実施形態の変形例を示す図であ
る。
FIG. 47 is a diagram showing a modified example of the embodiment of the image processing.

【図48】画像処理の実施形態の他の変形例を示す図で
ある。
FIG. 48 is a diagram showing another modified example of the embodiment of the image processing.

【符号の説明】[Explanation of symbols]

1,1S イメージリーダ(画像読取り装置) 282 1ライン合成分離部(分割手段) 283a,283b トリミング・マスキング部(画像
処理手段) 284a,284b 単純2値化処理部(画像処理手
段) 285a 疑似中間調処理部(画像処理手段、奇数画素
用疑似階調処理手段) 285b 疑似中間調処理部(画像処理手段、偶数画素
用疑似階調処理手段) 288a,288b ネガ処理部(画像処理手段) 289 ライン合成部(合成手段)
1,1S image reader (image reading device) 282 1-line combining / separating unit (dividing unit) 283a, 283b Trimming / masking unit (image processing unit) 284a, 284b Simple binarization processing unit (image processing unit) 285a Pseudo halftone Processing unit (image processing unit, pseudo gradation processing unit for odd pixels) 285b Pseudo halftone processing unit (image processing unit, pseudo gradation processing unit for even pixels) 288a, 288b Negative processing unit (image processing unit) 289 line combination Department (combining means)

Claims (7)

【特許請求の範囲】[Claims] 【請求項1】原稿画像を画素に細分化して読み取り、得
られた各画素のアナログ信号を多値のデジタル信号であ
る画像データに変換し、変換後の画像データに画像処理
を施し、各画素に対応したデジタル画像データを出力す
るように構成された画像読取り装置において、 前記原稿画像を、一定数の画素を基本単位として1つ又
は複数の基本単位置きに繰り返される複数の画素ブロッ
クに分割し、 分割された画素ブロック毎の画像データに対して並列的
に前記画像処理を施すことを特徴とする画像読取り装置
における画像処理方法。
1. An original image is subdivided into pixels and read, the obtained analog signal of each pixel is converted into image data which is a multi-valued digital signal, and the converted image data is subjected to image processing to obtain each pixel. In an image reading apparatus configured to output digital image data corresponding to, the original image is divided into a plurality of pixel blocks that are repeated every one or a plurality of basic units with a fixed number of pixels as a basic unit. An image processing method in an image reading apparatus, wherein the image processing is performed in parallel on image data of each divided pixel block.
【請求項2】原稿画像を画素に細分化して読み取り、得
られた各画素のアナログ信号を多値のデジタル信号であ
る画像データに変換し、変換後の画像データに画像処理
を施し、各画素に対応したデジタル画像データを出力す
るように構成された画像読取り装置において、 前記原稿画像を、1ライン分の画素を基本単位として1
つ又は複数の基本単位置きに繰り返される複数の画素ブ
ロックに分割し、 分割された画素ブロック毎の画像データに対して並列的
に前記画像処理を施すことを特徴とする画像読取装置に
おける画像処理方法。
2. An original image is subdivided into pixels and read, the obtained analog signal of each pixel is converted into image data which is a multi-valued digital signal, and the converted image data is subjected to image processing to obtain each pixel. In the image reading apparatus configured to output digital image data corresponding to the above, the original image is set to one line of pixels as a basic unit.
An image processing method in an image reading apparatus, characterized in that the image data is divided into a plurality of pixel blocks that are repeated every three or a plurality of basic units, and the image processing is performed in parallel on the image data of each divided pixel block. ..
【請求項3】原稿画像を画素に細分化して読み取り、得
られた各画素のアナログ信号を多値のデジタル信号であ
る画像データに変換し、変換後の画像データに画像処理
を施し、各画素に対応したデジタル画像データを出力す
るように構成された画像読取り装置において、 前記原稿画像を、主走査方向に連続する1つ又は複数の
画素を基本単位として1つ又は複数の基本単位置きに繰
り返される複数の画素ブロックに分割し、 分割された画素ブロック毎の画像データに対して並列的
に前記画像処理を施した後、 画素ブロック毎の画像データを合成して前記原稿画像に
対応する画像データを出力することを特徴とする画像読
取り装置における画像処理方法。
3. An original image is subdivided into pixels and read, the obtained analog signal of each pixel is converted into image data which is a multivalued digital signal, and the converted image data is subjected to image processing to obtain each pixel. In an image reading apparatus configured to output digital image data corresponding to, the document image is repeated every one or more basic units with one or more pixels continuous in the main scanning direction as a basic unit. Image data corresponding to the original image by synthesizing the image data of each pixel block after performing the image processing on the divided image data of each pixel block in parallel And an image processing method in an image reading device.
【請求項4】原稿画像を画素に細分化して読み取り、得
られた各画素のアナログ信号を多値のデジタル信号であ
る画像データに変換し、変換後の画像データに画像処理
を施し、各画素に対応したデジタル画像データを出力す
るように構成された画像読取り装置において、 変換後の画像データを主走査方向の各ラインにおいて1
つ又は複数の画素ブロックに分割するための分割手段
と、 前記分割手段により分割された画素ブロック毎の画像デ
ータに対して並列的に前記画像処理を施すための複数の
画像処理手段とを有してなることを特徴とする画像読取
り装置。
4. An original image is subdivided into pixels and read, the obtained analog signal of each pixel is converted into image data which is a multivalued digital signal, and the converted image data is subjected to image processing to obtain each pixel. In an image reading apparatus configured to output digital image data corresponding to, the converted image data is converted into 1 in each line in the main scanning direction.
And a plurality of image processing means for performing the image processing in parallel on the image data of each pixel block divided by the dividing means. An image reading device characterized by the following.
【請求項5】前記分割手段は、各ラインにおける奇数番
目の画素の画像データの集合である奇数画素ブロックと
偶数番目の画素の画像データの集合である偶数画素ブロ
ックとに分割することを特徴とする請求項4記載の画像
読取り装置。
5. The dividing means divides into an odd pixel block which is a set of image data of odd-numbered pixels and an even pixel block which is a set of image data of even-numbered pixels in each line. The image reading device according to claim 4.
【請求項6】前記画像処理手段により画像処理が施され
た画素ブロック毎の画像データを合成するための合成手
段を有してなることを特徴とする請求項4又は請求項5
記載の画像読取り装置。
6. A synthesizing means for synthesizing image data for each pixel block which has been subjected to image processing by said image processing means.
The image reading device described.
【請求項7】原稿画像を画素に細分化して読み取り、得
られた各画素のアナログ信号を多値のデジタル信号であ
る画像データに変換し、変換後の画像データに画像処理
を施し、各画素に対応した2値の画像データを出力する
ように構成された画像読取り装置において、 変換後の画像データを主走査方向の各ラインにおいて奇
数番目の画素の画像データの集合である奇数画素ブロッ
クと偶数番目の画素の画像データの集合である偶数画素
ブロックとに分割するための分割手段と、 前記分割手段により分割された奇数画素ブロックの画像
データに対して、ディザマトリクスの奇数番目の閾値レ
ベルを用いて疑似階調処理を施す奇数画素用疑似階調処
理手段と、 前記分割手段により分割された偶数画素ブロックの画像
データに対して、ディザマトリクスの偶数番目の閾値レ
ベルを用いて疑似階調処理を施す偶数画素用疑似階調処
理手段とを有してなることを特徴とする画像読取り装
置。
7. An original image is subdivided into pixels and read, the obtained analog signal of each pixel is converted into image data which is a multi-valued digital signal, and the converted image data is subjected to image processing to obtain each pixel. In an image reading device configured to output binary image data corresponding to, the converted image data is an odd pixel block and an even number which are a set of image data of odd-numbered pixels in each line in the main scanning direction. Dividing means for dividing into even-numbered pixel blocks, which is a set of image data of the second pixel, and odd-numbered threshold levels of the dither matrix, for the image data of the odd-numbered pixel blocks divided by the dividing means Pseudo-gradation processing means for odd-numbered pixels for performing pseudo-gradation processing and image data of the even-pixel block divided by the dividing means. Image reading apparatus characterized by comprising and a pseudo gradation processing means for even pixels subjected to pseudo gradation processing using the even-numbered threshold level box.
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Publication number Priority date Publication date Assignee Title
JPH08181873A (en) * 1994-12-21 1996-07-12 Ricoh Co Ltd Image forming device
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