JPH05266691A - System for constructing large-scale memory - Google Patents
System for constructing large-scale memoryInfo
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- JPH05266691A JPH05266691A JP4095942A JP9594292A JPH05266691A JP H05266691 A JPH05266691 A JP H05266691A JP 4095942 A JP4095942 A JP 4095942A JP 9594292 A JP9594292 A JP 9594292A JP H05266691 A JPH05266691 A JP H05266691A
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Abstract
Description
【０００１】[0001]
【産業上の利用分野】本発明は、ＲＡＭチップ内のブロ
ックの利用率を良くして大規模メモリの歩留りを向上さ
せると共に、信頼性の高い大規模メモリを構成する大規
模メモリ構成方式に関するものである。BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a large-scale memory configuration system for improving the utilization rate of blocks in a RAM chip to improve the yield of large-scale memory and to construct a highly reliable large-scale memory. Is.
【０００２】[0002]
【従来の技術】図１１は、外部システムとシリアルデー
タをやりとりし、記録するためのメモリの基本ユニット
を示す図である。図１１において、７はキャッシュメモ
リ、８は入出力端子、９−１〜９−Ｎはシフトレジスタ
を構成するフリップフロップ、１１はチップ群、１２−
Ａ１〜１２−ＡＮはＲＡＭ（ランダムアクセスメモリ）
のチップである。チップ群１１のうち、同じ横列に属す
るチップ（例、１２−Ａ１〜１２−ＡＮ）は、それぞれ
同一のアドレス線に接続されている。従って、或るアド
レスが与えられると、各列（１列〜Ｎ列）の該当するＲ
ＡＭチップが、同時並行的に選択され、アクセスされ
る。2. Description of the Related Art FIG. 11 is a diagram showing a basic unit of a memory for exchanging and recording serial data with an external system. In FIG. 11, 7 is a cache memory, 8 is an input / output terminal, 9-1 to 9-N are flip-flops forming a shift register, 11 is a chip group, 12-
A1 to 12-AN is a RAM (random access memory)
It is a chip. Of the chip group 11, chips (eg, 12-A1 to 12-AN) belonging to the same row are connected to the same address line. Therefore, when a certain address is given, the corresponding R of each column (1st column to Nth column)
AM chips are selected and accessed concurrently.
【０００３】まず、チップ群１１よりデータをリードす
る時について説明する。例えば、供給されたアドレスに
より、チップ１２−Ａ１が選択されたとすると、１２−
Ａ１の指定された番地の１ビットのデータが、シフトレ
ジスタ９−１に取り出される。同様に、他のチップ１２
−Ａ２，１２−Ａ３，…１２−ＡＮからも、１ビットの
データが対応するフリップフロップに取り出される。First, the case of reading data from the chip group 11 will be described. For example, if the chip 12-A1 is selected by the supplied address, then 12-
The 1-bit data at the designated address of A1 is taken out to the shift register 9-1. Similarly, another chip 12
From -A2, 12-A3, ... 12-AN, 1-bit data is taken out to the corresponding flip-flop.
【０００４】フリップフロップ９−１〜９−Ｎにデータ
が出揃ったところで、各フリップフロップのデータが入
出力端子８に向かってシフトされて行くよう、シフトレ
ジスタ７を動作させる。即ち、各チップから並行して
（パラレルで）取り出されたデータが、シリアルに入出
力端子８より取り出される（矢印Ｂ）。When the data is completely output to the flip-flops 9-1 to 9-N, the shift register 7 is operated so that the data of each flip-flop is shifted toward the input / output terminal 8. That is, the data taken out in parallel (in parallel) from each chip is taken out serially from the input / output terminal 8 (arrow B).
【０００５】チップ群１１にデータをライトとする時
は、入出力端子８より矢印Ａの如くライトしたいデータ
を１ビットづつシリアルに入力する。そして、１ビット
入力する度に、データが前方のフリップフロップに送ら
れるよう、シフトレジスタ７を動作させる。各フリップ
フロップにデータが揃ったところで、アドレス線により
選択された対応するチップに書き込まれる。When writing data to the chip group 11, the data to be written is serially input bit by bit from the input / output terminal 8 as indicated by arrow A. Then, every time 1 bit is input, the shift register 7 is operated so that the data is sent to the front flip-flop. When the data is gathered in each flip-flop, it is written in the corresponding chip selected by the address line.
【０００６】図１３は、従来のメモリ部の基本構成を示
す図である。符号は、図１１のものに対応し、７−１〜
７−Ｍはシフトレジスタ、１１−１〜１１−Ｍはチップ
群である。メモリ部は、数多くの前記のような基本ユニ
ットで構成されている。特に大規模メモリを構成する場
合は、基本ユニットの数は膨大なものとなる。FIG. 13 is a diagram showing the basic structure of a conventional memory unit. The reference numerals correspond to those in FIG.
7-M is a shift register, and 11-1 to 11-M are chip groups. The memory section is composed of a large number of basic units as described above. Especially when configuring a large-scale memory, the number of basic units becomes enormous.
【０００７】ところで、シリコンのウェーハ上にメモリ
を製造する段階で、何らかの原因で欠陥部分が生ずるこ
とがある。これは、現在の技術レベルでは避けることは
できない。欠陥部分では、データの記録が指示通りには
行われない（例、「１」を書き込めという場合に、書き
込まれない）。小規模のメモリならば、欠陥部分を避け
た部分を使用して製作することも出来る。By the way, at the stage of manufacturing a memory on a silicon wafer, a defective portion may occur for some reason. This is unavoidable at the current technical level. In the defective portion, data recording is not performed as instructed (eg, when "1" is written, it is not written). If it is a small-scale memory, it can be manufactured by using the part that avoids the defective part.
【０００８】しかし、大規模のメモリ（シリコンウェー
ハ全体で１個の機能モジュールを構成するウェーハスケ
ールメモリのような形態）を製作しようとすると、その
領域内にはどうしても欠陥部分を含んでしまうことにな
る。そのため、大規模メモリを製造する上で最も重要な
ことは、欠陥部分を発見し、それを回避しながらメモリ
回路を構成することである。そして、製造時の歩留りを
良くするため、前記回避措置を取るに際して、道連れで
無駄になってしまう正常部分を、出来るだけ少なくする
ことが望まれている。However, when a large-scale memory (a form such as a wafer-scale memory in which one functional module is formed on the entire silicon wafer) is manufactured, a defective portion is inevitably included in the area. Become. Therefore, the most important factor in manufacturing a large-scale memory is to find a defective portion and configure the memory circuit while avoiding the defective portion. Then, in order to improve the yield in manufacturing, it is desired to reduce as much as possible the normal portion which is wasted along with the traveling when the avoidance measures are taken.
【０００９】（欠陥回避の従来技術）図１０は、従来技
術による大規模メモリの構成方法の１例である。符号は
図１１のものに対応し、Ｙは予備チップ、Ｈ−１，Ｈ−
２は横列チップ群である。アレイ状に配列されたＲＡＭ
のチップは、横列のチップ群単位で３−ｏut of −４の
冗長構成（３個必要なところに、余分の１個を加えて合
計４個設ける構成）になっている。図中×印で示したと
ころの、欠陥を含むチップは、メモリ部の製造時あるい
は出荷テスト時に、経路選択により切り離され、良品の
チップのみが実際に配線され、動作する。(Prior Art of Defect Avoidance) FIG. 10 shows an example of a method of constructing a large-scale memory according to the prior art. Reference numerals correspond to those in FIG. 11, Y is a spare chip, and H-1, H-
2 is a row chip group. RAM arranged in an array
The chips have a 3-out of -4 redundancy configuration in units of horizontal row chip groups (a configuration in which an extra one is added to a location where three are required to provide a total of four). Chips including defects, which are indicated by Xs in the figure, are separated by route selection at the time of manufacturing or shipping test of the memory portion, and only non-defective chips are actually wired and operated.
【００１０】即ち、１つの欠陥チップを含む横列チップ
群（例、Ｈ−１）では、図示するような経路シフトによ
る切り換えにより、予備チップ群に切り換えられる。ま
た２つ以上の欠陥チップを含む横列チップ群Ｈ−２は、
もはやチップが不足するので、横列チップ群Ｈ−２全体
がバイパスされる。That is, the row chip group (eg, H-1) including one defective chip is switched to the spare chip group by switching by the path shift as shown in the drawing. Further, the row chip group H-2 including two or more defective chips is
Since there are no more chips, the entire row chip group H-2 is bypassed.
【００１１】この手法では、欠陥をチップ単位でしか切
り離せないので、チップが１Ｍビットから成るものであ
った場合、たった１ビットの欠陥のために、１Ｍビット
全てが無駄となり、全体としての歩留りが上がりにくい
という欠点を持つ。また、シフトやバイパスによる経路
の切換処理も複雑になり、コストアップとなる。In this method, since the defect can be separated only in chip units, if the chip is composed of 1M bits, all 1M bits are wasted because the defect is only 1 bit, and the overall yield is reduced. It has the drawback of being difficult to climb. Also, the process of switching the route by shifting or bypassing becomes complicated, resulting in an increase in cost.
【００１２】図１２は、従来技術による大規模メモリの
他の構成手法を示す図である。符号は図１０のものに対
応し、１０Ａはチップデータ選択回路、１２−１〜１２
−３はチップ、１５はブロック、１６は欠陥ブロック、
Ｌはデータ線である。チップ群１１内の各チップ１２−
１，１２−２，…，Ｙを、それぞれ一定の大きさ（例え
ば、１Ｋバイト）のブロックに分割する。そして、欠陥
を含むブロックは、矢印で示す如く、予備チップの対応
する正常ブロックと置き換える。そして、欠陥ブロック
を指し示すアドレスでの読み出し時や書き込み時には、
チップデータ選択回路１０Ａが、データ線Ｌを予備チッ
プＹの方に切換接続する。FIG. 12 is a diagram showing another construction method of a large-scale memory according to the prior art. Reference numerals correspond to those of FIG. 10, and 10A is a chip data selection circuit, 12-1 to 12
-3 is a chip, 15 is a block, 16 is a defective block,
L is a data line. Each chip 12 in the chip group 11-
, 12 are divided into blocks each having a constant size (for example, 1 Kbyte). Then, the block including the defect is replaced with the corresponding normal block of the spare chip as indicated by the arrow. Then, when reading or writing at the address that points to the defective block,
The chip data selection circuit 10A switches and connects the data line L to the spare chip Y.
【００１３】この手法では、先の図１０の手法に比較し
て、ブロックというより細かい単位での欠陥の回避が行
えるため、無駄になるＲＡＭ容量が少なくなり、歩留り
が向上する。しかし、同一横列の中に予備チップの数
（図１２では１個）を越える欠陥ブロックが存在した場
合（例、図１２の上から５列目の場合）には、置き換え
が不可能である。In this method, as compared with the method of FIG. 10 described above, defects can be avoided in smaller units such as blocks, and thus the wasted RAM capacity is reduced and the yield is improved. However, if there is a defective block that exceeds the number of spare chips (one in FIG. 12) in the same row (for example, in the case of the fifth row from the top of FIG. 12), replacement is impossible.
【００１４】欠陥部分を回避するため、従来は次のよう
にしていた。メモリは細かい単位のブロック（例、２５
６ビット）あるいはチップ単位に分けられ、それらは配
線で相互に接続されているが、その配線を冗長構成にし
ておく。そして、欠陥部分を発見するテスト（例、マー
チングパターンテスト）をした後、欠陥部分を含むブロ
ックは、ブロック全体を欠陥ブロックとして扱い、そこ
への配線をカットして他の正常なブロックから切り離す
と共に、冗長構成により用意してある配線を使って、正
常ブロック同志の接続をしている。In order to avoid the defective portion, the following has been done conventionally. The memory is a block of small units (eg 25
6 bits) or divided into chips, and these are connected to each other by wiring, but the wiring is made redundant. After performing a test to find the defective part (eg marching pattern test), the block containing the defective part is treated as a defective block, and the wiring to it is cut to separate it from other normal blocks. , The normal blocks are connected to each other by using the wiring prepared by the redundant configuration.
【００１５】次に、ＲＡＭ（ランダムアクセスメモリ）
を製作する場合に、欠陥部分を回避する方法である欠陥
ブロック交替について説明する。図５は、ＲＡＭを示す
図である。１２−１〜１２−６はチップ、１４はＲＡ
Ｍ、１５はブロック、１６は欠陥ブロック、１７はワー
ド長ブロック群である。即ち、点線で囲ったチップ１２
−４に示すように、縦の１列は１つのチップを示す。点
線で囲ったワード長ブロック群１７のような、横の１列
は、１ワードの長さのデータを蓄えるのに当てられてい
るブロック群を示す。Next, a RAM (random access memory)
The replacement of defective blocks, which is a method of avoiding defective portions when manufacturing the, will be described. FIG. 5 is a diagram showing the RAM. 12-1 to 12-6 are chips, 14 is RA
M and 15 are blocks, 16 is a defective block, and 17 is a word length block group. That is, the chip 12 surrounded by a dotted line
As shown in -4, one vertical column indicates one chip. One horizontal row, such as a word length block group 17 surrounded by a dotted line, indicates a block group that is dedicated to storing data having a length of one word.
【００１６】チップ１２−６は、予備用のチップであ
る。ブロック交替法では、横１列に含まれている欠陥ブ
ロックの数をかぞえ、１つであれば予備用のチップのブ
ロックで代替し、２以上であれば、代替個数が不足する
ので、その横１列全体を使用不可として切り離す。The chip 12-6 is a spare chip. In the block replacement method, the number of defective blocks included in one horizontal row is counted, and if there is one, it is replaced with a block of a spare chip, and if it is two or more, the number of replacements is insufficient. Disconnect the entire row as unusable.
【００１７】例えば、図５の１番上の横１列（ワード長
ブロック群）に注目すると、チップ１２−２に属するブ
ロック（１６）だけが欠陥ブロックである。そこでそれ
の代わりに、予備用チップであるチップ１２−６に属す
るその横列のブロック１５−１を使用する。具体的に
は、欠陥ブロック１６にアクセスするアドレスが出され
た時には、図示しない切換機構により、チップ１２−６
に属する前記ブロックの方にアクセスするようにしてお
く。For example, focusing on the uppermost horizontal row (word length block group) in FIG. 5, only the block (16) belonging to the chip 12-2 is a defective block. Therefore, instead of that, the block 15-1 in the row belonging to the chip 12-6 which is the spare chip is used. Specifically, when an address for accessing the defective block 16 is issued, the switching mechanism (not shown) causes the chip 12-6 to be operated.
The block belonging to the above is accessed.
【００１８】また、ワード長ブロック群１７のように、
１列に２つの欠陥ブロックを含んでいる場合には、代替
用のブロックが１列につき１個しかないから、欠陥を完
全に修復することは出来ない。そのようなワード長ブロ
ック群では、１ワードを正確に記録することが出来ない
から、この横１列全体は使用不可として切り離される。Further, like the word length block group 17,
If one row contains two defective blocks, the defect cannot be completely repaired because there is only one replacement block per row. Since one word cannot be accurately recorded in such a word length block group, this entire horizontal row is separated as unusable.
【００１９】[0019]
（問題点）しかしながら、前記した従来の大規模メモリ
構成方式には、次のような問題点があった。第１の問題
点は、或るワード長ブロック群に２個以上の欠陥ブロッ
クが含まれる時には、正常ブロックが多く含まれている
にもかかわらず、そのワード長ブロック群全体が切り離
されてしまうので、無駄になる正常ブロックの数が多い
という点である。第２の問題点は、基本ユニット段階で
の冗長構成が考慮されておらず、何らかの原因により１
つの基本ユニットが故障した時、大規模メモリ全体が使
用不可となってしまうという点である。(Problem) However, the above-mentioned conventional large-scale memory configuration method has the following problems. The first problem is that when a certain word-length block group includes two or more defective blocks, the entire word-length block group is separated even though many normal blocks are included. The point is that there are many wasted normal blocks. The second problem is that the redundant configuration at the basic unit stage is not taken into consideration, and
When one basic unit fails, the entire large-scale memory becomes unavailable.
【００２０】（問題点の説明）まず第１の問題点を、図
５のワード長ブロック群１７を例にとって説明する。こ
れには欠陥ブロックが２つあるために、このワード長ブ
ロック群１７全体が使用不可として切り離されるが、そ
の際、この群に属する４個の正常ブロックも、道連れに
されて切り離されてしまう。ワード長が長ければ、無駄
になる正常ブロックの数も多くなる。例えば、ワード長
が３２ビットの場合、欠陥ブロックが２個（２ビットに
相当）あったとすると、残りの正常ブロック３０個も、
同時に切り離されてしまう。(Explanation of Problems) First, the first problem will be described by taking the word length block group 17 of FIG. 5 as an example. Since there are two defective blocks in this, the entire word length block group 17 is cut off as unusable, but at this time, four normal blocks belonging to this group are also taken along and separated. The longer the word length, the greater the number of normal blocks that are wasted. For example, if the word length is 32 bits and there are two defective blocks (corresponding to 2 bits), the remaining 30 normal blocks are also
It will be separated at the same time.
【００２１】次に、第２の問題点であるが、図１３に示
したように、多くの基本ユニットから大規模メモリが構
成されているわけであるが、基本ユニット段階での冗長
構成が用意されていないと、或る基本ユニットが故障し
た場合、それなくしては大規模メモリ全体が正常に機能
しなくなるから、結局、大規模メモリ全体が使用できな
くなる。本発明は、以上のような問題点を解決すること
を課題とするものである。Next, regarding the second problem, as shown in FIG. 13, a large-scale memory is composed of many basic units, but a redundant structure at the basic unit stage is prepared. Otherwise, if a basic unit fails, the entire large-scale memory will not function normally without it, so that the entire large-scale memory cannot be used. An object of the present invention is to solve the above problems.
【００２２】[0022]
【課題を解決するための手段】前記課題を解決するた
め、本発明の大規模メモリ構成方式では、大規模メモリ
をＫ−ｏｕｔ−ｏｆ−（Ｋ＋１）冗長構成とされた複数
のメモリグループで構成し、単一のメモリグループは複
数のチップと各チップへの入出力を行う冗長構成とされ
たループ構成のシフトレジスタとで構成し、該チップ内
の欠陥ブロックを重み付けが任意に行えるアドレス分散
切換により異なるアドレスのブロック群に分散させた
後、欠陥ブロックを予備チップのブロックで代替させる
こととした。In order to solve the above problems, in the large scale memory configuration system of the present invention, the large scale memory is configured by a plurality of memory groups having a K-out-of- (K + 1) redundant configuration. However, a single memory group is composed of a plurality of chips and a shift register of a loop configuration having a redundant configuration for inputting / outputting to / from each chip, and address distribution switching capable of arbitrarily weighting a defective block in the chip. Therefore, the defective block is replaced with the block of the spare chip after the blocks are distributed to the block group of different addresses.
【００２３】[0023]
【作 用】大規模メモリを構成する際、複数のチップ
と各チップへの入出力を行うシフトレジスタとから成る
メモリグループが、複数個集まったものとして大規模メ
モリを構成する。シフトレジスタをループに構成する第
１のメリットは、書き込み／読み出し時のシフト方向が
同一になるということである。第２のメリットは、図１
４に示すように、ＳＥＣ−ＤＥＤ符号の符号器／復号器
を接続が容易になることである（なお、図１４におい
て、（イ）は復号化の場合，（ロ）は符号化の場合を示
しており、７はシフトレジスタ、８は入出力端子、９−
１，９−２はフリップフロップ、１０−１，１０−２は
ゲート、１２−１，１２−２はチップ、４０は符号器／
復号器、４１は加算器、４２，４３はマルチプレクサで
ある）。第３のメリットは、予備のシフトレジスタを持
つ構成をとり易いことである。[Operation] When configuring a large-scale memory, the large-scale memory is configured as a collection of a plurality of memory groups each including a plurality of chips and a shift register that inputs and outputs to each chip. The first advantage of configuring the shift register in a loop is that the shift directions at the time of writing / reading are the same. The second merit is Figure 1
As shown in FIG. 4, it is easy to connect the encoder / decoder of the SEC-DED code (in FIG. 14, (a) shows the case of decoding and (b) shows the case of encoding. 7 is a shift register, 8 is an input / output terminal, and 9-
1, 9-2 are flip-flops, 10-1, 10-2 are gates, 12-1, 12-2 are chips, 40 is an encoder /
Decoder, 41 is an adder, and 42 and 43 are multiplexers). The third merit is that it is easy to adopt a configuration having a spare shift register.
【００２４】そして、それらのメモリグループを、予備
のメモリグループを１つ余分に持ったＫ−ｏｕｔ−ｏｆ
−（Ｋ＋１）冗長構成とする。また、各メモリグループ
内では、シフトレジスタを冗長構成（例えばＫ−ｏｕｔ
−ｏｆ−（Ｋ＋１）冗長構成）とする。Then, those memory groups are replaced with K-out-of having one extra memory group.
-(K + 1) redundant configuration. In each memory group, the shift register has a redundant configuration (for example, K-out).
-Of- (K + 1) redundant configuration).
【００２５】更に、メモリグループの各チップにおいて
は、重み付けが任意に行えるアドレス分散切換により、
欠陥ブロックを巧みに異なるアドレスに分散させ、予備
チップのブロックで代替させる。Further, in each chip of the memory group, by the address distribution switching which allows arbitrary weighting,
The defective blocks are skillfully distributed to different addresses and replaced by blocks of spare chips.
【００２６】このようにして大規模メモリを構成する
と、構成要素がいくつかの階層に分けられ、各階層で冗
長構成が採用されるので、一部の故障により大規模メモ
リ（例、ウェーハスケールメモリ）全体が使用不能に陥
ることが防げる。また、欠陥ブロックの切り離しに伴い
無駄にされる正常ブロックの数が少なく出来る。When the large-scale memory is constructed in this way, the constituent elements are divided into several layers, and a redundant configuration is adopted in each layer, so that some failures cause large-scale memory (eg, wafer-scale memory). It can prevent the whole from becoming unusable. In addition, the number of normal blocks that are wasted due to the separation of defective blocks can be reduced.
【００２７】[0027]
【実施例】以下、本発明の実施例を図面に基づいて詳細
に説明する。図３は、本発明が適用されたウェーハを示
す図である。通常、メモリは、シリコンの１枚のウェー
ハの何分の１かを使用して形成されるが、大規模メモリ
になると、その面積が広くなる。そして、最も大規模な
ものとして、１枚のウェーハを１つの大規模メモリとす
ることが考えられている（ウェーハスケールインテグレ
ーションファイルメモリシステム）。図３は、そのよう
なウェーハスケールのメモリを示している。図３におい
て、１はウェーハ、２はメモリ部、３はループ部、４は
制御部、４−１は入出力制御回路、４−２は冗長構成切
換回路、４−３はテスト制御回路、７はシフトレジス
タ、１２はチップである。Embodiments of the present invention will now be described in detail with reference to the drawings. FIG. 3 is a diagram showing a wafer to which the present invention is applied. Memory is typically formed using a fraction of a single wafer of silicon, but larger memories have larger areas. Then, as the largest one, it is considered to use one wafer as one large scale memory (wafer scale integration file memory system). FIG. 3 shows such a wafer scale memory. In FIG. 3, 1 is a wafer, 2 is a memory unit, 3 is a loop unit, 4 is a control unit, 4-1 is an input / output control circuit, 4-2 is a redundant configuration switching circuit, 4-3 is a test control circuit, 7 Is a shift register, and 12 is a chip.
【００２８】入出力制御回路４−１は、メモリ部２への
データの入出力を制御する。テスト制御回路４−３は、
欠陥部分を検出するための回路であり、メモリ部２の各
記憶単位の動作をテストして、欠陥となっているか否か
調べる。冗長構成切換回路４−２は、冗長構成を採用し
ているメモリ部２において、冗長部を使用する際の切換
を行う回路である。なお、その冗長構成は、図４や図６
によって、後に説明する。The input / output control circuit 4-1 controls the input / output of data to / from the memory section 2. The test control circuit 4-3 is
This is a circuit for detecting a defective portion, and tests the operation of each storage unit of the memory unit 2 to check whether or not there is a defect. The redundant configuration switching circuit 4-2 is a circuit that performs switching when the redundant portion is used in the memory unit 2 that employs the redundant configuration. The redundant configuration is as shown in FIG.
Will be described later.
【００２９】図１は、ワード単位のデータを記録するた
めの本発明におけるメモリの基本ユニットを示す図であ
る。図１において、７はシフトレジスタ、８は入出力端
子、９−１，９−２，９−３，９−Ｎはフリップフロッ
プ、１０−１，１０−２，１０−Ｎはゲート、１１はチ
ップ群、１２−１，１２−２，１２−３，…，１２−Ｎ
はＲＡＭ（ランダムアクセスメモリ）のチップである。FIG. 1 is a diagram showing a basic unit of a memory according to the present invention for recording data in word units. In FIG. 1, 7 is a shift register, 8 is an input / output terminal, 9-1, 9-2, 9-3, 9-N are flip-flops, 10-1, 10-2, 10-N are gates, and 11 is. Chip group, 12-1, 12-2, 12-3, ..., 12-N
Is a RAM (random access memory) chip.
【００３０】まず、チップ群１１よりデータをリードす
る時について説明する。チップ１２−１から１ビットの
データが、ゲート１０−１を通ってフリップフロップ９
−１に取り出される。同様に他のチップからも、１ビッ
トのデータが、対応するフリップフロップに取り出され
る。フリップフロップ９−１〜９−Ｎにデータが出揃っ
たところで、各フリップフロップのデータが入出力端子
８へ向かってシフトされて行くよう、シフトレジスタ７
を動作させる。即ち、各チップから並行して（パラレル
で）取り出されたデータが、シリーズの形で入出力端子
８より取り出される（矢印Ｂ）。First, the case of reading data from the chip group 11 will be described. 1-bit data from the chip 12-1 passes through the gate 10-1 and the flip-flop 9
-1 is taken out. Similarly, 1-bit data is taken out from the other chip to the corresponding flip-flop. When all the data has been output to the flip-flops 9-1 to 9-N, the shift register 7 is arranged so that the data of each flip-flop is shifted toward the input / output terminal 8.
To operate. That is, the data taken out in parallel from each chip is taken out from the input / output terminal 8 in the form of a series (arrow B).
【００３１】チップ群１１にデータをライトとする時
は、入出力端子８より矢印Ａの如く、ライトしたいデー
タを１ビットづつシリーズに入力する。そして、１ビッ
ト入力する度に、データが前方のフリップフロップに送
られるよう、シフトレジスタ７を動作させる。各フリッ
プフロップにデータが揃ったところで、対応するゲート
を通って、対応するチップに書き込まれる。When writing data to the chip group 11, the data to be written is input to the series from the input / output terminal 8 bit by bit as indicated by arrow A. Then, every time 1 bit is input, the shift register 7 is operated so that the data is sent to the front flip-flop. When the data is collected in each flip-flop, it is written in the corresponding chip through the corresponding gate.
【００３２】図２は、メモリ部の基本構成を示す図であ
る。符号は図１のものに対応し、７−１〜７−Ｍはシフ
トレジスタ、１０はゲート、１１−１〜１１−Ｍはチッ
プ群、１２はチップである。メモリ部は、数多くの前記
のような基本ユニットで構成されている。特に、大規模
メモリを構成する場合は、基本ユニットの数は膨大なも
のとなる。FIG. 2 is a diagram showing the basic structure of the memory section. Reference numerals correspond to those in FIG. 1, 7-1 to 7-M are shift registers, 10 is a gate, 11-1 to 11-M are a chip group, and 12 is a chip. The memory section is composed of a large number of basic units as described above. In particular, when configuring a large scale memory, the number of basic units becomes enormous.
【００３３】図４は、本発明で採用するメモリ部の冗長
構成例を示す図である。図４において、７−１，７−
２，７−Ｙはシフトレジスタ、１１−１，１１−２はチ
ップ群、１３−１，１３−Ｋ，１３−Ｙはグループであ
る。これは、ウェーハ（大規模メモリ）を、幾つかのチ
ップ群のまとまりであるメモリグループ（以下単に「グ
ループ」という）とし、それが複数個集まって大規模メ
モリ（ウェーハスケールメモリ）を構成するものとし、
そのグループレベルで冗長構成を取る。FIG. 4 is a diagram showing an example of a redundant configuration of the memory unit adopted in the present invention. In FIG. 4, 7-1, 7-
2, 7-Y are shift registers, 11-1, 11-2 are chip groups, 13-1, 13-K, 13-Y are groups. In this, a wafer (large-scale memory) is made into a memory group (hereinafter simply referred to as a "group") that is a group of several chips, and a plurality of them are combined to form a large-scale memory (wafer-scale memory). age,
Take a redundant configuration at the group level.
【００３４】本発明では、基本的にはＫ−out of−（Ｋ
＋１）冗長構成を採用する。即ち、必要とされる構成要
素がＫ個である場合、（Ｋ＋１）個用意して、余分が１
つあるように構成する。図４では、符号中にＹ（予備）
が付されたものが、冗長用に余分に設けられたものであ
る。In the present invention, basically K-out of- (K
+1) Adopt a redundant configuration. That is, when the required number of components is K, (K + 1) are prepared, and the excess is 1.
Configure so that there is one. In FIG. 4, Y (spare) in the code
Those marked with are those provided for redundancy.
【００３５】まず、グループ１３−１に注目すると、こ
れはチップ群１１−１，１１−２の２つのチップ群から
成るものであるから、シフトレジスタも、７−１，７−
２の２つあれば足りる。しかし、いずれかのシフトレジ
スタが故障した場合、その代替が出来るように、シフト
レジスタ７Ｙが設けられている。同様に、各グループの
シフトレジスタも、１つ余分に設けられている。First, focusing on the group 13-1, since it is composed of two chip groups 11-1 and 11-2, the shift register is also 7-1, 7-.
Two of two is enough. However, the shift register 7Y is provided so that if one of the shift registers fails, it can be replaced. Similarly, one extra shift register is provided for each group.
【００３６】また、ウェーハ（大規模メモリ）全体を構
成する場合、このウェーハが目的としている容量，性能
を発揮するグループ１３−１〜１３−Ｋの外に、余分に
１個のグループ１３Ｙを設ける。もし、グループ１３−
１〜１３−Ｋだけなら、その内のどれかのグループが故
障すると、ウェーハ全体が所望の容量，性能を発揮しな
いこととなり、このウェーハの使用を断念しなければな
らない。しかし、予備のグループ１３Ｙが設けられてい
ると、故障したグループの代替をすることが出来、ウェ
ーハ全体が無駄になることはない。In the case where the entire wafer (large-scale memory) is formed, an extra group 13Y is provided in addition to the groups 13-1 to 13-K that exhibit the intended capacity and performance of this wafer. .. If group 13-
In the case of only 1 to 13-K, if any one of the groups fails, the entire wafer will not exhibit the desired capacity and performance, and the use of this wafer must be abandoned. However, if the spare group 13Y is provided, the failed group can be replaced and the entire wafer is not wasted.
【００３７】図６は、メモリの基本ユニットにおける誤
り訂正符号の適用例を示す図である。符号は図３のもの
に対応し、９はフリップフロップ、１０はゲート、１２
はチップ、１２Ｙ−１〜１２Ｙ−Ｚは予備用のチップ、
１８はワード長ブロック群、１９は情報ビット用チップ
群、２０は検査ビット用チップ群である。チップ１２Ｙ
−１〜１２Ｙ−Ｚは、次に説明するように、冗長構成用
に設けられたチップである。FIG. 6 is a diagram showing an application example of the error correction code in the basic unit of the memory. Reference numerals correspond to those in FIG. 3, 9 is a flip-flop, 10 is a gate, and 12
Is a chip, 12Y-1 to 12Y-Z are spare chips,
18 is a word length block group, 19 is an information bit chip group, and 20 is a check bit chip group. Chip 12Y
-1 to 12Y-Z are chips provided for a redundant configuration, as described below.
【００３８】ワード長が３２ビットの場合、情報ビット
用チップ群１９は、本来３２個のチップで構成される。
しかし、その内の幾つかのチップに対して（例、８チッ
プ）１個余分にチップを設ける。例えば、チップ１２Ｙ
−１は、それより左方にある幾つかのチップに対して、
冗長用に設けられたものである。どの範囲のチップに対
して設けられたかは、ゲート１０との接続の仕方を見る
ことによって分かる。チップ１２Ｙ−１は、それより左
方にあるチップ１２に対応した全てのゲート１０に接続
されている。このことにより、それらのチップ１２に対
して設けられたものであることが分かる。When the word length is 32 bits, the information bit chip group 19 is originally composed of 32 chips.
However, an extra chip is provided for some of the chips (for example, 8 chips). For example, chip 12Y
-1 is for some chips to the left of it,
It is provided for redundancy. The range of chips provided for the chip can be known by looking at the connection method with the gate 10. The chip 12Y-1 is connected to all the gates 10 corresponding to the chip 12 on the left side of the chip 12Y-1. From this, it can be seen that the chip 12 is provided.
【００３９】仮に、左端のチップのブロック２１に欠陥
があった場合、冗長用のチップ１２Ｙ−１のブロックの
内、ブロック２１と同じ横１列に属するブロック２２
が、その代替として使用される。具体的には、ブロック
２１をアクセスする際、ブロック２２の方にアクセスす
るよう接続線を切り換えることにより、代替がなされ
る。If the block 21 of the leftmost chip is defective, the block 22 belonging to the same horizontal row as the block 21 among the blocks of the redundant chip 12Y-1.
Is used as an alternative. Specifically, when the block 21 is accessed, the connection line is switched so as to access the block 22 to perform substitution.
【００４０】検査ビット用チップ群２０は、誤り訂正符
号に相当するもので、誤り訂正符号としては、ＳＥＣ−
ＤＥＤ符号（単一誤り訂正２重誤り検出符号）を、採用
することが出来る。ＳＥＣ−ＤＥＤ符号は、欠陥救済で
きなかった残存ハードエラーと、アルファ線によるソフ
トエラーの救済に用いる。The check bit chip group 20 corresponds to an error correction code, and the error correction code is SEC-
A DED code (single error correction double error detection code) can be adopted. The SEC-DED code is used for relieving residual hard errors that could not be relieved of defects and soft errors due to alpha rays.
【００４１】チップ１２Ｙ−Ｚは、検査ビット用チップ
群２０のチップ１２の何れかが故障した時の予備用であ
る。検査ビット用チップ群２０のビット数（チップ１２
の数）は、情報ビット用チップ群１９のビット数（チッ
プ１２の数）によって変わる。例えば、情報ビット数が
３２ビットであった場合、検査ビット数は７ビットが採
用される。基本ユニット内での冗長構成、および欠陥救
済は、以上のようになされる。The chips 12Y-Z are used as spares when any of the chips 12 in the check bit chip group 20 fails. Number of bits of chip group 20 for inspection bit (chip 12
Of the number of bits of the information bit chip group 19 (the number of chips 12). For example, when the number of information bits is 32, the number of check bits is 7. The redundant configuration and defect relief in the basic unit are performed as described above.
【００４２】しかし、上記したようなブロック交替法で
は、図５でも説明したように、１つの冗長用チップが守
備範囲とするチップ群内の、横１列方向（ワード長方
向）に２以上の欠陥があった場合、同じ列に属する正常
ブロックが全て犠牲になってしまう。そこで、本発明で
はそうならないよう、メモリにアクセスする際、見掛け
上、横１列に含まれる欠陥が出来るだけ１以下になるよ
うにするための、特殊なアドレス分散切換を行う。次
に、それについて説明する。However, in the block replacement method as described above, as described with reference to FIG. 5, two or more in the horizontal one column direction (word length direction) within the chip group covered by one redundant chip. If there is a defect, all normal blocks belonging to the same row will be sacrificed. Therefore, according to the present invention, when the memory is accessed, special address distribution switching is performed so as to apparently reduce the number of defects included in one horizontal row to 1 or less when accessing the memory. Next, it will be described.
【００４３】（アドレス分散切換）図８にアドレス分散
切換を行おうとしているＲＡＭを示す。図８において、
Ｃ0 〜ＣY はチップ、１５は正常ブロック、１６は欠陥
ブロック、３１は加算器、Ｗ0 〜ＷY は、アクセスしよ
うとして与えられたアドレスに加算する重みである。チ
ップＣY は、冗長構成のために設けられた予備用のチッ
プである。ＲＡＭのアドレスは、図８に示すように１番
下の横１列のアドレスを「０」とし、上の列に行くに従
い増大すると仮定する。(Address distribution switching) FIG. 8 shows a RAM which is going to perform address distribution switching. In FIG.
C 0 to C Y are chips, 15 is a normal block, 16 is a defective block, 31 is an adder, and W 0 to W Y are weights to be added to the address given to access. The chip C Y is a spare chip provided for a redundant configuration. It is assumed that the address of the RAM is set to "0" in the address of the lowermost horizontal row as shown in FIG. 8 and increases as it goes to the upper row.
【００４４】アクセスしようとして与えられたアドレス
（図８では左下から与えられている）は、各チップ毎に
設けられている加算器３１に加えられ、そこで適宜定め
られた重みＷ0 〜ＷY と加算される。そして、加算され
て得たアドレスのブロックに、アクセスする。従って、
或るアドレスにアクセスするよう命令を発しても、加算
される重みによって、チップ毎に命令とは異なったアド
レスに変えられる。即ち、アドレスが分散切換される。
その様子を、図９によって詳しく説明する。The address given to be accessed (given from the lower left in FIG. 8) is added to the adder 31 provided for each chip, and the weights W 0 to W Y appropriately determined are added thereto. Is added. Then, the block of the address obtained by the addition is accessed. Therefore,
Even if an instruction is issued to access a certain address, the weight to be added can change the address for each chip to a different address from the instruction. That is, the addresses are distributed and switched.
This will be described in detail with reference to FIG.
【００４５】図９は、アドレス分散切換のしくみを説明
する図である。符号は、図８のものに対応している。各
チップに与えられている重みは、図示するように、それ
ぞれ０，１，２，３，４，５と仮定する。図９（イ）は
アドレス分散切換する前の状態を示し、図９（ロ）は後
の状態を示している。FIG. 9 is a diagram for explaining the mechanism of address distribution switching. The reference numerals correspond to those in FIG. The weight given to each chip is assumed to be 0, 1, 2, 3, 4, 5 as shown in the figure. 9A shows a state before the address distribution switching, and FIG. 9B shows a state after the address distribution switching.
【００４６】まず図９（イ）について説明するが、アク
セスするアドレスとして「２」が与えられたとすると、
チップＣ0 では重みが０であるから、２＋０＝２で、ア
ドレス２のブロックがアクセスされる。しかし、チップ
Ｃ1 では重みが１であるから、２＋１＝３で、アドレス
３のブロックがアクセスされる。即ち、点線矢印のよう
に、重み分だけ異なったアドレスのブロックがアクセス
される。他のチップにおいても、同様にしてアクセスさ
れる。チップＣ4 ，ＣY では、点線で囲ったブロックで
示すように、現実の最高アドレスである「５」を越えて
上にはみ出すが、その場合には最低のアドレス「０」に
舞い戻り、はみ出した分だけ進むという具合に取り扱
う。First, referring to FIG. 9A, if "2" is given as an address to be accessed,
Since the weight is 0 in the chip C 0 , the block of the address 2 is accessed at 2 + 0 = 2. However, since the weight is 1 in the chip C 1 , the block of the address 3 is accessed at 2 + 1 = 3. That is, as shown by the dotted arrow, blocks having different addresses by the weight are accessed. The other chips are also accessed in the same manner. In the chips C 4 and C Y , as shown by the block surrounded by the dotted line, it protrudes above the actual highest address “5”, but in that case, it jumps back to the lowest address “0” and protrudes. Handle as if it advances by minutes.
【００４７】図９（ロ）は、重み付けをした場合に、実
際にアクセスされるブロックを、横１列になるよう並べ
変えたものである。因みに、図９（イ）の点線矢印の先
端にあるブロックは、図９（ロ）ではアドレス２の横１
列に整列させられている。即ち、各アドレスに属するブ
ロックは、見掛け上、図９（ロ）のようになる。このよ
うにすることにより、図９（イ）ではアドレス４に属す
るブロックには、４個の欠陥ブロックがあったのに、図
９（ロ）では、その内の３個は他のアドレスに分散され
たことになる。In FIG. 9B, the blocks actually accessed when weighted are rearranged so as to form one horizontal row. By the way, the block at the tip of the dotted line arrow in FIG.
Aligned in rows. That is, the blocks belonging to each address are apparently as shown in FIG. By doing so, although the block belonging to the address 4 has four defective blocks in FIG. 9A, three of them are distributed to other addresses in FIG. 9B. It was done.
【００４８】従来では、２個の欠陥ブロックを含む場合
は、その横１列のブロック全部が切り離されていたが、
アドレス分散切換をすることにより、１個を全く欠陥を
含まない他の列に移すことにより、１個の予備ブロック
により訂正が可能な列に変えることが出来る。これによ
り、無駄になってしまう正常ブロックの数を少なくする
ことが出来る。アドレス分散切換された後、横１列（１
ワード）に欠陥ブロックが１つ含まれていれば、その欠
陥ブロックは、チップＣY に属する正常ブロックで代替
する。例えば、チップＣ1 の欠陥ブロック３３は、チッ
プＣY の正常ブロック３４で代替される。但し、チップ
ＣY に属するブロックのみが欠陥を含む場合は、何らの
交替処理も行わない。Conventionally, when two defective blocks are included, all the blocks in the horizontal row are separated.
By switching the address distribution, one column can be moved to another column which does not contain any defect, so that the column can be corrected by one spare block. This can reduce the number of normal blocks that are wasted. After the address distribution is switched, one horizontal row (1
If the word) includes one defective block, the defective block is replaced with a normal block belonging to the chip C Y. For example, the defective block 33 of the chip C 1 is replaced with the normal block 34 of the chip C Y. However, if only the block belonging to the chip C Y contains a defect, no replacement process is performed.
【００４９】本発明では、このアドレス分散切換をする
に際して、重みを、幾つかの或る特定の値に固定するの
でなく、任意に変えられるようにしている。そして、或
る重み付けを行って駄目であったら、別の重み付けでや
り直してみるという具合にして、欠陥ブロックが所望の
如く分散されるような重みの組み合わせを求め、その重
みによりアドレス分散切換を行うようにしている。それ
を行うのが、図７に示すアドレス分散切換制御回路であ
る。アドレス分散切換制御回路は、図３の冗長構成切換
回路５に含まれる。In the present invention, when the address distribution switching is performed, the weight is not fixed to some specific value but can be changed arbitrarily. Then, if a certain weighting is unsuccessful, the weighting is tried again with another weighting, and a combination of weights is calculated so that the defective blocks are distributed as desired, and the address distribution switching is performed according to the weighting. I am trying. The address distribution switching control circuit shown in FIG. 7 does this. The address distribution switching control circuit is included in the redundant configuration switching circuit 5 of FIG.
【００５０】図７において、３０は欠陥マップアドレス
発生回路、３１は加算器、３２は欠陥マップ、３３は制
御回路、３４は重みパターンマップ、３５は重みカウン
タ、３６は重みパターンマップアドレス生成回路、３７
はアドレス分散切換チェッカーである。In FIG. 7, 30 is a defect map address generation circuit, 31 is an adder, 32 is a defect map, 33 is a control circuit, 34 is a weight pattern map, 35 is a weight counter, 36 is a weight pattern map address generation circuit, 37
Is an address distribution switching checker.
【００５１】制御回路３３に与えられるクロックは、動
作の同期を取るためのものである。スタート信号が与え
られると、欠陥マップアドレス発生回路３０および重み
パターンマップアドレス生成回路３６に、アドレス発生
の指示がなされる。欠陥マップアドレス発生回路３０
は、図８の左下に描いているアドレスを発生する。重み
パターンマップアドレス生成回路３６は、重みパターン
マップ３４の中に予め格納されている重みの中から、今
回使用する重みを選択するアドレスを発生する。The clock given to the control circuit 33 is for synchronizing the operation. When the start signal is given, the defect map address generation circuit 30 and the weight pattern map address generation circuit 36 are instructed to generate an address. Defect map address generation circuit 30
Generates the address depicted in the lower left of FIG. The weight pattern map address generation circuit 36 generates an address for selecting the weight to be used this time from the weights stored in advance in the weight pattern map 34.
【００５２】重みパターンマップ３４からは、図８の重
みＷ0 〜ＷY が提供される。加算器３１で両者を加算し
たアドレスで、アドレス分散切換を行おうとしているＲ
ＡＭをアクセスする。そして、見掛け上、欠陥ブロック
が分散された後の状態（つまり、図９（ロ）の状態）
を、欠陥マップ３２に記録する。The weight pattern map 34 provides the weights W 0 to W Y of FIG. R which is going to perform address distribution switching with the address obtained by adding both by the adder 31
Access AM. Then, apparently, the state after the defective blocks are dispersed (that is, the state of FIG. 9B).
Are recorded in the defect map 32.
【００５３】重みカウンタ３５は、その欠陥マップの横
１列（ワード）に含まれる欠陥ブロックの数を数える。
アドレス分散切換チェッカー３７は、全ての横１列に存
在する欠陥ブロックが１以下になっているかチェックす
る。全てが１以下になっていれば、その時使用した重み
付けで良いし、ダメだったら別の重み付けでやり直す必
要がある。チェックの結果を、制御回路３３に報告す
る。なお、予備用のチップが１つとした場合には、含ま
れることが許容される欠陥ブロックの数は「１以下」で
あるが、２つであれば「２以下」である。The weight counter 35 counts the number of defective blocks included in one horizontal row (word) of the defect map.
The address distribution switching checker 37 checks whether or not the number of defective blocks existing in all horizontal 1 rows is 1 or less. If all are 1 or less, the weighting used at that time is acceptable, and if not, it is necessary to redo with another weighting. The check result is reported to the control circuit 33. When the number of spare chips is one, the number of defective blocks that are allowed to be included is "1 or less", but when it is two, it is "2 or less".
【００５４】このようにアドレス分散切換を行った後、
先に述べたブロック交替法により欠陥ブロックを救済す
ることにより、無駄に捨てられてしまう正常ブロックの
数を減らすことが出来る。After the address distribution switching is performed in this way,
By repairing defective blocks by the block replacement method described above, the number of normal blocks that are wastefully discarded can be reduced.
【００５５】[0055]
【発明の効果】以上述べた如く、本発明の大規模メモリ
構成方式によれば、構成要素がいくつかの階層に分けら
れ、各階層で冗長構成が採用されるので、一部の故障に
より大規模メモリ（例、ウェーハスケールメモリ）全体
が使用不能に陥ることがなくなる。また、欠陥ブロック
の切り離しに伴い無駄にされる正常ブロックの数が少な
くなる。As described above, according to the large-scale memory configuration system of the present invention, the constituent elements are divided into several layers, and the redundant configuration is adopted in each layer. The entire scale memory (eg, wafer scale memory) is no longer unusable. Further, the number of normal blocks wasted due to the separation of the defective block is reduced.
【図１】 本発明におけるメモリの基本ユニットを示す
図FIG. 1 is a diagram showing a basic unit of a memory according to the present invention.
【図２】 メモリ部の基本構成を示す図FIG. 2 is a diagram showing a basic configuration of a memory unit.
【図３】 本発明が適用されたウェーハを示す図FIG. 3 is a diagram showing a wafer to which the present invention is applied.
【図４】 本発明で採用するメモリ部の冗長構成例を示
す図FIG. 4 is a diagram showing a redundant configuration example of a memory unit adopted in the present invention.
【図５】 ＲＡＭを示す図FIG. 5 shows a RAM
【図６】 メモリの基本ユニットにおける誤り訂正符号
の適用例FIG. 6 is an application example of an error correction code in a basic unit of memory.
【図７】 アドレス分散切換制御回路FIG. 7 Address distribution switching control circuit
【図８】 アドレス分散切換を行おうとしているＲＡＭ
を示す図FIG. 8: RAM trying to perform address distribution switching
Showing
【図９】 アドレス分散切換のしくみを説明する図FIG. 9 is a diagram for explaining the mechanism of address distribution switching.
【図１０】 従来技術による大規模メモリの構成方法の
１例を示す図FIG. 10 is a diagram showing an example of a method of configuring a large-scale memory according to a conventional technique.
【図１１】 従来のメモリの基本ユニットを示す図FIG. 11 is a diagram showing a basic unit of a conventional memory.
【図１２】 従来技術による大規模メモリの他の構成手
法を示す図FIG. 12 is a diagram showing another configuration method of a large-scale memory according to the related art.
【図１３】 従来のメモリ部の基本構成を示す図FIG. 13 is a diagram showing a basic configuration of a conventional memory unit.
【図１４】 本発明のメモリの基本ユニットとＳＥＣ−
ＤＥＤ符号の符号器／復号器との接続を示す図FIG. 14 shows a basic unit of a memory of the present invention and SEC-
Diagram showing connection with encoder / decoder of DED code
１…ウェーハ、２…メモリ部、３…ループ部、４…制御
部、４−１…入出力制御回路、４−２…冗長構成切換回
路、４−３…テスト制御回路、７，７−１，７−２，７
−Ｍ…シフトレジスタ、８…入出力端子、９，９−１，
９−２，９−３，９−Ｎ…フリップフロップ、１０，１
０−１，１０−２，１０−Ｎ…ゲート、１１，１１−
１，１１−２，１１−Ｍ…チップ群、１２，１２−１，
１２−２，１２−３，１２−Ｎ…チップ、１３−１，１
３−Ｋ…グループ、１３Ｙ…予備グループ、１４…ＲＡ
Ｍ、１５…ブロック、１６…欠陥ブロック、１７，１８
…ワード長ブロック群、１９…情報ビット用チップ群、
２０…検査ビット用チップ群、２１，２２…ブロック、
３０…欠陥マップアドレス発生回路、３１…加算器、３
２…欠陥マップ、３３…制御回路、３４…重みパターン
マップ、３５…重みカウンタ、３６…重みパターンマッ
プアドレス生成回路、３７…アドレス分散切換チェッカ
ー、Ｃ0 〜ＣY …チップ、Ｗ0 〜ＷY …重み1 ... Wafer, 2 ... Memory part, 3 ... Loop part, 4 ... Control part, 4-1 ... Input / output control circuit, 4-2 ... Redundant configuration switching circuit, 4-3 ... Test control circuit, 7, 7-1 , 7-2, 7
-M ... shift register, 8 ... input / output terminals, 9, 9-1,
9-2, 9-3, 9-N ... Flip-flop, 10, 1
0-1, 10-2, 10-N ... Gate, 11, 11-
1, 11-2, 11-M ... Chip group, 12, 12-1,
12-2, 12-3, 12-N ... Chip, 13-1, 1
3-K ... group, 13Y ... spare group, 14 ... RA
M, 15 ... Block, 16 ... Defective block, 17, 18
... word length block group, 19 ... information bit chip group,
20 ... Check bit chip group 21, 22 ... Block,
30 ... Defect map address generation circuit, 31 ... Adder, 3
2 ... defect map, 33 ... control circuit, 34 ... weight pattern map, 35 ... weight counter, 36 ... weight pattern map address generation circuit, 37 ... address dispersion switching checker, C 0 -C Y ... chip, W 0 to W-Y …weight
─────────────────────────────────────────────────────
─────────────────────────────────────────────────── ───
【手続補正書】[Procedure amendment]
【提出日】平成４年７月１７日[Submission date] July 17, 1992
【手続補正１】[Procedure Amendment 1]
【補正対象書類名】明細書[Document name to be amended] Statement
【補正対象項目名】全文[Name of item to be corrected] Full text
【補正方法】変更[Correction method] Change
【補正内容】[Correction content]
【書類名】 明細書[Document name] Statement
【発明の名称】 大規模メモリ構成方式[Title of Invention] Large-scale memory configuration method
【特許請求の範囲】[Claims]
【発明の詳細な説明】Detailed Description of the Invention
【０００１】[0001]
【産業上の利用分野】本発明は、ＲＡＭチップ内のブロ
ックの利用率を良くして大規模メモリの歩留りを向上さ
せると共に、信頼性の高い大規模メモリを構成する大規
模メモリ構成方式に関するものである。BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a large-scale memory configuration system for improving the utilization rate of blocks in a RAM chip to improve the yield of large-scale memory and to construct a highly reliable large-scale memory. Is.
【０００２】[0002]
【従来の技術】図１０は、外部システムとシリアルデー
タをやりとりし、記録するためのメモリの基本ユニット
を示す図である。図１０において、７はシフトレジス
タ、８は入出力端子、９−１〜９−Ｎはシフトレジスタ
を構成するフリップフロップ、１１はチップ群、１２−
Ａ１〜１２−ＫＮはＲＡＭ（ランダムアクセスメモリ）
のチップである。チップ群１１のうち、同じ横列に属す
るチップ（例、１２−Ａ１〜１２−ＡＮ）は、それぞれ
同一のアドレス線に接続されている。従って、或るアド
レスが与えられると、各列（１列〜Ｎ列）の該当するＲ
ＡＭチップが、同時並行的に選択され、アクセスされ
る。2. Description of the Related Art FIG. 10 is a diagram showing a basic unit of a memory for exchanging and recording serial data with an external system. In FIG. 10, 7 is a shift register, 8 is an input / output terminal, 9-1 to 9-N are flip-flops forming a shift register, 11 is a chip group, 12-
A1 to 12-KN is RAM (random access memory)
It is a chip. Of the chip group 11, chips (eg, 12-A1 to 12-AN) belonging to the same row are connected to the same address line. Therefore, when a certain address is given, the corresponding R of each column (1st column to Nth column)
AM chips are selected and accessed concurrently.
【０００３】まず、チップ群１１よりデータをリードす
る時について説明する。例えば、供給されたアドレスに
より、チップ１２−Ａ１が選択されたとすると、１２−
Ａ１の指定された番地の１ビットのデータが、シフトレ
ジスタ７の対応するフリップフロップ９−１に取り出さ
れる。同様に、他のチップ１２−Ａ２，１２−Ａ３，…
１２−ＡＮからも、１ビットのデータが、対応するフリ
ップフロップに取り出される。First, the case of reading data from the chip group 11 will be described. For example, if the chip 12-A1 is selected by the supplied address, then 12-
The 1-bit data at the designated address of A1 is taken out by the corresponding flip-flop 9-1 of the shift register 7. Similarly, the other chips 12-A2, 12-A3, ...
Also from 12-AN, 1-bit data is taken out to the corresponding flip-flop.
【０００４】フリップフロップ９−１〜９−Ｎにデータ
が出揃ったところで、各フリップフロップのデータが入
出力端子８に向かってシフトされて行くよう、シフトレ
ジスタ７を動作させる。即ち、各チップから並行して
（パラレルで）取り出されたデータが、シリアルに入出
力端子８より取り出される（矢印Ｂ）。When the data is completely output to the flip-flops 9-1 to 9-N, the shift register 7 is operated so that the data of each flip-flop is shifted toward the input / output terminal 8. That is, the data taken out in parallel (in parallel) from each chip is taken out serially from the input / output terminal 8 (arrow B).
【０００５】チップ群１１にデータをライトとする時
は、入出力端子８より矢印Ａの如くライトしたいデータ
を１ビットづつシリアルに入力する。そして、１ビット
入力する度に、データが前方のフリップフロップに送ら
れるよう、シフトレジスタ７を動作させる。各フリップ
フロップにデータが揃ったところで、アドレス線により
選択された対応するチップに一斉に書き込まれる。When writing data to the chip group 11, the data to be written is serially input bit by bit from the input / output terminal 8 as indicated by arrow A. Then, every time 1 bit is input, the shift register 7 is operated so that the data is sent to the front flip-flop. When the data is gathered in each flip-flop, the data is simultaneously written to the corresponding chips selected by the address line.
【０００６】図１２は、従来のメモリ部の基本構成を示
す図である。符号は、図１０のものに対応し、７−１〜
７−Ｍはシフトレジスタ、１１−１〜１１−Ｍはチップ
群である。メモリ部は、数多くの前記のような基本ユニ
ットで構成されている。特に大規模メモリを構成する場
合は、基本ユニットの数は膨大なものとなる。FIG. 12 is a diagram showing the basic structure of a conventional memory unit. The reference numerals correspond to those in FIG.
7-M is a shift register, and 11-1 to 11-M are chip groups. The memory section is composed of a large number of basic units as described above. Especially when configuring a large-scale memory, the number of basic units becomes enormous.
【０００７】ところで、シリコンのウェーハ上にメモリ
を製造する段階で、何らかの原因で欠陥部分が生ずるこ
とがある。これは、現在の技術レベルでは避けることが
できない。欠陥部分では、データの記録が指示通りには
行われない（例、「１」を書き込めという場合に、メモ
リセルに正しく「１」が書き込まれない）。小規模のメ
モリならば、ウェーハの欠陥部分は使用せず、残りの正
常部分を使用して製作することも出来る。By the way, at the stage of manufacturing a memory on a silicon wafer, a defective portion may occur for some reason. This is unavoidable at the current level of technology. In the defective portion, data recording is not performed as instructed (eg, when writing "1", "1" is not written correctly in the memory cell). In the case of a small-scale memory, the defective portion of the wafer can be used instead of the defective portion of the wafer.
【０００８】しかし、大規模のメモリ（シリコンウェー
ハ全体で１個の機能モジュールを構成するウェーハスケ
ールメモリのような形態）を製作しようとすると、その
領域内にはどうしても欠陥部分を含んでしまうことにな
る。そのため、大規模メモリを製造する上で最も重要な
ことは、マーチングパターン試験等を実施して欠陥部分
を発見し、それを回避しながらメモリ回路を構成するこ
とである。そして、製造時の歩留りを良くするため、前
記回避措置を取るに際して、道連れで無駄になってしま
う正常部分を、出来るだけ少なくすることが望まれてい
る。However, when a large-scale memory (a form such as a wafer-scale memory in which one functional module is formed on the entire silicon wafer) is manufactured, a defective portion is inevitably included in the area. Become. Therefore, the most important thing in manufacturing a large-scale memory is to carry out a marching pattern test or the like to find a defective portion and to configure a memory circuit while avoiding the defective portion. Then, in order to improve the yield in manufacturing, it is desired to reduce as much as possible the normal portion which is wasted along with the traveling when the avoidance measures are taken.
【０００９】（欠陥回避の従来技術）図９は、従来技術
による大規模メモリの構成方法の１例である。符号は図
１０のものに対応し、Ｙは予備チップ、Ｈ−１，Ｈ−２
は横列チップ群である。アレイ状に配列されたＲＡＭの
チップは、横列のチップ群単位で３−ｏut of −４の冗
長構成（３個必要なところに、余分の１個を加えて合計
４個設ける構成）になっている。欠陥を含むチップは図
中×印で示されているが、これらはメモリ部の製造時あ
るいは出荷テスト時に、経路選択を行うことにより切り
離され、正常なチップのみが実際に配線され、動作す
る。(Prior Art of Defect Avoidance) FIG. 9 shows an example of a method of constructing a large-scale memory according to the prior art. Reference numerals correspond to those in FIG. 10, Y is a spare chip, and H-1 and H-2.
Is a row chip group. The RAM chips arranged in an array form a 3-out of -4 redundant configuration in a row chip group unit (a configuration in which an extra one is added to a required number of three to provide a total of four). There is. Chips containing defects are indicated by X's in the figure, but these are separated by route selection during manufacturing or shipping test of the memory section, and only normal chips are actually wired and operate.
【００１０】即ち、１つの欠陥チップを含む横列チップ
群（例、Ｈ−１）では、図示するような経路シフトによ
る切り換えにより、予備チップ群に切り換えられる。ま
た２つの欠陥チップを含む横列チップ群Ｈ−２は、この
場合に必要とされる３個のチップを提供することが出来
ないので、横列チップ群Ｈ−２全体がバイパスされる。That is, the row chip group (eg, H-1) including one defective chip is switched to the spare chip group by switching by the path shift as shown in the drawing. In addition, the row chip group H-2 including two defective chips cannot provide the three chips required in this case, and thus the row chip group H-2 is entirely bypassed.
【００１１】この手法では、欠陥をチップ単位でしか切
り離せないので、チップが１Ｍビットから成るものであ
った場合、たった１ビットの欠陥のために、１Ｍビット
全てが無駄となり、全体としての歩留りが上がりにくい
という欠点を持つ。また、シフトやバイパスによる経路
の切換処理も複雑になり、コストアップとなる。In this method, since the defect can be separated only in chip units, if the chip is composed of 1M bits, all 1M bits are wasted because the defect is only 1 bit, and the overall yield is reduced. It has the drawback of being difficult to climb. Also, the process of switching the route by shifting or bypassing becomes complicated, resulting in an increase in cost.
【００１２】図１１は、従来技術による大規模メモリの
他の構成手法を示す図である。符号は図９のものに対応
し、１０Ａはチップデータ選択回路、１２−１〜１２−
３はチップ、１５はブロック、１６は欠陥ブロック、Ｌ
はデータ線である。チップ群１１内の各チップ１２−
１，１２−２，…，Ｙを、それぞれ一定の大きさ（例え
ば、１Ｋバイト）のブロックに分割する。そして、欠陥
を含むブロックは、矢印で示す如く、予備チップの対応
する正常ブロックと置き換える。そして、欠陥ブロック
を指し示すアドレスでの読み出し時や書き込み時には、
チップデータ選択回路１０Ａが、データ線Ｌを予備チッ
プＹの方に切換接続する。FIG. 11 is a diagram showing another construction method of a large-scale memory according to the prior art. Reference numerals correspond to those of FIG. 9, and 10A is a chip data selection circuit, 12-1 to 12-
3 is a chip, 15 is a block, 16 is a defective block, L
Is a data line. Each chip 12 in the chip group 11-
, 12 are divided into blocks each having a constant size (for example, 1 Kbyte). Then, the block including the defect is replaced with the corresponding normal block of the spare chip as indicated by the arrow. Then, when reading or writing at the address that points to the defective block,
The chip data selection circuit 10A switches and connects the data line L to the spare chip Y.
【００１３】この手法では、先の図９の手法に比較し
て、チップより細かい単位であるブロック単位での欠陥
の回避が行えるため、無駄になるＲＡＭ容量が少なくな
り、歩留りが向上する。しかし、同一横列の中に、予備
チップの数（図１１では１個）を越える数の欠陥ブロッ
クが存在した場合（例、図１１の上から５列目の場合）
には、置き換えが不可能である。According to this method, as compared with the method of FIG. 9 described above, defects can be avoided in block units, which are smaller units than chips, so the wasted RAM capacity is reduced and the yield is improved. However, when there are defective blocks in the same row in a number exceeding the number of spare chips (one in FIG. 11) (eg, in the fifth row from the top of FIG. 11)
Cannot be replaced.
【００１４】[0014]
【発明が解決しようとする課題】 （問題点）前記した従来の大規模メモリ構成方式には、
次のような問題点があった。第１の問題点は、或るワー
ド長ブロック群に２個以上の欠陥ブロックが含まれる時
には、そのワード長ブロック群全体が切り離されてしま
うので、そのワード長ブロック群に含まれている正常ブ
ロックの数が無駄になってしまうという点である。第２
の問題点は、基本ユニット段階での構成が冗長構成とさ
れていないので、何らかの原因により１つの基本ユニッ
トが故障すると、大規模メモリ全体が使用不可となって
しまうという点である。(Problem) In the conventional large-scale memory configuration method described above,
There were the following problems. The first problem is that when a certain word length block group includes two or more defective blocks, the entire word length block group is cut off, so that a normal block included in the word length block group is separated. The point is that the number of is wasted. Second
However, since the configuration at the basic unit stage is not a redundant configuration, if one basic unit fails for some reason, the entire large scale memory becomes unusable.
【００１５】（問題点の説明）まず第１の問題点を、図
４によって説明する。図４は、ＲＡＭを示す図である。
符号は図１１のものに対応し、１２−４〜１２−６はチ
ップ、１７はワード長ブロック群である。ワード長ブロ
ック群１７には欠陥ブロックが２つあるために、このワ
ード長ブロック群１７全体が使用不可として切り離され
るが、その際、この群に属する４個の正常ブロックも、
道連れにされて切り離されてしまう。ワード長が長けれ
ば、無駄になる正常ブロックの数も多くなる。例えば、
ワード長が３２ビットの場合、欠陥ブロックが２個（２
ビットに相当）あったとすると、残りの正常ブロック３
０個も、同時に切り離されてしまう。(Explanation of Problems) First, the first problem will be described with reference to FIG. FIG. 4 is a diagram showing the RAM.
Reference numerals correspond to those in FIG. 11, 12-4 to 12-6 are chips, and 17 is a word length block group. Since the word length block group 17 has two defective blocks, the entire word length block group 17 is separated as unusable. At that time, the four normal blocks belonging to this group are also separated.
It is taken away and separated. The longer the word length, the greater the number of normal blocks that are wasted. For example,
If the word length is 32 bits, two defective blocks (2
If there is, it will be the remaining normal block 3
Even 0 will be separated at the same time.
【００１６】次に、第２の問題点であるが、大規模メモ
リは、図１２に示したように多くの基本ユニットから構
成されている。従って、基本ユニット段階での構成が冗
長構成とされていないと、或る基本ユニットが故障して
も、それに代替するものがない。基本ユニットの故障
は、予備ブロック数を越える欠陥ブロックが含まれる場
合や、入出力の為のシフトレジスタが故障している場合
などに生ずるから、たったそれだけの原因で大規模メモ
リ全体が使用できなくなる。本発明は、以上のような問
題点を解決することを課題とするものである。As a second problem, the large scale memory is composed of many basic units as shown in FIG. Therefore, if the configuration at the basic unit stage is not a redundant configuration, even if a certain basic unit fails, there is no substitute for it. The failure of the basic unit occurs when there are defective blocks that exceed the number of spare blocks, or when the shift register for input / output fails, so the entire large-scale memory cannot be used for a single reason. .. An object of the present invention is to solve the above problems.
【００１７】[0017]
【課題を解決するための手段】前記課題を解決するた
め、本発明の大規模メモリ構成方式では、大規模メモリ
をＫ−ｏｕｔ−ｏｆ−（Ｋ＋１）冗長構成とされた複数
のメモリグループで構成し、単一のメモリグループは複
数のチップと各チップへの入出力を行う冗長構成とされ
たループ構成のシフトレジスタとで構成し、該チップ内
の欠陥ブロックを重み付けが任意に行えるアドレス分散
切換により異なるアドレスのブロック群に分散させた
後、欠陥ブロックを予備チップのブロックで代替させる
こととした。In order to solve the above problems, in the large scale memory configuration system of the present invention, the large scale memory is configured by a plurality of memory groups having a K-out-of- (K + 1) redundant configuration. However, a single memory group is composed of a plurality of chips and a shift register of a loop configuration having a redundant configuration for inputting / outputting to / from each chip, and address distribution switching capable of arbitrarily weighting a defective block in the chip. Therefore, the defective block is replaced with the block of the spare chip after the blocks are distributed to the block group of different addresses.
【００１８】[0018]
【作 用】大規模メモリを構成する際、複数のチップ
と各チップへの入出力を行うシフトレジスタとから成る
メモリグループが、複数個集まったものとして大規模メ
モリを構成する。シフトレジスタをループに構成するこ
とにより、書き込み／読み出し時のシフト方向が同一に
なり、シフトレジスタを構成する回路が簡単になると共
に、図１３に示すように、ＳＥＣ−ＤＥＤ符号の符号器
／復号器を接続する際に必要となるマルチプレクサを、
単方向で構成できるメリットがある（なお、図１３にお
いて、（イ）は復号化の場合，（ロ）は符号化の場合を
示しており、７はシフトレジスタ、８は入出力端子、９
−１，９−２はフリップフロップ、１０−１，１０−２
はゲート、１２−１，１２−２はチップ、４０は符号器
／復号器、４１は加算器、４２，４３はマルチプレクサ
である）。その他に、予備のシフトレジスタを持つ構成
をとり易いというメリットがある。[Operation] When configuring a large-scale memory, the large-scale memory is configured as a collection of a plurality of memory groups each including a plurality of chips and a shift register that inputs and outputs to each chip. By configuring the shift register in a loop, the shift directions at the time of writing / reading are the same, the circuit constituting the shift register is simplified, and as shown in FIG. 13, the encoder / decoder of the SEC-DED code is used. The multiplexer needed to connect the
There is a merit that it can be configured in one direction (in FIG. 13, (a) shows a case of decoding, (b) shows a case of encoding, 7 is a shift register, 8 is an input / output terminal, and 9 is a terminal.
-1, 9-2 are flip-flops, 10-1, 10-2
Is a gate, 12-1 and 12-2 are chips, 40 is an encoder / decoder, 41 is an adder, and 42 and 43 are multiplexers). Besides, there is an advantage that it is easy to take a configuration having a spare shift register.
【００１９】そして、それらのメモリグループを、予備
のメモリグループを１つ余分に持ったＫ−ｏｕｔ−ｏｆ
−（Ｋ＋１）冗長構成とする。また、各メモリグループ
内では、シフトレジスタを冗長構成（例えばＫ−ｏｕｔ
−ｏｆ−（Ｋ＋１）冗長構成）とする。Then, those memory groups are replaced with K-out-of having an extra spare memory group.
-(K + 1) redundant configuration. In each memory group, the shift register has a redundant configuration (for example, K-out).
-Of- (K + 1) redundant configuration).
【００２０】更に、メモリグループの各チップにおいて
は、重み付けが任意に行えるアドレス分散切換により、
欠陥ブロックを巧みに異なるアドレスに分散させ、予備
チップのブロックで代替させる。Further, in each chip of the memory group, by the address distribution switching which allows arbitrary weighting,
The defective blocks are skillfully distributed to different addresses and replaced by blocks of spare chips.
【００２１】このようにして大規模メモリを構成する
と、構成要素がいくつかの階層に分けられ、各階層で冗
長構成が採用されるので、一部の故障により大規模メモ
リ（例、ウェーハスケールメモリ）全体が使用不能に陥
ることが防げる。また、欠陥ブロックの切り離しに伴い
無駄にされる正常ブロックの数が少なく出来る。When the large-scale memory is constructed in this way, the constituent elements are divided into several layers, and a redundant configuration is adopted in each layer, so that a large-scale memory (eg, wafer-scale memory) due to some failures. It can prevent the whole from becoming unusable. In addition, the number of normal blocks that are wasted due to the separation of defective blocks can be reduced.
【００２２】[0022]
【実施例】以下、本発明の実施例を図面に基づいて詳細
に説明する。図２は、本発明が適用されたウェーハを示
す図である。通常、メモリは、シリコンの１枚のウェー
ハの何分の１かを使用して形成されるが、大規模メモリ
になると、その面積が広くなる。そして、最も大規模な
ものとして、１枚のウェーハを１つの大規模メモリとす
ることが考えられている（ウェーハスケールインテグレ
ーションファイルメモリシステム）。図２は、そのよう
なウェーハスケールのメモリを示している。図２におい
て、１はウェーハ、２はメモリ部、３はループ部、４は
制御部、４−１は入出力制御回路、４−２は冗長構成切
換回路、４−３はテスト制御回路、７はシフトレジス
タ、１２はチップである。Embodiments of the present invention will now be described in detail with reference to the drawings. FIG. 2 is a diagram showing a wafer to which the present invention is applied. Memory is typically formed using a fraction of a single wafer of silicon, but larger memories have larger areas. Then, as the largest one, it is considered to use one wafer as one large scale memory (wafer scale integration file memory system). FIG. 2 shows such a wafer scale memory. In FIG. 2, 1 is a wafer, 2 is a memory unit, 3 is a loop unit, 4 is a control unit, 4-1 is an input / output control circuit, 4-2 is a redundant configuration switching circuit, 4-3 is a test control circuit, 7 Is a shift register, and 12 is a chip.
【００２３】入出力制御回路４−１は、メモリ部２への
データの入出力を制御する。テスト制御回路４−３は、
欠陥部分を検出するための回路であり、メモリ部２の各
記憶単位の動作をテストして、欠陥となっているか否か
調べる。冗長構成切換回路４−２は、冗長構成を採用し
ているメモリ部２において、冗長部を使用する際の切換
を行う回路である。なお、その冗長構成は、図３や図５
によって、後に説明する。The input / output control circuit 4-1 controls the input / output of data to / from the memory section 2. The test control circuit 4-3 is
This is a circuit for detecting a defective portion, and tests the operation of each storage unit of the memory unit 2 to check whether or not there is a defect. The redundant configuration switching circuit 4-2 is a circuit that performs switching when the redundant portion is used in the memory unit 2 that employs the redundant configuration. The redundant configuration is as shown in FIG.
Will be described later.
【００２４】図１は、ワード単位のデータを記録するた
めの本発明におけるメモリの基本ユニットを示す図であ
る。図１において、７はシフトレジスタ、８は入出力端
子、９−１，９−２，９−３，９−Ｎはフリップフロッ
プ、１０−１，１０−２，１０−Ｎはゲート、１１はチ
ップ群、１２−１，１２−２，１２−３，…，１２−Ｎ
はＲＡＭ（ランダムアクセスメモリ）のチップである。FIG. 1 is a diagram showing a basic unit of a memory according to the present invention for recording data in word units. In FIG. 1, 7 is a shift register, 8 is an input / output terminal, 9-1, 9-2, 9-3, 9-N are flip-flops, 10-1, 10-2, 10-N are gates, and 11 is. Chip group, 12-1, 12-2, 12-3, ..., 12-N
Is a RAM (random access memory) chip.
【００２５】まず、チップ群１１よりデータをリードす
る時について説明する。チップ１２−１から１ビットの
データが、ゲート１０−１を通ってフリップフロップ９
−１に取り出される。同様に他のチップからも、１ビッ
トのデータが、対応するフリップフロップに取り出され
る。フリップフロップ９−１〜９−Ｎにデータが出揃っ
たところで、各フリップフロップのデータが入出力端子
８へ向かってシフトされて行くよう、シフトレジスタ７
を動作させる。即ち、各チップから並行して（パラレル
で）取り出されたデータが、シリーズの形で入出力端子
８より取り出される（矢印Ｂ）。First, the case of reading data from the chip group 11 will be described. 1-bit data from the chip 12-1 passes through the gate 10-1 and the flip-flop 9
-1 is taken out. Similarly, 1-bit data is taken out from the other chip to the corresponding flip-flop. When all the data has been output to the flip-flops 9-1 to 9-N, the shift register 7 is arranged so that the data of each flip-flop is shifted toward the input / output terminal 8.
To operate. That is, the data taken out in parallel from each chip is taken out from the input / output terminal 8 in the form of a series (arrow B).
【００２６】チップ群１１にデータをライトとする時
は、入出力端子８より矢印Ａの如く、ライトしたいデー
タを１ビットづつシリーズに入力する。そして、１ビッ
ト入力する度に、データが前方のフリップフロップに送
られるよう、シフトレジスタ７を動作させる。各フリッ
プフロップにデータが揃ったところで、対応するゲート
を通って、対応するチップに書き込まれる。When writing data to the chip group 11, the data to be written is input to the series from the input / output terminal 8 bit by bit as indicated by arrow A. Then, every time 1 bit is input, the shift register 7 is operated so that the data is sent to the front flip-flop. When the data is collected in each flip-flop, it is written in the corresponding chip through the corresponding gate.
【００２７】図３は、本発明で採用するメモリ部の冗長
構成例を示す図である。図３において、７−１，７−
２，７Ｙはシフトレジスタ、１１−１，１１−２はチッ
プ群、１３−１，１３−Ｋ，１３Ｙはグループである。
これは、ウェーハ（大規模メモリ）を、幾つかのチップ
群のまとまりであるメモリグループ（以下単に「グルー
プ」という）とし、それが複数個集まって大規模メモリ
（ウェーハスケールメモリ）を構成するものとし、その
グループレベルで冗長構成を取る。FIG. 3 is a diagram showing an example of a redundant configuration of the memory unit adopted in the present invention. In FIG. 3, 7-1, 7-
2, 7Y are shift registers, 11-1, 11-2 are chip groups, 13-1, 13-K, 13Y are groups.
In this, a wafer (large-scale memory) is made into a memory group (hereinafter simply referred to as a "group") that is a group of several chips, and a plurality of them are combined to form a large-scale memory (wafer-scale memory). And take a redundant configuration at the group level.
【００２８】本発明では、基本的にはＫ−out of−（Ｋ
＋１）冗長構成を採用する。即ち、必要とされる構成要
素がＫ個である場合、（Ｋ＋１）個用意して、余分が１
つあるように構成する。図３では、符号中にＹ（予備）
が付されたものが、冗長用に余分に設けられたものであ
る。In the present invention, basically K-out of- (K
+1) Adopt a redundant configuration. That is, when the required number of components is K, (K + 1) are prepared, and the excess is 1.
Configure so that there is one. In FIG. 3, Y (spare) in the code
Those marked with are those provided for redundancy.
【００２９】まず、グループ１３−１に注目すると、こ
れはチップ群１１−１，１１−２の２つのチップ群から
成るものであるから、シフトレジスタも、７−１，７−
２の２つあれば足りる。しかし、いずれかのシフトレジ
スタが故障した場合、その代替が出来るように、シフト
レジスタ７Ｙが設けられる。同様に、各グループのシフ
トレジスタも、１つ余分に設けられている。First, paying attention to the group 13-1, since it is composed of two chip groups 11-1 and 11-2, the shift registers are also 7-1 and 7-.
Two of two is enough. However, if any of the shift registers fails, the shift register 7Y is provided so that it can be replaced. Similarly, one extra shift register is provided for each group.
【００３０】また、ウェーハ（大規模メモリ）全体を構
成する場合、このウェーハが目的としている容量，性能
を発揮するグループ１３−１〜１３−Ｋの外に、余分に
１個のグループ１３Ｙを設ける。もし、グループ１３−
１〜１３−Ｋだけなら、その内のどれかのグループが故
障すると、ウェーハ全体が所望の容量，性能を発揮しな
いこととなり、このウェーハの使用を断念しなければな
らない。しかし、予備のグループ１３Ｙが設けられてい
ると、それで故障したグループの代替をすることが出
来、ウェーハ全体が無駄になることはない。In the case where the entire wafer (large-scale memory) is formed, an extra group 13Y is provided in addition to the groups 13-1 to 13-K that exhibit the intended capacity and performance of this wafer. .. If group 13-
In the case of only 1 to 13-K, if any one of the groups fails, the entire wafer will not exhibit the desired capacity and performance, and the use of this wafer must be abandoned. However, if the spare group 13Y is provided, the failed group can be replaced by it, and the entire wafer is not wasted.
【００３１】図５は、メモリの基本ユニットにおける誤
り訂正符号の適用例を示す図である。７はシフトレジス
タ、８は入出力端子、９はフリップフロップ、１０はゲ
ート、１２はチップ、１２Ｙ−１〜１２Ｙ−Ｚは予備用
のチップ、１８はワード長ブロック群、１９は情報ビッ
ト用チップ群、２０は検査ビット用チップ群である。チ
ップ１２Ｙ−１〜１２Ｙ−Ｚは、次に説明するように、
冗長構成用に設けられたチップである。FIG. 5 is a diagram showing an application example of the error correction code in the basic unit of the memory. 7 is a shift register, 8 is an input / output terminal, 9 is a flip-flop, 10 is a gate, 12 is a chip, 12Y-1 to 12Y-Z are spare chips, 18 is a word length block group, and 19 is an information bit chip. Group 20 is a check bit chip group. The chips 12Y-1 to 12Y-Z are as described below.
It is a chip provided for a redundant configuration.
【００３２】ワード長が３２ビットの場合、情報ビット
用チップ群１９は、本来３２個のチップで構成される。
しかし、その内の幾つかのチップに対して（例、８チッ
プ）１個余分にチップを設ける。例えば、チップ１２Ｙ
−１は、それより左方にある幾つかのチップに対して、
冗長用に設けられたものである。どの範囲のチップに対
して設けられたかは、ゲート１０との接続の仕方を見る
ことによって分かる。チップ１２Ｙ−１は、それより左
方にあるチップ１２に対応した全てのゲート１０に接続
されている。このことにより、それらのチップ１２に対
して設けられたものであることが分かる。When the word length is 32 bits, the information bit chip group 19 is originally composed of 32 chips.
However, an extra chip is provided for some of the chips (eg, 8 chips). For example, chip 12Y
-1 is for some chips to the left of it,
It is provided for redundancy. The range of chips provided for the chip can be known by looking at the connection method with the gate 10. The chip 12Y-1 is connected to all the gates 10 corresponding to the chip 12 on the left side of the chip 12Y-1. From this, it can be seen that the chip 12 is provided.
【００３３】仮に、左端のチップのブロック２１に欠陥
があった場合、冗長用のチップ１２Ｙ−１のブロックの
内、ブロック２１と同じ横１列に属するブロック２２
が、その代替として使用される。具体的には、ブロック
２１をアクセスする際、ブロック２２の方にアクセスす
るよう接続線を切り換えることにより、代替がなされ
る。If the block 21 of the leftmost chip is defective, the block 22 belonging to the same horizontal row as the block 21 among the blocks of the redundant chip 12Y-1.
Is used as an alternative. Specifically, when the block 21 is accessed, the connection line is switched so as to access the block 22 to perform substitution.
【００３４】検査ビット用チップ群２０は、誤り訂正符
号に相当するもので、誤り訂正符号としては、ＳＥＣ−
ＤＥＤ符号（単一誤り訂正２重誤り検出符号）を、採用
することが出来る。ＳＥＣ−ＤＥＤ符号は、大規模メモ
リ運用時のアルファ線によるソフトエラーの救済と、後
で述べる重複欠陥の救済に用いる。なお、ソフトエラー
とは、メモリチップのパッケージに極く微量含まれる放
射性物質等から放射されるアルファ線のエネルギーによ
り、メモリセルの保持する電荷が影響を受け、情報が反
転してしまうエラーである。The check bit chip group 20 corresponds to an error correction code, and the error correction code is SEC-
A DED code (single error correction double error detection code) can be adopted. The SEC-DED code is used for relief of a soft error caused by alpha rays during operation of a large-scale memory and relief of a duplicate defect described later. Note that a soft error is an error in which the charge held in a memory cell is affected by the energy of an alpha ray emitted from a radioactive substance or the like contained in an extremely small amount in a package of a memory chip, and information is inverted. ..
【００３５】チップ１２Ｙ−Ｚは、検査ビット用チップ
群２０のチップ１２の何れかが故障した時の予備用であ
る。検査ビット用チップ群２０のビット数（チップ１２
の数）は、情報ビット用チップ群１９のビット数（チッ
プ１２の数）によって変わる。例えば、情報ビット数が
３２ビットであった場合、検査ビット数は７ビットが採
用される。基本ユニット内での冗長構成、および欠陥救
済は、以上のようになされる。The chips 12Y-Z are used as spares when any of the chips 12 of the check bit chip group 20 fails. Number of bits of chip group 20 for inspection bit (chip 12
Of the number of bits of the information bit chip group 19 (the number of chips 12). For example, when the number of information bits is 32, the number of check bits is 7. The redundant configuration and defect relief in the basic unit are performed as described above.
【００３６】しかし、上記したようなブロック交替法で
は、図４でも説明したように、１つの冗長用チップが守
備範囲とするチップ群内の、横１列方向（ワード長方
向）に２以上の欠陥があった場合、同じ列に属する正常
ブロックが全て犠牲になってしまう。そこで、本発明で
はそうならないよう、メモリにアクセスする際、見掛け
上、横１列に含まれる欠陥が出来るだけ１以下になるよ
うにするための、特殊なアドレス分散切換を行う。次
に、それについて説明する。However, in the block replacement method as described above, as described with reference to FIG. 4, two or more rows are arranged in the horizontal row direction (word length direction) within the chip group covered by one redundant chip. If there is a defect, all normal blocks belonging to the same row will be sacrificed. Therefore, according to the present invention, when the memory is accessed, special address distribution switching is performed so as to apparently reduce the number of defects included in one horizontal row to 1 or less when accessing the memory. Next, it will be described.
【００３７】（アドレス分散切換）図７にアドレス分散
切換を行おうとしているＲＡＭを示す。図７において、
Ｃ0 〜ＣY はチップ、１５は正常ブロック、１６は欠陥
ブロック、３１は加算器、Ｗ0 〜ＷY は、アクセスしよ
うとして与えられたアドレスに加算する重みである。チ
ップＣY は、冗長構成のために設けられた予備用のチッ
プである。ＲＡＭのアドレスは、図７に示すように１番
下の横１列のアドレスを「０」とし、上の列に行くに従
い増大すると仮定する。(Address Distribution Switching) FIG. 7 shows a RAM which is going to perform address distribution switching. In FIG.
C 0 to C Y are chips, 15 is a normal block, 16 is a defective block, 31 is an adder, and W 0 to W Y are weights to be added to the address given to access. The chip C Y is a spare chip provided for a redundant configuration. As shown in FIG. 7, it is assumed that the address of the RAM is set to "0" in the address in the lowest horizontal row 1 and increases in the upper row.
【００３８】アクセスしようとして与えられたアドレス
（図７では左下から与えられている）は、各チップ毎に
設けられている加算器３１に加えられ、そこで適宜定め
られた重みＷ0 〜ＷY と加算される。そして、加算され
て得たアドレスのブロックに、アクセスする。従って、
或るアドレスにアクセスするよう命令を発しても、加算
される重みによって、チップ毎に命令とは異なったアド
レスに変えられる。即ち、アドレスが分散切換される。
その様子を、図８によって詳しく説明する。The address given for access (given from the lower left in FIG. 7) is added to the adder 31 provided for each chip, and the weights W 0 to W Y appropriately determined are added thereto. Is added. Then, the block of the address obtained by the addition is accessed. Therefore,
Even if an instruction is issued to access a certain address, the weight to be added can change the address for each chip to a different address from the instruction. That is, the addresses are distributed and switched.
This will be described in detail with reference to FIG.
【００３９】図８は、アドレス分散切換のしくみを説明
する図である。符号は、図７のものに対応している。各
チップに与えられている重みは、図示するように、それ
ぞれ０，１，２，３，４，５と仮定する。図８（イ）は
アドレス分散切換する前の状態を示し、図８（ロ）は後
の状態を示している。FIG. 8 is a diagram for explaining the mechanism of address distribution switching. The reference numerals correspond to those in FIG. 7. The weight given to each chip is assumed to be 0, 1, 2, 3, 4, 5 as shown in the figure. FIG. 8A shows the state before the address distribution switching, and FIG. 8B shows the latter state.
【００４０】まず図８（イ）について説明するが、アク
セスするアドレスとして「２」が与えられたとすると、
チップＣ0 では重みが０であるから、２＋０＝２で、ア
ドレス２のブロックがアクセスされる。しかし、チップ
Ｃ1 では重みが１であるから、２＋１＝３で、アドレス
３のブロックがアクセスされる。即ち、点線矢印のよう
に、重み分だけ異なったアドレスのブロックがアクセス
される。他のチップにおいても、同様にしてアクセスさ
れる。チップＣ4 ，ＣY では、点線で囲ったブロックで
示すように、現実の最高アドレスである「５」を越えて
上にはみ出すが、その場合には最低のアドレス「０」に
舞い戻り、はみ出した分だけ進むという具合に取り扱
う。First, referring to FIG. 8A, if "2" is given as an address to be accessed,
Since the weight is 0 in the chip C 0 , the block of the address 2 is accessed at 2 + 0 = 2. However, since the weight is 1 in the chip C 1 , the block of the address 3 is accessed at 2 + 1 = 3. That is, as shown by the dotted arrow, blocks having different addresses by the weight are accessed. The other chips are also accessed in the same manner. In the chips C 4 and C Y , as shown by the block surrounded by the dotted line, it protrudes above the actual highest address “5”, but in that case, it jumps back to the lowest address “0” and protrudes. Handle as if it advances by minutes.
【００４１】図８（ロ）は、重み付けをした場合に、実
際にアクセスされるブロックを、横１列になるよう並べ
変えたものである。因みに、図８（イ）の点線矢印の先
端にあるブロックは、図８（ロ）ではアドレス２の横１
列に整列させられている。即ち、各アドレスに属するブ
ロックは、見掛け上、図８（ロ）のようになる。このよ
うにすることにより、図８（イ）ではアドレス４に属す
るブロックには、４個の欠陥ブロックがあったのに、図
８（ロ）では、その内の３個は他のアドレスに分散され
たことになる。In FIG. 8B, the blocks actually accessed when weighted are rearranged so as to form one horizontal row. By the way, the block at the tip of the dotted arrow in FIG.
Aligned in rows. That is, the blocks belonging to each address are apparently as shown in FIG. By doing so, although the block belonging to the address 4 has four defective blocks in FIG. 8A, three of them are distributed to other addresses in FIG. 8B. It was done.
【００４２】従来では、２個の欠陥ブロックを含む場合
は、その横１列のブロック全部が切り離されていたが、
アドレス分散切換をすることにより、２個の内の１個を
全く欠陥を含まない他の列に移すことにより、１個の予
備ブロックにより訂正が可能な列に変えることが出来る
（重複欠陥の救済）。これにより、無駄になってしまう
正常ブロックの数を少なくすることが出来る。アドレス
分散切換された後、横１列（１ワード）に欠陥ブロック
が１つ含まれていれば、その欠陥ブロックは、チップＣ
Y に属する正常ブロックで代替する。例えば、チップＣ
1 の欠陥ブロック３３は、チップＣY の正常ブロック３
４で代替される。Conventionally, when two defective blocks are included, all the blocks in the horizontal row are separated.
By switching the address distribution, one of the two can be moved to another column that does not contain any defect, so that the column can be corrected by one spare block (repair of duplicate defects). ). This can reduce the number of normal blocks that are wasted. After the address distribution switching, if one horizontal row (one word) includes one defective block, the defective block is the chip C.
Replace with a normal block belonging to Y. For example, chip C
The defective block 33 of 1 is the normal block 3 of the chip C Y.
It is replaced by 4.
【００４３】但し、チップＣY に属するブロックのみが
欠陥を含む場合は、何らの交替処理も行わない。この場
合は、先に述べたＳＥＣ−ＤＥＤ符号により、図５の検
査ビット用チップ群を用いて、欠陥ブロックを救済す
る。実際には、欠陥ブロックを含むワードに書き込まれ
た場合、欠陥ブロックには正しいデータは保存されない
が、ＳＥＣ−ＤＥＤ符号器により生成された検査ビット
が、検査ビット用チップ群に格納されるので、読み出し
時にこれを復号化することにより、欠陥ブロック部のデ
ータも正しく復元されて、読み出される。However, if only the block belonging to the chip C Y contains a defect, no replacement process is performed. In this case, the defective block is repaired by using the check bit chip group of FIG. 5 by the SEC-DED code described above. Actually, when written in a word including a defective block, correct data is not stored in the defective block, but the check bit generated by the SEC-DED encoder is stored in the check bit chip group. By decoding this at the time of reading, the data of the defective block portion is also correctly restored and read.
【００４４】本発明では、このアドレス分散切換をする
に際して、重みの値を、幾つかの或る特定の値に固定す
るのでなく、任意に変えられるようにしている。そし
て、或る重み付けを行って駄目であったら、別の重み付
けでやり直してみるという具合にして、欠陥ブロックが
所望の如く分散されるような重みの組み合わせを求め、
その重みによりアドレス分散切換を行う。それを行うの
が、図６に示すアドレス分散切換制御回路である。アド
レス分散切換制御回路は、図２の冗長構成切換回路４−
２に含まれる。In the present invention, when the address distribution switching is performed, the weight value is not fixed to some specific value but can be arbitrarily changed. Then, if a certain weighting is unsuccessful, another weighting is tried again, and a combination of weights is calculated so that the defective blocks are distributed as desired,
Address distribution switching is performed according to the weight. The address distribution switching control circuit shown in FIG. 6 does this. The address distribution switching control circuit is the redundant configuration switching circuit 4-of FIG.
Included in 2.
【００４５】図６において、３０は欠陥マップアドレス
発生回路、３１は加算器、３２は欠陥マップ、３３は制
御回路、３４は重みパターンマップ、３５は重みカウン
タ、３６は重みパターンマップアドレス生成回路、３７
はアドレス分散切換チェッカーである。In FIG. 6, 30 is a defect map address generation circuit, 31 is an adder, 32 is a defect map, 33 is a control circuit, 34 is a weight pattern map, 35 is a weight counter, 36 is a weight pattern map address generation circuit, 37
Is an address distribution switching checker.
【００４６】制御回路３３に与えられるクロックは、動
作の同期を取るためのものである。スタート信号が与え
られると、欠陥マップアドレス発生回路３０および重み
パターンマップアドレス生成回路３６に、アドレス発生
の指示がなされる。欠陥マップアドレス発生回路３０
は、図７の左下から入力するためのアドレスを発生す
る。重みパターンマップアドレス生成回路３６は、重み
パターンマップ３４の中に予め格納されている重みの中
から、今回使用する重みを選択するアドレスを発生す
る。The clock given to the control circuit 33 is for synchronizing the operation. When the start signal is given, the defect map address generation circuit 30 and the weight pattern map address generation circuit 36 are instructed to generate an address. Defect map address generation circuit 30
Generates an address for input from the lower left of FIG. The weight pattern map address generation circuit 36 generates an address for selecting the weight to be used this time from the weights stored in advance in the weight pattern map 34.
【００４７】重みパターンマップ３４からは、図７の重
みＷ0 〜ＷY が提供される。加算器３１で両者を加算し
たアドレスで、アドレス分散切換を行おうとしているＲ
ＡＭをアクセスする。そして、見掛け上、欠陥ブロック
が分散された後の状態（つまり、図８（ロ）の状態）
を、欠陥マップ３２に記録する。The weight pattern map 34 provides the weights W 0 to W Y of FIG. R which is going to perform address distribution switching with the address obtained by adding both by the adder 31
Access AM. Then, apparently, the state after the defective blocks are dispersed (that is, the state of FIG. 8B).
Are recorded in the defect map 32.
【００４８】重みカウンタ３５は、その欠陥マップの横
１列（ワード）に含まれる欠陥ブロックの数を数える。
アドレス分散切換チェッカー３７は、全ての横１列に存
在する欠陥ブロックが１以下になっているかチェックす
る。全てが１以下になっていれば、その時使用した重み
付けで良いし、ダメだったら別の重み付けでやり直す必
要がある。チェックの結果を、制御回路３３に報告す
る。なお、予備用のチップが１つとした場合には、含ま
れることが許容される欠陥ブロックの数は「１以下」で
ある。予備用のチップが２つであれば「２以下」であ
る。The weight counter 35 counts the number of defective blocks included in one horizontal row (word) of the defect map.
The address distribution switching checker 37 checks whether or not the number of defective blocks existing in all horizontal 1 rows is 1 or less. If all are 1 or less, the weighting used at that time is acceptable, and if not, it is necessary to redo with another weighting. The check result is reported to the control circuit 33. When the number of spare chips is one, the number of defective blocks allowed to be included is “1 or less”. If there are two spare chips, it is "2 or less".
【００４９】このようにアドレス分散切換を行った後、
先に述べたブロック交替法により欠陥ブロックを救済す
ることにより、無駄に捨てられてしまう正常ブロックの
数を減らすことが出来る。After the address distribution switching is performed in this way,
By repairing defective blocks by the block replacement method described above, the number of normal blocks that are wastefully discarded can be reduced.
【００５０】[0050]
【発明の効果】以上述べた如く、本発明の大規模メモリ
構成方式によれば、構成要素がいくつかの階層に分けら
れ、各階層で冗長構成が採用されるので、一部の故障に
より大規模メモリ（例、ウェーハスケールメモリ）全体
が使用不能に陥ることがなくなる。また、欠陥ブロック
の切り離しに伴い無駄にされる正常ブロックの数が少な
くなる。As described above, according to the large-scale memory configuration system of the present invention, the constituent elements are divided into several layers, and the redundant configuration is adopted in each layer. The entire scale memory (eg, wafer scale memory) is no longer unusable. Further, the number of normal blocks wasted due to the separation of the defective block is reduced.
【図面の簡単な説明】[Brief description of drawings]
【図１】 本発明におけるメモリの基本ユニットを示す
図FIG. 1 is a diagram showing a basic unit of a memory according to the present invention.
【図２】 本発明が適用されたウェーハを示す図FIG. 2 is a diagram showing a wafer to which the present invention is applied.
【図３】 本発明で採用するメモリ部の冗長構成例を示
す図FIG. 3 is a diagram showing an example of a redundant configuration of a memory unit adopted in the present invention.
【図４】 ＲＡＭを示す図FIG. 4 is a diagram showing a RAM
【図５】 メモリの基本ユニットにおける誤り訂正符号
の適用例FIG. 5 is an application example of an error correction code in a basic unit of memory.
【図６】 アドレス分散切換制御回路FIG. 6 Address distribution switching control circuit
【図７】 アドレス分散切換を行おうとしているＲＡＭ
を示す図FIG. 7: RAM trying to perform address distribution switching
Showing
【図８】 アドレス分散切換のしくみを説明する図FIG. 8 is a diagram for explaining the mechanism of address distribution switching.
【図９】 従来技術による大規模メモリの構成方法の１
例を示す図FIG. 9 is a first method of configuring a large-scale memory according to the related art.
Figure showing an example
【図１０】 従来のメモリの基本ユニットを示す図FIG. 10 is a diagram showing a basic unit of a conventional memory.
【図１１】 従来技術による大規模メモリの他の構成手
法を示す図FIG. 11 is a diagram showing another configuration method of a large-scale memory according to the related art.
【図１２】 従来のメモリ部の基本構成を示す図FIG. 12 is a diagram showing a basic configuration of a conventional memory unit.
【図１３】 本発明のメモリの基本ユニットとＳＥＣ−
ＤＥＤ符号の符号器／復号器との接続を示す図FIG. 13 is a basic unit of a memory of the present invention and SEC-
Diagram showing connection with encoder / decoder of DED code
【符号の説明】 １…ウェーハ、２…メモリ部、３…ループ部、４…制御
部、４−１…入出力制御回路、４−２…冗長構成切換回
路、４−３…テスト制御回路、７，７−１，７−２…シ
フトレジスタ、８…入出力端子、９，９−１，９−２，
９−３，９−Ｎ…フリップフロップ、１０，１０−１，
１０−２，１０−Ｎ…ゲート、１１，１１−１，１１−
２…チップ群、１２，１２−１，１２−２，１２−３，
１２−Ｎ…チップ、１３−１，１３−Ｋ…グループ、１
３Ｙ…予備グループ、１４…ＲＡＭ、１５…ブロック、
１６…欠陥ブロック、１７，１８…ワード長ブロック群[Description of Reference Signs] 1 ... Wafer, 2 ... Memory part, 3 ... Loop part, 4 ... Control part, 4-1 ... Input / output control circuit, 4-2 ... Redundant configuration switching circuit, 4-3 ... Test control circuit, 7, 7-1, 7-2 ... Shift register, 8 ... Input / output terminals, 9, 9-1, 9-2,
9-3, 9-N ... Flip-flops 10, 10-1,
10-2, 10-N ... Gate, 11, 11-1, 11-
2 ... Chip group, 12, 12-1, 12-2, 12-3,
12-N ... Chip, 13-1, 13-K ... Group, 1
3Y ... spare group, 14 ... RAM, 15 ... block,
16 ... Defective block, 17, 18 ... Word length block group
【手続補正２】[Procedure Amendment 2]
【補正対象書類名】図面[Document name to be corrected] Drawing
【補正対象項目名】全図[Correction target item name] All drawings
【補正方法】変更[Correction method] Change
【補正内容】[Correction content]
【図１】 [Figure 1]
【図２】 [Fig. 2]
【図３】 [Figure 3]
【図４】 [Figure 4]
【図７】 [Figure 7]
【図１２】 [Fig. 12]
【図５】 [Figure 5]
【図６】 [Figure 6]
【図８】 [Figure 8]
【図９】 [Figure 9]
【図１０】 [Figure 10]
【図１１】 FIG. 11
【図１３】 [Fig. 13]
Claims (1)
＋１）冗長構成とされた複数のメモリグループで構成
し、単一のメモリグループは複数のチップと各チップへ
の入出力を行う冗長構成とされたループ構成のシフトレ
ジスタとで構成し、該チップ内の欠陥ブロックを重み付
けが任意に行えるアドレス分散切換により異なるアドレ
スのブロック群に分散させた後、欠陥ブロックを予備チ
ップのブロックで代替させることを特徴とする大規模メ
モリ構成方式。1. A large scale memory is K-out-of- (K
+1) It is configured by a plurality of memory groups having a redundant configuration, and a single memory group is configured by a plurality of chips and a shift register having a loop configuration having a redundant configuration for inputting / outputting to / from each chip. A large-scale memory configuration method characterized in that defective blocks are distributed to groups of blocks with different addresses by address distribution switching that allows arbitrary weighting, and then defective blocks are replaced by blocks of spare chips.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4095942A JP2727856B2 (en) | 1992-03-23 | 1992-03-23 | Large-scale memory configuration method |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4095942A JP2727856B2 (en) | 1992-03-23 | 1992-03-23 | Large-scale memory configuration method |
Publications (2)
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|---|---|
| JPH05266691A true JPH05266691A (en) | 1993-10-15 |
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Family
ID=14151325
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP4095942A Expired - Fee Related JP2727856B2 (en) | 1992-03-23 | 1992-03-23 | Large-scale memory configuration method |
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| Country | Link |
|---|---|
| JP (1) | JP2727856B2 (en) |
-
1992
- 1992-03-23 JP JP4095942A patent/JP2727856B2/en not_active Expired - Fee Related
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| JP2727856B2 (en) | 1998-03-18 |
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