JPH05252185A - Cell distribution device - Google Patents
Cell distribution deviceInfo
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- JPH05252185A JPH05252185A JP8138692A JP8138692A JPH05252185A JP H05252185 A JPH05252185 A JP H05252185A JP 8138692 A JP8138692 A JP 8138692A JP 8138692 A JP8138692 A JP 8138692A JP H05252185 A JPH05252185 A JP H05252185A
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Abstract
Description
【0001】[0001]
【産業上の利用分野】本発明はATM交換におけるセル
の、入力速度より低い速度の出力線に分配する際のセル
分配装置に関する。BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a cell distribution device for distributing cells in an ATM exchange to output lines having a speed lower than an input speed.
【0002】[0002]
【従来の技術】従来の共通バッファ型セル分配装置を図
5に示すブロック図を参照して説明する。まず、セルの
入力時には、入力線110から入力速度Vin(bps)
で入力されたセルの出力先情報は制御線113を介して
バッファ制御部114に送られる。バッファ制御部11
4では、この出力先情報をもとに出力先別のアドレスリ
ストを管理する。セルデータはデータ線119を介し
て、セル蓄積用メモリ112に蓄積される。2. Description of the Related Art A conventional common buffer type cell distribution device will be described with reference to the block diagram shown in FIG. First, when inputting a cell, the input speed is V in (bps) from the input line 110.
The output destination information of the cell input in 1 is sent to the buffer control unit 114 via the control line 113. Buffer control unit 11
In 4, the address list for each output destination is managed based on this output destination information. The cell data is stored in the cell storage memory 112 via the data line 119.
【0003】また、セルの出力時には、接続される各出
力先121,123,〜,12(N−1),12Nにつ
いて、それぞれ1/(Vout ×セル長(bit))の周
期でセルの読み出しをセル蓄積メモリ112から行う。
すなわち、このときの出力速度はVout (bps)とな
る。また、セルの出力順序は、セルの入力時にバッファ
制御部114で作成したリスト情報をもとに行われる。
例えば、このリスト情報に示される先頭のセルを出力す
る際には、アドレス線118を介して、セル蓄積メモリ
112に当該セルに係るアドレス情報を送り、このセル
蓄積メモリ112に蓄積されるセルの内から、送られて
きたアドレスに該当するセルを読みだして、データ線1
18を介してセル分配セレクタ115に出力し、さらに
セル分配セレクタ115で振り分けることで各出力線1
21,123,〜,12(N−1),12Nに出力す
る。Further, at the time of cell output, for each of the output destinations 121, 123, ..., 12 (N-1), 12N to be connected, the cell is output at a cycle of 1 / (V out × cell length (bit)). Reading is performed from the cell storage memory 112.
That is, the output speed at this time is V out (bps). The output order of the cells is based on the list information created by the buffer control unit 114 when the cells are input.
For example, when outputting the head cell shown in this list information, the address information relating to the cell is sent to the cell storage memory 112 via the address line 118, and the cell information stored in the cell storage memory 112 is stored. From within, read the cell corresponding to the sent address, and use the data line 1
Output to the cell distribution selector 115 via 18 and further distributed by the cell distribution selector 115.
21, 123, ..., 12 (N-1), 12N.
【0004】ところで、このような入出力方法にあっ
て、入力速度Vinで入力されたセルが出力速度Vout 、
出力方路数Nの共通バッファ型のセル分配装置で分配さ
れる際には、出力時刻を各出力先について同時刻に設定
しているため、図2のバッファ内残留セル数の推移図に
示される推移線(図中Bで示す)からも判るように、セ
ル出力時刻で残留セル数が減少する以外では、セル蓄積
メモリとしてのバッファ内の残留セル数はセルの入力に
よって増加するのみである。そのためセル出力時刻間、
すなわち次のセル出力時刻前に、一旦、セル蓄積メモリ
が溢れたとき、いわゆるオーバフロー状態ときには、そ
れ以後入力されるセルは、該セルの出力先に関係なく次
の出力時刻になるまで廃棄され続けてしまう。By the way, in such an input / output method, a cell input at the input speed V in is output at the output speed V out ,
Since the output time is set to the same time for each output destination when the cells are distributed by the common buffer type cell distributor having the number of output routes N, the transition time of the number of remaining cells in the buffer shown in FIG. 2 is shown. As can be seen from the transition line (shown by B in the figure), the number of remaining cells in the buffer as the cell storage memory only increases with the input of cells, except that the number of remaining cells decreases at the cell output time. .. Therefore, during cell output time,
That is, when the cell storage memory overflows before the next cell output time, that is, in the so-called overflow state, the cells input thereafter continue to be discarded until the next output time regardless of the output destination of the cell. Will end up.
【0005】さらにセル分配装置の出力速度が入力速度
に比べて、低速になればなるほど次の出力時刻までの間
が空くことから、出力できなかったセルがセル蓄積メモ
リに蓄積され残留している時間が長くなり、さらにセル
分配装置に到着するセル数が増加することから、セルの
廃棄がさらに引き起こされ易くなる。Further, as the output speed of the cell distributor becomes lower than the input speed, the time until the next output time becomes longer, so that the cells that could not be output are accumulated in the cell storage memory and remain. Since the time becomes longer and the number of cells arriving at the cell distribution device increases, cell discarding is more likely to occur.
【0006】[0006]
【発明が解決しようとする課題】上述したように、従来
の技術においては、出力時刻にセルを送出したのち、次
の出力時刻となるまでの間、共通バッファ内にセルが入
力され続けることから、その間にセル蓄積メモリが溢れ
た場合には、それ以後に入力されるセルは次の出力時刻
まで廃棄され続けることになり、セル分配装置の廃棄特
性が悪化する。また、セル分配装置に入力されるセルの
入力速度が出力速度に比べ、大きくなるにつれて、この
悪化傾向も増すことになる。As described above, in the conventional technique, cells are continuously input in the common buffer after being sent out at the output time and until the next output time is reached. In the meantime, if the cell storage memory overflows, the cells input after that will continue to be discarded until the next output time, and the discarding characteristics of the cell distribution device will deteriorate. Further, as the input speed of the cells input to the cell distribution device becomes higher than the output speed, this deterioration tendency also increases.
【0007】本発明は上記状況に鑑みなされたもので、
セル分配装置の各出力部の出力サイクルを個別に割り当
て、共通バッファからのセルの出力間隔を小さくするこ
とにより、セル蓄積メモリに、より早く空き領域を確保
して、廃棄率特性や出力線使用率の向上を期待すること
ができるセル分配装置を提供することを目的とする。The present invention has been made in view of the above circumstances,
By allocating the output cycle of each output section of the cell distribution device individually and shortening the cell output interval from the common buffer, the empty area can be secured in the cell storage memory sooner, and the discard rate characteristics and the output line can be used. An object of the present invention is to provide a cell distribution device that can be expected to improve the efficiency.
【0008】[0008]
【課題を解決するための手段】上記課題を解決するため
に、本発明のセル分配装置は、入力線を介して到着する
セルを一時的に蓄積するためのセル蓄積メモリを有し、
この到着するセルの内部情報に示される出力先情報に基
づいて、セル蓄積メモリから複数の出力線に、入力速度
よりも低速で送出するセル分配装置において、前記セル
蓄積メモリからセルを前記複数の出力線に送出するとき
に、各出力線について個別の時刻にセル送出時刻を割り
当てる出力調整手段を有することを要旨とする。In order to solve the above problems, the cell distribution device of the present invention has a cell storage memory for temporarily storing cells arriving via an input line,
Based on the output destination information indicated by the internal information of the arriving cell, in the cell distribution device that sends out from the cell storage memory to the plurality of output lines at a speed lower than the input speed, It is a gist to have an output adjusting means for allocating a cell sending time to each output line when sending to the output line.
【0009】[0009]
【作用】本発明のセル分配装置によれば、各出力線単位
で個別の時刻に各出力線の出力時刻を割り当てるため、
セル蓄積メモリが溢れている状態からセルが入力可能に
なる状態になるまでの時間を短くすることができ、空き
領域を従来例よりも早く確保できる。According to the cell distribution device of the present invention, the output time of each output line is assigned to the individual time for each output line.
It is possible to shorten the time from the state in which the cell storage memory is overflowing to the state in which cells can be input, and the empty area can be secured earlier than in the conventional example.
【0010】[0010]
【実施例】以下、図面を参照しながら本発明の一実施例
を説明する。図1は本発明を適用したセル分配装置のブ
ロック図である。DETAILED DESCRIPTION OF THE PREFERRED EMBODIMENTS An embodiment of the present invention will be described below with reference to the drawings. FIG. 1 is a block diagram of a cell distribution device to which the present invention is applied.
【0011】図1に示したセル分配装置は1本の入力線
を介して入力速度Vinで入力するセルを出力速度Vout
でN本の出力線に分割して出力するものである。In the cell distribution device shown in FIG. 1, cells input at an input speed V in via one input line are output at a speed V out.
Is divided into N output lines for output.
【0012】以下、概略の構成を説明する。共通バッフ
ァ1は、セル蓄積メモリ12と、このセル蓄積メモリ1
2と入力制御線13を介して接続されるバッファ制御部
14とアドレスバス18及びデータバス19によって構
成される。The schematic structure will be described below. The common buffer 1 includes a cell storage memory 12 and this cell storage memory 1
2, a buffer control unit 14 connected via an input control line 13, an address bus 18, and a data bus 19.
【0013】セル蓄積メモリ12は入力線を介して入力
されるセルを蓄積するものである。このセル蓄積メモリ
12としては、通常バッファメモリが使用される。バッ
ファ制御部14は送られてきた出力先情報をもとに、各
出力先についての出力リストの管理を行うものである。The cell storage memory 12 stores cells input via the input line. A buffer memory is usually used as the cell storage memory 12. The buffer control unit 14 manages an output list for each output destination based on the output destination information sent.
【0014】また、共通バッファ1は、前記アドレスバ
ス18及びデータバス19を介して、複数の出力部17
1,172,〜,17Nと接続される。この複数の出力
部171,172,〜,17Nは、出力時刻制御線16
1,162,〜,16Nを介して出力タイミング部15
と接続される。この出力タイミング部15は各出力部の
出力時刻を管理し、各出力部171,172,〜,17
Nの各出力時刻に、共通バッファ1に対してセルの読み
込みを開始するように指示する信号を出力時刻制御線1
61,162,〜,16Nを介して各出力部171,1
72,〜,17Nに送るものである。The common buffer 1 also has a plurality of output units 17 via the address bus 18 and the data bus 19.
1, 172, ..., 17N are connected. The plurality of output units 171, 172, ..., 17N include the output time control line 16
Output timing unit 15 via 1, 162, ..., 16N
Connected with. The output timing unit 15 manages the output time of each output unit, and outputs each output unit 171, 172, ...
At each output time of N, a signal for instructing the common buffer 1 to start reading cells is output.
61, 162, ..., 16N via output units 171, 1
72, ..., 17N.
【0015】次に、本実施例の作用を図1及び図2を参
照して説明する。まず、入力線10を介して、セルが入
力速度Vin(bps)で共通バッファ1に入力され、セ
ル蓄積メモリ12に書き込まれる。このとき、共通バッ
ファ1に入力されたセルの出力先情報は入力制御線13
を介してバッファ制御部14に送られる。Next, the operation of this embodiment will be described with reference to FIGS. First, cells are input to the common buffer 1 via the input line 10 at the input speed V in (bps) and written in the cell storage memory 12. At this time, the output destination information of the cell input to the common buffer 1 is the input control line 13
Is sent to the buffer control unit 14 via.
【0016】出力タイミング部15において管理される
各出力部171,172,〜,17Nの出力時刻に基づ
いて、共通バッファ1に対してセルの読み込み開始を指
示するための信号が出力時刻制御線161,162,
〜,16Nを介して各出力部171,172,〜,17
Nに対して出力される。出力タイミング部15から指示
を受けた各出力部171,172,〜,17Nは、バッ
ファ制御部14に対してセル出力要求信号をアドレスバ
スを介して送る。Based on the output times of the output units 171, 172, ..., 17N managed by the output timing unit 15, a signal for instructing the common buffer 1 to start reading cells is output time control line 161. , 162,
~, 16N through output units 171, 172, ~, 17
It is output to N. Each of the output units 171, 172, ..., 17N receiving the instruction from the output timing unit 15 sends a cell output request signal to the buffer control unit 14 via the address bus.
【0017】バッファ制御部14は、セル送出要求信号
を受け取ると、要求信号が送られてきた出力部の出力リ
スト情報から先頭セルのアドレスをセル蓄積メモリ12
に対してアドレスバス18を介して送り、セル蓄積メモ
リ12は指定されたアドレスにあるセルをデータバス1
9を介して、要求のあった出力部にセルの送出を行う。When the buffer control unit 14 receives the cell transmission request signal, the buffer control unit 14 obtains the address of the head cell from the output list information of the output unit to which the request signal is transmitted, and stores the cell storage memory 12 in the cell storage memory 12.
To the data bus 1 via the address bus 18 and the cell storage memory 12 sends the cell at the specified address to the data bus 1.
The cell is transmitted to the requested output unit via 9.
【0018】このとき、出力タイミング部15が各出力
部171,〜,17Nへの共通バッファ1への読み込み
開始指示信号の出力周期を 1/(セル長(bit)×Vout )(sec) になるように設定することで、各出力部の読み出し周期
が 1/(セル長(bit)×Vout )(sec) となり、各出力線1a1,1a2,〜,1aNの速度が
Vout (bps)になる。At this time, the output timing unit 15 reduces the output cycle of the read start instruction signal to the common buffer 1 to each of the output units 171, ..., 17N to 1 / (cell length (bit) × V out ) (sec). By setting so that the output period becomes 1 / (cell length (bit) × V out ) (sec), the speed of each output line 1a1, 1a2, ..., 1aN becomes V out (bps). become.
【0019】また、本実施例においては、出力タイミン
グ部15の各出力部171,172,〜,17Nの出力
時刻管理は個別に行われる。すなわち、出力部171の
出力時刻を基準に考えた場合、その他の出力部172,
〜,17Nの出力時刻を出力部171と異なる時刻に割
り当てることで、各出力部172,〜,17Nの出力時
刻を遅らせるようにしている。Further, in the present embodiment, the output time management of each of the output units 171, 172, ..., 17N of the output timing unit 15 is performed individually. That is, when the output time of the output unit 171 is considered as a reference, the other output units 172,
The output times of the output units 172, ..., 17N are delayed by assigning the output times of the output units 172, ..., 17N to times different from those of the output unit 171.
【0020】図2に本実施例における共通バッファ内の
残留セル数の推移と従来のセル分配装置のバッファ内残
留セル数の推移の比較図を示す。FIG. 2 shows a comparison diagram of the transition of the number of residual cells in the common buffer in this embodiment and the transition of the number of residual cells in the buffer of the conventional cell distribution device.
【0021】図2の本実施例における共通バッファ内残
留セル数推移線Aは従来例の共通バッファ内残留セル数
推移線Bと比較して、任意の時間内における共通バッフ
ァ内の残留セル数の変動が小さいことがわかる。これは
本実施例におけるセル分配装置においては、各出力部1
71,172,〜,17Nの出力時刻を個別に割り当て
て、セルの出力を頻繁に行うようにしており、そのため
共通バッファの領域確保が短時間に行われ、結果的にそ
の後にセルが入力されてもバッファ内残留セル数の変化
が小さくなり、セル分配装置のセル蓄積メモリ容量が同
一の場合に従来例よりもセル廃棄が起こり難くなる。The residual cell number transition line A in the common buffer in the present embodiment of FIG. 2 is compared with the residual cell number transition line B in the common buffer of the conventional example, and the residual cell number transition line A of the common buffer in an arbitrary time is shown. It can be seen that the fluctuation is small. In the cell distribution device of this embodiment, each output unit 1
The output times of 71, 172, ..., 17N are individually assigned so that the cells are output frequently. Therefore, the area of the common buffer is secured in a short time, and as a result, the cells are input after that. However, the change in the number of remaining cells in the buffer becomes small, and when the cell storage memory capacity of the cell distribution device is the same, cell discarding is less likely to occur than in the conventional example.
【0022】次に、図1を参照して、出力タイミング部
15が出力部171,〜,17Nの出力時刻の時間割り
当てに関して行うタイミング制御について、幾つかの実
施例を挙げて説明する。Next, with reference to FIG. 1, the timing control performed by the output timing unit 15 with respect to the time allocation of the output times of the output units 171, ..., 17N will be described with reference to some embodiments.
【0023】まず、第1の実施例として、出力タイミン
グ部15が各々の出力部171,172,〜,17Nに
対して、異なる時刻に、かつ出力時刻の時間間隔のそれ
ぞれが等間隔になるように要求するものがある。この場
合、各々の出力部に要求する時刻は、入力速度Vin、出
力速度Vout 、出力方路数Nとした場合に、出力部17
1の出力時刻を0とした時に、それぞれの出力部17
2,〜,17Nの出力時刻の差OTn は次式のような時
刻に割り当てられる。First, as a first embodiment, the output timing unit 15 sets the output units 171, 172, ..., 17N at different times and at equal time intervals of the output times. There is something to request. In this case, when the time required for each output unit is the input speed V in , the output speed V out , and the output route number N, the output unit 17
When the output time of 1 is set to 0, each output unit 17
The difference OT n between the output times of 2, ..., 17N is assigned to the time expressed by the following equation.
【0024】[0024]
【数1】 式(1)のように出力部171,〜,17Nの出力時刻
を割り当てると、セル蓄積メモリ12に空き領域ができ
るまでの時間tは、[Equation 1] When the output times of the output units 171, ..., 17N are assigned as in Expression (1), the time t until a free area is formed in the cell storage memory 12 is
【0025】[0025]
【数2】 となり、従来例に比べ、N分の1の時間でセル蓄積メモ
リ内の空き領域を確保することができる。[Equation 2] Therefore, it is possible to secure an empty area in the cell storage memory in 1 / N the time of the conventional example.
【0026】また、第2の実施例では数個の出力部17
1,〜,17N時刻を同一時刻に割り当てることによっ
て数本の出力線を同時に出力するものである。In the second embodiment, several output units 17 are provided.
By assigning 1 to 17N time to the same time, several output lines are simultaneously output.
【0027】以下、出力線1a1,1a2,〜,1aN
の内、何本を同一時刻に出力させるかを、到着するメッ
セージの長さ(セル数)の平均の特性を利用した場合に
ついて説明する。入力速度Vin、出力速度Vout 、出力
方路数Nとした場合に、到着するメッセージが平均Av
セルから構成されるとすると、出力部171の出力時刻
を0とした時の、出力部172,〜,17Nの出力割り
当て時刻OTn は次式(3)のようになる。Hereinafter, output lines 1a1, 1a2, ..., 1aN
Among them, how many are output at the same time will be described by using the average characteristic of the length (cell number) of the arriving message. When the input speed is V in , the output speed is V out , and the number of output routes is N, the arriving message is the average A v.
If it is composed of cells, when the output time of the output unit 171 is set to 0, the output allocation time OT n of the output units 172 to 17N is given by the following expression (3).
【0028】[0028]
【数3】 但し、INT:小数点以下切り捨て この式で示す出力時刻を出力部171,〜,17Nに割
り当てると、セル分配装置からAv 個ずつセルが出力さ
れる。[Equation 3] However, INT: rounding down after the decimal point When the output time shown by this formula is assigned to the output units 171, ..., 17N, A v cells are output from the cell distribution device.
【0029】この場合、前記、式(1)の時に比べて、
セル蓄積メモリ12内に空き領域ができるまでの時間t
は、In this case, as compared with the case of the above formula (1),
Time t until an empty area is created in the cell storage memory 12
Is
【0030】[0030]
【数4】 となり、Av 倍になるものの、1回の出力で生じるセル
蓄積メモリ12の空き領域が式(1)の時に比べてAv
倍となるので、メッセージが数セルからなる連続したセ
ル流の到着する場合などに対処する際に最適である。[Equation 4] Next, although becomes A v times the free space of the cell storage memory 12 that occurs in one output as compared with the case of formula (1) A v
Since it is doubled, it is most suitable when dealing with a case where a message arrives in a continuous cell stream consisting of several cells.
【0031】次に、図1に示したセル分配装置によって
異なる時刻に出力されたセルを再度、出力時刻を揃える
ための回路を設けた一実施例を図3を参照して説明す
る。Next, an embodiment in which a circuit for aligning the output times of cells output at different times by the cell distributor shown in FIG. 1 is provided again will be described with reference to FIG.
【0032】図3において、入力線30を介してセルが
入力速度Vin(bps)で共通バッファ3に入力され、
セル蓄積メモリ32に書き込まれる。その際、セルの出
力先情報は制御線33を介してバッファ制御部34に送
られる。バッファ制御部34は送られてきた出力情報を
もとに、各出力先についての出力リストの管理を行う。In FIG. 3, cells are input to the common buffer 3 at an input speed V in (bps) via an input line 30,
It is written in the cell storage memory 32. At this time, the cell output destination information is sent to the buffer control unit 34 via the control line 33. The buffer control unit 34 manages the output list for each output destination based on the output information sent.
【0033】出力タイミング部35は各出力部の出力時
刻を管理し、各出力部371,372,〜,37Nの各
出力時刻に、共通バッファ3に対してセルの読み込みを
開始するように指示する信号を出力時刻制御線361,
〜,36Nを通じて、各出力部371,〜,37Nに送
る。出力タイミング部15から指示を受けた各出力部3
71,〜,37Nはバッファ制御部34に対してセル出
力要求信号をアドレスバスを使って送る。バッファ制御
部34はセル送出要求信号を受けると、要求信号が送ら
れてきた出力部の出力リスト情報から先頭セルのアドレ
スをセル蓄積メモリ32に対してアドレスバスを使用し
て送り、セル蓄積メモリ32は指定されたアドレスにあ
るセルをデータバスを使用して、要求のあった出力部に
セルの送出を行う。The output timing unit 35 manages the output time of each output unit and instructs the common buffer 3 to start reading cells at each output time of each output unit 371, 372, ..., 37N. Signal output time control line 361,
~, 36N to each output unit 371, ~, 37N. Each output unit 3 that receives an instruction from the output timing unit 15
71 to 37N send a cell output request signal to the buffer controller 34 using the address bus. When the buffer control unit 34 receives the cell transmission request signal, the buffer control unit 34 sends the address of the first cell from the output list information of the output unit to which the request signal has been sent to the cell storage memory 32 by using the address bus. 32 uses the data bus to send the cell at the specified address to the requested output section.
【0034】出力タイミング部35は各出力部371,
〜,37Nへの共通バッファ3への読み込み開始指示信
号の出力周期を 1/(セル長(bit)×Vout )(sec) になるように設定することで、各出力部の読み出し周期
が 1/(セル長(bit)×Vout )(sec) となり、各中間出力線3a1,〜,3aNの速度がV
out (bps)になる。The output timing unit 35 includes output units 371,
By setting the output cycle of the read start instruction signal to the common buffer 3 to 37N to be 1 / (cell length (bit) × V out ) (sec), the read cycle of each output unit is set to 1 / (Cell length (bit) × V out ) (sec), and the speed of each intermediate output line 3a1, ..., 3aN is V
It will be out (bps).
【0035】ここで、出力タイミング部35の各出力部
371,〜,37Nの出力時刻管理は個別に行われる。
つまり出力部371の出力時刻を基準に考えた場合、そ
の他の出力部372,〜,37Nの出力時刻を出力部3
71と異なる時刻に割り当てることで、各出力部37
2,〜,37Nの出力時刻を遅らせるようにしている。Here, the output time management of each of the output units 371 to 37N of the output timing unit 35 is performed individually.
That is, when the output time of the output unit 371 is considered as a reference, the output time of the other output units 372, ...
By assigning to a time different from 71, each output unit 37
The output times of 2, ..., 37N are delayed.
【0036】各中間出力線3a1,〜,3aNの信号は
出力タイミング部35で管理された時刻で、異なる時刻
に各出力部371,〜,37Nから送られてくるもので
あり、送られてきたセルを位相同期用メモリ411,
〜,41Nに一旦蓄積する。The signals on the intermediate output lines 3a1, ..., 3aN are sent from the output units 371, ..., 37N at different times at the time managed by the output timing unit 35. The cell is a phase synchronization memory 411,
,, 41N once.
【0037】出力タイミング部35は 1/(セル長(bit)×Vout )(sec) の周期で位相同期部43に出力部371,〜,37Nの
出力時刻が一通り終わったという信号を送る。この信号
を受け取った位相同期部43は位相同期用メモリ5c
1,〜,5cNの全てに対して読み出し命令を送り、セ
ルは同時に出力線3b1,〜,3bNに出力されるよう
になる。The output timing section 35 sends a signal that the output times of the output sections 371, ..., 37N have been completed to the phase synchronization section 43 at a cycle of 1 / (cell length (bit) × V out ) (sec). .. Upon receiving this signal, the phase synchronization unit 43 receives the signal from the phase synchronization memory 5c.
A read command is sent to all of 1 to 5cN, and the cells are simultaneously output to the output lines 3b1 to 3bN.
【0038】次に、セル分配装置を多段構成にして、各
段の出力サイクルを短くするような構成をとったセル分
配装置について説明する。いまここで、図1に示したセ
ル分配装置を用いて、入力速度Vinと出力速度Vout と
の比Vin/Vout が大きな値である場合、すなわち、出
力の際に、かなり速度を落とさなければならない場合を
想定する。この場合には、Vin/Vout の増大に併せて
出力線数Nも多くしなければならず、そのためセル分配
装置の規模が大きくなり、しかも出力サイクルも長いも
のになる。従って、最適な出力時刻割り当てを行って
も、セル蓄積メモリの空き領域を作る時間は長くなって
しまう。Next, a description will be given of a cell distribution device having a multi-stage structure for the cell distribution device and shortening the output cycle of each stage. Now here, with a cell distribution device shown in FIG. 1, when the ratio V in / V out of the input speed V in the output speed V out is a large value, i.e., when the output, a significant speed Imagine if you have to drop it. In this case, the number of output lines N must be increased along with an increase in V in / V out , which increases the size of the cell distribution device and also lengthens the output cycle. Therefore, even if the optimum output time is assigned, the time for creating the empty area of the cell storage memory becomes long.
【0039】そこでVin/Vout が大きい場合にはセル
分配装置を多段構成として、各段の出力サイクルを短く
する。その一実施例として三段構成のセル分配装置につ
いてのブロック図を図4に示す。Therefore, when V in / V out is large, the cell distribution device is configured in multiple stages to shorten the output cycle of each stage. FIG. 4 shows a block diagram of a three-stage cell distribution device as one example thereof.
【0040】図4に示したセル分配装置は入力速度
Vin、目的の出力速度Vout 、目的の出力線数Nとなる
セル分配装置である。この目的とするセル分配装置を構
成するにおいて、まず入力線50より、速度Vinで入力
されたセルは1段目のセル分配装置に入力される。1段
目のセル分配装置51は入力速度Vinで、出力速度
V1 、出力線数Jで動作するセル分配装置であり、1段
目のセル分配装置の出力はそれぞれ速度V1 の第1中間
線51a1,〜,51aJに接続される。The cell distributor shown in FIG. 4 is a cell distributor having an input speed V in , a target output speed V out , and a target output line number N. In constructing the target cell distribution device, first, cells input at the speed V in are input to the first-stage cell distribution device through the input line 50. The first-stage cell distribution device 51 is a cell distribution device that operates at an input speed V in , an output speed V 1 , and an output line number J. The output of the first-stage cell distribution device is the first speed V 1 respectively. It is connected to the intermediate lines 51a1, ..., 51aJ.
【0041】第1中間線はそれぞれ2段目のセル分配装
置521,〜,52Jの入力に接続される。第2段セル
分配装置521,〜,52Jは入力速度V1 、出力速度
V2、出力線数Kのセル分配装置であり、さらに2段目
の出力は、例えば第2段セル分配装置521の出力は第
2中間線521a1,〜,521aKに接続され、第2
段セル分配装置52Jの出力は第2中間線52Ja1,
〜,52JaKに接続される。The first intermediate lines are connected to the inputs of the cell distributors 521 to 52J of the second stage, respectively. The second-stage cell distribution devices 521 to 52J are cell distribution devices having an input speed V 1 , an output speed V 2 , and an output line number K, and the second-stage output is, for example, that of the second-stage cell distribution device 521. The output is connected to the second intermediate lines 521a1, ..., 521aK,
The output of the stage cell distribution device 52J is the second intermediate line 52Ja1,
,, 52 JaK.
【0042】第2中間線はそれぞれ3段目のセル分配装
置5311,〜,53JKの入力に接続される。そして
第3段セル分配装置5311,〜,53JKは入力速度
V2、出力速度Vout 、出力本数Lのセル分配装置であ
り、出力速度Vout で出力線5311a1,〜,53J
KaLにそれぞれ出力される。この第3段セル分配装置
5311,〜,53JKの出力で速度Vout となり、3
回の処理で入力速度V in、出力速度Vout 、出力線数J
×K×Lのセル分配装置を構成することができる。The second intermediate lines are the cell distribution devices of the third stage, respectively.
, 53, and 53JK. And
The input speed of the third-stage cell distribution device 5311, ..., 53JK
V2, Output speed Vout, A cell distribution device with an output number L
Output speed VoutAnd output lines 5311a1, ..., 53J
Each is output to KaL. This 3rd stage cell distributor
5311, ~, 53JK output speed VoutBecomes 3
Input speed V by processing once in, Output speed Vout, Number of output lines J
A × K × L cell distribution device can be constructed.
【0043】また、ここで各段セル分配装置の出力線数
J、K、LをJ×K×L=Nとなるように決定すること
で、出力線Nにすることができる。このように多段構成
にすることで、入力/出力速度比が大きい時に、速度比
の負担を各段のセル分配装置に分散させることで、1段
構成のセル分配装置よりも効率をよくすることができ
る。また、第1段目の入力速度や最終段の出力速度の異
なるセル分配装置を使うことで、装置全体の入出力速度
を変化させることができ、また装置全体の入出力速度等
を変更する場合においても、中間段のセル分配を装置を
そのまま使用することができるので、装置構成の変更の
点で有利になる。Further, the number of output lines J, K, L of each stage cell distribution device is determined so that J × K × L = N, whereby the output line N can be obtained. With such a multi-stage configuration, when the input / output speed ratio is large, the load of the speed ratio is distributed to the cell distributors of the respective stages, so that the efficiency is higher than that of the cell distributor of the single stage structure. You can Also, by using a cell distribution device with different input speeds in the first stage and the output speed in the final stage, the input / output speed of the entire device can be changed, and the input / output speed of the entire device can be changed. Also in this case, since the device can be used as it is for the cell distribution in the intermediate stage, it is advantageous in changing the device configuration.
【0044】[0044]
【発明の効果】以上記述した如く本発明によれば、セル
分配装置の各出力部の出力サイクルを個別に割り当てる
ことで、セル蓄積メモリにより早く空き領域を作ること
が可能となるので、廃棄率特性や出力線使用率の向上を
期待することができる。As described above, according to the present invention, the output cycle of each output section of the cell distribution device is individually allocated, so that it becomes possible to make a vacant area in the cell storage memory earlier, and thus the discard rate. It can be expected to improve the characteristics and the output line usage rate.
【図1】本発明のセル分配装置の一実施例を示すブロッ
ク図である。FIG. 1 is a block diagram showing an embodiment of a cell distribution device of the present invention.
【図2】本発明のセル分配装置と従来のセル分配装置に
おけるバッファ内の残留セル数の推移を比較するタイミ
ング図である。FIG. 2 is a timing chart for comparing changes in the number of residual cells in the buffer between the cell distribution device of the present invention and the conventional cell distribution device.
【図3】本発明のセル分配装置に位相同期装置を後段に
付加した一実施例を示すブロック図である。FIG. 3 is a block diagram showing an embodiment in which a phase synchronization device is added to the cell distribution device of the present invention in a subsequent stage.
【図4】セル分配装置を3段構成にした一実施例を示す
ブロック図である。FIG. 4 is a block diagram showing an embodiment in which the cell distribution device has a three-stage configuration.
【図5】従来の共通バッファ型セル分配装置の一例を示
すブロック図である。FIG. 5 is a block diagram showing an example of a conventional common buffer type cell distribution device.
1 共通バッファ 10 入力線 12 セル蓄積メモリ 13 入力制御線 14 バッファ制御部 15 出力タイミング部 18 アドレスバス 19 データバス 1a 出力線 110 入力線 112 セル蓄積メモリ 113 入力制御線 114 バッファ制御部 115 セル分配セレクタ 118 アドレス線 119 データ線 12 出力線 161 出力時刻制御線 171 出力部 3 共通バッファ 30 入力線 32 セル蓄積メモリ 33 入力制御線 34 バッファ制御部 35 出力タイミング部 38 アドレスバス 39 データバス 3a1〜3aN 中間出力線 3b1〜3bN 出力線 361〜36N 出力時刻制御線 371〜37N 出力部 411〜41N 位相同期用メモリ 43 位相同期部 50 入力線 51 第1段セル分配装置 51a 第1中間線 52 第2段セル分配装置 521a 第2中間線 53 第3段セル分配装置 5311a 出力線 A 本発明におけるバッファ内セル残留推移線 B 従来例におけるバッファ内セル残留推移線 1 common buffer 10 input line 12 cell storage memory 13 input control line 14 buffer control unit 15 output timing unit 18 address bus 19 data bus 1a output line 110 input line 112 cell storage memory 113 input control line 114 buffer control unit 115 cell distribution selector 118 address line 119 data line 12 output line 161 output time control line 171 output unit 3 common buffer 30 input line 32 cell storage memory 33 input control line 34 buffer control unit 35 output timing unit 38 address bus 39 data bus 3a1 to 3aN intermediate output Line 3b1 to 3bN Output line 361 to 36N Output time control line 371 to 37N Output unit 411 to 41N Phase synchronization memory 43 Phase synchronization unit 50 Input line 51 First stage cell distribution device 51a First intermediate line 52 Second stage cell Distributor 521a Second intermediate line 53 Third stage cell distributor 5311a Output line A Buffer cell residual transition line in the present invention B Buffer cell residual transition line in the conventional example
Claims (4)
蓄積するためのセル蓄積メモリを有し、この到着するセ
ルの内部情報に示される出力先情報に基づいて、セル蓄
積メモリから複数の出力線に、入力速度よりも低速で送
出するセル分配装置において、 前記セル蓄積メモリからセルを前記複数の出力線に送出
するときに、各出力線について個別の時刻にセル送出時
刻を割り当てる出力調整手段を有することを特徴とする
セル分配装置。1. A cell storage memory for temporarily storing a cell arriving via an input line, and a plurality of cells are stored in the cell storage memory based on output destination information shown in internal information of the arriving cell. In a cell distribution device that transmits to the output line at a speed lower than the input speed, when transmitting cells from the cell storage memory to the plurality of output lines, an output that allocates a cell transmission time to each output line at an individual time A cell distribution device having an adjusting means.
着するセルの入力速度と出力線を介して出力されるセル
の出力速度との比に応じて、各出力線の出力時刻を割り
当てることを特徴とする請求項1記載のセル分配装置。2. The output adjusting means allocates the output time of each output line according to the ratio of the input speed of the cell arriving via the input line to the output speed of the cell output via the output line. The cell distribution device according to claim 1, wherein:
割り当てについて、各出力線が等時間間隔で出力するよ
うに割り当てることを特徴とする請求項1記載のセル分
配装置。3. The cell distribution device according to claim 1, wherein the output means allocates the output time of each output line so that each output line outputs at an equal time interval.
割り当ての際に、複数の出力線が同時に出力するように
割り当てることを特徴とする請求項1記載のセル分配装
置。4. The cell distribution device according to claim 1, wherein the output means allocates output times of the respective output lines so that a plurality of output lines output at the same time.
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP8138692A JPH0787460B2 (en) | 1992-03-04 | 1992-03-04 | Cell distribution device |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP8138692A JPH0787460B2 (en) | 1992-03-04 | 1992-03-04 | Cell distribution device |
Publications (2)
Publication Number | Publication Date |
---|---|
JPH05252185A true JPH05252185A (en) | 1993-09-28 |
JPH0787460B2 JPH0787460B2 (en) | 1995-09-20 |
Family
ID=13744871
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP8138692A Expired - Fee Related JPH0787460B2 (en) | 1992-03-04 | 1992-03-04 | Cell distribution device |
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Country | Link |
---|---|
JP (1) | JPH0787460B2 (en) |
Cited By (2)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US5953315A (en) * | 1995-11-15 | 1999-09-14 | Nec Corporation | ATM cell sending system |
US6584105B1 (en) | 1998-03-24 | 2003-06-24 | Nec Corporation | Scheduling apparatus, scheduling method and communication control apparatus |
Citations (2)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPH03239037A (en) * | 1990-02-16 | 1991-10-24 | Fujitsu Ltd | Cell separation device in atm exchange system |
JPH03297245A (en) * | 1990-04-16 | 1991-12-27 | Nippon Telegr & Teleph Corp <Ntt> | Cell multiplex equipment |
-
1992
- 1992-03-04 JP JP8138692A patent/JPH0787460B2/en not_active Expired - Fee Related
Patent Citations (2)
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US6584105B1 (en) | 1998-03-24 | 2003-06-24 | Nec Corporation | Scheduling apparatus, scheduling method and communication control apparatus |
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JPH0787460B2 (en) | 1995-09-20 |
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