JPH05250302A - Multi-microprocessor system and serial data transfer circuit - Google Patents

Multi-microprocessor system and serial data transfer circuit

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JPH05250302A
JPH05250302A JP4048410A JP4841092A JPH05250302A JP H05250302 A JPH05250302 A JP H05250302A JP 4048410 A JP4048410 A JP 4048410A JP 4841092 A JP4841092 A JP 4841092A JP H05250302 A JPH05250302 A JP H05250302A
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JP
Japan
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data
microprocessor
microprocessor system
node
signal
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Application number
JP4048410A
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Japanese (ja)
Inventor
Hideki Nakamura
秀樹 中村
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NEC Engineering Ltd
Original Assignee
NEC Engineering Ltd
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Publication date
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Abstract

PURPOSE:To constitute a high-speed serial data transfer line by connecting plural microprocessor systems by a looped data transmission line when the microprocessor systems are used and transmit and receive data to one another. CONSTITUTION:Microprocessor systems (A)101-(n)10n as (n) microprocessor systems are mutually connected in a loop shape by a data transmission line CH and a receiving node select signal line L. IN regard to the microprocessor, only the desired receiving node receives the data by sending a receiving node select signal S specifying a receiving node as a previously set state through the receiving node select signal line L in the previously set state; and other nodes are bypassed to eliminate the need for data reception, thereby speeding up the data transfer.

Description

【発明の詳細な説明】Detailed Description of the Invention

【0001】[0001]

【産業上の利用分野】本発明は,マルチマイクロプロセ
ッサシステム及びシリアルデータ転送回路に関し,特に
ループ状のデータ伝送路によって接続された複数のマイ
クロプロセッサシステム間のシリアルデータ転送を実行
するマルチマイクロプロセッサシステム及びシリアルデ
ータ転送回路に関する。
BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a multi-microprocessor system and a serial data transfer circuit, and more particularly to a multi-microprocessor system for executing serial data transfer between a plurality of microprocessor systems connected by a loop-shaped data transmission path. And a serial data transfer circuit.

【0002】[0002]

【従来の技術】従来,この種のマルチマイクロプロセッ
サシステムにおいて,個個のマイクロプロセッサシステ
ム間のデータ転送技術はさまざまな方法が実現されてい
る。
2. Description of the Related Art Conventionally, in this kind of multi-microprocessor system, various methods have been realized as a data transfer technique between individual microprocessor systems.

【0003】これらデータ転送技術を2つに大別する
と,パラレルデータ転送技術及びシリアルデータ転送技
術に分類される。
These data transfer techniques are roughly classified into two types: parallel data transfer technique and serial data transfer technique.

【0004】パラレルデータ転送では,マイクロプロセ
ッサシステム相互間を制御信号バス,アドレスバス及び
データバスで接続して構成したものが一般的である。
In parallel data transfer, it is general that the microprocessor systems are connected by a control signal bus, an address bus and a data bus.

【0005】この方式では,接続する信号数が多いが,
同時に複数ビットのデータ転送ができるため,高速なデ
ータ転送が可能である。
In this method, although the number of signals to be connected is large,
Since multiple bits of data can be transferred at the same time, high-speed data transfer is possible.

【0006】但し,複数のマイクロプロセッサで前述し
たバスラインを共用するため,この共用バスの調停を行
うバスアービタが必要となる。
However, since the above-mentioned bus line is shared by a plurality of microprocessors, a bus arbiter for arbitrating the shared bus is required.

【0007】このパラレルデータ転送方式で有名なもの
に,IEEE−796(マルチバス),IEEE−P1
014(VMEバス),IEEE−488(GPIB)
等がある。
Famous examples of this parallel data transfer system are IEEE-796 (multi-bus) and IEEE-P1.
014 (VME bus), IEEE-488 (GPIB)
Etc.

【0008】一方,シリアルデータ転送では,マイクロ
プロセッサ内部のデータを一旦シリアルデータに変換し
て転送する。
On the other hand, in serial data transfer, data inside the microprocessor is once converted into serial data and transferred.

【0009】この方式は,パラレルデータ転送方式に比
べ,接続されるインターフェース信号の数が少なく,容
易に接続できる長所があるが,単位時間あたりの転送デ
ータ量は,パラレルデータ転送方式に比べて低下する。
This method has the advantage that the number of interface signals connected is smaller and the connection is easier than the parallel data transfer method, but the amount of transfer data per unit time is lower than that of the parallel data transfer method. To do.

【0010】このシリアルデータ転送方式で有名なもの
は,単純で広く使われている調歩同期方式,パケット通
信として有名なSDLC,HDLC等がある。
Famous serial data transfer methods include a simple and widely used start-stop synchronization method, SDLC and HDLC which are famous as packet communication.

【0011】図6は,従来のパケット通信技術における
パケットデータのフォーマット例を示す。
FIG. 6 shows an example of the format of packet data in the conventional packet communication technology.

【0012】図6において,オープニング(openi
ng)フラグ301及びクロージング(closin
g)フラグ306は,フレームの開始と終了を指定し,
図に示す01111110というパターンの8ビットの
フラグシーケンスを利用している。
In FIG. 6, the opening (openi)
ng) flag 301 and closing (close)
g) Flag 306 specifies the start and end of the frame,
An 8-bit flag sequence having a pattern of 01111110 shown in the figure is used.

【0013】セカンダリーアドレス302は,このパケ
ットデータを受信すべきマイクロプロセッサとしてのノ
ードのアドレスを8ビット構成で示す。一般的に,1つ
のノードは1つのセカンダリーアドレスを有し,1つの
パケットデータはある1つのノードが受信する。ただ
し,この1対1の通信では不便なので,グローバルアド
レス(一般的にFFH)と呼ばれるアドレス指定があ
り,セカンダリーアドレスとしてこのグローバルアドレ
スが指定されたときは,全ノードが,このパケットデー
タの受信可能となる。
The secondary address 302 indicates the address of a node as a microprocessor that should receive this packet data in an 8-bit structure. Generally, one node has one secondary address, and one packet data is received by one node. However, since this one-to-one communication is inconvenient, there is an address designation called a global address (generally FFH), and when this global address is designated as the secondary address, all nodes can receive this packet data. Becomes

【0014】コントロールフィールド303は,このフ
レームがどのようなフレームであるかを8ビット構成で
示す。
The control field 303 shows what kind of frame this frame is in an 8-bit structure.

【0015】データフィールド304は,送信データで
あり,一般的に8×nビットで指定される任意のビット
長として構成される。
The data field 304 is transmission data, and is generally configured as an arbitrary bit length designated by 8 × n bits.

【0016】フレームチェックシーケンス305は,フ
レームの誤り制御シーケンスを16ビットで指定する。
The frame check sequence 305 designates a frame error control sequence with 16 bits.

【0017】また図5は,ループ状のデータ伝送路によ
って接続された複数のマイクロプロセッサと,このルー
プ状のデータ伝送路の調停を行うマイクロプロセッサシ
ステムにより構成される従来のマルチマイクロプロセッ
サシステムの一例を示す。
FIG. 5 shows an example of a conventional multi-microprocessor system composed of a plurality of microprocessors connected by a loop-shaped data transmission line and a microprocessor system for arbitrating the loop-shaped data transmission line. Indicates.

【0018】図5において,ノードA201〜ノードH
208のうちのデータを送信したいノードは,ループ調
停プロセッサ200に対して送信要求信号を出力する。
In FIG. 5, nodes A201 to H
The node of 208 that wants to transmit data outputs a transmission request signal to the loop arbitration processor 200.

【0019】ループ調停プロセッサ200は,ループ状
のデータ伝送路が空き状態で,かつ各ノードからの送受
レディ(ready)信号eをチェックし,データ送受
信に関わる全ノードがデータの送受信が可能ならば,こ
の送信要求をしたいノードが出力するデータを受信すべ
き任意の1つあるいは複数のノードに対してノード設定
指示信号bを出力してデータ受信準備を指示し,かつデ
ータを受信しないノードのデータ伝送路を,ノードバイ
パス信号aによりバイパス状態とする。
The loop arbitration processor 200 checks the transmission / reception ready signal e from each node when the looped data transmission path is idle, and if all nodes involved in data transmission / reception can transmit / receive data. , The data of the node which outputs the node setting instruction signal b to the arbitrary one or a plurality of nodes which should receive the data output by the node which wants to make the transmission request and instructs the data reception preparation, and which does not receive the data. The transmission line is set to the bypass state by the node bypass signal a.

【0020】その後,ループ調停プロセッサ200は,
データ送信要求を行なっているノードに対して,ノード
設定指示信号b及びノード信号cでデータの送信ノード
であることを伝え,データの送出を許可する。
Thereafter, the loop arbitration processor 200
The node making the data transmission request is informed that the node is the data transmission node by the node setting instruction signal b and the node signal c, and the data transmission is permitted.

【0021】このようなシステムによれば,データが必
要でないノードはデータを受信する必要はないし,また
任意のパケットデータを任意の1つあるいは複数のノー
ドが受信することができ,ループ内のノード間相互のデ
ータの転送の自由度が大きく,また変更も容易となる。
According to such a system, a node that does not need data does not need to receive the data, and arbitrary packet data can be received by any one or a plurality of nodes. There is a high degree of freedom in the transfer of data between each other, and changes are easy.

【0022】[0022]

【発明が解決しようとする課題】パラレルデータ転送方
式として有名なマルチバス及びVMEバスは,大規模な
マルチマイクロプロセッサシステムのシステムバスの拡
張として開発されているため,インタフェース信号の数
が多く,かつ大規模な回路が必要である。しかもインタ
フェース信号ラインを複数のマイクロプロセッサシステ
ムが共用するので,インタフェース信号ラインの調停の
為の制御回路も必要となり,回路規模はますます大きな
ものになる。
The multi-bus and VME bus, which are well known as parallel data transfer systems, have been developed as an extension of the system bus of a large-scale multi-microprocessor system, and therefore have a large number of interface signals. Large circuits are needed. Moreover, since the interface signal line is shared by a plurality of microprocessor systems, a control circuit for arbitrating the interface signal line is also required, and the circuit scale becomes larger.

【0023】このようなわけで,パラレルデータ転送方
式は,インタフェース条件及び構成回路の単純性が要求
される制御用マルチマイクロプロセッサシステムには適
さないという欠点がある。
For this reason, the parallel data transfer method has a drawback that it is not suitable for a control multi-microprocessor system which requires interface conditions and simplicity of constituent circuits.

【0024】一方,シリアルデータ転送方式として有名
な調歩同期を使う方法では,回路構成は非常に単純では
あるが,その方式の特徴からデータ転送速度が遅く,高
速性が要求される制御用マルチマイクロプロセッサシス
テムには適さない。
On the other hand, in the method using start-stop synchronization, which is famous as a serial data transfer method, the circuit configuration is very simple, but due to the characteristics of the method, the data transfer rate is slow and high speed control multi-micro is required. Not suitable for processor systems.

【0025】この欠点を解決するものとして,前述した
高速シリアルデータ転送を行なう方式としてのSDL
C,HDLC等を代表するパケット通信技術がある。
In order to solve this drawback, SDL as a method for performing the above-mentioned high-speed serial data transfer
There are packet communication technologies that represent C, HDLC, and the like.

【0026】しかしながら,このようなパケット通信技
術においては,図6に示すパケットデータのうち,オー
プニングフラグ301に続くセカンダリーアドレス30
2でこのパケットデータを受信するノードが決められる
が,一般的にこのセカンダリーアドレス302はノード
ごとに異なり,あるセカンダリーアドレスのパケット
を,任意の複数のマイクロプロセッサシステムが受信す
ることは出来ないという問題がある。
However, in such a packet communication technique, the secondary address 30 following the opening flag 301 in the packet data shown in FIG.
The node that receives this packet data is determined by 2. However, in general, this secondary address 302 differs from node to node, and a packet with a certain secondary address cannot be received by arbitrary multiple microprocessor systems. There is.

【0027】この問題を解決するのがグローバルアドレ
スの方式であり,セカンダリーアドレスとしてグローバ
ルアドレスが指定された場合には,全ノードがこのパケ
ットを受信することが可能となる。
The global address method solves this problem. When the global address is designated as the secondary address, all nodes can receive this packet.

【0028】しかしながら,この方式では,パケットデ
ータを受信する必要のないマイクロプロセッサシステム
もデータを受信しなければならず,この処理に時間がか
かってしまうという問題点があった。
However, in this method, the microprocessor system that does not need to receive the packet data must also receive the data, and this process has a problem that it takes time.

【0029】即ち,単にグローバルアドレスを用いる方
式では,マルチマイクロプロセッサシステムの中で発生
する全てのパケットを受信することが必要になるため,
マルチマイクロプロセッサシステムを構成するノードの
数が多くなればなるほど,自マイクロプロセッサシステ
ムが使用しない受信パケットに対する処理時間が増大す
るという問題を生ずる。
That is, in the method using only the global address, it is necessary to receive all packets generated in the multi-microprocessor system.
The larger the number of nodes forming the multi-microprocessor system, the longer the processing time for a received packet not used by the own microprocessor system.

【0030】この問題を解決するためには,前述した如
く,図5に示すように,ループ状のデータ伝送路によっ
て接続された複数のノードと,ループ状の伝送路の調停
を行うマイクロプロセッサシステムとしてのループ調停
プロセッサ200により構成されるシステムがあった。
In order to solve this problem, as described above, as shown in FIG. 5, a plurality of nodes connected by a loop data transmission line and a microprocessor system for arbitrating the loop transmission line. There is a system configured by the loop arbitration processor 200.

【0031】このシステムにおいては,グローバルアド
レスを使用しながらも,任意の複数のノードが1つのパ
ケットデータを受信し,このパケットデータを受信する
必要のないノードはデータ伝送路のバイパス機能により
パケットを受信しなくとも良いという長所があった。
In this system, a plurality of arbitrary nodes receive one packet data while using the global address, and a node which does not need to receive this packet data receives the packet by the bypass function of the data transmission path. It had the advantage of not having to receive it.

【0032】しかしながらこのシステムは,ループ調停
プロセッサと各ノードの間を複数の制御部で結んで各種
ノード制御を実現していたため,ハードウエア規模はも
とより,ソフトウエア的にも複雑なプロトコルが必要と
なるという欠点がある。
However, since this system realizes various node control by connecting the loop arbitration processor and each node with a plurality of control units, a complicated protocol is required not only in terms of hardware scale but also in software. There is a drawback that

【0033】本発明の目的は,上述した従来からのデー
タ転送方式の問題点を解決し,簡単な回路及びインタフ
ェース信号ならびに簡単なプログラム処理で,比較的高
速なシリアルデータ転送を実現するマルチマイクロプロ
セッサシステム及びシリアルデータ転送回路を提供する
ことにある。
An object of the present invention is to solve the above-mentioned problems of the conventional data transfer system, and to realize a relatively high speed serial data transfer with a simple circuit and interface signal and a simple program processing. It is to provide a system and a serial data transfer circuit.

【0034】[0034]

【課題を解決するための手段】本発明のマルチマイクロ
プロセッサシステムは,複数のマイクロプロセッサシス
テムを統合的に運用して,処理の分割化および高速化を
実行するマルチマイクロプロセッサシステムにおいて,
前記複数のマイクロプロセッサシステムをルーブ状のシ
リアルデータ伝送路で接続するとともに,任意のマイク
ロプロセッサシステムから他の少なくとも1つの任意の
マイクロプロセッサシステムを指定する受信ノード選択
信号を送出する受信ノード選択信号線を前記複数のマイ
クロプロセッサシステムにループ状に接続し,前記受信
ノード選択信号で指定されたマイクロプロセッサシステ
ムを受信ノードとして前記シリアルデータ伝送路を介し
て一方方向にデータを伝送する構成を有する。
A multi-microprocessor system according to the present invention is a multi-microprocessor system in which a plurality of microprocessor systems are operated in an integrated manner to divide and speed up processing.
A reception node selection signal line for connecting the plurality of microprocessor systems by a loop-shaped serial data transmission line and transmitting a reception node selection signal designating at least one other microprocessor system from any microprocessor system. Is connected to the plurality of microprocessor systems in a loop, and data is transmitted in one direction via the serial data transmission path using the microprocessor system designated by the reception node selection signal as a reception node.

【0035】また本発明のシリアルデータ転送回路は,
複数のマイクロプロセッサシステムがシリアルデータ伝
送路によってループ状に接続され,かつ任意のマイクロ
プロセッサから他の少なくとも1つの任意のマイクロプ
ロセッサをデータ受信先として指定する受信ノード選択
信号を送出する受信ノード選択信号線によってループ状
に接続されてシリアルデータを転送するマルチプロセッ
サシステムを構成するそれぞれのマイクロプロセッサシ
ステムに配置するシリアルデータ転送回路であって,受
信ノード選択信号を上流のマイクロプロセッサシステム
から入力し自マイクロプロセッサシステムが受信ノード
であるか否かを判断する受信ノード信号デコード部と,
上流のマイクロプロセッサシステムから送出されたデー
タを入力し前記受信ノード信号デコード部の判断結果に
もとづいて自マイクロプロセッサシステム宛のものであ
るか否かを選択出力する入力データ選択部と,自マイク
ロプロセッサシステムに関するデータの送受信を行なう
データ通信部と,前記受信ノード信号デコード部の判断
結果にもとづき前記データ通信部もしくは前記入力デー
タ処理部いずれかの出力データを選択出力する出力デー
タ選択部と,前記受信ノード選択信号を入力しかつ自マ
イクロプロセッサシステムがデータを送信する場合に前
記受信ノード選択信号を出力するI/Oポートと,上流
のマイクロプロセッサシステムもしくは前記I/Oポー
トから出力される前記受信ノード選択信号のいずれかを
選択出力するノード信号選択部と,前記I/Oポート及
び前記データ通信部とアドレスバスならびにデータバス
を介して接続するマイクロプロセッサとを備えて構成さ
れる。
The serial data transfer circuit of the present invention is
A reception node selection signal in which a plurality of microprocessor systems are connected in a loop by a serial data transmission line and a reception node selection signal for designating at least one other microprocessor as a data reception destination from any microprocessor is transmitted. A serial data transfer circuit arranged in each microprocessor system that constitutes a multiprocessor system that is connected in a loop by a line to transfer serial data. The serial data transfer circuit receives a reception node selection signal from an upstream microprocessor system and outputs it. A reception node signal decoding unit that determines whether the processor system is a reception node,
An input data selection unit for inputting data sent from an upstream microprocessor system and selecting and outputting whether or not the data is addressed to its own microprocessor system based on the judgment result of the reception node signal decoding unit, and its own microprocessor. A data communication unit for transmitting and receiving data relating to the system, an output data selection unit for selectively outputting output data of either the data communication unit or the input data processing unit based on the judgment result of the reception node signal decoding unit, and the reception An I / O port for inputting a node selection signal and outputting the reception node selection signal when the own microprocessor system transmits data, and the reception node output from the upstream microprocessor system or the I / O port No output to select and output any of the selection signals A signal selector configured to include a microprocessor for connecting said I / O port and the data communication unit and the address bus and via the data bus.

【0036】[0036]

【実施例】次に,本発明について図面を参照して説明す
る。
DESCRIPTION OF THE PREFERRED EMBODIMENTS Next, the present invention will be described with reference to the drawings.

【0037】図1は,本発明の一実施例のシリアルデー
タ転送回路を含むマイクロプロセッサシステムの構成を
示すブロック図である。
FIG. 1 is a block diagram showing the configuration of a microprocessor system including a serial data transfer circuit according to an embodiment of the present invention.

【0038】図1に示す実施例は,マイクロプロセッサ
10と,I/Oポート11と,データの送受信を行なう
データ通信部12と,上流のマイクロプロセッサシステ
ムから送出された受信すべきノードを指定する受信ノー
ド選択信号20を解読する受信ノード信号デコード部1
3と,入力ータをデータ通信部12に供給するかバイパ
スするかの選択を行なう入力データ選択部14と,出力
データをデータ通信部12の出力とするか入力データ選
択部14のバイパス出力とするか選択する出力データ選
択部15と,I/Oポート11を介して受ける受信ノー
ド信号21もしくは上流のマイクロプロセッサシステム
から送信された受信ノード選択信号20のいずれかを選
択出力するノード信号選択部16とを備えて成る。
In the embodiment shown in FIG. 1, a microprocessor 10, an I / O port 11, a data communication unit 12 for transmitting and receiving data, and a node to be received sent from an upstream microprocessor system are designated. Reception node signal decoding unit 1 for decoding reception node selection signal 20
3, an input data selection unit 14 for selecting whether to supply or bypass the input data to the data communication unit 12, and an output data output from the data communication unit 12 or a bypass output of the input data selection unit 14. An output data selection unit 15 for selecting whether to perform or not, and a node signal selection unit for selectively outputting either the reception node signal 21 received via the I / O port 11 or the reception node selection signal 20 transmitted from the upstream microprocessor system. 16 and 16.

【0039】次に,本実施例の動作について説明する。Next, the operation of this embodiment will be described.

【0040】上流のマイクロプロセッサシステムから出
力され,パケットデータを受信すべきノードかどうかを
指定する受信ノード選択信号20は,受信ノード信号デ
コード部13,I/Oポート11及びノード信号選択部
16に入力される。
The reception node selection signal 20 output from the upstream microprocessor system and designating whether or not the node should receive the packet data is sent to the reception node signal decoding unit 13, the I / O port 11 and the node signal selection unit 16. Is entered.

【0041】受信ノード信号デコード部13は,入力し
た受信ノード選択信号20を解読し,受信データ27及
び受信ノード選択信号20をバイパスすべきかどうかを
判断し,受信データ27のバイパスの有無を指定する受
信データバイパス信号23及びノードに対するバイパス
の有無を指定する受信ノードバイパス信号24を出力す
る。
The reception node signal decoding unit 13 decodes the input reception node selection signal 20, determines whether or not the reception data 27 and the reception node selection signal 20 should be bypassed, and specifies whether or not the reception data 27 is bypassed. The reception data bypass signal 23 and the reception node bypass signal 24 designating the presence / absence of bypass to the node are output.

【0042】受信データバイパス信号23は入力データ
選択部14及び出力データ選択部15に供給され,この
受信データバイパス信号23がバイパスを指定している
場合には,入力データ選択部14は受信データ27をデ
ータ通信部12には供給せず,出力データ選択部15に
受信データ30として送出する。
The received data bypass signal 23 is supplied to the input data selection section 14 and the output data selection section 15, and when the received data bypass signal 23 specifies bypass, the input data selection section 14 receives the received data 27. Is not supplied to the data communication unit 12, but is sent to the output data selection unit 15 as received data 30.

【0043】出力データ選択部15は,入力データ選択
部14から提供されたデータを送信データ31として下
流のマイクロプロセッサシステムに送出する。
The output data selection unit 15 sends the data provided from the input data selection unit 14 to the downstream microprocessor system as the transmission data 31.

【0044】逆に,受信データバイパス信号23の指定
内容がデータのバイパスでない場合には,入力データ選
択部14は受信データ27をデータ通信部12に供給
し,出力データ選択部15には流さない。
On the contrary, when the specified content of the reception data bypass signal 23 is not data bypass, the input data selection unit 14 supplies the reception data 27 to the data communication unit 12 and does not flow it to the output data selection unit 15. ..

【0045】出力データ選択部15は,データ通信部1
2からの出力データ29を送信データ31として下流の
マイクロプロセッサシステムに送出する。
The output data selection unit 15 is the data communication unit 1
The output data 29 from 2 is sent to the downstream microprocessor system as transmission data 31.

【0046】受信ノード信号デコード部13は,また,
上流のマイクロプロセッサシステムが送出した受信ノー
ド選択信号20を解読し,この受信ノード選択信号20
の指定状態が,データ伝送路が空き(オープン)の状態
を示すか,あるいは自マイクロプロセッサシステムがデ
ータを送信できる状態の時,受信ノードバイパス信号2
4をオフの状態(バイパスされない状態)とする。
The receiving node signal decoding unit 13 also
The reception node selection signal 20 transmitted by the upstream microprocessor system is decoded and the reception node selection signal 20
When the designated state of indicates that the data transmission path is empty (open) or the local microprocessor system can transmit data, the receiving node bypass signal 2
4 is turned off (state not bypassed).

【0047】受信ノードバイパス信号24は,ノード信
号選択部16に入力され,この受信ノードバイパス信号
24がバイパスを指定するとき,ノード信号選択部16
は上流のマイクロプロセッサシステムから入力される受
信ノード選択信号20を選択し,受信ノード選択信号2
2として下流のマイクロプロセッサシステムに送出す
る。
The reception node bypass signal 24 is input to the node signal selection unit 16, and when the reception node bypass signal 24 specifies bypass, the node signal selection unit 16
Selects the reception node selection signal 20 input from the upstream microprocessor system, and the reception node selection signal 2
2 to the downstream microprocessor system.

【0048】逆に,受信ノードバイパス信号24がバイ
パスを指定しないとき,ノード信号選択部16はI/O
ポート11から出力される受信ノード選択信号21を選
択し,受信ノード選択信号22として下流のマイクロプ
ロセッサシステムに送出する。
On the contrary, when the receiving node bypass signal 24 does not specify bypass, the node signal selecting section 16 causes the I / O.
The reception node selection signal 21 output from the port 11 is selected and sent as a reception node selection signal 22 to the downstream microprocessor system.

【0049】マイクロプロセッサ10は,自マイクロプ
ロセッサシステムがデータの送出を行なう場合にはI/
Oポート11を介して上流のマイクロプロセッサシステ
ムからの受信ノード選択信号20を入力し,伝送路が空
きの状態か否かをチェックする。
The microprocessor 10 receives I / O when its own microprocessor system sends data.
The reception node selection signal 20 from the upstream microprocessor system is input through the O port 11 and it is checked whether or not the transmission path is empty.

【0050】もし伝送路が空きの状態を示していたなら
ば,I/Oポート11を介して該当する受信ノード選択
信号21をノード信号選択部6に出力する。尚,このマ
イクロプロセッサシステムがデータを送出していないと
きには,受信ノード選択信号21は伝送路が空きの状態
を出力する。
If the transmission line shows an empty state, the corresponding reception node selection signal 21 is output to the node signal selection unit 6 via the I / O port 11. When this microprocessor system is not transmitting data, the receiving node selection signal 21 outputs a state in which the transmission path is empty.

【0051】データの送出要求を行なっているマイクロ
プロセッサ10は,上流のマイクロプロセッサシステム
が出力する受信ノード選択信号20をI/Oポート11
を介して入力,チェックし,それが自マイクロプロセッ
サが出力している受信ノード選択信号21と等しけれ
ば,データの送出が出来る。
The microprocessor 10 requesting the data transmission sends the reception node selection signal 20 output from the upstream microprocessor system to the I / O port 11
The data can be transmitted if the received node selection signal 21 output from its own microprocessor is input and checked via the.

【0052】また逆に,上流のマイクロプロセッサシス
テムがデータの送出要求を行ない,受信ノード選択信号
20を出力したならば,受信ノード信号デコード部13
は選択されたノードが自マイクロプロセッサシステム指
定であるか否かを判断し,指定か否かに対応して受信デ
ータバイパス信号23をオン/オフする。またこの時,
受信ノードバイパス信号24はバイパス指定状態とな
り,受信ノード選択信号20は受信ノード選択信号22
としてノード信号選択部16から出力され,さらに下流
のマイクロプロセッサシステムに転送される。
On the contrary, if the upstream microprocessor system makes a data transmission request and outputs the reception node selection signal 20, the reception node signal decoding unit 13
Determines whether or not the selected node is designated by its own microprocessor system, and turns on / off the reception data bypass signal 23 according to whether or not it is designated. Also at this time,
The reception node bypass signal 24 is in the bypass designation state, and the reception node selection signal 20 is the reception node selection signal 22.
Is output from the node signal selection unit 16 and is transferred to the downstream microprocessor system.

【0053】入力データ選択部14に入力している受信
データ27は,受信データバイパス信号23がバイパス
を指定しているときには受信データ30としてデータ通
信部28をバイパスし,データ選択部15から送信デー
タ31として下流のマイクロプロセッサシステムに転送
される。
The received data 27 input to the input data selection unit 14 bypasses the data communication unit 28 as the received data 30 when the received data bypass signal 23 specifies the bypass, and the received data 27 is sent from the data selection unit 15. 31 is transferred to the downstream microprocessor system.

【0054】逆に,受信データバイパス信号23がバイ
パスを指定しないときには,受信データ27は入力デー
タ選択部14を介して受信データ28としてデータ通信
部12に供給される。
On the contrary, when the received data bypass signal 23 does not specify bypass, the received data 27 is supplied to the data communication section 12 as the received data 28 via the input data selecting section 14.

【0055】マイクロプロセッサ10は,データ受信中
には,データ通信部12からデータバス26を介して受
信データを読み込む。また受信中のデータは,データ通
信部12の出力データ29として出力データ選択部15
に転送され,さらに下流のマイクロプロセッサシステム
へ送信データ31として転送される。
The microprocessor 10 reads the received data from the data communication unit 12 via the data bus 26 during data reception. The data being received is output as the output data 29 of the data communication unit 12 by the output data selection unit 15.
To the microprocessor system further downstream as transmission data 31.

【0056】一方,データ送信中のマイクロプロセッサ
10は,データバス26を介して送信するデータをデー
タ送信部12に書き込む。書き込まれたデータは,デー
タ通信部12から出力データ29として出力データ選択
部15に転送され,下流のマイクロプロセッサシステム
へ送信データ31として送出される。
On the other hand, the microprocessor 10 which is transmitting data writes the data to be transmitted via the data bus 26 into the data transmitting unit 12. The written data is transferred from the data communication unit 12 to the output data selection unit 15 as the output data 29, and is sent as the transmission data 31 to the downstream microprocessor system.

【0057】図2は,図1に示す高速シリアルデータ転
送回路を使用し,ループ状のデータ伝送路CH及び受信
ノード選択信号線Lで接続したマルチマイクロプロセッ
サシステムの一例を示す。
FIG. 2 shows an example of a multi-microprocessor system in which the high-speed serial data transfer circuit shown in FIG. 1 is used and connected by a loop-shaped data transmission line CH and a reception node selection signal line L.

【0058】図2に示すマルチマイクロプロセッサシス
テムにおいて,受信ノード選択信号線Lで送出する受信
ノード選択信号Sは,最大でもマルチマイクロプロセッ
サシステム内を流れるパケット数(種類)を表す数+1
の状態を表現できれば良い。たとえば,マルチマイクロ
プロセッサシステム内を流れるパケットが15種類ある
場合には,受信ノード選択信号は4ビットで構成可能と
なる。
In the multi-microprocessor system shown in FIG. 2, the reception-node selection signal S sent out on the reception-node selection signal line L is a number representing the number (kind) of packets flowing in the multi-microprocessor system + 1 at the maximum.
It suffices if the state of can be expressed. For example, if there are 15 types of packets flowing in the multi-microprocessor system, the reception node selection signal can be composed of 4 bits.

【0059】図2は,n個のマイクロプロセッサシステ
ム,すなわちマイクロプロセッサシステム(A)(ノー
ド(A))101〜マイクロプロセッサシステム(n)
(ノード(n))10nがデータ伝送路CHでループ状
に接続され,受信ノード選択信号Sも受信ノード選択信
号線Lを介して各マイクロプロセッサシステムを順次伝
送される状態を示している。
FIG. 2 shows n microprocessor systems, that is, microprocessor system (A) (node (A)) 101 to microprocessor system (n).
The (node (n)) 10n is connected in a loop by the data transmission line CH, and the reception node selection signal S is also sequentially transmitted through the respective microprocessor systems via the reception node selection signal line L.

【0060】図2に示すループ状のネットワークでは,
1つのマイクロプロセッサは,任意の1つあるいは複数
のマイクロプロセッサシステムに対してデータを送出す
ることが出来るものとしている。
In the loop network shown in FIG.
It is assumed that one microprocessor can send data to any one or a plurality of microprocessor systems.

【0061】図2のループ状のシステムを,同じループ
状のシステムとした従来例を示す図5と比較すると,ル
ープ状の伝送路を調停するループ調停プロセッサを持つ
必要がないため,トータルとしてのハードウエア規模と
ソフトウエア規模を著しく圧縮することができる。
When the loop system of FIG. 2 is compared with FIG. 5 showing a conventional example in which the same loop system is used, it is not necessary to have a loop arbitration processor that arbitrates the loop transmission line, so that the total system is The hardware scale and software scale can be significantly reduced.

【0062】図3は,図2のマルチマイクロプロセッサ
システムにおけるデータ転送時の伝送路の状態を示すブ
ロック図,図4は図3における受信ノード選択信号Sの
内容を表記して示す図である。
FIG. 3 is a block diagram showing the state of the transmission path at the time of data transfer in the multi-microprocessor system of FIG. 2, and FIG. 4 is a diagram showing the contents of the reception node selection signal S in FIG.

【0063】図3に示すマルチマイクロプロセッサシス
テムの構成は,8つのマイクロプロセッサシステムであ
るノード(A)101〜ノード(H)108が,データ
伝送路CHによってループ状に接続され,またループ状
の受信ノード選択信号線Lを介して受信ノード選択信号
Sが次次に各ノード間を転送されていく状態を示してい
る。また各ノードには,それぞれのデータ通信部12を
併記して示す。
In the configuration of the multi-microprocessor system shown in FIG. 3, eight microprocessor systems, node (A) 101 to node (H) 108, are connected in a loop by a data transmission line CH, and also in a loop. The state in which the reception node selection signal S is next transferred between the nodes via the reception node selection signal line L is shown. Each data communication unit 12 is also shown in each node.

【0064】いま,一例としてノード(A)101が発
生元となり,ノード(C)103及びノード(E)10
5にデータを転送しようとしたとき,受信ノード選択信
号Sを「空きの状態」から「状態a」に指定すると,図
4のノードデコード内容に示すように,ノード(C)1
03及びノード(E)105のみが受信ノードとなり,
これ以外のノードのデータ通信部12は図3に示すよう
にデータ伝送路CHからバイパスされ,データ受信の必
要がなくなる。
Now, as an example, the node (A) 101 is the generation source, and the node (C) 103 and the node (E) 10 are
5, when the receiving node selection signal S is changed from the "empty state" to the "state a" when trying to transfer the data to the node 5, the node (C) 1
03 and node (E) 105 are the receiving nodes,
The data communication units 12 of the other nodes are bypassed from the data transmission path CH as shown in FIG.

【0065】また「状態a」の受信ノード選択信号S
は,ループ状の受信ノード選択信号線Lを介して発生元
であるノード(A)101に戻ってくるので,ノード
(A)101はデータを送信できる。
Further, the reception node selection signal S in the "state a"
Returns to the originating node (A) 101 via the looped reception node selection signal line L, so that the node (A) 101 can transmit data.

【0066】データ送信終了後,ノード(A)101は
受信ノード選択信号Sを「空き状態」に戻す。
After the data transmission is completed, the node (A) 101 returns the receiving node selection signal S to the "vacant state".

【0067】このようにして,データ送信及び受診に関
与するマイクロプロセッサシステム以外のマイクロプロ
セッサシステムは,データ伝送路上を流れるデータがハ
ードウエア的にバイパスされ,データ通信部には入力さ
れないのでデータ受信に伴う処理を行なわなくとも良
い。
In this way, in the microprocessor systems other than the microprocessor systems involved in the data transmission and the medical examination, the data flowing on the data transmission path is bypassed by the hardware and is not input to the data communication unit, so that the data receiving section receives the data. It is not necessary to perform the accompanying processing.

【0068】また,複数のマイクロプロセッサシステム
が,ほぼ同時にデータ送信要求を発生するという要求の
衝突が起こった場合でも,ハードウエア的に先行優先で
データ送信ノードが決定されるので,ソフトウエア的な
複雑なプロトコルは必要ない。
Further, even when a plurality of microprocessor systems generate a request for data transmission at substantially the same time, the data transmission node is determined with priority in terms of hardware so that the data transmission node can be realized by software. No complicated protocols are needed.

【0069】プロトコルとして唯一必要なのは,データ
送信側のマイクロプロセッサシステムに対する以下のル
ールである。
The only protocol required is the following rules for the microprocessor system on the data transmission side.

【0070】即ち,データ送信を行なうマイクロプロセ
ッサシステムは,上流マイクロプロセッサシステムが出
力する受信ノード選択信号をチェックし,それが未使用
状態だったならば下流のマイクロプロセッサシステムに
対する受信ノード選択信号を該当する選択信号にする。
その後,データ送信要求を行なったマイクロプロセッサ
は,上流マイクロプロセッサシステムが出力する受信ノ
ード選択信号を再びチェックし,これが,自マイクロプ
ロセッサシステムが出力した受信ノード選択信号と同じ
になったときにのみ,データ通信部をデータ送信モード
としパケットデータを送出する。それ以外の時にはデー
タ受信モードとしておき,この受信ノード選択信号が変
化するのを待つだけでよい。
That is, the microprocessor system for transmitting data checks the reception node selection signal output from the upstream microprocessor system, and if it is in the unused state, applies the reception node selection signal to the downstream microprocessor system. To select signal.
After that, the microprocessor that made the data transmission request checks the reception node selection signal output from the upstream microprocessor system again, and only when this becomes the same as the reception node selection signal output from its own microprocessor system, The data communication unit is set to the data transmission mode and packet data is transmitted. In other cases, the data reception mode is set, and it is sufficient to wait for this reception node selection signal to change.

【0071】尚,本システムにおいては,セカンダリー
アドレスとしてグローバルアドレスを用いることが出来
るので,従来からのSDLC,HDLCのアーキテクチ
ャを使用することにより簡単にデータ通信部が実現でき
る。
Since a global address can be used as the secondary address in this system, the data communication unit can be easily realized by using the conventional SDLC and HDLC architectures.

【0072】このようにして,データ転送回路の構成を
著しく簡素化し,かつ大幅に削減したインタフェース信
号で,比較的高速なシリアルデータ転送が確保できる。
In this way, a relatively high-speed serial data transfer can be ensured by the interface signal of which the structure of the data transfer circuit is remarkably simplified and the number of which is greatly reduced.

【0073】[0073]

【発明の効果】以上説明したように本発明は,簡素な構
成のデータ転送回路と大幅に圧縮したインタフェース信
号で比較的に高速なシリアルデータ転送を行なうことに
より,従来からのループ状のマルチマイクロプロセッサ
システムに比べて,データ伝送路の調停に要する待ち時
間を著しく圧縮し,かつデータ伝送路の調停に要するプ
ロトコルも大幅な単純化が可能になるという効果があ
る。
As described above, according to the present invention, by performing a relatively high-speed serial data transfer with a data transfer circuit having a simple structure and a significantly compressed interface signal, a conventional loop-shaped multi-micro Compared with the processor system, the waiting time required for arbitration of the data transmission line is significantly reduced, and the protocol required for arbitration of the data transmission line can be greatly simplified.

【0074】また従来例と同様に,データ送受信に関わ
らないマイクロプロセッサシステムはデータ転送とは無
関係に動作でき,かつソフトウエア的な介入も必要ない
為,マイクロプロセッサの処理能力を最大限に利用する
ことができるという効果がある。
Further, similarly to the conventional example, the microprocessor system which is not related to the data transmission / reception can operate independently of the data transfer and requires no software intervention, so that the processing capacity of the microprocessor is utilized to the maximum extent. The effect is that you can.

【図面の簡単な説明】[Brief description of drawings]

【図1】本発明の一実施例のシリアルデータ転送回路を
含むマイクロプロセッサシステムの構成を示すブロック
図である。
FIG. 1 is a block diagram showing a configuration of a microprocessor system including a serial data transfer circuit according to an embodiment of the present invention.

【図2】本発明の一実施例のマルチマイクロプロセッサ
システムの構成を示すブロック図である。
FIG. 2 is a block diagram showing a configuration of a multi-microprocessor system according to an embodiment of the present invention.

【図3】図2のマルチマイクロプロセッサシステムにお
けるデータ転送時の伝送路の状態を示すブロック図であ
る。
3 is a block diagram showing a state of a transmission line at the time of data transfer in the multi-microprocessor system of FIG.

【図4】図3における受信ノード選択信号Sのノードデ
コード内容を表記して示す図である。
FIG. 4 is a diagram showing the node decode contents of a reception node selection signal S in FIG.

【図5】従来のループ状データ伝送路で接続されたマル
チマイクロプロセッサシステムの構成を示すブロック図
である。
FIG. 5 is a block diagram showing a configuration of a conventional multi-microprocessor system connected by a loop data transmission line.

【図6】従来のシリアルデータ通信のSDLC,HDL
Cのパケットデータのフォーマットを示す図である。
FIG. 6 SDLC and HDL of conventional serial data communication
It is a figure which shows the format of the packet data of C.

【符号の説明】[Explanation of symbols]

10 マイクロプロセッサ 11 I/Oポート 12 データ通信部 13 受信ノード信号デコード部 14 入力データ選択部 15 出力データ選択部 16 ノード信号選択部 101〜10n マイクロプロセッサシステム(A)
(ノード(A))〜マイクロプロセッサシステム(n)
(ノード(n)) 200 ループ調停プロセッサ 201〜208 ノードA〜ノードH
10 Microprocessor 11 I / O Port 12 Data Communication Unit 13 Reception Node Signal Decoding Unit 14 Input Data Selection Unit 15 Output Data Selection Unit 16 Node Signal Selection Unit 101 to 10n Microprocessor System (A)
(Node (A))-Microprocessor system (n)
(Node (n)) 200 Loop arbitration processor 201 to 208 Node A to node H

Claims (2)

【特許請求の範囲】[Claims] 【請求項1】 複数のマイクロプロセッサシステムを統
合的に運用して,処理の分割化および高速化を実行する
マルチマイクロプロセッサシステムにおいて,前記複数
のマイクロプロセッサシステムをルーブ状のシリアルデ
ータ伝送路で接続するとともに,任意のマイクロプロセ
ッサシステムから他の少なくとも1つの任意のマイクロ
プロセッサシステムを指定する受信ノード選択信号を送
出する受信ノード選択信号線を前記複数のマイクロプロ
セッサシステムにループ状に接続し,前記受信ノード選
択信号で指定されたマイクロプロセッサシステムを受信
ノードとして前記シリアルデータ伝送路を介して一方方
向にデータを伝送することを特徴とするマルチマイクロ
プロセッサシステム。
1. A multi-microprocessor system in which a plurality of microprocessor systems are operated in an integrated manner to divide and speed up processing, and the plurality of microprocessor systems are connected by a lube-shaped serial data transmission line. In addition, a receiving node selecting signal line for sending a receiving node selecting signal designating at least one other arbitrary microprocessor system from any microprocessor system is connected to the plurality of microprocessor systems in a loop form, and the receiving node selecting signal line is connected to the plurality of microprocessor systems. A multi-microprocessor system in which data is transmitted in one direction through the serial data transmission path by using a microprocessor system designated by a node selection signal as a receiving node.
【請求項2】 複数のマイクロプロセッサシステムがシ
リアルデータ伝送路によってループ状に接続され,かつ
任意のマイクロプロセッサから他の少なくとも1つの任
意のマイクロプロセッサをデータ受信先として指定する
受信ノード選択信号を送出する受信ノード選択信号線に
よってループ状に接続されてシリアルデータを転送する
マルチプロセッサシステムを構成するそれぞれのマイク
ロプロセッサシステムに配置するシリアルデータ転送回
路であって,受信ノード選択信号を上流のマイクロプロ
セッサシステムから入力し自マイクロプロセッサシステ
ムが受信ノードであるか否かを判断する受信ノード信号
デコード部と,上流のマイクロプロセッサシステムから
送出されたデータを入力し前記受信ノード信号デコード
部の判断結果にもとづいて自マイクロプロセッサシステ
ム宛のものであるか否かを選択出力する入力データ選択
部と,自マイクロプロセッサシステムに関するデータの
送受信を行なうデータ通信部と,前記受信ノード信号デ
コード部の判断結果にもとづき前記データ通信部もしく
は前記入力データ処理部いずれかの出力データを選択出
力する出力データ選択部と,前記受信ノード選択信号を
入力しかつ自マイクロプロセッサシステムがデータを送
信する場合に前記受信ノード選択信号を出力するI/O
ポートと,上流のマイクロプロセッサシステムもしくは
前記I/Oポートから出力される前記受信ノード選択信
号のいずれかを選択出力するノード信号選択部と,前記
I/Oポート及び前記データ通信部とアドレスバスなら
びにデータバスを介して接続するマイクロプロセッサと
を備えることを特徴とするシリアルデータ転送回路。
2. A plurality of microprocessor systems are connected in a loop by a serial data transmission line, and an arbitrary microprocessor sends a reception node selection signal designating at least one other arbitrary microprocessor as a data receiving destination. A serial data transfer circuit arranged in each microprocessor system forming a multiprocessor system for transferring serial data connected in a loop by a receiving node selection signal line From the receiving node signal decoding unit that receives the data from the upstream microprocessor system and that receives the data sent from the upstream microprocessor system. Based on the judgment results of the input data selection unit for selectively outputting whether or not it is addressed to the own microprocessor system, the data communication unit for transmitting and receiving data relating to the own microprocessor system, and the reception node signal decoding unit. An output data selection unit that selectively outputs output data of either the data communication unit or the input data processing unit, and the reception node selection signal when the reception node selection signal is input and the own microprocessor system transmits data. I / O that outputs
A port, a node signal selecting section for selectively outputting either the receiving node selecting signal output from an upstream microprocessor system or the I / O port, the I / O port, the data communication section, an address bus, and A serial data transfer circuit comprising a microprocessor connected through a data bus.
JP4048410A 1992-03-05 1992-03-05 Multi-microprocessor system and serial data transfer circuit Pending JPH05250302A (en)

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Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US7051132B2 (en) 2002-01-15 2006-05-23 Samsung Electronics Co., Ltd. Bus system and path decision method therefor

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