JPH05244189A - ポリシング制御回路 - Google Patents
ポリシング制御回路Info
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- JPH05244189A JPH05244189A JP4276992A JP4276992A JPH05244189A JP H05244189 A JPH05244189 A JP H05244189A JP 4276992 A JP4276992 A JP 4276992A JP 4276992 A JP4276992 A JP 4276992A JP H05244189 A JPH05244189 A JP H05244189A
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Abstract
(57)【要約】
【目的】 ＡＴＭ通信方式に於けるポリシング制御回路
に関し、ポリシング制御の精度を向上し、且つハードウ
ェアを削減する。 【構成】 セル情報分岐４によりヘッダ等のセル識別情
報を分岐し、違反判定回路により到着セルが違反セルと
判定した時に、遅延部６を介してセル制御部５に加えら
れるセルの廃棄等の処理を行う構成に於いて、呼設定時
の加入者からのポリシング申告値を保持するパラメータ
保持部３と、時間間隔法，Ｔ−Ｘ法，ＤＢ法，ＣＡＴ−
Ｍ法等による複数種類の違反判定回路１−１〜１−ｎ
と、パラメータ保持部３に保持されたポリシング申告値
に基づいて複数種類の違反判定回路１−１〜１−ｎの中
の一つを選択する選択回路２とを備えている。
に関し、ポリシング制御の精度を向上し、且つハードウ
ェアを削減する。 【構成】 セル情報分岐４によりヘッダ等のセル識別情
報を分岐し、違反判定回路により到着セルが違反セルと
判定した時に、遅延部６を介してセル制御部５に加えら
れるセルの廃棄等の処理を行う構成に於いて、呼設定時
の加入者からのポリシング申告値を保持するパラメータ
保持部３と、時間間隔法，Ｔ−Ｘ法，ＤＢ法，ＣＡＴ−
Ｍ法等による複数種類の違反判定回路１−１〜１−ｎ
と、パラメータ保持部３に保持されたポリシング申告値
に基づいて複数種類の違反判定回路１−１〜１−ｎの中
の一つを選択する選択回路２とを備えている。
Description
【０００１】
【産業上の利用分野】本発明は、ＡＴＭ（Ａsyncronous
Ｔransfer Ｍode ；非同期転送モード）通信方式に於
けるセルのトラヒックを監視するポリシング制御回路に
関する。Ｂ−ＩＳＤＮ（Ｂroadband−Ｉntegrated Ｓer
vices Ｄigital Ｎetwork；広帯域ＩＳＤＮ）の基幹技
術として、ＡＴＭ通信方式の開発が進められている。こ
のＡＴＭ通信方式は、伝送データ単位をセルとして伝送
するものであり、加入者から一時的に大量のセルが送出
されると、交換機のバッファがオーバーフローする状態
となり、他の加入者のセルを含めてセルの廃棄が生じる
ことになる。そこで、呼設定時に加入者からセルの伝送
帯域等のポリシング申告値を申告させ、この申告値以上
の帯域を使用するセルについては廃棄処理を行うことに
より、他の加入者の申告値以内の帯域で伝送するセルは
廃棄されないようにするポリシング制御が知られてい
る。これは、ＵＰＣ（Ｕsage Ｐarameter Ｃontrol）
とも称されるものである。このようなポリシング制御を
経済的な構成で実現することが要望されている。
Ｔransfer Ｍode ；非同期転送モード）通信方式に於
けるセルのトラヒックを監視するポリシング制御回路に
関する。Ｂ−ＩＳＤＮ（Ｂroadband−Ｉntegrated Ｓer
vices Ｄigital Ｎetwork；広帯域ＩＳＤＮ）の基幹技
術として、ＡＴＭ通信方式の開発が進められている。こ
のＡＴＭ通信方式は、伝送データ単位をセルとして伝送
するものであり、加入者から一時的に大量のセルが送出
されると、交換機のバッファがオーバーフローする状態
となり、他の加入者のセルを含めてセルの廃棄が生じる
ことになる。そこで、呼設定時に加入者からセルの伝送
帯域等のポリシング申告値を申告させ、この申告値以上
の帯域を使用するセルについては廃棄処理を行うことに
より、他の加入者の申告値以内の帯域で伝送するセルは
廃棄されないようにするポリシング制御が知られてい
る。これは、ＵＰＣ（Ｕsage Ｐarameter Ｃontrol）
とも称されるものである。このようなポリシング制御を
経済的な構成で実現することが要望されている。
【０００２】
【従来の技術】図６は従来例のブロック図を示し、８１
は違反判定回路、８２は加入者からのポリシング申告
値、８３はパラメータ保持部、８４はセル情報分岐部、
８５はセル制御部、８６は遅延部である。ポリシング制
御回路又はＵＰＣ回路は、違反判定回路８１とパラメー
タ保持部８３とを主要部として構成され、呼設定時に、
加入者からのポリシング申告値８２がパラメータ保持部
８３に保持され、呼設定後に到着したセルのヘッダ等が
セル情報分岐部８４により分岐されて違反判定回路８１
に加えられる。違反判定回路８１は、パラメータ保持部
８３に保持された加入者からの伝送帯域等のポリシング
申告値以内の到着セルの状態であるか否かを監視し、申
告値を超えた状態となったセルについては、セル制御部
８５に於いて廃棄させるか、又は廃棄優先度を高くする
ように制御する。なお、遅延部８５は、違反判定回路８
１等に於ける処理遅延を補償する為のものである。
は違反判定回路、８２は加入者からのポリシング申告
値、８３はパラメータ保持部、８４はセル情報分岐部、
８５はセル制御部、８６は遅延部である。ポリシング制
御回路又はＵＰＣ回路は、違反判定回路８１とパラメー
タ保持部８３とを主要部として構成され、呼設定時に、
加入者からのポリシング申告値８２がパラメータ保持部
８３に保持され、呼設定後に到着したセルのヘッダ等が
セル情報分岐部８４により分岐されて違反判定回路８１
に加えられる。違反判定回路８１は、パラメータ保持部
８３に保持された加入者からの伝送帯域等のポリシング
申告値以内の到着セルの状態であるか否かを監視し、申
告値を超えた状態となったセルについては、セル制御部
８５に於いて廃棄させるか、又は廃棄優先度を高くする
ように制御する。なお、遅延部８５は、違反判定回路８
１等に於ける処理遅延を補償する為のものである。
【０００３】ＡＴＭ通信方式に於けるセルは、図７に示
すように、５バイトのヘッダと４８バイトの情報フィー
ルドとからなり、ヘッダは、４ビット構成のフロー制御
部ＧＦＣ（Ｇeneric Ｆlow Ｃontrol）と、１バイト構
成の論理パスの識別子ＶＰＩ（Ｖirtual Ｐath Ｉdent
ifier ）と、２バイト構成の論理チャネルの識別子ＶＣ
Ｉ（Ｖirtual Ｃhannel Ｉden-tifier）と、２ビット
構成のペイロード部ＰＴ（Ｐayload Ｔype ）と、１ビ
ット構成のリザーブ部ＲＥＳ（Ｒeserve）と、１ビット
構成のセル廃棄優先度部ＣＬＰ（Ｃell Ｌoss Ｐriorit
y ）と、１バイト構成のヘッダ誤り制御部ＨＥＣ（Ｈea
der Ｅrror Ｃontrol）とからなるものである。
すように、５バイトのヘッダと４８バイトの情報フィー
ルドとからなり、ヘッダは、４ビット構成のフロー制御
部ＧＦＣ（Ｇeneric Ｆlow Ｃontrol）と、１バイト構
成の論理パスの識別子ＶＰＩ（Ｖirtual Ｐath Ｉdent
ifier ）と、２バイト構成の論理チャネルの識別子ＶＣ
Ｉ（Ｖirtual Ｃhannel Ｉden-tifier）と、２ビット
構成のペイロード部ＰＴ（Ｐayload Ｔype ）と、１ビ
ット構成のリザーブ部ＲＥＳ（Ｒeserve）と、１ビット
構成のセル廃棄優先度部ＣＬＰ（Ｃell Ｌoss Ｐriorit
y ）と、１バイト構成のヘッダ誤り制御部ＨＥＣ（Ｈea
der Ｅrror Ｃontrol）とからなるものである。
【０００４】図７に示すセルの構成は、ユーザ網インタ
フェースに関連したものであるが、網間インタフェース
の場合には、フロー制御部ＧＦＣを論理パス識別子ＶＰ
Ｉとした構成、即ち、２０ビット構成の論理パス識別子
ＶＰＩとした構成となる。又情報フィールド中に、３バ
イトのユーザ情報等を挿入するアダプティブヘッダを設
けることもできる。又違反判定回路８１に於いて加入者
の申告値以上のセルが到着したことを判定した時、セル
制御部８５に於いてセル廃棄優先度部ＣＬＰを高くセッ
トして、ＡＴＭ交換機のバッファがオーバーフローする
ような場合に、セル廃棄を他のセルに比較して優先させ
ることができる。
フェースに関連したものであるが、網間インタフェース
の場合には、フロー制御部ＧＦＣを論理パス識別子ＶＰ
Ｉとした構成、即ち、２０ビット構成の論理パス識別子
ＶＰＩとした構成となる。又情報フィールド中に、３バ
イトのユーザ情報等を挿入するアダプティブヘッダを設
けることもできる。又違反判定回路８１に於いて加入者
の申告値以上のセルが到着したことを判定した時、セル
制御部８５に於いてセル廃棄優先度部ＣＬＰを高くセッ
トして、ＡＴＭ交換機のバッファがオーバーフローする
ような場合に、セル廃棄を他のセルに比較して優先させ
ることができる。
【０００５】到着セルがポリシング申告値に対して違反
しているか否かを違反判定回路８１に於いて判定するも
のであるが、その判定の為のポリシング方式は、例え
ば、図８に示すように、時間間隔法とＴ−Ｘ法とＤＢ法
とＣＡＴ−Ｍ法とが知られている。時間間隔法は、或る
加入者のセルが到着した時間間隔ｔを測定し、ポリシン
グ申告値に基づいた規定時間Ｔと比較して、この規定時
間Ｔを超えた時に違反と判定するものである。又Ｔ−Ｘ
法は、規定時間Ｔ内に到着したセル数ｘをカウントし、
ポリシング申告値に基づいた規定値Ｘと比較して、この
規定値Ｘを超えた時に違反と判定するものである。
しているか否かを違反判定回路８１に於いて判定するも
のであるが、その判定の為のポリシング方式は、例え
ば、図８に示すように、時間間隔法とＴ−Ｘ法とＤＢ法
とＣＡＴ−Ｍ法とが知られている。時間間隔法は、或る
加入者のセルが到着した時間間隔ｔを測定し、ポリシン
グ申告値に基づいた規定時間Ｔと比較して、この規定時
間Ｔを超えた時に違反と判定するものである。又Ｔ−Ｘ
法は、規定時間Ｔ内に到着したセル数ｘをカウントし、
ポリシング申告値に基づいた規定値Ｘと比較して、この
規定値Ｘを超えた時に違反と判定するものである。
【０００６】又ＤＢ（Ｄangerous Ｂrige）法は、Ｔ−
Ｘ法に於ける規定時間Ｔを１セル分の時間毎にシフト
し、それぞれの規定時間Ｔ内に到着するセル数ｘをカウ
ントして、規定値Ｘと比較し、この規定値を超えた時に
違反と判定するものである。従って、Ｔ−Ｘ法の場合
に、規定時間Ｔ内では到着セル数ｘが規定値Ｘ以下であ
るが、規定時間Ｔの境界に跨がって多量の到着セル数ｘ
となった場合、違反と判定しないことになるが、ＤＢ法
は、規定時間Ｔを図示のようにシフトした状態として、
各規定時間Ｔ内の到着セル数ｘをカウントするから、Ｔ
−Ｘ法の欠点を改善することができる。又ＣＡＴ−Ｍ
（Ｃell Ａrrival Ｔime −Ｍemory ）法は、Ｘ＋１個
のセルが到着した時間ｔを総ての位相（１セル分の時
間）について測定し、規定時間Ｔと比較して、この規定
時間Ｔを超えた時に違反と判定するものである。
Ｘ法に於ける規定時間Ｔを１セル分の時間毎にシフト
し、それぞれの規定時間Ｔ内に到着するセル数ｘをカウ
ントして、規定値Ｘと比較し、この規定値を超えた時に
違反と判定するものである。従って、Ｔ−Ｘ法の場合
に、規定時間Ｔ内では到着セル数ｘが規定値Ｘ以下であ
るが、規定時間Ｔの境界に跨がって多量の到着セル数ｘ
となった場合、違反と判定しないことになるが、ＤＢ法
は、規定時間Ｔを図示のようにシフトした状態として、
各規定時間Ｔ内の到着セル数ｘをカウントするから、Ｔ
−Ｘ法の欠点を改善することができる。又ＣＡＴ−Ｍ
（Ｃell Ａrrival Ｔime −Ｍemory ）法は、Ｘ＋１個
のセルが到着した時間ｔを総ての位相（１セル分の時
間）について測定し、規定時間Ｔと比較して、この規定
時間Ｔを超えた時に違反と判定するものである。
【０００７】
【発明が解決しようとする問題点】ポリシング方式の中
の時間間隔法は、ハイウェイ速度に対するパス速度によ
って設定精度が相違するものであり、例えば、ハイウェ
イ速度が１５０Ｍｂｐｓの場合に、規定時間Ｔとパス速
度との関係は、 Ｔ＝２０００ → ７５．００ｋｂｐｓ Ｔ＝２００１ → ７４．９６ｋｂｐｓ Ｔ＝２００２ → ７４．９３ｋｂｐｓ となる。即ち、セルの到着時間間隔ｔを、２０００個の
セル毎の到着時間間隔に設定した時、ハイウェイ速度が
１５０Ｍｂｐｓであるから、１５０／２０００＝０．０
７５〔Ｍｂｐｓ〕（＝７５ｋｂｐｓ）となり、又２００
１個のセル毎の到着時間間隔に設定した場合は、１５０
／２００１＝０．０７４９６〔Ｍｂｐｓ〕（＝７４．９
６ｋｂｐｓ）となり、数１００ｂｐｓ程度の細かさでパ
ス速度を設定することができる。
の時間間隔法は、ハイウェイ速度に対するパス速度によ
って設定精度が相違するものであり、例えば、ハイウェ
イ速度が１５０Ｍｂｐｓの場合に、規定時間Ｔとパス速
度との関係は、 Ｔ＝２０００ → ７５．００ｋｂｐｓ Ｔ＝２００１ → ７４．９６ｋｂｐｓ Ｔ＝２００２ → ７４．９３ｋｂｐｓ となる。即ち、セルの到着時間間隔ｔを、２０００個の
セル毎の到着時間間隔に設定した時、ハイウェイ速度が
１５０Ｍｂｐｓであるから、１５０／２０００＝０．０
７５〔Ｍｂｐｓ〕（＝７５ｋｂｐｓ）となり、又２００
１個のセル毎の到着時間間隔に設定した場合は、１５０
／２００１＝０．０７４９６〔Ｍｂｐｓ〕（＝７４．９
６ｋｂｐｓ）となり、数１００ｂｐｓ程度の細かさでパ
ス速度を設定することができる。
【０００８】しかし、ハイウェイ速度に対するパス速度
が速い場合には、細かい設定ができない欠点がある。例
えば、前述の場合と同様に、ハイウェイ速度が１５０Ｍ
ｂｐｓの場合に、 Ｔ＝１ → １５０．０Ｍｂｐｓ Ｔ＝２ → ７５．０Ｍｂｐｓ Ｔ＝３ → ５０．０Ｍｂｐｓ となり、セルの到着時間間隔ｔを、１個のセル毎の到着
時間間隔に設定した場合は、ハイウェイを同一セル種別
のセルのみが伝送されるから、パス速度は、ハイウェイ
速度と同じ１５０Ｍｂｐｓとなり、２個のセル毎の到着
時間間隔に設定すると、１５０／２＝７５〔Ｍｂｐｓ〕
となり、パス速度はＴ＝１の時の１／２となる。又３個
のセル毎の到着時間間隔（Ｔ＝３）に設定すると、パス
速度は１／３の５０Ｍｂｐｓとなる。従って、１００Ｍ
ｂｐｓのパス速度や８５Ｍｂｐｓのパス速度等のハイウ
ェイ速度の整数分の一以外のパス速度に設定することが
できない欠点があった。
が速い場合には、細かい設定ができない欠点がある。例
えば、前述の場合と同様に、ハイウェイ速度が１５０Ｍ
ｂｐｓの場合に、 Ｔ＝１ → １５０．０Ｍｂｐｓ Ｔ＝２ → ７５．０Ｍｂｐｓ Ｔ＝３ → ５０．０Ｍｂｐｓ となり、セルの到着時間間隔ｔを、１個のセル毎の到着
時間間隔に設定した場合は、ハイウェイを同一セル種別
のセルのみが伝送されるから、パス速度は、ハイウェイ
速度と同じ１５０Ｍｂｐｓとなり、２個のセル毎の到着
時間間隔に設定すると、１５０／２＝７５〔Ｍｂｐｓ〕
となり、パス速度はＴ＝１の時の１／２となる。又３個
のセル毎の到着時間間隔（Ｔ＝３）に設定すると、パス
速度は１／３の５０Ｍｂｐｓとなる。従って、１００Ｍ
ｂｐｓのパス速度や８５Ｍｂｐｓのパス速度等のハイウ
ェイ速度の整数分の一以外のパス速度に設定することが
できない欠点があった。
【０００９】又、Ｔ−Ｘ法，ＤＢ法，ＣＡＴ−Ｍ法等の
「Ｔ時間内のセル数Ｘ個」で規定する方法に於いては、
前述のパス到着時間間隔ｔで規定する時間間隔法に比較
して、ハイウェイ速度に対するパス速度が速い場合に於
いても細かい設定が可能である。例えば、ハイウェイ速
度が前述の場合と同様に１５０Ｍｂｐｓの場合に、 Ｔ＝１，Ｘ＝１ → １５０．０Ｍｂｐｓ Ｔ＝４，Ｘ＝３ → １１２．５Ｍｂｐｓ Ｔ＝３，Ｘ＝２ → １００．０Ｍｂｐｓ となる。即ち、４個のセル毎の時間Ｔ内に３個の到着セ
ル数を規定値Ｘとした場合、（１５０／４）×３＝１１
２．５〔Ｍｂｐｓ〕となり、又３個のセル毎の時間Ｔ内
に２個の到着セル数を規定値Ｘとした場合、（１５０／
３）×２＝１００〔Ｍｂｐｓ〕となるから、時間間隔法
に比較して細かい設定が可能となる。
「Ｔ時間内のセル数Ｘ個」で規定する方法に於いては、
前述のパス到着時間間隔ｔで規定する時間間隔法に比較
して、ハイウェイ速度に対するパス速度が速い場合に於
いても細かい設定が可能である。例えば、ハイウェイ速
度が前述の場合と同様に１５０Ｍｂｐｓの場合に、 Ｔ＝１，Ｘ＝１ → １５０．０Ｍｂｐｓ Ｔ＝４，Ｘ＝３ → １１２．５Ｍｂｐｓ Ｔ＝３，Ｘ＝２ → １００．０Ｍｂｐｓ となる。即ち、４個のセル毎の時間Ｔ内に３個の到着セ
ル数を規定値Ｘとした場合、（１５０／４）×３＝１１
２．５〔Ｍｂｐｓ〕となり、又３個のセル毎の時間Ｔ内
に２個の到着セル数を規定値Ｘとした場合、（１５０／
３）×２＝１００〔Ｍｂｐｓ〕となるから、時間間隔法
に比較して細かい設定が可能となる。
【００１０】しかし、ハイウェイ速度に対するパス速度
が遅い場合には、規定時間Ｔが大きい値となるから、そ
れに対応してハードウェアが大きくなる欠点がある。例
えば、Ｔ−Ｘ法に於いては、各セル種別毎に時間Ｔの最
大値Ｔｍａｘまでの時間カウンタと、最大値Ｔｍａｘま
での到着セルをカウントできる容量のカウンタが必要と
なり、又ＤＢ法に於いては、最大値Ｔｍａｘに対応する
容量のブリッジメモリと、各セル種別毎に最大値Ｔｍａ
ｘまでカウントできる到着セル数カウンタとが必要とな
る。又ＣＡＴ−Ｍ法に於いては、各セル種別毎に最大値
Ｔｍａｘ個の到着時刻を記憶するメモリが必要となる。
本発明は、パス速度の細かい設定を可能とし、且つハー
ドウェアの削減を図ることを目的とする。
が遅い場合には、規定時間Ｔが大きい値となるから、そ
れに対応してハードウェアが大きくなる欠点がある。例
えば、Ｔ−Ｘ法に於いては、各セル種別毎に時間Ｔの最
大値Ｔｍａｘまでの時間カウンタと、最大値Ｔｍａｘま
での到着セルをカウントできる容量のカウンタが必要と
なり、又ＤＢ法に於いては、最大値Ｔｍａｘに対応する
容量のブリッジメモリと、各セル種別毎に最大値Ｔｍａ
ｘまでカウントできる到着セル数カウンタとが必要とな
る。又ＣＡＴ−Ｍ法に於いては、各セル種別毎に最大値
Ｔｍａｘ個の到着時刻を記憶するメモリが必要となる。
本発明は、パス速度の細かい設定を可能とし、且つハー
ドウェアの削減を図ることを目的とする。
【００１１】
【課題を解決するための手段】本発明のポリシング制御
回路は、図１を参照して説明すると、非同期転送モード
（ＡＴＭ）通信方式に於ける加入者からのポリシング申
告値と、セルのトラヒックの測定値とを比較して制御を
行うポリシング制御回路に於いて、セルのトラヒックを
測定して違反セルか否かを判定する複数種類の違反判定
回路１−１〜１−ｎと、加入者からのポリシング申告値
に従って複数種類の違反判定回路１−１〜１−ｎの中の
一つを選択する選択回路２とを備えたものであり、加入
者からのポリシング申告値はパラメータ保持部３に保持
される。
回路は、図１を参照して説明すると、非同期転送モード
（ＡＴＭ）通信方式に於ける加入者からのポリシング申
告値と、セルのトラヒックの測定値とを比較して制御を
行うポリシング制御回路に於いて、セルのトラヒックを
測定して違反セルか否かを判定する複数種類の違反判定
回路１−１〜１−ｎと、加入者からのポリシング申告値
に従って複数種類の違反判定回路１−１〜１−ｎの中の
一つを選択する選択回路２とを備えたものであり、加入
者からのポリシング申告値はパラメータ保持部３に保持
される。
【００１２】又セルの到着時間間隔により違反判定を行
う第１の違反判定回路と、所定時間内に於ける到着セル
数により違反判定を行う第２の違反判定回路とを備えた
構成とする。
う第１の違反判定回路と、所定時間内に於ける到着セル
数により違反判定を行う第２の違反判定回路とを備えた
構成とする。
【００１３】又所定時間内に於ける到着セル数により違
反判定を行う第２の違反判定回路と、所定セル数の到着
時間間隔により違反判定を行う第３の違反判定回路とを
備えた構成とする。
反判定を行う第２の違反判定回路と、所定セル数の到着
時間間隔により違反判定を行う第３の違反判定回路とを
備えた構成とする。
【００１４】又選択回路２は、到着セルのセル識別情報
に従って制御する構成とするか、又はハイウェイ速度に
対する加入者のポリシング申告値のパス速度に従って制
御する構成とする。
に従って制御する構成とするか、又はハイウェイ速度に
対する加入者のポリシング申告値のパス速度に従って制
御する構成とする。
【００１５】
【作用】呼設定時の加入者からのポリシング申告値は、
パラメータ保持部３に保持される。そして、セル情報分
岐部４に於いて到着セルのヘッダが分岐されて選択回路
２に加えられ、パラメータ保持部３に保持されたポリシ
ング申告値と到着セルのセル識別情報とに従って選択回
路２が制御され、複数種類の違反判定回路１−１〜１−
ｎの中の一つが選択され、セルのトラヒック測定が行わ
れ、パラメータ保持部３に保持されたポリシング申告値
に基づいた所定時間や規定数等との比較により、違反か
否かの判定が行われ、違反セルについては、セル制御部
５に於いてセル廃棄等の処理が行われる。遅延部６は、
違反判定回路１−１〜１−ｎ等に於ける処理遅延を補償
する為のものである。又複数種類の違反判定回路１−１
〜１−ｎは、それぞれ時間間隔法，Ｔ−Ｘ法，ＤＢ法，
ＣＡＴ−Ｍ法等の各種のポリシング方式に従った構成を
有し、ハードウェアが小さくても済むポリシング申告値
に従った構成を選択するものである。
パラメータ保持部３に保持される。そして、セル情報分
岐部４に於いて到着セルのヘッダが分岐されて選択回路
２に加えられ、パラメータ保持部３に保持されたポリシ
ング申告値と到着セルのセル識別情報とに従って選択回
路２が制御され、複数種類の違反判定回路１−１〜１−
ｎの中の一つが選択され、セルのトラヒック測定が行わ
れ、パラメータ保持部３に保持されたポリシング申告値
に基づいた所定時間や規定数等との比較により、違反か
否かの判定が行われ、違反セルについては、セル制御部
５に於いてセル廃棄等の処理が行われる。遅延部６は、
違反判定回路１−１〜１−ｎ等に於ける処理遅延を補償
する為のものである。又複数種類の違反判定回路１−１
〜１−ｎは、それぞれ時間間隔法，Ｔ−Ｘ法，ＤＢ法，
ＣＡＴ−Ｍ法等の各種のポリシング方式に従った構成を
有し、ハードウェアが小さくても済むポリシング申告値
に従った構成を選択するものである。
【００１６】又セル到着時間間隔により違反判定を行う
第１の違反判定回路は、時間間隔法により違反判定を行
うものであり、例えば、ハイウェイ速度に対するパス速
度を遅くして、セル到着時間間隔ｔを大きくした場合
に、ハードウェアを大きくすることなく、細かい設定が
可能となる。又所定時間内に於ける到着セル数により違
反判定を行う第２の違反判定回路は、Ｔ−Ｘ法，ＤＢ法
等により違反判定を行うものであり、例えば、ハイウェ
イ速度に対するパス速度を速くし、規定時間Ｔを短くす
ることにより、ハードウェアを大きくすることなく、細
かい設定が可能となる。
第１の違反判定回路は、時間間隔法により違反判定を行
うものであり、例えば、ハイウェイ速度に対するパス速
度を遅くして、セル到着時間間隔ｔを大きくした場合
に、ハードウェアを大きくすることなく、細かい設定が
可能となる。又所定時間内に於ける到着セル数により違
反判定を行う第２の違反判定回路は、Ｔ−Ｘ法，ＤＢ法
等により違反判定を行うものであり、例えば、ハイウェ
イ速度に対するパス速度を速くし、規定時間Ｔを短くす
ることにより、ハードウェアを大きくすることなく、細
かい設定が可能となる。
【００１７】又所定セル数の到着時間間隔により違反判
定を行う第３の違反判定回路は、ＣＡＴ−Ｍ法により違
反判定を行うもので、規定時間Ｔが大きく、規定値Ｘが
小さい場合は、ハードウェアを大きくすることなく細か
い設定が可能となる。これに対して、Ｔ−Ｘ法又はＤＢ
法による第２の違反判定回路は、規定時間Ｔが小さく、
規定値Ｘが大きい場合に、ハードウェアを大きくするこ
となく細かい設定が可能となる。
定を行う第３の違反判定回路は、ＣＡＴ−Ｍ法により違
反判定を行うもので、規定時間Ｔが大きく、規定値Ｘが
小さい場合は、ハードウェアを大きくすることなく細か
い設定が可能となる。これに対して、Ｔ−Ｘ法又はＤＢ
法による第２の違反判定回路は、規定時間Ｔが小さく、
規定値Ｘが大きい場合に、ハードウェアを大きくするこ
となく細かい設定が可能となる。
【００１８】又到着セルのヘッダの論理パス識別子ＶＰ
Ｉや論理チャネル識別子ＶＣＩ等のセル識別情報によ
り、セル種別を識別することができるから、このセル種
別とポリシング申告値に基づいて選択される違反判定回
路との対応付けを行っておき、セル識別情報に従った違
反判定回路を選択するように選択回路２を制御するもの
である。
Ｉや論理チャネル識別子ＶＣＩ等のセル識別情報によ
り、セル種別を識別することができるから、このセル種
別とポリシング申告値に基づいて選択される違反判定回
路との対応付けを行っておき、セル識別情報に従った違
反判定回路を選択するように選択回路２を制御するもの
である。
【００１９】又ハイウェイ速度に対する加入者のポリシ
ング申告値のパス速度が遅い場合、時間間隔法による第
１の違反判定回路がハードウェアを大きくすることな
く、細かい設定が可能となり、又ハイウェイ速度に対す
る加入者のポリシング申告値のパス速度が速い場合、Ｔ
−Ｘ法，ＤＢ法，ＣＡＴ−Ｍ法による違反判定回路がハ
ードウェアを大きくすることなく、細かい設定が可能と
なるから、ポリシング申告値に基づいてハードウェアを
大きくしないで済むポリシング方式に従った違反判定回
路を選択するものである。
ング申告値のパス速度が遅い場合、時間間隔法による第
１の違反判定回路がハードウェアを大きくすることな
く、細かい設定が可能となり、又ハイウェイ速度に対す
る加入者のポリシング申告値のパス速度が速い場合、Ｔ
−Ｘ法，ＤＢ法，ＣＡＴ−Ｍ法による違反判定回路がハ
ードウェアを大きくすることなく、細かい設定が可能と
なるから、ポリシング申告値に基づいてハードウェアを
大きくしないで済むポリシング方式に従った違反判定回
路を選択するものである。
【００２０】
【実施例】図２は本発明の一実施例のブロック図であ
り、１１−１は時間間隔法による違反判定回路、１１−
２はＴ−Ｘ法による違反判定回路、１２は選択回路、１
３はパラメータ保持部、１４はセル情報分岐部、１５は
セル制御部、１６は遅延部、１７はカウンタ、１８は比
較制御部、１９はカウンタ、２０は比較制御部、ＣＬＫ
はクロック信号、ＴＭは所定時間Ｔのタイミング信号で
ある。
り、１１−１は時間間隔法による違反判定回路、１１−
２はＴ−Ｘ法による違反判定回路、１２は選択回路、１
３はパラメータ保持部、１４はセル情報分岐部、１５は
セル制御部、１６は遅延部、１７はカウンタ、１８は比
較制御部、１９はカウンタ、２０は比較制御部、ＣＬＫ
はクロック信号、ＴＭは所定時間Ｔのタイミング信号で
ある。
【００２１】パラメータ保持部１３は、ランダムアクセ
スメモリ（ＲＡＭ）等により構成され、呼設定時に加入
者のポリシング申告値を保持するものであり、例えば、
呼設定時に与えられる論理パス識別子ＶＰＩ1 ，ＶＰＩ
2 ，ＶＰＩ3 対応に、ポリシング申告値に基づいた規定
時間Ｔ1 ，Ｔ2 ，Ｔ3 と規定値Ｘ1 ，Ｘ2 ，Ｘ3 と、選
択情報α1 ，α2 ，β1 とが保持される。又違反判定回
路１１−１，１１−２は、セル種別対応に設けられるも
のであるが、簡略化の為に、一種類のセルに対応する構
成のみを示している。又選択情報α1 ，α2 は、セル種
別対応の第１の違反判定回路を選択することを示し、β
1 は、セル種別対応の第２の違反判定回路を選択するこ
とを示す。このようなポリシング申告値に従ったパラメ
ータ保持部１３の設定情報は、図示を省略した制御部の
プログラム処理による技術によって容易に設定すること
ができる。
スメモリ（ＲＡＭ）等により構成され、呼設定時に加入
者のポリシング申告値を保持するものであり、例えば、
呼設定時に与えられる論理パス識別子ＶＰＩ1 ，ＶＰＩ
2 ，ＶＰＩ3 対応に、ポリシング申告値に基づいた規定
時間Ｔ1 ，Ｔ2 ，Ｔ3 と規定値Ｘ1 ，Ｘ2 ，Ｘ3 と、選
択情報α1 ，α2 ，β1 とが保持される。又違反判定回
路１１−１，１１−２は、セル種別対応に設けられるも
のであるが、簡略化の為に、一種類のセルに対応する構
成のみを示している。又選択情報α1 ，α2 は、セル種
別対応の第１の違反判定回路を選択することを示し、β
1 は、セル種別対応の第２の違反判定回路を選択するこ
とを示す。このようなポリシング申告値に従ったパラメ
ータ保持部１３の設定情報は、図示を省略した制御部の
プログラム処理による技術によって容易に設定すること
ができる。
【００２２】時間間隔法による第１の違反判定回路１１
−１は、クロック信号ＣＬＫがクロック端子Ｃに加えら
れ、且つ到着セル情報がリセット端子Ｒに加えられるカ
ウンタ１７と、比較制御部１８とから構成され、リセッ
ト直前のカウンタ１７のカウント内容は、前回のセル到
着時刻から今回のセル到着時刻との間の時間間隔ｔを示
すものとなるから、セル到着毎に、比較制御部１８に於
いてパラメータ保持部１３に保持された規定時間Ｔと比
較され、ｔ＜Ｔの場合に違反と判定されて、セル制御部
１５に制御信号が加えられ、そのセルを廃棄するか、或
いは、セル廃棄優先度部ＣＬＰにより廃棄の優先度を高
くするように設定される。
−１は、クロック信号ＣＬＫがクロック端子Ｃに加えら
れ、且つ到着セル情報がリセット端子Ｒに加えられるカ
ウンタ１７と、比較制御部１８とから構成され、リセッ
ト直前のカウンタ１７のカウント内容は、前回のセル到
着時刻から今回のセル到着時刻との間の時間間隔ｔを示
すものとなるから、セル到着毎に、比較制御部１８に於
いてパラメータ保持部１３に保持された規定時間Ｔと比
較され、ｔ＜Ｔの場合に違反と判定されて、セル制御部
１５に制御信号が加えられ、そのセルを廃棄するか、或
いは、セル廃棄優先度部ＣＬＰにより廃棄の優先度を高
くするように設定される。
【００２３】又Ｔ−Ｘ法による違反判定回路１１−２
は、タイミング信号ＴＭがリセット端子Ｒに加えられ、
且つ到着セル情報がクロック端子Ｃに加えられるカウン
タ１９と、比較制御部２０とから構成され、カウンタ１
９のカウント内容は、規定時間Ｔ内に到着したセル数ｘ
を示すものとなるから、タイミング信号ＴＭによる規定
時間Ｔ毎に、比較制御部２０に於いて到着セル数ｘと、
パラメータ保持部１３に保持された規定値Ｘと比較さ
れ、ｘ＞Ｘの場合に違反と判定されて、セル制御部１５
に制御信号が加えられ、そのセルを廃棄するか、或い
は、セル廃棄優先度部ＣＬＰにより廃棄の優先度を高く
するように設定される。
は、タイミング信号ＴＭがリセット端子Ｒに加えられ、
且つ到着セル情報がクロック端子Ｃに加えられるカウン
タ１９と、比較制御部２０とから構成され、カウンタ１
９のカウント内容は、規定時間Ｔ内に到着したセル数ｘ
を示すものとなるから、タイミング信号ＴＭによる規定
時間Ｔ毎に、比較制御部２０に於いて到着セル数ｘと、
パラメータ保持部１３に保持された規定値Ｘと比較さ
れ、ｘ＞Ｘの場合に違反と判定されて、セル制御部１５
に制御信号が加えられ、そのセルを廃棄するか、或い
は、セル廃棄優先度部ＣＬＰにより廃棄の優先度を高く
するように設定される。
【００２４】時間間隔法による違反判定回路１１−１
は、他のポリシング方式による違反判定回路に比較して
ハードウェアを小さくできる利点を有するものである
が、前述のように、ハイウェイ速度に対するパス速度が
速い場合には、細かな設定ができないものである。これ
に対して、Ｔ−Ｘ法による違反判定回路１１−２は、ハ
イウェイ速度に対するパス速度が速い場合でも細かな設
定が可能である利点を有するものであるが、ハイウェイ
速度に対するパス速度が遅くなる程、規定時間Ｔが大き
くなるから、ハードウェアが大きくなる。
は、他のポリシング方式による違反判定回路に比較して
ハードウェアを小さくできる利点を有するものである
が、前述のように、ハイウェイ速度に対するパス速度が
速い場合には、細かな設定ができないものである。これ
に対して、Ｔ−Ｘ法による違反判定回路１１−２は、ハ
イウェイ速度に対するパス速度が速い場合でも細かな設
定が可能である利点を有するものであるが、ハイウェイ
速度に対するパス速度が遅くなる程、規定時間Ｔが大き
くなるから、ハードウェアが大きくなる。
【００２５】そこで、加入者のポリシング申告値が、ハ
イウェイ速度に対するパス速度が遅い内容の場合は、第
１の違反判定回路１１−１を選択させ、反対に、ハイウ
ェイ速度に対するパス速度が速い内容の場合は、第２の
違反判定回路１１−２を選択させるように、選択回路１
２を制御するものである。従って、第２の違反判定回路
１１−２は、規定時間Ｔの最大値Ｔｍａｘに対応する構
成とする必要がないから、ハードウェアを従来例に比較
して小さくすることができ、且つパス速度の如何に拘ら
ず細かな設定が可能となる。又到着セルのヘッダの論理
パス識別子ＶＰＩ等のセル識別情報と選択情報α，βと
を対応させて、セル識別情報に従って選択回路１２を制
御することにより、到着セルに対する処理を高速化する
ことができる。又選択回路１２にパラメータ保持部１３
のアクセス等の制御機能及び選択情報の判定機能を設け
て、違反判定回路１１−１，１１−２の選択制御を行わ
せることも可能である。
イウェイ速度に対するパス速度が遅い内容の場合は、第
１の違反判定回路１１−１を選択させ、反対に、ハイウ
ェイ速度に対するパス速度が速い内容の場合は、第２の
違反判定回路１１−２を選択させるように、選択回路１
２を制御するものである。従って、第２の違反判定回路
１１−２は、規定時間Ｔの最大値Ｔｍａｘに対応する構
成とする必要がないから、ハードウェアを従来例に比較
して小さくすることができ、且つパス速度の如何に拘ら
ず細かな設定が可能となる。又到着セルのヘッダの論理
パス識別子ＶＰＩ等のセル識別情報と選択情報α，βと
を対応させて、セル識別情報に従って選択回路１２を制
御することにより、到着セルに対する処理を高速化する
ことができる。又選択回路１２にパラメータ保持部１３
のアクセス等の制御機能及び選択情報の判定機能を設け
て、違反判定回路１１−１，１１−２の選択制御を行わ
せることも可能である。
【００２６】図３は本発明の他の実施例のブロック図で
あり、２１−１は時間間隔法による違反判定回路、２１
−２はＤＢ法による違反判定回路、２２は選択回路、２
３はパラメータ保持部、２４はセル情報分岐部、２５は
セル制御部、２６は遅延部、２７はカウンタ、２８は比
較制御部、２９はシフトレジスタ、３０はカウンタ（Ｃ
ＴＲ）、３１は比較制御部である。パラメータ保持部２
３の内容は、図２に示すパラメータ保持部１３と同一の
場合を示し、セル情報分岐部２４により分岐された到着
セルのヘッダの論理パス識別子ＶＰＩによりアクセスさ
れて、選択回路２２を制御する選択情報α，βが読出さ
れる場合を示す。
あり、２１−１は時間間隔法による違反判定回路、２１
−２はＤＢ法による違反判定回路、２２は選択回路、２
３はパラメータ保持部、２４はセル情報分岐部、２５は
セル制御部、２６は遅延部、２７はカウンタ、２８は比
較制御部、２９はシフトレジスタ、３０はカウンタ（Ｃ
ＴＲ）、３１は比較制御部である。パラメータ保持部２
３の内容は、図２に示すパラメータ保持部１３と同一の
場合を示し、セル情報分岐部２４により分岐された到着
セルのヘッダの論理パス識別子ＶＰＩによりアクセスさ
れて、選択回路２２を制御する選択情報α，βが読出さ
れる場合を示す。
【００２７】時間間隔法による違反判定回路２１−１
は、図２に示す実施例の違反判定回路１１−１と同一の
構成をするものである。又ＤＢ法による違反判定回路２
１−２は、到着セル情報を規定時間Ｔにわたって１セル
時間に相当するクロック信号に従ってシフトするシフト
レジスタ２９と、カウンタ３０と、比較制御部３１とか
ら構成され、シフトレジスタ２９がブリッジメモリに相
当することになる。又カウンタ３０は、シフトレジスタ
２９に入力される到着セル情報によりアップカウント
（ＵＰ）し、シフトレジスタ２９からシフト出力される
到着セル情報によりダウンカウント（ＤＮ）するから、
そのカウント内容は、規定時間Ｔ内に於ける到着セル数
ｘを示すものとなる。そして、比較制御部３１に於いて
１セル時間毎にパラメータ保持部２３に保持された規定
値Ｘと比較し、ｘ＞Ｘの場合に違反と判定してセル制御
部２５に制御信号を加えることになる。なお、シフトレ
ジスタ２９は、ランダムアクセスメモリのアドレス制御
による等価的なシフト動作により実現することも可能で
ある。
は、図２に示す実施例の違反判定回路１１−１と同一の
構成をするものである。又ＤＢ法による違反判定回路２
１−２は、到着セル情報を規定時間Ｔにわたって１セル
時間に相当するクロック信号に従ってシフトするシフト
レジスタ２９と、カウンタ３０と、比較制御部３１とか
ら構成され、シフトレジスタ２９がブリッジメモリに相
当することになる。又カウンタ３０は、シフトレジスタ
２９に入力される到着セル情報によりアップカウント
（ＵＰ）し、シフトレジスタ２９からシフト出力される
到着セル情報によりダウンカウント（ＤＮ）するから、
そのカウント内容は、規定時間Ｔ内に於ける到着セル数
ｘを示すものとなる。そして、比較制御部３１に於いて
１セル時間毎にパラメータ保持部２３に保持された規定
値Ｘと比較し、ｘ＞Ｘの場合に違反と判定してセル制御
部２５に制御信号を加えることになる。なお、シフトレ
ジスタ２９は、ランダムアクセスメモリのアドレス制御
による等価的なシフト動作により実現することも可能で
ある。
【００２８】この実施例に於いても、ハイウェイ速度に
対するパス速度が遅い場合に、時間間隔法による違反判
定回路２１−１を選択し、反対に、ハイウェイ速度に対
するパス速度が速い場合に、ＤＢ法による違反判定回路
２１−２を選択するように、選択回路２２を制御するこ
とができる。それにより、違反判定回路２１−２は、規
定時間Ｔの最大値Ｔｍａｘに対応する構成とする必要が
ないから、ハードウェアを従来例に比較して小さくする
ことができ、且つパス速度の如何に拘らず細かな設定が
可能となる。
対するパス速度が遅い場合に、時間間隔法による違反判
定回路２１−１を選択し、反対に、ハイウェイ速度に対
するパス速度が速い場合に、ＤＢ法による違反判定回路
２１−２を選択するように、選択回路２２を制御するこ
とができる。それにより、違反判定回路２１−２は、規
定時間Ｔの最大値Ｔｍａｘに対応する構成とする必要が
ないから、ハードウェアを従来例に比較して小さくする
ことができ、且つパス速度の如何に拘らず細かな設定が
可能となる。
【００２９】図４は本発明の更に他の実施例のブロック
図であり、４１−１は時間間隔法による違反判定回路、
４１−２はＣＡＴ−Ｍ法による違反判定回路、４２は選
択回路、４３はパラメータ保持部、４４はセル情報分岐
部、４５はセル制御部、４６は遅延部、４７はカウン
タ、４８は比較制御部、４９はシフトレジスタ、５０は
時計部、５１は時間差算出部、５２は比較制御部であ
る。セル情報分岐部４４とセル制御部４５と遅延部４６
とは、図２，図３に示す各実施例に於ける同一部分と同
一の機能を有するものである。
図であり、４１−１は時間間隔法による違反判定回路、
４１−２はＣＡＴ−Ｍ法による違反判定回路、４２は選
択回路、４３はパラメータ保持部、４４はセル情報分岐
部、４５はセル制御部、４６は遅延部、４７はカウン
タ、４８は比較制御部、４９はシフトレジスタ、５０は
時計部、５１は時間差算出部、５２は比較制御部であ
る。セル情報分岐部４４とセル制御部４５と遅延部４６
とは、図２，図３に示す各実施例に於ける同一部分と同
一の機能を有するものである。
【００３０】時間間隔法による違反判定回路４１−１
は、図２及び図３に示す実施例の違反判定回路１１−
１，２１−１と同一の構成を有するものである。又ＣＡ
Ｔ−Ｍ法による違反判定回路４１−２は、セル到着毎の
時計部５０が示す時刻をシフトレジスタ４９に入力す
る。図示の状態は、Ｘ＋１個前の到着セルの到着時刻が
Ｔ1で、現時点の到着セルの到着時刻がＴn の場合を示
し、時間差算出部５１に於いてＸ＋１個のセルの到着時
間間隔ｔをＴ1 −Ｔn により求め、パラメータ保持部４
３に保持された規定時間Ｔと比較制御部５２に於いて比
較し、ｔ＜Ｔの場合に違反と判定し、セル制御部４５に
制御信号を加えることになる。このシフトレジスタ７１
を、セル到着時刻を記憶できるランダムアクセスメモリ
のアドレス制御によって実現することも可能である。又
時計部７０は、時刻情報を出力する構成であれば、ソフ
ト時計等の各種の機能を用いることができる。
は、図２及び図３に示す実施例の違反判定回路１１−
１，２１−１と同一の構成を有するものである。又ＣＡ
Ｔ−Ｍ法による違反判定回路４１−２は、セル到着毎の
時計部５０が示す時刻をシフトレジスタ４９に入力す
る。図示の状態は、Ｘ＋１個前の到着セルの到着時刻が
Ｔ1で、現時点の到着セルの到着時刻がＴn の場合を示
し、時間差算出部５１に於いてＸ＋１個のセルの到着時
間間隔ｔをＴ1 −Ｔn により求め、パラメータ保持部４
３に保持された規定時間Ｔと比較制御部５２に於いて比
較し、ｔ＜Ｔの場合に違反と判定し、セル制御部４５に
制御信号を加えることになる。このシフトレジスタ７１
を、セル到着時刻を記憶できるランダムアクセスメモリ
のアドレス制御によって実現することも可能である。又
時計部７０は、時刻情報を出力する構成であれば、ソフ
ト時計等の各種の機能を用いることができる。
【００３１】ＣＡＴ−Ｍ法による違反判定回路４１−２
は、Ｘ＋１の値を大きくする程、ハードウェアが大きく
なる。そこで、到着セル数ｘの規定値Ｘを大きくするポ
リシング申告値の場合に、時間間隔法による違反判定回
路４１−１を選択し、反対に、規定値Ｘを小さくするポ
リシング申告値の場合に、ＣＡＴ−Ｍ法による違反判定
回路４１−２を選択するように、選択回路４２を制御す
ることになる。それによって、ハードウェアを大きくす
ることなく、細かな設定が可能となる。
は、Ｘ＋１の値を大きくする程、ハードウェアが大きく
なる。そこで、到着セル数ｘの規定値Ｘを大きくするポ
リシング申告値の場合に、時間間隔法による違反判定回
路４１−１を選択し、反対に、規定値Ｘを小さくするポ
リシング申告値の場合に、ＣＡＴ−Ｍ法による違反判定
回路４１−２を選択するように、選択回路４２を制御す
ることになる。それによって、ハードウェアを大きくす
ることなく、細かな設定が可能となる。
【００３２】図５は本発明の更に他の実施例のブロック
図であり、６１−１はＤＢ法による違反判定回路、６１
−２はＣＡＴ−Ｍ法による違反判定回路、６２は選択回
路、６３はパラメータ保持部、６４はセル情報分岐部、
６５はセル制御部、６６は遅延部、６７はシフトレジス
タ、６８はカウンタ、６９は比較制御部、７０は時計
部、７１はシフトレジスタ、７２は時間差算出部、７３
は比較制御部である。セル情報分岐部６４とセル制御部
６５と遅延部６６とは、前述の各実施例に於ける同一部
分と同一の機能を有するものである。
図であり、６１−１はＤＢ法による違反判定回路、６１
−２はＣＡＴ−Ｍ法による違反判定回路、６２は選択回
路、６３はパラメータ保持部、６４はセル情報分岐部、
６５はセル制御部、６６は遅延部、６７はシフトレジス
タ、６８はカウンタ、６９は比較制御部、７０は時計
部、７１はシフトレジスタ、７２は時間差算出部、７３
は比較制御部である。セル情報分岐部６４とセル制御部
６５と遅延部６６とは、前述の各実施例に於ける同一部
分と同一の機能を有するものである。
【００３３】ＤＢ法による違反判定回路６１−１は、図
３の実施例の違反判定回路２１−２と同一の構成を有
し、カウンタ６８は、シフトレジスタ６７に入力される
到着セル情報をカウントアップし、シフトレジスタ６７
からシフト出力される到着セル情報をカウントダウンす
るものであり、比較制御部６９に於いてカウンタ６８の
カウント内容とパラメータ保持部６９に保持されたポリ
シング申告値に基づく規定値Ｘとの比較が行われる。又
ＣＡＴ−Ｍ法による違反判定回路６１−２は、図４の実
施例の違反判定回路４１−２と同一の構成を有するもの
である。
３の実施例の違反判定回路２１−２と同一の構成を有
し、カウンタ６８は、シフトレジスタ６７に入力される
到着セル情報をカウントアップし、シフトレジスタ６７
からシフト出力される到着セル情報をカウントダウンす
るものであり、比較制御部６９に於いてカウンタ６８の
カウント内容とパラメータ保持部６９に保持されたポリ
シング申告値に基づく規定値Ｘとの比較が行われる。又
ＣＡＴ−Ｍ法による違反判定回路６１−２は、図４の実
施例の違反判定回路４１−２と同一の構成を有するもの
である。
【００３４】ＤＢ法による違反判定回路６１−１は、規
定時間Ｔが小さい場合にハードウェアが小さくなり、又
ＣＡＴ−Ｍ法による違反判定回路６１−２は、規定値Ｘ
が小さい場合にハードウェアが小さくなるから、ポリシ
ング申告値に基づいて規定時間Ｔが小さく、規定値Ｘが
大きい場合に、ＤＢ法による違反判定回路６１−１を選
択し、反対に、規定時間Ｔが大きく、規定値Ｘが小さい
場合に、ＣＡＴ−Ｍ法による違反判定回路６１−２を選
択するように、選択回路６２を制御することになる。そ
れによって、ハードウェアを大きくすることなく、細か
い設定が可能となる。
定時間Ｔが小さい場合にハードウェアが小さくなり、又
ＣＡＴ−Ｍ法による違反判定回路６１−２は、規定値Ｘ
が小さい場合にハードウェアが小さくなるから、ポリシ
ング申告値に基づいて規定時間Ｔが小さく、規定値Ｘが
大きい場合に、ＤＢ法による違反判定回路６１−１を選
択し、反対に、規定時間Ｔが大きく、規定値Ｘが小さい
場合に、ＣＡＴ−Ｍ法による違反判定回路６１−２を選
択するように、選択回路６２を制御することになる。そ
れによって、ハードウェアを大きくすることなく、細か
い設定が可能となる。
【００３５】本発明は前述の実施例のみに限定されるも
のではなく、図１に示すように、二種類以上の違反判定
回路を設けて、ポリシング申告値に基づいて選択するこ
とも可能であり、複数個の違反判定回路を設けたとして
も、それぞれのハードウェアが小さくなるから、全体と
してのハードウェアも小さくなり、経済化を図ることが
できる。
のではなく、図１に示すように、二種類以上の違反判定
回路を設けて、ポリシング申告値に基づいて選択するこ
とも可能であり、複数個の違反判定回路を設けたとして
も、それぞれのハードウェアが小さくなるから、全体と
してのハードウェアも小さくなり、経済化を図ることが
できる。
【００３６】
【発明の効果】以上説明したように、本発明は、時間間
隔法，Ｔ−Ｘ法，ＤＢ法，ＣＡＴ−Ｍ法等の各種のポリ
シング方式による違反判定回路１−１〜１−ｎを設け、
加入者のポリシング申告値に基づいたパス速度，規定時
間Ｔ，規定値Ｘ等に従って選択回路２を制御し、複数の
違反判定回路１−１〜１−ｎの中の一つを選択するもの
で、ハードウェアが小さく、且つパス速度等を細かく設
定できる違反判定回路を選択使用することができるか
ら、円滑なポリシング制御を可能とすると共に、全体の
ハードウェアを縮小することができる利点がある。
隔法，Ｔ−Ｘ法，ＤＢ法，ＣＡＴ−Ｍ法等の各種のポリ
シング方式による違反判定回路１−１〜１−ｎを設け、
加入者のポリシング申告値に基づいたパス速度，規定時
間Ｔ，規定値Ｘ等に従って選択回路２を制御し、複数の
違反判定回路１−１〜１−ｎの中の一つを選択するもの
で、ハードウェアが小さく、且つパス速度等を細かく設
定できる違反判定回路を選択使用することができるか
ら、円滑なポリシング制御を可能とすると共に、全体の
ハードウェアを縮小することができる利点がある。
【図１】本発明の原理説明図である。
【図２】本発明の一実施例のブロック図である。
【図３】本発明の他の実施例のブロック図である。
【図４】本発明の更に他の実施例のブロック図である。
【図５】本発明の更に他の実施例のブロック図である。
【図６】従来例のブロック図である。
【図７】セルの説明図である。
【図８】ポリシング方式の説明図である。
１−１〜１−ｎ 違反判定回路 ２ 選択回路 ３ パラメータ保持部 ４ セル情報分岐部 ５ セル制御部 ６ 遅延部
フロントページの続き (72)発明者 山中 直明 東京都千代田区内幸町一丁目１番６号 日 本電信電話株式会社内 (72)発明者 佐藤 陽一 東京都千代田区内幸町一丁目１番６号 日 本電信電話株式会社内
Claims (5)
- 【請求項１】 非同期転送モード通信方式に於ける加入
者からのポリシング申告値と、セルのトラヒックの測定
値とを比較して制御を行うポリシング制御回路に於い
て、 セルのトラヒックを測定して違反セルか否かを判定する
複数種類の違反判定回路（１−１〜１−ｎ）と、 前記加入者からのポリシング申告値に従って前記複数種
類の違反判定回路（１−１〜１−ｎ）の中の一つを選択
する選択回路（２）とを備えたことを特徴とするポリシ
ング制御回路。 - 【請求項２】 セル到着時間間隔により違反判定を行う
第１の違反判定回路と、所定時間内に於ける到着セル数
により違反判定を行う第２の違反判定回路とを備えたこ
とを特徴とする請求項１記載のポリシング制御回路。 - 【請求項３】 所定時間内に於ける到着セル数により違
反判定を行う第２の違反判定回路と、所定セル数の到着
時間間隔により違反判定を行う第３の違反判定回路とを
備えたことを特徴とする請求項１記載のポリシング制御
回路。 - 【請求項４】 前記選択回路（２）は、到着セルのセル
識別情報に従って制御する構成としたことを特徴とする
請求項１記載のポリシング制御回路。 - 【請求項５】 前記選択回路（２）は、ハイウェイ速度
に対する前記加入者のポリシング申告値のパス速度に従
って制御する構成としたことを特徴とする請求項１記載
のポリシング制御回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4276992A JP3044420B2 (ja) | 1992-02-28 | 1992-02-28 | ポリシング制御回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4276992A JP3044420B2 (ja) | 1992-02-28 | 1992-02-28 | ポリシング制御回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH05244189A true JPH05244189A (ja) | 1993-09-21 |
| JP3044420B2 JP3044420B2 (ja) | 2000-05-22 |
Family
ID=12645182
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP4276992A Expired - Fee Related JP3044420B2 (ja) | 1992-02-28 | 1992-02-28 | ポリシング制御回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3044420B2 (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5953317A (en) * | 1993-12-06 | 1999-09-14 | Hitachi, Ltd. | Policing circuit and policing method |
| US6731603B1 (en) | 1998-01-19 | 2004-05-04 | Nec Corporation | Asynchronous transfer mode switch with function for assigning queue having forwarding rate close to declared rate |
-
1992
- 1992-02-28 JP JP4276992A patent/JP3044420B2/ja not_active Expired - Fee Related
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| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5953317A (en) * | 1993-12-06 | 1999-09-14 | Hitachi, Ltd. | Policing circuit and policing method |
| US6731603B1 (en) | 1998-01-19 | 2004-05-04 | Nec Corporation | Asynchronous transfer mode switch with function for assigning queue having forwarding rate close to declared rate |
| US7065088B2 (en) | 1998-01-19 | 2006-06-20 | Juniper Networks, Inc. | Asynchronous transfer mode switch with function for assigning queue having forwarding rate close to declared rate |
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| Publication number | Publication date |
|---|---|
| JP3044420B2 (ja) | 2000-05-22 |
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