JPH05233586A - デジタル神経回路およびその駆動方法 - Google Patents

Abstract

(57)【要約】 【目的】 複数のニューロン機能を１演算ユニットで実
現することのできるデジタル神経回路を提供することを
目的とする。 【構成】 デジタル神経回路は複数の重み係数保持手段
６００ａ，６００ｂを備える。この重み係数保持手段６
００は、接続されるニューロンを特定するタグデータと
このタグデータに対応する重み係数データとを格納す
る。デジタル神経回路はさらに入力データに含まれるタ
グデータ２００と保持タグデータ６０１との一致を検出
する一致検出回路３００ａ，３００ｂと、この一致検出
回路３００ａ，３００ｂの一致判別結果に従って重み係
数保持手段に保持された重み係数を選択的に演算部１０
０，１０１へ伝達する接続制御部４００を備える。演算
部では、この接続制御部４００から伝達された重み係数
と入力データに含まれるニューロンデータの積和演算を
実行する。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】この発明は生体神経細胞を電子的
に表現する神経回路に関し、特に、デジタル回路により
ヒトの脳神経細胞を表現するデジタル神経回路の構成に
関する。

【０００２】

【従来の技術】生体神経細胞（ニューロン）をモデルと
する計算処理手法が従来から種々提案されている。ニュ
ーロンをモデルとして構築されるデータ処理手法におい
ては、複数のニューロンからなるニューラルネットが用
いられる。或る入力データが与えられたときニューラル
ネットは、そのニューラルネット系全体のエネルギーが
極小値をとるような出力データを生成する。このニュー
ラルネットを用いるデータ処理手法では、入力データが
与えられたとき各ニューロン間で非同期的かつ並列にデ
ータ処理が実行される。このため、このニューラルネッ
トを用いる計算処理手法は、問題解決にアルゴリズムを
必要とせず、パターン認識および連想記憶などの非アル
ゴリズミックな問題の解決を得意とする。

【０００３】このため、このニューロンをモデルとする
計算処理手法は、パターン認識分野、ロボット制御およ
び株価予測などの様々な分野で盛んに応用が行なわれて
おり、その効果を十分に発揮している。このようなニュ
ーラルネットは、ソフトウェアにより実現されるかまた
はハードウェアにより実現される。ハードウェアで実現
する場合には、アナログ回路を用いて実現されるか、ま
たはデジタル回路を用いて実現されるか、またはアナロ
グ回路とデジタル回路とを混在させて実現される。

【０００４】図９は、一般的なニューロンのモデルを示
す図である。図９においては、ニューロンユニットｉが
３つのニューロンユニットｋ，ｊおよびｍと結合される
場合が示される。図９において、ニューロンユニットｉ
は、ニューロンユニットｋ，ｊおよびｍの出力信号Ｓ
ｋ、ＳｊおよびＳｍを受ける入力部Ａと、入力部Ａから
の信号を予め定められた規則に従って変換する変換部Ｂ
と、変換部Ｂからの信号を出力する出力部Ｃとを含む。

【０００５】入力部Ａは、ニューロンユニットｋ，ｊお
よびｍに対して所定の重み（シナプス荷重）を有する。
すなわち、入力部Ａは、ニューロンユニットｋ，ｊおよ
びｍからの出力信号Ｓｋ、ＳｊおよびＳｍに対しそれぞ
れ重み係数Ｗｉｋ、ＷｉｊおよびＷｉｍを重み付けし、
この重み付けした信号を変換部Ｂへ伝達する。たとえ
ば、ニューロンユニットｋからの出力信号Ｓｋは、Ｓｋ
・Ｗｉｋに変換された後変換部Ｂへ伝達される。

【０００６】変換部Ｂは、入力部Ａから与えられた信号
の総和が或る条件を満足すると発火して出力部Ｃへ信号
を伝達する。このニューロンユニットのモデルを生体脳
細胞に対応させると、入力部Ａは樹状突起に対応し、変
換部Ｂは神経細胞体本体に対応し、かつ出力部Ｃは軸索
に対応する。

【０００７】この図９に示すニューロンモデルにおい
て、簡単な電子モデルにおいては一般に、各ニューロン
ユニットは２つの状態、すなわち発火状態（Ｓｉ＝１）
および非発火状態（Ｓｉ＝０）をとると仮定される。各
ニューロンユニットは、その入力に従って自身の状態
（出力信号の値）を更新する。ニューロンユニットｉの
総入力Ｕｉは、 Ｕｉ＝ΣＷｉｊ・Ｓｉｊ＋Ｗｉｉ で定義される。ただし総和Σはｊに関して行なわれる。
Ｓｉｊは、ニューロンユニットｊからニューロンユニッ
トｉヘ与えられる信号である。また、−Ｗｉｉはニュー
ロンユニットｉのしきい値に対応しており、通常この値
は０に設定される。

【０００８】ニューロンユニットｉの出力Ｓｉは、 Ｓｉ＝ｆ（Ｕｉ） で与えられる。この変換関数ｆ（ ）には通常シグモイ
ド関数またはステップ関数などの単調増加関数が用いら
れる。ニューロンは一般には単独で用いられることは少
なく、ニューラルネット（神経回路網）は２個以上のニ
ューロンユニットを相互に結合させるかまたは階層的に
結合させることにより実現される。

【０００９】図１０に、このニューラルネットの一例と
してフィードフォワード接続を備える階層型ネットワー
クの構成を示す。図１０に示す階層型ニューラルネット
は、入力層ＩＮ、中間層（隠れ層）ＨＩおよび出力層Ｏ
Ｔの３層構造を備える。入力層ＩＮはニューロンユニッ
ト（以下、単にニューロンと称す）１ａ、１ｂおよび１
ｃを含む。中間層ＨＩは、ニューロン２ａ、２ｂおよび
２ｃを含む。出力層ＯＴはニューロン３ａ、３ｂおよび
３ｃを含む。入力層ＩＮの各ニューロン１ａ、１ｂおよ
び１ｃに対し、外部から入力データ１０ａ、１０ｂおよ
び１０ｃがそれぞれ与えられる。出力層ＯＴの各ニュー
ロン３ａ、３ｂおよび３ｃから外部出力データ１３ａ、
１３ｂおよび１３ｃが出力される。入力層ＩＮのニュー
ロン１ａ、１ｂおよび１ｃの出力はそれぞれ所定の重み
係数を付されて中間層ＨＩのニューロン２ａ、２ｂおよ
び２ｃへそれぞれ伝達される。

【００１０】図１０において、ニューロン１ａは重み係
数Ｗ１１、Ｗ１２およびＷ１３の結合強度をもって中間
層ＨＩのニューロン２ａ、２ｂおよび２ｃへそれぞれ接
続される。ニューロン１ｂは重み係数Ｗ２１の結合強度
でニューロン２ａへ接続される。ニューロン１ｃは重み
係数Ｗ３２およびＷ３３をもってニューロン２ｂおよび
２ｃへそれぞれ接続される。

【００１１】中間層ＨＩのニューロン２ａ、２ｂおよび
２ｃはそれぞれ固有の重み係数をもって出力層ＯＴのニ
ューロン３ａ、３ｂおよび３ｃへ接続される。すなわ
ち、ニューロン２ａは信号線１２ａおよび１２ｂを介し
てニューロン３ａおよび３ｂへそれぞれ接続される。ニ
ューロン２ｂは信号線１２ｃ、１２ｄおよび１２ｅを介
してニューロン３ａ、３ｂおよび３ｃへ接続される。ニ
ューロン２ｃはニューロン３ａへ接続される。各ニュー
ロン１ａないし３ｃの動作は図９を参照して説明したニ
ューロンユニットの動作と同じであり、同じ機能を備え
る。単に重み係数が異なっているだけである。まず中間
層ＨＩのニューロンの動作について以下に説明する。以
下に説明するニューロンの動作はネットワークの構成に
よらない一般性を有する。ニューロンはｉは、上述のご
とく、与えられた入力に対して次式（１）および（２）
に従う演算を実行する。

【００１２】Ｕｉ＝ΣＷｉｊ・Ｓｉｊ ……（１） Ｓｉ＝ｆ（Ｕｉ） ……（２） ここでＳｉｊはニューロンｉへニューロンｊから伝達さ
れる入力データである。たとえばニューロン２ａについ
て計算すると、次式（３）が得られる。

【００１３】 Ｕ２ａ＝Ｗ１１・Ｓ（１１ａ）＋Ｗ１２・Ｓ（１１ｂ）…（３） ここで、Ｓ（１１ａ）およびＳ（１１ｂ）は信号線１１
ａおよび１１ｂ上のニューロン１ａおよび１ｂから出力
される出力データを示す。重み係数Ｗ１１およびＷ１２
は各ニューロン間において固有である。図１０に示すニ
ューラルネットにおいて、まず、信号線１０ａ、１０ｂ
および１０ｃ上に与えられた入力データに従って入力層
ＩＮの各ニューロンの出力信号状態が決定され、応じて
中間層ＨＩおよび出力層ＯＴの各ニューロンの出力状態
が決定される。これにより、各ニューロン間の結合関係
および重み係数に従って、入力データに対応する出力デ
ータが信号線１３ａ、１３ｂおよび１３ｃ上に出力され
る。

【００１４】式（１）および式（３）から、ニューロン
をデジタル回路を用いて構成するデジタルニューロン回
路に必要な構成要素は乗算器と累算器（基本的には加算
器）であることがわかる。一般に変換関数ｆ（ ）はす
べてのニューロンに共通であり、回路規模の低減などの
観点から個々のニューロンに設けるよりも複数のニュー
ロンに対して１つ式（２）に示す変換機能を実現する回
路（参照テーブル等）が配置される。以後の説明におい
てニューロン回路（または神経回路）と称する場合に
は、この式（２）に相当する変換機能は含まれないもの
とする。

【００１５】図１１は従来のデジタル神経回路の構成を
示すブロック図である。このデジタル神経回路は１以上
のニューロンを表現することができ、たとえばこの図１
１に示すデジタル神経回路は図１０に示す９個のニュー
ロンすべてを表現することができる。このデジタル神経
回路が幾つのニューロンを表現するかは図示しない周辺
回路の構成およびこのデジタル神経回路が用いられる神
経回路網の構成により決定される。図１１にはデジタル
神経回路の基本的構成のみを示す。

【００１６】図１１において、デジタル神経回路は、関
連のニューロンに対する重み係数を格納する重み係数メ
モリ３０と、関連のニューロンからのデータ２０と重み
係数メモリ３０からの重み係数との積演算を行なう乗算
器１００と、乗算器１００の出力を累算する累算器１０
１とを含む。累算器１０１は、乗算器１００の出力をそ
の一方入力に受ける加算器７０１と、加算器７０１の出
力を格納するラッチ（またはレジスタ）１０２とを含
む。ラッチ１０２の出力は加算器７０１の他方入力へ与
えられる。このラッチ回路１０２がラッチするデータ
は、デジタル神経回路が表現するニューロンの状態を表
わす。実際の回路構成においては、この累算器１０１の
出力が変換関数ｆ（ ）を実現する回路へ与えられ、そ
の変換後の出力がニューロンの出力データとして利用さ
れる。乗算器１００へ与えられるニューロンデータ２０
はこの変換後のデータである。

【００１７】まず、このデジタル神経回路が１ニューロ
ン（ニューロンｉとする）の機能を実現している場合の
動作について説明する。乗算器１００は２入力の乗算器
であり、一度に１つのニューロンからのデータを演算処
理することができるだけである。式（３）に示すように
複数のニューロンの出力データの演算処理を行なうため
には、時分割して１ニューロンずつニューロン出力デー
タをこのニューロンｉへ与える必要がある。この時分割
構成はデジタル回路の場合避けることはできない。

【００１８】乗算器１００の他方入力へは重み係数メモ
リ３０から重み係数Ｗｉｊが与えられる。重み係数Ｗｉ
ｊは相手側（接続先）ニューロンｊに対して一意的に定
められている。与えられたニューロンデータ２０に対し
対応の重み係数Ｗｉｊを重み係数メモリ３０から読出す
ためには、どのニューロンからニューロンデータ２０が
与えられたかを知る必要がある。このため、予め固定的
に定められた順番に従ってすべてのニューロンからデー
タが出力される。ニューロンのデータ出力順序はわかっ
ているため、ニューロンｉにおいてはニューロンデータ
２０がどのニューロンから与えられたかを知ることがで
き、それに対応する重み係数Ｗｉｊを重み係数メモリ３
０から読出して準備することができる。

【００１９】このニューロンのデータ出力順序はアドレ
ス２５により特定される。重み係数メモリ３０にはすべ
てのニューロンに対する重み係数が格納される。接続さ
れていないニューロンに対しては重み係数“０”が格納
される。

【００２０】乗算器１００の出力Ｗｉｊ・Ｓｉｊは加算
器７０１に与えられる。加算器７０１はラッチ回路１０
２のラッチデータと乗算器１００の出力を加算する。加
算器７０１の出力はラッチ回路１０２へ与えられ、そこ
でラッチされる。したがって、加算器７０１およびラッ
チ回路１０２からなる累算器１０１は式（１）または式
（３）で示されるΣＷｉｊ・Ｓｉｊの演算を実行する。
この累算器１０１からのニューロン出力データ２１は図
示しない変換回路により変換関数ｆ（ΣＷｉｊ・Ｓｉ
ｊ）で変換された後出力される。

【００２１】

【発明が解決しようとする課題】上述のように１つのデ
ジタル神経回路（図１１に示す構成）で１ニューロンの
機能を実現する場合、以下の問題が生じる。実用レベル
の大規模ニューラルネットを構築する場合、各ニューロ
ンに対応して図１１に示すデジタル神経回路を設ける必
要があり、ハードウェア量が増大し、それに伴って実装
面積および消費電力が増大する。

【００２２】一般にニューラルネットは、数多くのニュ
ーロンの相互結合で構成される。この場合、図１０に示
すうようなフィードフォワード構成だけでなく、すべて
のニューロンが相互接続されるフルコネクショニスト構
成の場合、またフィードバック接続が行なわれることも
ある。したがって、図１１に示すデジタル神経回路を各
ニューロンに対して設けてニューラルネットを構成した
場合、各デジタル神経回路へのアドレス印加およびデー
タ出力タイミングの制御を行なうための制御回路が数多
く必要となり、制御のためのハードウェア量が増大す
る。またこの図１１に示すデジタル神経回路を用いて大
規模ニューラルネットを構成した場合、１つのデジタル
神経回路へは時分割的に複数のニューロンの出力データ
を与える必要があり、このため同時に２個以上のニュー
ロンからニューロンデータを出力させることが非常に困
難となり、この結果、演算効率が悪化するという問題が
生じる。

【００２３】図１１に示すデジタル神経回路により複数
のニューロンを表現させる構成とすることも可能であ
る。この場合、図１１に示す累算器１０１に含まれるラ
ッチ回路１０２を各ニューロンに対応して設ける必要が
ある。この場合、累算器１０１の構成が大きくなるもの
の、デジタル神経回路の数が低減される。しかし、依然
以下のような問題が生じる。

【００２４】ニューロン間結合強度を示す重み係数は各
ニューロン間で異なる。たとえば、図１０において、ニ
ューロン２ａとニューロン１ａとの間の重み係数はＷ１
１であり、ニューロン２ｂとニューロン１ａとの間の重
み係数はＷ１２である。したがって、ニューロンデータ
２０として同じニューロン（たとえばニューロン１ａ）
の出力データが与えられていても、重み係数メモリ３０
からは異なる重み係数（たとえば重み係数Ｗ１１または
Ｗ１２）を読出す必要がある。この重み係数の区別を行
なうためには、アドレス２５は、どのニューロンからの
出力データをどのニューロンが処理しているかを示す情
報を含む必要がある。このため、アドレス２５の構成が
１ニューロン／１デジタル神経回路の構成に比べて複雑
となり、アドレスを発生するための制御回路の構成およ
び動作が複雑となる。この結果、大規模ニューラルネッ
トを構築するにあたってニューロン数が増大するにつれ
て飛躍的にこのニューロン間接続を制御するための構成
が複雑となる。また、ニューラルネットの規模が増大す
るにつれてアドレス信号線の数も増大し、配線面積が増
大する。また、１ニューロンずつデータ出力および演算
処理が行なわれるため、データ処理速度がさらに低下す
る。

【００２５】それゆえ、この発明の目的は、上述の従来
のデジタル神経回路の有する問題点を除去し、少ハード
ウェア量、小面積かつ低消費電力の大規模ニューラルネ
ットを構築することのできるデジタル神経回路およびそ
の駆動方法を提供することである。

【００２６】この発明の他の目的は、大規模ニューラル
ネットにおいてもニューロン間接続を容易に制御するこ
とのできるデジタル神経回路およびその駆動方法を提供
することである。

【００２７】

【課題を解決するための手段】請求項１に係るデジタル
神経回路の駆動方法は、ニューロンを表現する回路の出
力データと該ニューロンを特定するタグデータとを組と
するデータをデジタル神経回路の入出力データとして伝
達するようにしたものである。このデジタル神経回路は
１以上のニューロンをデジタル的に（デジタル構成によ
り）表現する。

【００２８】請求項２記載のデジタル神経回路は、関連
のニューロンとの結合の度合いを示す重み係数と各関連
のニューロンを特定するタグデータとを保持する重み係
数保持手段と、入力データに含まれるタグデータと重み
係数保持手段に保持されたタグデータとの一致を検出す
る一致検出手段と、この一致検出手段の出力に応答し
て、重み係数保持手段の対応の重み係数を選択して伝達
する係数伝達手段と、この係数伝達手段から伝達された
重み係数と入力データに含まれる演算データとに対し所
定の演算を行なって出力データを生成する演算手段とを
備える。

【００２９】請求項３記載のデジタル神経回路は、この
請求項２記載のデジタル神経回路において係数伝達手段
が、一致検出手段からの不一致検出信号に応答して重み
係数“０”を示すデータを重み係数として演算手段へ伝
達する手段を含む。

【００３０】請求項４記載のデジタル神経回路は、請求
項２記載のデジタル神経回路において、さらに演算手段
の出力データとこの出力データを生成したニューロンを
特定するタグデータとを組としてニューロン回路の出力
データを生成する出力データ生成手段を含む。

【００３１】

【作用】請求項１記載の駆動方法においては、ニューロ
ン入出力データは、ニューロン機能を表現するニューロ
ン回路を特定するタグデータと、このニューロン回路の
出力演算データとを含む。このため、ニューロン間の信
号授受に必要な情報をすべて入（出）力データとして接
続先ニューロン回路へ伝達することができ、入力ニュー
ロンデータと対応の重み係数とを１つのデジタル神経回
路において対応づける制御が容易となり、ニューラルネ
ットの規模が増大しても容易にニューロンデータと重み
係数とを対応づけることができる。

【００３２】請求項２記載のデジタル神経回路では、入
力データに含まれるタグデータと重み係数保持手段内の
タグデータとの一致により対応の重み係数が読出され、
演算手段へ伝達される。このため、重み係数選択時にア
ドレスを制御回路を介して係数メモリへ与える必要がな
く、１つのデジタル神経回路は１以上の任意の数のニュ
ーロンの機能を表現することができ、多数ニューロンを
有するニューラルネットを少ないハードウェア量で構築
することができる。

【００３３】請求項３のデジタル神経回路においては、
一致検出手段が不一致を検出したときに重み係数“０”
を演算手段へ伝達するので、重み係数を重み係数保持手
段から演算手段へ伝達する際の、入力ニューロンデータ
と重み係数とを対応づけるための接続制御が容易とな
る。

【００３４】請求項４記載のデジタル神経回路において
は、演算結果データにニューロン特定情報をリンクして
出力データを構成しているので、１以上のニューロンの
機能を１つのデジタル神経回路で表現する場合どのニュ
ーロンを担当するかをこのタグデータを設定することに
より決定することができ、ニューラルネット構築時にお
けるニューロン間の接続を容易に変更することができ、
フレキシブルなニューラルネットを容易に構築すること
ができる。また出力データにニューロン特定情報を含ん
でいるため容易に１つのデジタル神経回路が複数のニュ
ーロンの機能を担うことができる。

【００３５】

【実施例】図１はこの発明に従うデジタル神経回路へ入
出力されるデータの形式を示す図である。図１におい
て、入出力データ２０１は、ニューロンデータ２０と、
このニューロンデータ２０を出力したニューロンを特定
するタグデータ（ニューロン番号）２００とを含む。ニ
ューロンデータ２０は、ニューロン機能を表現するデジ
タル回路（ニューロン回路と、式（２）に示す変換機能
とを含む回路）から出力される演算結果データである。

【００３６】デジタル神経回路は、図１に示す形式のデ
ータ２０１を受けると、タグデータ２００によりどのニ
ューロンからのデータであるかを判断し、このタグデー
タ２００に対応する重み係数を演算部へ出力する。演算
部では、この与えられた重み係数とニューロンデータ２
０との積演算（積和演算）を行なう。

【００３７】データ出力時において、デジタル神経回路
はこの演算結果と、この演算結果を生成したニューロン
を特定するタグデータとをリンクして出力する。このよ
うに、図１に示すデータ２０１には、デジタル神経回路
の演算に必要な情報がすべて含まれており、容易に入力
ニューロンデータ２０と重み係数とを対応づけて演算を
実行することができる。このため、必要な重み係数を読
出すための制御が簡略化され、この制御機構に必要とさ
れるハードウェア量を大幅に削減することができる。

【００３８】この図１に示すデータの形式においては、
タグデータ２００の後にニューロンデータが配置されて
いるが、ニューロンデータ２０の後にタグデータ２００
が配置される構成が用いられてもよい。

【００３９】図２はこの発明の一実施例であるデジタル
神経回路の構成を示す図である。図２に示すデジタル神
経回路は２つのニューロンの機能を担うことができる。
図２において、デジタル神経回路は、第１のニューロン
のための重み係数を保持する重み係数保持部６００ａ
と、第２のニューロンのための重み係数を保持する重み
係数保持部６００ｂとを含む。

【００４０】重み係数保持部６００ａは、第１のニュー
ロンに接続されるニューロンを特定するタグデータ（以
下、ニューロン番号と称す）を格納するニューロン番号
格納部６０１ａと、各ニューロン番号で特定されるニュ
ーロンに対する重み係数を格納する重み係数格納部６０
２ａを含む。

【００４１】重み係数保持部６００ｂは、第２のニュー
ロンに接続されるニューロンを特定するニューロン番号
を格納するニューロン番号格納部６０１ｂと、各ニュー
ロン番号により特定されるニューロンに対する重み係数
を格納する重み係数格納部６０２ｂを含む。

【００４２】デジタル神経回路はさらに、入力データに
含まれるニューロン番号２００と重み係数保持部６００
ａ（ニューロン番号格納部６０１ａ）に格納されたニュ
ーロン番号との一致を検出する一致検出回路３００ａ
と、入力ニューロン番号２００と重み係数保持部６００
ｂ（ニューロン番号格納部６０１ｂ）に格納されたニュ
ーロン番号との一致を検出する一致検出回路３００ｂ
と、重み係数保持部６００ａのデータ読出位置を示すポ
インタを発生するポインタ回路６１０ａと、重み係数保
持部６００ｂのデータ読出位置を示すポインタを発生す
るポインタ回路６１０ｂを含む。ポインタ回路６１０ａ
および６１０ｂはそれぞれ一致検出回路３００ａおよび
３００ｂからの一致検出信号３０１ａおよび３０１ｂに
応答してそのポインタ値をインクリメントまたはデクレ
メントする。このポインタ回路６１０ａおよび６１０ｂ
はまた重み係数保持部６００ａおよび６００ｂのデータ
を読出す機能を併せて備えていてもよい。

【００４３】デジタル神経回路はさらに、一致検出回路
３００ａおよび３００ｂからの一致検出信号３０１ａお
よび３０１ｂに応答して、重み係数保持部６００ａおよ
び６００ｂからの重み係数を演算部へ伝達するための接
続制御部４００と、接続制御部４００からの重み係数と
入力ニューロンデータ２０との積演算を行なう乗算器１
００と、乗算器１００の出力を第１および第２のニュー
ロンごとに累算する累算器１０１を含む。累算器１０１
の構成については後に詳細に説明する。

【００４４】接続制御部４００は、一致検出回路３００
ａからの一致検出信号３０１ａに応答して重み係数保持
部６００ａ（重み係数格納部６０２ａ）からの重み係数
を通過させるスイッチ回路４０１ａと、一致検出回路３
００ｂからの一致検出信号３０１ｂに応答して重み係数
保持部６００ｂ（重み係数格納部６０２ｂ）からの重み
係数を通過させるスイッチ回路４０１ｂを含む。スイッ
チ回路４０１ａおよび４０１ｂの出力が同時に乗算器１
００へ与えられることは禁止される。したがって接続制
御回路４００は、この一致検出信号３０１ａおよび３０
１ｂに従ってスイッチ回路４０１ａおよび４０１ｂの開
閉またはその出力伝達を制御する回路部分を含む。しか
し図においては図面の煩雑化を避けるためにその制御回
路部分は示していない。

【００４５】図２に示すデジタル神経回路へは、図１に
示す形式を有するデータが与えられる。次に動作につい
て説明する。

【００４６】他のニューロンまたは外部から与えられる
入力データはこのデジタル神経回路へ到達するとニュー
ロン番号２００とニューロンデータ２０とに分離され
る。ニューロン番号２００は一致検出回路３００ａおよ
び３００ｂへ与えられる。重み係数保持部６００ａおよ
び６００ｂは入力データの到達に応答してポインタ回路
６１０ａおよび６１０ｂからのポインタが示す位置のニ
ューロン番号を一致検出回路３００ａおよび３００ｂへ
それぞれ与える。

【００４７】一致検出回路３００ａは、この重み係数保
持部６００ａから与えられたニューロン番号と入力デー
タに含まれるニューロン番号２００とが一致した場合、
一致検出信号３０１ａを発生する。一致検出回路３００
ｂも同様の判別動作を行ない、その判別結果に従って信
号３０１ｂを発生する。一致検出回路３００ａおよび３
００ｂからの一致検出信号３０１ａおよび３０１ｂは接
続制御部４００へ与えられるとともにポインタ回路６１
０ａおよび６１０ｂへそれぞれ与えられる。

【００４８】ポインタ回路６１０ａは与えられた一致検
出信号３０１ａが活性状態にあり一致を示している場合
にはそのポインタの値を１インクリメントまたはデクリ
メントする。一方、与えられた一致検出信号３０１ａが
不活性状態にあり不一致を示している場合には、ポイン
タ回路６１０ａはそのポインタ値を更新せずにそのとき
の値を保持する。ポインタ回路６１０ｂも同様に一致検
出信号３０１ｂの一致／不一致指示状態に応じてそのポ
インタ値の変更を行なう。これは、デジタル神経回路へ
は、ニューロンの出力は時分割的に順次与えられるため
であり、不一致が見出されたニューロン番号に対応する
ニューロンからの出力データはこの計算サイクルにおい
ては与えられないからである。

【００４９】接続制御部４００は一致検出回路３００ａ
および３００ｂからの一致検出信号３０１ａおよび３０
１ｂに従って重み係数保持部６００ａおよび６００ｂか
ら読出された重み係数を選択的に通過させる。ここで、
重み係数保持部６００ａおよび６００ｂにおいては、ニ
ューロン番号とその対応の重み係数とがリンクして格納
されており、ポインタ回路６１０（６１０ａまたは６１
０ｂ）からのポインタ値に従って対応の重み係数がまた
同時に読出されている。

【００５０】接続制御部４００においては以下の動作が
実行される。スイッチ回路４０１ａは一致検出信号３０
１ａが活性状態にあり一致を示している場合には、この
与えられた重み係数を乗算器１００へ伝達する。スイッ
チ回路４０１ｂはこの一致検出信号３０１ｂが一致を示
しているとき重み係数保持部６００ｂからの重み係数を
乗算器１００へ与える。乗算器１００へは１つのニュー
ロンに対する重み係数のみが伝達される。したがってこ
の一致検出信号３０１ａおよび３０１ｂが共に活性状態
にあり一致を示している場合には、スイッチ回路４０１
ａおよび４０１ｂは時分割的に導通状態とされる。この
時分割動作は接続制御部４００における図示しない制御
部により一致検出信号３０１ａおよび３０１ｂの状態を
見ることにより実行される。

【００５１】乗算器１００はこの与えられた重み係数と
ニューロンデータ２０との乗算を行ない累算器１０１へ
伝達する。累算器１０１においては、このデジタル神経
回路が表現する各ニューロンに対応してラッチ回路が設
けられており、各ニューロンごとに累算結果が保持され
る。

【００５２】一致検出信号が不一致を示している場合、
その不一致を示したニューロン番号のニューロンに対す
る演算は実行されない。この演算の実行の有無は、一致
検出信号３０１ａおよび３０１ｂの状態を見て、累算器
１０１の出力（ラッチ回路のラッチデータ）の読出を制
御することにより容易に実行することができる。一致検
出信号３０１ａおよび３０１ｂが共に不一致を示してい
る場合にはこのニューロンデータ２０に対する演算は実
行されない。

【００５３】上述の動作がこのデジタル神経回路に接続
されるニューロンすべてに対して実行された後、累算器
１０１からデータが出力される。この累算器１０１から
出力されるデータは、図１に示すデータ形式を備えてお
り、第１のニューロンを特定するニューロン番号と第１
のニューロンが与える演算処理結果からなるデータおよ
び第２のニューロンを特定するニューロン番号とこの第
２のニューロンからの演算処理結果からなるデータが時
分割的に出力される。

【００５４】この図２に示す構成の場合、重み係数保持
部は、最大でもこのデジタル神経回路が担当するニュー
ロンの数だけ要求されるだけである。たとえば、この重
み係数保持部６００（６００ａまたは６００ｂ）をバン
ク構成とし第１および第２のニューロンをそれぞれのバ
ンクに対応させれば重み係数保持部は１個しか必要とさ
れない。一方、演算部は、その大部分の構成がこのデジ
タル神経回路が担うニューロンで共用することができ
る。一般に、メモリ素子は微細化されており、この重み
係数保持部６００ａおよび６００ｂにメモリを用いた場
合、重み係数保持部の占有面積は小さなものであり、こ
のデジタル神経回路を用いて大規模ニューラルネットを
構成しても、この重み係数保持部の占有面積は小面積化
に対するネックとはならない。大規模ニューラルネット
構成時において占有面積の上で問題となるのは演算部で
あり、特に演算精度を上げると乗算器に必要とされる加
算器等の数が増加し、大規模ニューラルネット構成時に
おける大きなネックとなる。したがって、この図２に示
すように演算部を共用する構成とすることにより大規模
ニューラルネット構成時における面積増加を大幅に低減
することができる。

【００５５】またデジタル神経回路の利点は、アナログ
神経回路に比べて演算精度を高くすることができ、消費
電力が少なくかつネットワークの構成の変更を容易に行
なうことができる点である。アナログ神経回路の場合ニ
ューロンとニューロンとの間の接続は一意的に決定され
ており、その接続を変更するために配線接続を変更する
必要がある。一方、デジタル神経回路においてはこのニ
ューロン間の接続の変更は重み係数保持部におけるニュ
ーロン番号と重み係数を変更することにより容易に実現
することができる。

【００５６】図２においては明確に示していないが重み
係数保持部６００ａおよび６００ｂにおけるその記憶内
容を外部からプログラム可能でありかつデータが読出を
行なうことのできるＰＲＯＭ（プログラマブル読出専用
メモリ）またはＲＡＭ（ランダム・アクセス・メモリ）
を用いて構成すれば、このニューロン番号および重み係
数の変更は容易に実行することができ、ニューラルネッ
トの構成の変更が容易に行なえる。このときまた、重み
係数保持部としてはその内容が書換可能な複数のデータ
レジスタからなるレジスタファイルが用いられてもよ
い。

【００５７】したがって、このようにデジタル神経回路
において演算部を複数のニューロンに対して共用する構
成とすることにより、演算精度を高くしてもハードウェ
ア量はそれほど増大せずに少ハードウェア量、小占有面
積および低消費電力の所望の接続構成を有する大規模ニ
ューラルネットを容易に構築することができる。

【００５８】図３は図２に示すデジタル神経回路の変更
例を示す図である。図３に示すデジタル神経回路は、接
続制御部４００が、不一致検出信号（不活性状態の一致
検出信号）を与えられたとき接地電位ＧＮＤを出力する
構成が図２に示すデジタル神経回路と異なっている。他
の構成はこの図２に示すデジタル神経回路と同様であ
る。すなわち、この接続制御部４００に含まれるスイッ
チ回路４０２ａは、重み係数保持部６００ａからの重み
係数データを受ける入力端子４０４ａと、接地電位に接
続される端子４０３ａを含む。一致検出信号３０１ａが
活性状態にあり一致を示している場合、スイッチ回路４
０２ａはこの入力端子４０４ａへ与えられた重み係数デ
ータを通過させる。一致検出信号３０１ａが不一致を示
している場合、スイッチ回路４０２ａは端子４０３ａへ
与えられている接地電位ＧＮＤを出力する。接地電位は
データ“０”に対応し、したがってスイッチ回路４０２
ａが端子４０３ａに与えられた接地電位を出力すること
は、重み係数“０”を出力することと等価である。

【００５９】この接続制御部４００に含まれる他方のス
イッチ回路４０２ｂも同様、重み係数保持部６００ｂか
らの重み係数データを受ける入力端子４０４ｂと、接地
電位に接続される端子４０３ｂを含む。このスイッチ回
路４０２ｂも、一致検出信号３０１ｂが一致を示してい
る場合には与えられた重み係数データを伝達し、不一致
を示している場合には接地電位を出力する。

【００６０】図３に示すデジタル神経回路の構成におい
ては、一致検出信号３０１ａおよび３０１ｂの一致／不
一致指示にかかわらずスイッチ回路４０２ａおよび４０
２ｂの出力がシーケンシャルに乗算器１００へ与えられ
る。たとえば、一致検出信号３０１ａが不一致を示して
いる場合、スイッチ回路４０２ａは端子４０３ａへ与え
られた接地電位を出力する。この場合、スイッチ回路４
０２ａからは重み係数“０”が出力されることと等価で
ある。乗算器１００は、このスイッチ回路４０２ａから
の重み係数“０”とニューロンデータ２０との積を行な
い累算器１０１へ格納する。このとき、乗算器１００の
出力は“０”であり累算器１０１には“０”が累算され
る。この動作は実質的には演算を実行しなかったことと
等価である。

【００６１】したがって、この図３に示す構成の場合、
接続制御部４００におけるスイッチ回路４０２ａおよび
４０２ｂの出力の選択制御および演算部（乗算器１００
および累算器１０１）における各ニューロンごとの演算
を実行するための動作制御をすべてニューロンデータ２
０の到達に従って所定の順序でシーケンシャルに行なう
だけでよく、このための動作制御を大幅に簡略化するこ
とができる。

【００６２】図３に示すこのデジタル神経回路の重み係
数保持部６００ａおよび６００ｂの構成および一致検出
回路３００ａおよび３００ｂの構成および動作とポイン
タ回路６１０ａおよび６１０ｂの構成および動作は図２
に示すものと同様である。

【００６３】なお図１および図２に示すデジタル神経回
路の構成において、ポインタ回路６１０（６１０ａ、６
１０ｂ）、重み係数保持部６００（６００ａ、６００
ｂ）および一致検出回路３００（３００ａ、３００ｂ）
はニューロン番号２００を検索データとして入力する連
想メモリを用いて構成されてもよい。この連想メモリを
用いる構成の場合、一致が見出されたニューロン番号に
対応する重み係数データが出力されるとともにその一致
を示す一致信号が出力される。

【００６４】図４はこの発明によるデジタル神経回路の
累算器および出力データ生成部の構成を示す図である。
図４に示すデジタル神経回路は、４つのニューロンの機
能を実現する。図４において、累算器１０１は各ニュー
ロンごとに累算データを保持する累算データ保持回路７
０５と、乗算器１００からの積結果データ７００と累算
データ保持回路７０５からの累算データとを加算する加
算器７０１と、累算データ保持回路７０５のデータの読
出および書込位置を指定するポインタを生成するポイン
タ生成回路８００ａを含む。

【００６５】出力データ生成部は、出力データ保持部７
０４と、この出力データ保持部７０４のデータの読出お
よび書込位置を指定するポインタを生成するポインタ生
成回路８００ｂを含む。出力データ保持部７０４は、こ
のデジタル神経回路が担うニューロンを特定するニュー
ロン番号７０２と、このニューロン番号に対応する累算
結果データ７０３とを対応づけて格納する。次に動作に
ついて説明する。

【００６６】今このデジタル神経回路が担当するニュー
ロンの番号を♯１ないし♯４とする。ニューロン番号♯
１のニューロンの乗算結果７００が加算器７０１に到達
したとする。このとき、累算データ保持回路７０５から
このニューロン番号♯１の累算中間結果がポインタ生成
回路８００ａからのポインタにより読出され、加算器７
０１へ与えられる。加算器７０１はこの累算データ保持
回路７０５からの中間結果データを積結果７００と加算
して出力する。この加算器７０１の加算結果はポインタ
生成回路８００ａのポインタにより再び累算データ保持
回路７０５へ格納されるとともに、ポインタ生成回路８
００ｂからのポインタにより、ニューロン番号♯１に対
応する位置にこの累算中間結果が格納される。以後、♯
２、♯３および♯４のニューロン番号のニューロンにつ
いて同様の動作が繰返される。

【００６７】このデジタル神経回路が担当するニューロ
ンすべてについて必要な演算が終了すると、外部からの
指示に従って、ポインタ生成回路８００ｂのポインタに
従って累算データ保持回路７０４に格納されたニューロ
ン番号７０２と対応のデータ７０３とが順次ニューロン
番号に従って出力される。この後、図示しない参照テー
ブルなどによりデータ７０３が変換される。このときニ
ューロン番号７０２をも併せて出力するのはニューロン
ごとにこの変換関数の形式が異なる場合にも対処するた
めである。

【００６８】この累算データ保持回路７０４に格納され
るニューロン番号７０２は外部からプログラム可能であ
り、ニューラルネット構築時にこのデジタル神経回路が
担当するニューロンを特定するニューロン番号がプログ
ラムされる。

【００６９】この累算データ保持回路７０５および７０
４はＦＩＦＯのようなメモリであってもよく、またデー
タレジスタのようなものであってもよく、その格納デー
タが書込および読出が可能な機能を備えていればよい。
このデジタル神経回路の構成において、デジタル神経回
路が担当するニューロンの数は任意であり、構築される
ニューラルネットの構成に従って所望の数に設定され
る。

【００７０】図５は図４に示す構成の変更例を示す図で
ある。この図５に示す構成は、図４に示す累算中間結果
格納用データ保持部と出力データ格納用データ保持部と
を兼用する構成を備える。動作は図４に示す構成と同様
であり、ポインタ生成回路８００からのポインタにより
データ保持部７０４から対応の累算データ７０３が読出
され加算器７０１へ与えられ、加算器７０１からの加算
結果が再びポインタ生成回路８００の示すポインタ位置
へ格納される。この場合、データ保持部７０４からはニ
ューロン番号７０２も同時に読出される。しかしなが
ら、この場合最終の累算結果を出力する部分に制御信号
に応答して活性化されるバッファ回路を設けておけば、
このデジタル神経回路の出力が誤って外部に送出されて
誤った演算が行なわれることはない。この場合、制御信
号により動作制御されるバッファに代えてスイッチ回路
が用いられてもよい。図５に示す構成の場合、累算中間
結果格納用データ保持部と出力データ格納用データ保持
部とは兼用されるため、デジタル神経回路の占有面積お
よびハードウェア量を削減することができる。

【００７１】図６は、デジタル神経回路の累算器部およ
び出力データ生成部のさらに他の構成を示す図である。
図６に示すデジタル神経回路は、加算器７０１の出力を
各ニューロンごとに格納する累算データ保持部９００
と、クロック信号に応答して、この累算データ保持部９
００のデータの書込および読出位置を示すポインタを発
生するポインタ生成回路８００と、この累算データ保持
部９００のデータの書込および読出位置を示すポインタ
をクロック信号に応答して生成するポインタ生成回路８
００と、クロック信号に応答してこの累算データ保持回
路９００に保持されたデータとリンクされるべきニュー
ロン番号を生成するカウンタ回路８０１を含む。ポイン
タ生成回路８００は、クロック信号に応答して、この乗
算器７００から積結果が与えられるのに応答してこの累
算データ保持部９００から対応のデータを読出すように
ポインタを発生する。カウンタ回路８０１は、このデジ
タル神経回路からデータを出力するときにクロック信号
をカウントし、累算データ保持部９００から読出された
データに対応するニューロン番号を生成する。このと
き、このデジタル神経回路からの出力データは参照テー
ブルへ与えられて最終的なニューロンデータに変換され
る。したがってカウンタ回路８０１の出力するカウント
値が実際のニューロン番号と一致しなくてもよい。すな
わち、参照テーブルで変換された後このカウンタ回路８
０１のカウント値が最終的なニューロン番号に変換され
てもよいためである。

【００７２】また、このカウンタ回路８０１が初期カウ
ント値がプログラム可能なカウンタ回路であれば、デジ
タル神経回路ごとにカウンタ回路８０１の初期カウント
値をプログラムすることによりカウンタ回路８０１の出
力をそのままニューロン番号として用いることができ
る。この場合、カウンタ回路８０１は、このデジタル神
経回路が担うニューロンのデータをすべて出力した場合
初期値へリセットされる。

【００７３】この図６に示す構成の場合、特にニューロ
ン番号を格納するためのニューロン番号保持回路を設け
る必要がなく、さらにハードウェア量が低減される。

【００７４】図７はこの発明のデジタル神経回路の累算
器および出力データ生成部のさらに他の変更例を示す図
である。図７において、累算器は加算器７０１と、この
デジタル神経回路が担当するニューロンごとに格納する
累算データ保持部９００と、この累算データ保持部９０
０のデータの書込および読出位置を示すポインタ生成回
路８０２とを含む。このポインタ生成回路８０２が生成
するポインタがニューロン番号として出力される。この
図７に示す構成は図６に示す構成においてカウンタ回路
８０１を取除き、ポインタ生成回路８０２の発生するポ
インタをニューロン番号として用いるものである。

【００７５】この場合、累算動作は先に図４ないし７を
参照して示したものと同様にして実行される。この構成
の場合、ニューロン番号は予め外部から設定されるので
はなくポインタ生成回路８０２により生成される。出力
データはポインタ生成回路８０２からのポインタとデー
タ保持部９００からの累算結果データとを含む。この図
７に示す構成の場合、累算器をそのまま出力データ生成
部として利用することができ、さらにハードウェア量が
低減される。

【００７６】図８はデジタル神経回路の累算器および出
力データ生成部のさらに他の構成を示す図である。図８
に示すデジタル神経回路は、各ニューロンごとに加算器
７０１の出力を格納する累算データ保持部９００と、こ
の累算データ保持部９００のデータの書込および読出位
置を示すポインタを生成するポインタ生成回路８０２
と、外部から与えられる外部設定値とポインタ生成回路
８０２からのポインタとを選択的に通過させるセレクタ
回路８１０と、セレクタ回路８１０の出力を格納するニ
ューロン番号保持回路８２０を含む。セレクタ回路８１
０は外部設定値をこのニューロン番号保持回路８２０の
上位ビット位置にセットし、一方ポインタ生成回路８０
２からのポインタをこのニューロン番号保持回路８２０
の下位ビット側にセットする。データの累算動作は上で
図４ないし図７を参照して説明した場合と同様である。
すなわちポインタ生成回路８０２からのポインタに従っ
て累算データ保持部９００からデータが読出され、加算
器７０１の出力がこのポインタが示す位置に格納され
る。

【００７７】ニューロン番号保持回路８２０は、オフセ
ット値を格納するための格納回路８２０ａとポインタを
格納するためのポインタ格納回路８２０ｂを含む。

【００７８】セレクタ回路８１０は外部設定値をオフセ
ット値としてこのニューロン番号保持回路の格納部８２
０ａへ設定する。デジタル神経回路から出力データが出
力される場合にはセレクタ回路８１０はこのポインタ生
成回路８０２からのポインタを選択してニューロン番号
保持回路８２０のポインタ保持部８２０ｂへ設定する。
このニューロン番号保持回路８２０に格納されたオフセ
ット値およびポインタ値がニューロン番号情報として累
算データ保持部９００から読出されたデータと共に出力
データとして出力される。

【００７９】デジタル神経回路が担当するニューロンに
付すべきニューロン番号がポインタ生成回路８０２から
のポインタにより指定される範囲外の場合が生じる。こ
の場合、各ニューロンを特定するために、ポインタ生成
回路８０２からのポインタに対しオフセット値を加える
必要が生じる。このオフセット値を加えるためにセレク
タ回路８１０を用いて外部からこのオフセット量を外部
設定値としてニューロン番号保持回路８２０をオフセッ
ト値格納部８２０ａへ設定する。これにより多数のニュ
ーロンからなるニューラルネットを構築する場合におい
ても簡易な回路構成で確実にニューロンを特定するニュ
ーロン番号を生成することができる。

【００８０】この外部設定値はラッチ回路を設けてお
き、デジタル神経回路の動作に先立って予めこのラッチ
回路に設定される構成が用いられてもよい。

【００８１】またセレクタ回路８１０およびニューロン
番号保持回路８２０の代わりに加算回路を用いることも
できる。この場合、外部設定値をラッチ回路などのよう
なラッチ機能を備える記憶回路に設定しておき、この加
算回路が外部設定値とポインタ生成回路８０２からのポ
インタとを加算してニューロン番号を生成するように構
成される。このような構成により、大規模ニューラルネ
ットにおいても確実にニューロンを特定するニューロン
番号を生成することができる。

【００８２】

【発明の効果】請求項１記載の発明に従えば、ニューロ
ンを特定するタグデータ（ニューロン番号）とこのニュ
ーロンの演算結果データとを組としてデジタル神経回路
の入出力データとして用いるように構成したため、ニュ
ーロン間の信号授受に必要な情報をすべてこのデータに
含めてニューロン間で受け渡すことができ、ニューラル
ネット構成時においてデジタル神経回路における演算処
理に必要とされる制御をたとえニューラルネット規模が
増大しても容易に実行することができ、この制御に要す
るハードウェア量を低減することができるとともに大規
模ニューラルネットを容易に構築することができる。

【００８３】さらに、この請求項１記載の発明に従え
ば、一般的にニューロン特定情報がデータとして伝達さ
れるため、データ伝達線の本数が増大するものの、複数
のニューロンから一度にデータを出力させることのでき
るネットワークの構築を比較的容易に実現することがで
きる。

【００８４】請求項２記載の発明に従えば、入力データ
に含まれるタグデータ（ニューロン番号）と重み係数保
持手段に保持されたタグデータとの一致／不一致を判別
し、この判別結果に従って重み係数保持手段から対応の
重み係数を演算部へ手渡して所望の演算処理を実行する
ように構成しているため、１つの回路ユニットで１以上
のニューロン機能を担うことができ、多数ニューロンを
要求するニューラルネットを少ないハードウェア量、小
占有面積および低消費電力で構築することができるとと
もに、入力ニューロンデータとニューロンとの対応付け
を行なうための制御を容易に実行することができる。

【００８５】請求項３記載の発明に従えば、一致検出手
段からの不一致検出信号に応答して重み係数“０”を示
すデータを重み係数として演算部へ伝達しているため、
演算部へはこのデジタル神経回路が担うニューロンを予
め定められた順序に従って順次重み係数を伝達しかつ演
算部における対応のニューロンの選択をシーケンシャル
に実行することができ、この重み係数と入力ニューロン
データとの対応付けおよび累算データの生成を簡潔な制
御構成で容易に実行することができる。

【００８６】請求項４記載の発明に従えば、演算部の出
力データとこの出力データを生成したニューロンを特定
するタグデータとを組としてニューロン回路の出力デー
タを生成するように構成したため、１以上のニューロン
機能を１つの回路ユニットで実現する場合、どのニュー
ロンの出力データであるかを容易に特定することがで
き、ニューラルネットの接続構成を柔軟に設定すること
ができるとともに、このニューラルネットを小占有面
積、かつ少ないハードウェア量で実現することができ
る。

【図面の簡単な説明】

【図１】この発明に従うデジタル神経回路の駆動方法に
おいて用いられるニューロン入出力データの形式を示す
図である。

【図２】この発明の一実施例であるデジタル神経回路の
構成を示す図である。

【図３】図２に示すデジタル神経回路の変更例を示す図
である。

【図４】この発明に従うデジタル神経回路の累算部およ
び出力データ生成部の構成を示す図である。

【図５】図４に示す構成の変更例を示す図である。

【図６】図４に示す構成の他の変更例を示す図である。

【図７】図４に示す構成のさらに他の変更例を示す図で
ある。

【図８】図４に示す構成のさらに他の変更例を示す図で
ある。

【図９】ニューロンを電子的に表現する際に用いられる
一般的なニューロンモデルを示す図である。

【図１０】ニューラルネットの構成の一例を示す図であ
る。

【図１１】従来のデジタル神経回路の構成を示す図であ
る。

【符号の説明】

２０ ニューロンデータ １００ 乗算器 １０１ 累算器 ２００ タグデータ（ニューロン番号） ２０１ ニューロン入出力データ ３００ａ 一致検出回路 ３００ｂ 一致検出回路 ４００ 接続制御部 ４０２ａ スイッチ回路 ４０２ｂ スイッチ回路 ４０１ａ スイッチ回路 ４０１ｂ スイッチ回路 ６００ａ 重み係数保持部 ６００ｂ 重み係数保持部 ６０１ａ ニューロン番号格納部 ６０１ｂ ニューロン番号格納部 ６０２ａ 重み係数格納部 ６０２ｂ 重み係数格納部 ６１０ａ ポインタ回路 ６１０ｂ ポインタ回路 ７０４ 出力データ保持部 ７０５ 累算データ保持回路 ７０２ ニューロン番号 ７０３ 累算結果データ ９００ 累算データ保持部 ８１０ セレクタ回路 ８２０ ニューロン番号保持回路

─────────────────────────────────────────────────────

【手続補正書】

【提出日】平成４年１２月１５日

【手続補正１】

【補正対象書類名】明細書

【補正対象項目名】０００７

【補正方法】変更

【補正内容】

【０００７】この図９に示すニューロンモデルにおい
て、簡単な電子モデルにおいては一般に、各ニューロン
ユニットは２つの状態、すなわち発火状態（Ｓｉ＝１）
および非発火状態（Ｓｉ＝０）をとると仮定される。各
ニューロンユニットは、その入力に従って自身の状態
（出力信号の値）を更新する。ニューロンユニットｉの
総入力Ｕｉは、 Ｕｉ＝ΣＷｉｊ・Ｓｉｊ＋Ｗｉｉ で定義される。ただし総和Σはｊに関して行なわれる。
Ｓｉｊは、ニューロンユニットｊからニューロンユニッ
トｊへ与えられる信号である。また、Ｗｉｉはニューロ
ンユニットｉのしきい値に対応しており、通常この値は
０に設定される。

【手続補正２】

【補正対象書類名】明細書

【補正対象項目名】００１１

【補正方法】変更

【補正内容】

【００１１】中間層ＨＩのニューロン２ａ、２ｂおよび
２ｃはそれぞれ固有の重み係数を持って出力層ＯＴのニ
ューロン３ａ、３ｂおよび３ｃへ接続される。すなわ
ち、ニューロン２ａは信号線１２ａおよび１２ｂを介し
てニューロン３ａおよび３ｂへそれぞれ接続される。ニ
ューロン２ｂは信号線１２ｃ、１２ｄおよび１２ｅを介
してニューロン３ａ、３ｂおよび３ｃへ接続される。ニ
ューロン２ｃはニューロン３ａへ接続される。各ニュー
ロン１ａないし３ｃの動作は図９を参照して説明したニ
ューロンユニットの動作と同じであり、同じ機能を備え
る。単に重み係数が異なっているだけである。まず、中
間層ＨＩのニューロンの動作について以下に説明する。
以下に説明するニューロンの動作はネットワークの構成
によらない一般性を有する。ニューロンｉは、上述のご
とく、与えられた入力に対して次式（１）および（２）
に従う演算を実行する。

【手続補正３】

【補正対象書類名】明細書

【補正対象項目名】００３３

【補正方法】変更

【補正内容】

【００３３】請求項３のデジタル神経回路においては、
一致検出手段が不一致を検出したときに重み係数“０”
を演算手段へ伝達するので、重み係数保持手段のハード
ウェア量を低減することができ、また重み係数を重み係
数保持手段から演算手段へ伝達する際の、入力ニューロ
ンデータと重み係数とを対応づけるための接続制御が容
易となる。

【手続補正４】

【補正対象書類名】明細書

【補正対象項目名】００４０

【補正方法】変更

【補正内容】

【００４０】重み係数保持部６００ａは、第１のニュー
ロンに接続されるニューロンを特定するタグデータ（以
下、ニューロン番号と称す）を格納するニューロン番号
格納部６０１ａと、各ニューロン番号で特定されるニュ
ーロンに対する重み係数を格納する重み係数格納部６０
２ａを含む。重み係数保持部６００ａに格納されるデー
タは、ニューロン番号の値に従ってソーティングされて
いると仮定する。

【手続補正５】

【補正対象書類名】明細書

【補正対象項目名】００４１

【補正方法】変更

【補正内容】

【００４１】重み係数保持部６００ｂは、第２のニュー
ロンに接続されるニューロンを特定するニューロン番号
を格納するニューロン番号格納部６０１ｂと、各ニュー
ロン番号により特定されるニューロンに対する重み係数
を格納する重み係数格納部６０２ｂを含む。重み係数保
持部６００ｂに格納されるデータは、ニューロン番号の
値に従ってソーティングされているものとする。

Claims (4)

【特許請求の範囲】
1. 【請求項１】 １以上のニューロンをデジタル的に表現
   するデジタル神経回路の駆動方法であって、 ニューロンを表現する回路の出力データと該ニューロン
   を特定するタグデータとを組とするデータをデジタル神
   経回路の入出力データとして伝達することを特徴とす
   る、デジタル神経回路の駆動方法。
2. 【請求項２】 １以上のニューロンをデジタル回路によ
   り表現するデジタル神経回路であって、 関連のニューロンとの結合の度合いを示す重み係数と各
   関連のニューロンを特定するタグデータとを保持する重
   み係数保持手段、 入力データに含まれるタグデータと前記重み係数保持手
   段に保持されたタグデータとの一致を検出する一致検出
   手段、前記入力データはさらにニューロンの出力を示す
   演算データを含み、 前記一致検出手段の出力に応答して、前記重み係数保持
   手段の対応の重み係数を選択して伝達する係数伝達手
   段、および前記係数伝達手段からの重み係数と前記入力
   データに含まれる演算データとに対し所定の演算を行な
   って出力データを生成する演算手段とを備える、デジタ
   ル神経回路。
3. 【請求項３】 前記係数伝達手段は前記一致検出手段か
   らの不一致検出信号に応答して重み係数「０」を示すデ
   ータを重み係数として前記演算手段へ伝達する手段を含
   む、請求項２記載のデジタル神経回路。
4. 【請求項４】 前記演算手段の出力データと該出力デー
   タを生成したニューロンを特定するタグデータとを組と
   して該神経回路の出力データを生成する出力データ生成
   手段をさらに含む、請求項２記載のデジタル神経回路。