JPH05233462A - Information processor - Google Patents
Information processorInfo
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- JPH05233462A JPH05233462A JP3656792A JP3656792A JPH05233462A JP H05233462 A JPH05233462 A JP H05233462A JP 3656792 A JP3656792 A JP 3656792A JP 3656792 A JP3656792 A JP 3656792A JP H05233462 A JPH05233462 A JP H05233462A
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- JP
- Japan
- Prior art keywords
- rom
- signal line
- data
- control signal
- flash rom
- Prior art date
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- Pending
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- For Increasing The Reliability Of Semiconductor Memories (AREA)
- Techniques For Improving Reliability Of Storages (AREA)
- Debugging And Monitoring (AREA)
- Read Only Memory (AREA)
Abstract
Description
【０００１】[0001]
【産業上の利用分野】本発明は、情報処理装置に係り、
特にフラッシュＲＯＭを用いた情報処理装置に関する。BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to an information processing device,
In particular, it relates to an information processing device using a flash ROM.
【０００２】[0002]
【従来の技術】近年、情報処理装置の立ち上げ用のソフ
トウェアを記憶するメモリとして、製品出荷後のソフト
ウェアのバージョンアップの容易さから、電気的に消去
及び書込の可能なフラッシュＲＯＭを使用するものが多
くなっている。2. Description of the Related Art In recent years, as a memory for storing software for starting up an information processing apparatus, an electrically erasable and writable flash ROM is used because the software can be easily upgraded after the product is shipped. There are many things.
【０００３】従来の情報処理部１０１は、図２に示すよ
うに、フラッシュＲＯＭ３がアドレスバス２１，データ
バス２２，制御信号線２３を介してＣＰＵ１０２と接続
され、制御信号線２４によりＣＰＵ１０２がフラッシュ
ＲＯＭ３をアクセスしてデータ処理を行なっている。As shown in FIG. 2, in the conventional information processing unit 101, a flash ROM 3 is connected to a CPU 102 via an address bus 21, a data bus 22 and a control signal line 23, and the CPU 102 is connected to the flash ROM 3 via a control signal line 24. To access and process data.
【０００４】[0004]
【発明が解決しようとする課題】しかしながら、上述し
た情報処理装置では、一度フラッシュＲＯＭの書込に失
敗すると二度と情報処理装置を立ち上げることが出来な
くなる。However, in the above-described information processing apparatus, once the writing to the flash ROM fails, the information processing apparatus cannot be started again.
【０００５】このような状況に陥ると、一度情報処理装
置を分解し、ＩＣもしくは基板を交換しなくてはなら
ず、保守に非常に手間が掛かる。In such a situation, the information processing apparatus must be disassembled once and the IC or the board must be replaced, which is very troublesome for maintenance.
【０００６】本発明の目的は、このような従来の欠点を
解決するために、ＲＯＭに格納されたデータに障害を発
生した時に、装置を分解することなく手軽に補修できる
情報処理装置を提供することである。An object of the present invention is to provide an information processing apparatus capable of easily repairing a problem stored in a ROM without disassembling the apparatus in order to solve such a conventional drawback. That is.
【０００７】[0007]
【課題を解決するための手段】上述の課題を解決するた
めに、本発明の情報処理装置は、予めシステムプログラ
ムのバックアップデータを格納したＲＯＭと、このＲＯ
Ｍの読出を制御するＲＯＭ制御部と、このＲＯＭ制御部
の入力端に接続された制御信号線と接地信号を送出する
接地信号線と上記ＲＯＭのアドレス及びデータバスとを
含む第１のインタフェースとを有するデータ補修アダプ
タと、ＣＰＵと、このＣＰＵのアドレス及びデータバス
を介して接続され、かつ上記システムプログラムのデー
タを格納したフラッシュＲＯＭと、このフラッシュＲＯ
Ｍの読出を制御するフラッシュＲＯＭ制御部と、このフ
ラッシュＲＯＭ制御部の入力端に接続された制御信号線
と上記フラッシュＲＯＭのアドレス及びデータバスとを
含む第２のインタフェースと、この第２のインタフェー
スと上記第１のインタフェースとが接続された時のみ、
上記接地信号線からの接地信号と上記ＣＰＵからの制御
信号との論理積の出力信号により、上記フラッシュＲＯ
Ｍのアクセスを禁止して上記ＲＯＭをアクセスする選択
手段とを備えた情報処理部とで構成され、上記フラッシ
ュＲＯＭに格納されたデータに障害が発生した時に、上
記データ補修アダプタを接続してデータ処理を行なうこ
とを特徴とする。In order to solve the above-mentioned problems, an information processing apparatus of the present invention has a ROM in which backup data of a system program is stored in advance and this RO.
A ROM controller for controlling reading of M, a control signal line connected to an input terminal of the ROM controller, a ground signal line for sending a ground signal, and a first interface including the address and data buses of the ROM. A data repair adapter, a CPU, a flash ROM connected via the CPU's address and data bus, and storing the system program data, and the flash RO
A second interface including a flash ROM control section for controlling reading of M, a control signal line connected to an input terminal of the flash ROM control section, and an address and data bus of the flash ROM, and the second interface. And only when the above-mentioned first interface is connected,
The flash RO is generated by the output signal of the logical product of the ground signal from the ground signal line and the control signal from the CPU.
And an information processing unit having a selection means for accessing the ROM by prohibiting the access of M, and when the data stored in the flash ROM has a failure, the data repair adapter is connected to connect the data. It is characterized by performing processing.
【０００８】[0008]
【実施例】以下、本発明の実施例を図面を参照して説明
する。Embodiments of the present invention will be described below with reference to the drawings.
【０００９】図１は、本発明の一実施例を示す構成ブロ
ック図である。FIG. 1 is a configuration block diagram showing an embodiment of the present invention.
【００１０】情報処理部１に搭載されたフラッシュＲＯ
Ｍ３は、アドレスバス２１，データバス２２，制御信号
線２３を介しＣＰＵ２と接続され、制御信号線２４はＣ
ＰＵ２がＲＯＭ１０を選択する信号線であり、制御信号
線２４はフラッシュＲＯＭ制御部４を介してフラッシュ
ＲＯＭ３に接続されて、ＣＰＵ２がフラッシュＲＯＭ３
にアクセスする。Flash RO mounted on the information processing unit 1
M3 is connected to the CPU 2 via an address bus 21, a data bus 22, and a control signal line 23, and the control signal line 24 is C
PU2 is a signal line for selecting the ROM 10, the control signal line 24 is connected to the flash ROM 3 via the flash ROM control unit 4, and the CPU 2 causes the flash ROM 3 to operate.
To access.
【００１１】選択手段５は、制御信号線２５の制御信号
と制御信号線２６の制御信号との論理積の出力信号が制
御信号線２７を介してフラッシュＲＯＭ制御部４及びＲ
ＯＭ制御部９に出力される。In the selecting means 5, the output signal of the logical product of the control signal of the control signal line 25 and the control signal of the control signal line 26 is output via the control signal line 27 to the flash ROM control section 4 and R.
It is output to the OM control unit 9.
【００１２】また、第１のインタフェース６には、アド
レスバス２１，データバス２２，制御信号線２４，２
６，２７が接続されている。The first interface 6 has an address bus 21, a data bus 22, and control signal lines 24 and 2.
6, 27 are connected.
【００１３】データ補修アダプタ７は、システムプログ
ラムのデータを格納したＲＯＭ１０と、このＲＯＭ１０
のアドレスバス２１，データバス２２，接地信号線２８
等が接続された第２のインタフェース８とを備えてい
る。The data repair adapter 7 includes a ROM 10 storing data of system programs, and the ROM 10
Address bus 21, data bus 22, ground signal line 28
Etc. are connected to the second interface 8.
【００１４】また、制御信号線２４は、制御信号線２７
の出力信号に制御されるＲＯＭ制御部９を介してＲＯＭ
１０に接続される制御信号線２６は、データ補修アダプ
タ７側でグランドと接続される。The control signal line 24 is a control signal line 27.
ROM through the ROM control unit 9 controlled by the output signal of
The control signal line 26 connected to 10 is connected to the ground on the data repair adapter 7 side.
【００１５】次に、本発明の一実施例による動作を図１
を用いて説明する。Next, the operation according to one embodiment of the present invention will be described with reference to FIG.
Will be explained.
【００１６】情報処理部１の第１のインタフェース６に
データ補修アダプタ７の第２のインタフェース８が接続
されない時は、制御信号線２６は、抵抗１１により”
Ｈ”に保たれ、制御信号線２４の出力信号に関係なく、
制御信号線２７は”Ｈ”であり、フラッシュＲＯＭ制御
部４は制御信号線２４を介し、フラッシュＲＯＭ３をア
クセス可能にする。When the second interface 8 of the data repair adapter 7 is not connected to the first interface 6 of the information processing section 1, the control signal line 26 is "
H ”, regardless of the output signal of the control signal line 24,
The control signal line 27 is “H”, and the flash ROM control unit 4 makes the flash ROM 3 accessible via the control signal line 24.
【００１７】また、情報処理部１の第１のインタフェー
ス６にデータ補修アダプタ７の第２のインタフェース８
が接続されると、データ補修アダプタ７の接地信号線２
８から接地信号が送出されて、制御信号線２６は”Ｌ”
になり、読出時にはＣＰＵ２からの制御信号線２５が”
Ｌ”になるので、制御信号線２７は”Ｌ”となり、フラ
ッシュＲＯＭ制御部４は制御信号線２４を遮断し、ＣＰ
Ｕ２は制御信号線２４及びＲＯＭ制御部９を介してＲＯ
Ｍ１０にアクセスする。Further, the first interface 6 of the information processing unit 1 is provided with the second interface 8 of the data repair adapter 7.
Is connected, the ground signal line 2 of the data repair adapter 7
A ground signal is sent from 8 and the control signal line 26 is "L".
The control signal line 25 from the CPU 2 is "
Since the control signal line 27 becomes "L", the control signal line 27 becomes "L", the flash ROM control unit 4 cuts off the control signal line 24, and CP
U2 is RO via the control signal line 24 and the ROM control unit 9.
Access M10.
【００１８】次に、従来例の情報処理装置を図２を用い
て説明する。Next, a conventional information processing apparatus will be described with reference to FIG.
【００１９】図２は、従来例を示す構成ブロック図であ
る。FIG. 2 is a configuration block diagram showing a conventional example.
【００２０】従来の情報処理部１０１は、図２に示すよ
うに、フラッシュＲＯＭ３がアドレスバス２１，データ
バス２２，制御信号線２３を介してＣＰＵ１０２と接続
され、制御信号線２４によりＣＰＵ１０２がフラッシュ
ＲＯＭ３をアクセスしてデータ処理を行なっている。In the conventional information processing unit 101, as shown in FIG. 2, the flash ROM 3 is connected to the CPU 102 via an address bus 21, a data bus 22 and a control signal line 23, and the CPU 102 is connected to the flash ROM 3 via a control signal line 24. To access and process data.
【００２１】[0021]
【発明の効果】以上説明したように、本発明の情報処理
装置によれば、装置内のフラッシュＲＯＭのデータが、
なんらかの理由で破損した場合でも、データ補修アダプ
タを接続することにより、容易に装置を立ち上げられ、
かつ障害復旧時間の低減に効果がある。As described above, according to the information processing apparatus of the present invention, the data in the flash ROM in the apparatus is
Even if it is damaged for some reason, you can easily start up the device by connecting the data repair adapter.
Moreover, it is effective in reducing the failure recovery time.
【図１】本発明の一実施例を示す構成ブロック図であ
る。FIG. 1 is a configuration block diagram showing an embodiment of the present invention.
【図２】従来例を示す構成ブロック図である。FIG. 2 is a configuration block diagram showing a conventional example.
１，１０１ 情報処理部 ２，１０２ ＣＰＵ ３ フラッシュＲＯＭ ４ フラッシュＲＯＭ制御部 ５ 選択手段 ６ 第１のインタフェース ７ データ補修アダプタ ８ 第２のインタフェース ９ ＲＯＭ制御部 １０ ＲＯＭ １１ 選択手段（抵抗） ２１ アドレスバス ２２ データバス ２３，２４，２５，２６，２７ 制御信号線 ２８ 接地信号線 1, 101 Information processing section 2, 102 CPU 3 Flash ROM 4 Flash ROM control section 5 Selection means 6 First interface 7 Data repair adapter 8 Second interface 9 ROM control section 10 ROM 11 Selection means (resistor) 21 Address bus 22 data bus 23, 24, 25, 26, 27 control signal line 28 ground signal line
Claims (1)
データを格納したＲＯＭと、このＲＯＭの読出を制御す
るＲＯＭ制御部と、このＲＯＭ制御部の入力端に接続さ
れた制御信号線と接地信号を送出する接地信号線と上記
ＲＯＭのアドレス及びデータバスとを含む第１のインタ
フェースとを有するデータ補修アダプタと、 ＣＰＵと、このＣＰＵのアドレス及びデータバスを介し
て接続され、かつ上記システムプログラムのデータを格
納したフラッシュＲＯＭと、このフラッシュＲＯＭの読
出を制御するフラッシュＲＯＭ制御部と、このフラッシ
ュＲＯＭ制御部の入力端に接続された制御信号線と上記
フラッシュＲＯＭのアドレス及びデータバスとを含む第
２のインタフェースと、この第２のインタフェースと上
記第１のインタフェースとが接続された時のみ、上記接
地信号線からの接地信号と上記ＣＰＵからの制御信号と
の論理積の出力信号により、上記フラッシュＲＯＭのア
クセスを禁止して上記ＲＯＭをアクセスする選択手段と
を備えた情報処理部とで構成され、上記フラッシュＲＯ
Ｍに格納されたデータに障害が発生した時に、上記デー
タ補修アダプタを接続してデータ処理を行なうことを特
徴とする情報処理装置。1. A ROM in which backup data of a system program is stored in advance, a ROM control section for controlling reading of the ROM, a control signal line connected to an input terminal of the ROM control section, and a ground for sending a ground signal. A data repair adapter having a signal line and a first interface including an address and a data bus of the ROM, a CPU, and an address and a data bus of the CPU, which are connected to each other and store data of the system program. A flash ROM, a flash ROM control section for controlling reading of the flash ROM, and a second interface including a control signal line connected to an input terminal of the flash ROM control section and an address and data bus of the flash ROM. , The second interface and the first interface And a selecting means for prohibiting the access to the flash ROM and accessing the ROM only when the connection is continued by the output signal of the logical product of the ground signal from the ground signal line and the control signal from the CPU. The flash RO is composed of an information processing unit.
An information processing apparatus, wherein the data repair adapter is connected to perform data processing when a failure occurs in the data stored in M.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3656792A JPH05233462A (en) | 1992-02-24 | 1992-02-24 | Information processor |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3656792A JPH05233462A (en) | 1992-02-24 | 1992-02-24 | Information processor |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH05233462A true JPH05233462A (en) | 1993-09-10 |
Family
ID=12473344
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP3656792A Pending JPH05233462A (en) | 1992-02-24 | 1992-02-24 | Information processor |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH05233462A (en) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2007516488A (en) * | 2003-06-23 | 2007-06-21 | シンビアン ソフトウェア リミテッド | Portable computing device having non-volatile memory drive |
-
1992
- 1992-02-24 JP JP3656792A patent/JPH05233462A/en active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2007516488A (en) * | 2003-06-23 | 2007-06-21 | シンビアン ソフトウェア リミテッド | Portable computing device having non-volatile memory drive |
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