JPH05211291A - Semiconductor integrated circuit device - Google Patents

Semiconductor integrated circuit device

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JPH05211291A
JPH05211291A JP3169668A JP16966891A JPH05211291A JP H05211291 A JPH05211291 A JP H05211291A JP 3169668 A JP3169668 A JP 3169668A JP 16966891 A JP16966891 A JP 16966891A JP H05211291 A JPH05211291 A JP H05211291A
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JP
Japan
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bias voltage
signal
substrate bias
circuit
substrate
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Application number
JP3169668A
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Japanese (ja)
Inventor
Katsuhiro Shimohigashi
勝博 下東
Kunihiko Ikuzaki
邦▲彦▼ 生崎
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Hitachi Ltd
Original Assignee
Hitachi Ltd
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Abstract

PURPOSE:To stabilize the substrate bias voltage by providing a voltage generating circuit to supply the substrate bias current to a semiconductor substrate and a semiconductor region of a conductive type which is opposite to the semiconductor substrate, respectively. CONSTITUTION:A ring oscillator OSC is formed by a CMOS inverter comprises an N channel MOSFET Q3 and P channel MOSFETs Q4 to Q6. Therefore, the P channel MOSFETs Q4 to Q6 are responsible for the formation of the rising output signal of a high level for each of the inserters. These P channel MOSFETs Q4 to Q6 are to be formed in an N type well region, and are biased by a power source voltage Vcc. As a result, even if the substrate bias voltage -VBB is varied, its conductance gm becomes constant. In this way, the high-level rising of the output signal of each inverter becomes constant irrespective of the variation of the substrate bias voltage -VBB.

Description

【発明の詳細な説明】Detailed Description of the Invention

【0001】[0001]

【産業上の利用分野】この発明は、MOSFET(絶縁
ゲ−ト型電界効果トランジスタ)で構成された半導体集
積回路装置に関するものである。
BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a semiconductor integrated circuit device composed of a MOSFET (insulation gate type field effect transistor).

【0002】[0002]

【従来の技術】MOS−ICチップの基板にバイアス電
圧VBBを供給するための基板バイアス電圧発生回路は、
一般に発振回路と、この発振回路の出力信号を増幅する
ためのアンプと、このアンプの出力信号から直流バイア
ス電圧を形成するためのポンプ回路によって構成され、
これらがICチップ上に搭載されている。
2. Description of the Related Art A substrate bias voltage generating circuit for supplying a bias voltage VBB to a substrate of a MOS-IC chip is
Generally, it is composed of an oscillation circuit, an amplifier for amplifying the output signal of this oscillation circuit, and a pump circuit for forming a DC bias voltage from the output signal of this amplifier,
These are mounted on an IC chip.

【0003】上記基板バイアス電圧発生回路は、従来N
チャンネル型のMOSメモリICのP型基板にバイアス
電圧VBBを印加するために設けられ、このバイアス電圧
VBBの印加によって、NチャンネルMOSFETのしき
い値電圧Vthコントロ−ル、接合容量減少による高速動
作化等を図っている。
The substrate bias voltage generating circuit described above has a conventional N
It is provided to apply the bias voltage VBB to the P-type substrate of the channel type MOS memory IC, and by applying this bias voltage VBB, the threshold voltage Vth control of the N-channel MOSFET and the high speed operation by decreasing the junction capacitance are realized. Etc.

【0004】従来、上記発振回路は、奇数段のインバ−
タをリング状に縦列接続したリングオシレ−タが用いら
れている。そして、これらのインバ−タは、Nチャンネ
ル型負荷MOSFETと、Nチャンネル型駆動MOSF
ETとによって構成されたNMOSインバ−タが用いら
れていた。
Conventionally, the above-mentioned oscillation circuit has an odd number of stages of inverters.
A ring oscillator is used in which data are cascade-connected in a ring shape. These inverters are composed of an N-channel type load MOSFET and an N-channel type drive MOSF.
An NMOS inverter composed of ET and ET has been used.

【0005】ところが、NMOSインバ−タを構成する
負荷MOSFETと、駆動MOSFETとの基板には、
基板バイアス電圧VBBが印加されているので、基板バイ
アス電圧VBBが変動した場合、その基板効果によって上
記負荷MOSFETと、駆動MOSFETのしきい値電
圧Vthが変動し、このために負荷MOSFETと、駆動
MOSFETのコンダクタンスgmが変動する。この結
果、負荷MOSFETのコンダクタンスgmの変動によ
りインバ−タ出力信号の立上りスピ−ドが変動してしま
う。
However, the substrate of the load MOSFET and the drive MOSFET that constitute the NMOS inverter is
Since the substrate bias voltage VBB is applied, when the substrate bias voltage VBB fluctuates, the threshold voltage Vth of the load MOSFET and the driving MOSFET fluctuates due to the substrate effect, which causes the load MOSFET and the driving MOSFET to change. Conductance gm varies. As a result, the rising speed of the inverter output signal changes due to the change in the conductance gm of the load MOSFET.

【0006】一方、駆動MOSFETのコンダクタンス
gmの変動によりインバ−タ出力信号の立下りスピ−ド
が変動してしまう。すなわち、図1に示すように、各イ
ンバ−タにおいて、負荷MOSFETのコンダクタンス
gmが大きくなると、点線のように立上りが速くなり、
逆に上記コンダクタンスgmが小さくなると、一点鎖線
のように立上りが遅くなる。
On the other hand, the falling speed of the inverter output signal fluctuates due to the fluctuation of the conductance gm of the driving MOSFET. That is, as shown in FIG. 1, in each inverter, when the conductance gm of the load MOSFET increases, the rising speed increases as indicated by the dotted line,
On the contrary, when the conductance gm becomes smaller, the rise becomes slower as indicated by the alternate long and short dash line.

【0007】一方、駆動MOSFETのコンダクタンス
gmが大きくなると、点線のように立下りが速くなり、
逆に上記コンダクタンスgmが小さくなると、一点鎖線
のように立下りが遅くなる。したがって、このようなイ
ンバ−タ出力信号の立上り及び立下りスピ−ドの変動
は、ともにこれらのインバ−タによって構成されたリン
グオシレ−タの発振周波数の変動を招き、発振周波数の
安定化ひいては基板バイアス電圧の安定化を図る上で問
題となるものである。
On the other hand, when the conductance gm of the driving MOSFET becomes large, the falling speed becomes fast as shown by the dotted line,
On the contrary, when the conductance gm becomes small, the falling edge becomes slow as indicated by the alternate long and short dash line. Therefore, the fluctuations of the rising and falling speeds of the inverter output signal both cause the fluctuations of the oscillation frequency of the ring oscillator constituted by these inverters, which stabilizes the oscillation frequency and thus the substrate. This is a problem in stabilizing the bias voltage.

【0008】[0008]

【発明が解決しようとする課題】この発明の目的は、基
板バイアス電圧VBBの安定化を図った半導体集積回路装
置を提供することにある。
SUMMARY OF THE INVENTION An object of the present invention is to provide a semiconductor integrated circuit device which stabilizes the substrate bias voltage VBB.

【0009】[0009]

【課題を解決するための手段】この目的は複数のCMO
Sインバ−タと、ポンプ回路とを含む基板バイアス電圧
発生回路を有する半導体集積回路装置において、上記基
板バイアス電圧発生回路は半導体基板に第1の基板バイ
アス電圧を供給する第1基板バイアス電圧発生回路と、
上記半導体基板と逆導電型の半導体領域に第2の基板バ
イアス電圧を供給する第2基板バイアス電圧発生回路と
を備えてなることを特徴とする半導体集積回路装置によ
って達成することができる。
SUMMARY OF THE INVENTION The purpose is to provide multiple CMOs.
In a semiconductor integrated circuit device having a substrate bias voltage generating circuit including an S inverter and a pump circuit, the substrate bias voltage generating circuit supplies a first substrate bias voltage to a semiconductor substrate. When,
The present invention can be achieved by a semiconductor integrated circuit device including the semiconductor substrate and a second substrate bias voltage generating circuit for supplying a second substrate bias voltage to the semiconductor region of the opposite conductivity type.

【0010】[0010]

【作用】半導体基板に第1の基板バイアス電圧を供給す
る第1基板バイアス電圧発生回路と、上記半導体基板と
逆導電型の半導体領域に第2の基板バイアス電圧を供給
する第2基板バイアス電圧発生回路とを有することによ
り、半導体基板と該半導体基板と逆導電型の半導体領域
にそれぞれ安定な基板バイアス電圧を供給することによ
り、各MOSFETのしきい値電圧の安定化及び接合容
量の減少による高速動作化を図ることができる。
A first substrate bias voltage generating circuit for supplying a first substrate bias voltage to a semiconductor substrate, and a second substrate bias voltage generating circuit for supplying a second substrate bias voltage to a semiconductor region having a conductivity type opposite to that of the semiconductor substrate. By including a circuit, a stable substrate bias voltage is supplied to the semiconductor substrate and a semiconductor region of a conductivity type opposite to that of the semiconductor substrate, thereby stabilizing the threshold voltage of each MOSFET and reducing the junction capacitance to achieve high speed. It can be activated.

【0011】[0011]

【実施例】次に添付図面を参照して本発明による半導体
集積回路装置の実施例を詳細に説明する。
Embodiments of the semiconductor integrated circuit device according to the present invention will now be described in detail with reference to the accompanying drawings.

【0012】図2は、P型基板に負のバイアス電圧−V
BBを供給するための基板バイアス電圧発生回路の一実施
例を示す回路図である。
FIG. 2 shows a negative bias voltage -V applied to a P-type substrate.
It is a circuit diagram which shows one Example of the substrate bias voltage generation circuit for supplying BB.

【0013】MOSFETQ1ないしQ13及びMOS容
量C1ないしC3は、公知のCMOS(相補型金属絶縁物
半導体)集積回路技術によって、基板バイアス電圧を必
要とする半導体集積回路装置に搭載される。この実施例
では、基板バイアス電圧の安定化のために、CMOS回
路によって基板バイアス電圧発生回路が構成されてい
る。
The MOSFETs Q 1 to Q 13 and the MOS capacitors C 1 to C 3 are mounted on a semiconductor integrated circuit device requiring a substrate bias voltage by a known CMOS (complementary metal insulator semiconductor) integrated circuit technology. In this embodiment, in order to stabilize the substrate bias voltage, a CMOS circuit constitutes the substrate bias voltage generating circuit.

【0014】NチャンネルMOSFETQ1ないしQ
3と、PチャンネルMOSFETQ4ないしQ6とで3個
のCMOSインバ−タが構成される。これらのインバ−
タがリング状に縦列接続されて、リングオシレ−タOS
Cが構成される。なお、この実施例では、特に制限され
ないが、NチャンネルMOSFETは、P基板上に形成
され、PチャンネルMOSFETは、P型基板から分離
されたN型ウエル(Well)内に形成される。
N-channel MOSFETs Q 1 to Q
3 and P channel MOSFETs Q 4 to Q 6 form three CMOS inverters. These inverters
The ring oscillator OS
C is constructed. Although not particularly limited in this embodiment, the N-channel MOSFET is formed on the P substrate, and the P-channel MOSFET is formed in the N-type well separated from the P-type substrate.

【0015】上記リングオシレ−タOSCは、発振周波
数を低くするために、抵抗手段としてのPチャンネルM
OSFETQ7,Q8がそれぞれインバ−タ(Q1,Q4
と(Q2,Q5)及び(Q2,Q5)と(Q3,Q6)との間
に挿入されている。またインバ−タ(Q2,Q5)及び
(Q3,Q6)の入力端子にはMOS容量C1,C2がそれ
ぞれ設けられている。
The ring oscillator OSC has a P channel M as a resistance means in order to lower the oscillation frequency.
OSFETs Q 7 and Q 8 are inverters (Q 1 and Q 4 ), respectively.
It is inserted between the (Q 2, Q 5) and (Q 2, Q 5) and (Q 3, Q 6). The inverter - MOS capacitance C 1, C 2 are respectively provided to the input terminal of the data (Q 2, Q 5) and (Q 3, Q 6).

【0016】上記リングオシレ−タOSCには、各CM
OSインバ−タにおける貫通電流を制限するために、こ
の実施例では接地電位側にNチャンネルMOSFETQ
13による定電流源が上記各インバ−タに共通に設けられ
ている。このために、上記MOSFETQ13のゲ−トに
は、例えば、電源電圧Vccが印加されている。
Each ring oscillator OSC has a CM.
In order to limit the through current in the OS inverter, the N-channel MOSFET Q is connected to the ground potential side in this embodiment.
A constant current source 13 is provided in common for each of the above inverters. Therefore, for example, the power supply voltage Vcc is applied to the gate of the MOSFET Q 13 .

【0017】上記リングオシレ−タOSCの発振出力信
号は電源電圧Vccと接地電位との間に設けられたPチャ
ンネルMOSFETQ10とNチャンネルMOSFETQ
9とで構成されたインバ−タを通して、次のポンプ回路
PUMPに伝えられる。上記インバ−タQ9,Q10は、
アンプAMPとして作用するものである。
The oscillation output signal of the ring oscillator OSC is a P-channel MOSFET Q 10 and an N-channel MOSFET Q provided between the power supply voltage Vcc and the ground potential.
It is transmitted to the next pump circuit PUMP through the inverter constituted by 9 . The above inverters Q 9 and Q 10 are
It functions as an amplifier AMP.

【0018】ポンプ回路PUMPは、上記AMPを通し
た発振出力信号を受けて、負の基板バイアス電圧−VBB
を形成する。すなわち、上記アンプAMPの出力端子
は、MOS容量C3の一端に接続されている。このMO
S容量C3の他端と接地電位間には、NチャンネルMO
SFETQ11で構成されたMOSダイオ−ドが設けられ
ている。
The pump circuit PUMP receives the oscillation output signal from the AMP and receives a negative substrate bias voltage -VBB.
To form. That is, the output terminal of the amplifier AMP is connected to one end of the MOS capacitor C 3 . This MO
Between the other end of the S capacitance C 3 and the ground potential, an N channel MO
A MOS diode composed of SFET Q 11 is provided.

【0019】そして、上記MOS容量C3の他端とP型
基板との間にNチャンネルMOSFETQ12で構成され
たMOSダイオ−ドが設けられている。上記MOSダイ
オ−ドQ11は、上記アンプAMPの出力レベルが電源電
圧Vccのようなハイレベルのときオンするように、その
ゲ−トがMOS容量C3側に接続されている。また、上
記MOSダイオ−ドQ12は、上記アンプAMPの出力レ
ベルが接地電位のようなロウレベルのときにオンするよ
うに、そのゲ−トがP基板側に接続されている。 この
ポンプ回路PUMPの動作を次に説明する。アンプAM
Pの出力信号がハイレベルのとき、MOSダイオ−ドQ
11がオンして、MOS容量C3に充電が行われる。次
に、アンプAMPの出力信号がロウレベルのとき、MO
S容量C3の他端側が約Vcc−VthQ11の負レベルとなる
ため、MOSダイオ−ドQ11がオフし、MOSダイオ−
ドQ12がオンする。したがって、基板と回路の接地電位
間の寄生容量Cpに電荷分散が行われる。これらの動作
がリングオシレ−タOSCの発振周波数に従って繰返し
行われるため、基板に負のバイアス電圧−VBBを供給す
ることができる。
A MOS diode composed of an N-channel MOSFET Q 12 is provided between the other end of the MOS capacitor C 3 and the P-type substrate. The MOS diode - de Q 11, as the output level of the amplifier AMP is turned on when a high level as the power supply voltage Vcc, its gate - DOO is connected to the MOS capacitor C 3 side. Further, the MOS diode - de Q 12, as the output level of the amplifier AMP is turned on when a low level such as the ground potential, its gate - DOO is connected to the P substrate. The operation of this pump circuit PUMP will be described below. Amplifier AM
When the output signal of P is at high level, MOS diode Q
11 is turned on, and the MOS capacitor C 3 is charged. Next, when the output signal of the amplifier AMP is at the low level, the MO
Since the other end of the S capacitor C 3 becomes a negative level of about Vcc-VthQ 11, MOS diode - de Q 11 is turned off, MOS diode -
Do Q 12 turns on. Therefore, charge is dispersed in the parasitic capacitance Cp between the substrate and the ground potential of the circuit. Since these operations are repeated according to the oscillation frequency of the ring oscillator OSC, a negative bias voltage -VBB can be supplied to the substrate.

【0020】この実施例では、CMOSインバ−タでリ
ングオシレ−タを構成している。したがって、各インバ
−タのハイレベルの立上り出力信号を形成するのはPチ
ャンネルMOSFETQ4ないしQ6が受け持つことにな
る。これらのPチャンネルMOSFETQ4ないしQ
6は、N型ウエル領域に形成されるものであり、電源電
圧Vccによってバイアスされている。このため、上記基
板バイアス電圧−VBBの変動があっても、そのコンダク
タンスgmが一定となる。これにより、各インバ−タに
おける出力信号のハイレベルへの立上りが、図3に実線
で示すように基板バイアス電圧−VBBの変動に対して無
関係に一定となる。
In this embodiment, the CMOS oscillator constitutes a ring oscillator. Therefore, the P-channel MOSFETs Q 4 to Q 6 are responsible for forming the high level rising output signal of each inverter. These P-channel MOSFETs Q 4 to Q
6 is formed in the N-type well region and is biased by the power supply voltage Vcc. Therefore, even if the substrate bias voltage −VBB changes, the conductance gm becomes constant. As a result, the rise of the output signal in each inverter to the high level becomes constant regardless of the fluctuation of the substrate bias voltage -VBB as shown by the solid line in FIG.

【0021】なお、各インバ−タのロウレベルへの立下
り出力信号は、NチャンネルMOSFETQ1ないしQ3
で形成されるものであるので、前記と同様に基板バイア
ス電圧−VBBの影響を受け、そのコンダクタンスgmが
大きくなると、同図点線で示すように立下りスピ−ドが
速く、逆に上記コンダクタンスgmが小さくなると、同
図一点鎖線で示すように立下りスピ−ドが遅くなる。
The falling output signals of the respective inverters to the low level are N-channel MOSFETs Q 1 to Q 3.
As described above, when the conductance gm becomes large due to the influence of the substrate bias voltage −VBB as described above, the falling speed is fast as shown by the dotted line in the figure, and conversely the conductance gm is large. As is smaller, the falling speed becomes slower as shown by the alternate long and short dash line in FIG.

【0022】以上のことにより、各インバ−タにおける
立上りスピ−ドが基板バイアス電圧−VBBの変動に無関
係に一定となるため、リングオシレ−タOSCの周波数
の安定化、ひいては基板バイアス電圧−VBBの安定化を
図ることができる。なお、基板バイアス電圧−VBBの変
動は、基板へのリ−ク電流の増減によって生ずるもので
ある。さらに、この実施例では、発振周波数の調整のた
めの抵抗手段としてPチャンネルMOSFETQ7,Q8
を用いており、上記MOSFETQ4ないしQ6と同様
に、そのgmが基板バイアス電圧−VBBの変動の影響を
受けないから、発振周波数の安定化に役立っている。さ
らに、この実施例では、CMOSインバ−タを用いてい
るので、入力信号がハイレベル又はロウレベルに安定し
ているときには、直流電流を消費しないから、低消費電
力化をも図ることができる。また、この実施例では、よ
りいっそうの低消費電力化を図るため、定電流MOSF
ETQ13が設けられている。このMOSFETQ13のゲ
−トに電源電圧Vccが印加されているので、飽和領域で
そのドレイン電流が流れることによって、電流制限動作
を行う。すなわち、上記各インバ−タの入力信号が変化
するときに、PチャンネルMOSFETQ4等とPチャ
ンネルMOSFETQ1等を通して流れる比較的大きな
貫通電流を上記MOSFETQ13を設けることによって
制限できるから、よりいっそうの低消費電力化とするこ
とができる。また、アンプとしてCMOSインバ−タを
利用しているため、ポンプ回路PUMPへ供給するパル
ス信号振幅を電源電圧Vccレベルまで大きくすることが
できる。しかも、Nチャンネル負荷MOSFETを用い
たアンプのように、出力ハイレベル(Vcc−Vth)が、
基板バイアス電圧−VBBの変動を受けないという利点も
有する。このため、特別なブ−トストラップ回路を用い
ることなく、大きなレベルの基板バイアス電圧−VBB
を形成することができる。このように、安定しかつ大き
な基板バイアス電圧−VBBが得られるから、この実施
例に係る基板バイアス電圧発生回路を搭載した半導体集
積回路装置のNチャンネルMOSFETのしきい値電圧
の安定化及び接合容量の減少による高速動作化が図られ
るとともに、入力波形のアンダ−シュ−トに耐え得る安
定動作を実現することができる。
From the above, the rising speed in each inverter becomes constant irrespective of the fluctuation of the substrate bias voltage -VBB, so that the frequency of the ring oscillator OSC is stabilized, and consequently the substrate bias voltage -VBB. Stabilization can be achieved. The fluctuation of the substrate bias voltage -VBB is caused by the increase or decrease of the leak current to the substrate. Further, in this embodiment, P-channel MOSFETs Q 7 and Q 8 are used as resistance means for adjusting the oscillation frequency.
As in the case of the MOSFETs Q 4 to Q 6 , the gm thereof is not affected by the fluctuation of the substrate bias voltage −V BB, which helps stabilize the oscillation frequency. Further, in this embodiment, since the CMOS inverter is used, when the input signal is stable at the high level or the low level, the direct current is not consumed, so that the power consumption can be reduced. Further, in this embodiment, in order to further reduce the power consumption, a constant current MOSF is used.
ETQ 13 is provided. The gate of the MOSFET Q 13 - because DOO to the power supply voltage Vcc is applied, by flowing the drain current in a saturation region, performs a current limiting operation. That is, when the input signals of the respective inverters change, a relatively large through current flowing through the P-channel MOSFET Q 4 etc. and the P-channel MOSFET Q 1 etc. can be limited by providing the MOSFET Q 13 , so that it becomes even lower. Power consumption can be reduced. Further, since the CMOS inverter is used as the amplifier, the amplitude of the pulse signal supplied to the pump circuit PUMP can be increased up to the power supply voltage Vcc level. Moreover, the output high level (Vcc-Vth), like an amplifier using N-channel load MOSFET,
It also has the advantage that it is not subject to variations in the substrate bias voltage -VBB. Therefore, a large level of the substrate bias voltage -VBB can be obtained without using a special bootstrap circuit.
Can be formed. As described above, a stable and large substrate bias voltage -VBB is obtained. Therefore, the threshold voltage of the N-channel MOSFET of the semiconductor integrated circuit device equipped with the substrate bias voltage generating circuit according to this embodiment is stabilized and the junction capacitance is increased. It is possible to realize high-speed operation by reducing the number of times, and it is possible to realize stable operation that can withstand the undershoot of the input waveform.

【0023】図4には、N型ウエル領域に電源電圧Vcc
以上の正のバイアス電圧+VBBを供給するための基板バ
イアス電圧発生回路の一実施例の回路図が示されてい
る。この実施例回路は、PチャンネルMOSFET
4’ないしQ6’及びQ10’に基板バイアス電圧+VBB
が印加され、NチャンネルMOSFETQ1’ないし
3’等の基板には接地電位が与えられる。この点を除
き、この実施例回路のリングオシレ−タOSC及びアン
プAMPは、図2の回路と同様である。ポンプ回路PU
MPは、電源電圧Vcc以上の正の基板バイアス電圧+V
BBを形成するために、MOSダイオ−ドQ11’が電源電
圧Vcc側に設けられるとともに、アンプAMPの出力レ
ベルがロウレベルのときにオンするようにされている。
またMOSダイオ−ドQ12’は、アンプAMPの出力レ
ベルがハイレベルのときにオンするようにされている。
このポンプ回路PUMPの動作は、アンプAMPの出力
信号がロウレベルのときに、MOSダイオ−ドQ11’が
オンしてMOS容量C3へ充電する。そして、アンプA
MPの出力信号がハイレベルのときに上記MOS容量C
3のブ−トストラップ効果により、電源電圧Vccレベル
以上の高レベルが形成されて、このときにオンしている
MOSダイオ−ドQ12’を通してN型ウエルと基板(接
地電位)との寄生容量Cwに伝えられるため、基板バイ
アス電圧+VBBを形成することができる。この実施例で
は、NチャンネルMOSFETのコンダクタンスが正の
基板バイアス電圧+VBBに無関係に一定となるから、前
記と同様にリングオシレ−タOSCの発振周波数の安定
化ひいては基板バイアス電圧+VBBの安定化を図ること
ができる。また、この実施例では、CMOS回路による
低消費電力化及び定電流MOSQ13’によるMOSイン
バ−タの貫通電流の制限による低消費電力化を前記と同
様に図ることができる。
In FIG. 4, the power supply voltage Vcc is applied to the N-type well region.
A circuit diagram of an embodiment of the substrate bias voltage generating circuit for supplying the positive bias voltage + VBB is shown. This embodiment circuit is a P-channel MOSFET.
Substrate bias voltage + VBB for Q 4 'or Q 6 ' and Q 10 '
Is applied, and the ground potential is applied to the substrate of the N-channel MOSFETs Q 1 ′ to Q 3 ′. Except for this point, the ring oscillator OSC and the amplifier AMP of the circuit of this embodiment are the same as those of the circuit of FIG. Pump circuit PU
MP is a positive substrate bias voltage + V above the power supply voltage Vcc
To form the BB, MOS diode - with de Q 11 'is provided in the power source voltage Vcc side, the output level of the amplifier AMP is to be turned on when a low level.
The MOS diode - de Q 12 ', the output level of the amplifier AMP is to be turned on when the high level.
In the operation of the pump circuit PUMP, when the output signal of the amplifier AMP is at low level, the MOS diode Q 11 ′ turns on and the MOS capacitor C 3 is charged. And amplifier A
When the output signal of MP is at high level, the MOS capacitance C
Due to the bootstrap effect of 3 , a high level higher than the power supply voltage Vcc level is formed, and the parasitic capacitance between the N-type well and the substrate (ground potential) through the MOS diode Q 12 'which is turned on at this time. Since it is transmitted to Cw, the substrate bias voltage + VBB can be formed. In this embodiment, since the conductance of the N-channel MOSFET is constant regardless of the positive substrate bias voltage + VBB, the oscillation frequency of the ring oscillator OSC is stabilized and the substrate bias voltage + VBB is stabilized in the same manner as described above. You can Further, in this embodiment, the power consumption can be reduced by the CMOS circuit and the power consumption can be reduced by limiting the through current of the MOS inverter by the constant current MOS Q 13 ′ in the same manner as described above.

【0024】図5には、他の一実施例を示す基板バイア
ス電圧発生回路の回路図が示されている。この実施例回
路は、図2の変形例を示すものであり、リングオシレ−
タOSCに対して、その電源電圧Vcc側にもPチャン
ネルMOSFETQ14による定電流源が設けられてい
る。このMOSFETQ14のゲ−トには接地電位が印加
されている。このように、接地電位及び電源電圧Vcc
の双方に定電流源としてのMOSFETQ13,Q14が設
けられているので、リングオシレ−タの出力振幅をさら
に小さくできるので、低消費電力化を図ることができ
る。また、他の変形例としては、図4の回路において、
電源電圧Vcc側にPチャンネルによる定電流MOSF
ETを設けるものであってもよい。また、抵抗手段とし
てのMOSFETQ7,Q8は、NチャンネルMOSFE
Tを用いるもの、又は他の抵抗手段とするものであって
もよい。そして、これらのMOSFETQ7,Q8及びM
OS容量C1,C2を省略するものであってもよい。た
だ、比較的低い発振周波数を少ない段数のインバ−タで
構成する場合には、上記抵抗手段及びMOS容量が必要
になる。なお、図2及び図4,図5の実施例におけるポ
ンプ回路PUMPとして、NチャンネルMOSFETQ
11,Q12によるMOSダイオ−ドを用いたのは、その応
答性がPチャンネルMOSFETを用いる場合に比べて
高いからである。この応答性を問題にしない場合には、
PチャンネルMOSFETを用いてMOSダイオ−ドを
構成するものとしてもよいし、他の一方向性素子を用い
るものであってもよい。さらに、定電流MOSFETを
省略してもよいし、この場合にはアンプAMPを省略す
ることができる。
FIG. 5 is a circuit diagram of a substrate bias voltage generating circuit showing another embodiment. This embodiment circuit shows a modified example of FIG. 2, and the ring oscillator
A constant current source by a P-channel MOSFET Q 14 is also provided on the power supply voltage Vcc side of the OSC. The ground potential is applied to the gate of the MOSFET Q 14 . In this way, the ground potential and the power supply voltage Vcc
Since MOSFETs Q 13 and Q 14 as constant current sources are provided on both sides, the output amplitude of the ring oscillator can be further reduced, so that power consumption can be reduced. Further, as another modification, in the circuit of FIG.
Constant current MOSF by P channel on power supply voltage Vcc side
ET may be provided. Further, the MOSFETs Q 7 and Q 8 serving as resistance means are N-channel MOSFETs.
It may be one using T or another resistance means. Then, these MOSFETs Q 7 , Q 8 and M
The OS capacities C 1 and C 2 may be omitted. However, when a comparatively low oscillation frequency is formed by an inverter with a small number of stages, the above resistance means and MOS capacitance are required. As the pump circuit PUMP in the embodiments of FIGS. 2 and 4 and 5, the N-channel MOSFET Q is used.
The reason why the MOS diode composed of 11 and Q 12 is used is that its response is higher than that in the case where a P-channel MOSFET is used. If you don't care about this responsiveness,
A MOS diode may be configured using a P-channel MOSFET, or another unidirectional element may be used. Further, the constant current MOSFET may be omitted, and in this case, the amplifier AMP may be omitted.

【0025】上記図2及び/又は図4に示すような基板
バイアス電圧発生回路は、特に制限されないが、次に説
明するようなCMOSダイナミック型RAM(ランダム
・アクセス・メモリ)を構成する半導体集積回路装置に
搭載される。
The substrate bias voltage generating circuit as shown in FIG. 2 and / or FIG. 4 is not particularly limited, but a semiconductor integrated circuit forming a CMOS dynamic RAM (random access memory) as described below. Installed in the device.

【0026】以下、CMOSダイナミック型RAMを単
にD−RAMと略する。
Hereinafter, the CMOS dynamic RAM is simply abbreviated as D-RAM.

【0027】[D−RAMの構成及び動作]D−RAM
の構成を図6に従って説明する。点線で囲まれたブロッ
クはD−RAMの集積回路(以下、ICと称する。)を
示している。上記ICにおいて、二点鎖線で囲まれたブ
ロックはタイミングパルス発生ブロックであり、D−R
AMの各回路の動作を制御する信号を発生する回路から
構成されている。
[Configuration and Operation of D-RAM] D-RAM
The configuration will be described with reference to FIG. A block surrounded by a dotted line shows a D-RAM integrated circuit (hereinafter referred to as an IC). In the above IC, the block surrounded by the chain double-dashed line is a timing pulse generation block, and the block
It is composed of a circuit that generates a signal for controlling the operation of each circuit of the AM.

【0028】次に、D−RAMの各回路の動作を図7の
タイミング図に従って説明する。
Next, the operation of each circuit of the D-RAM will be described with reference to the timing chart of FIG.

【0029】ロウアドレス信号A0〜Aiがアドレスバ
ッファ(以下、ADBと称する。)に取込まれ、ラッチ
されるとロウアドレス信号A0〜Aiより遅れてRAS
信号がロウレベルとなる。ここで、RAS信号をロウア
ドレス信号A0〜Aiより遅らせる理由はメモリアレイ
におけるロウアドレスとしてロウアドレス信号A0〜A
iを確実に取込むためである。次に、RAS信号から遅
延した信号φARがADBに印加され、上記ラッチされた
ロウアドレス信号に対応したレベルa0 0 ,----a
i,aiをロウ・カラムデコ−ダ(以下、RC−DCR
と称する。)へ送出する。RC−DCRに上記レベルa
0 0 ,ai,aiが印加されるとRC−DCRは選択
されたものだけハイレベルに留まり、選択されないもの
はロウレベルとなる動作を行う。そして、上記選択され
た信号はφARから遅延した信号φxがRC−DCRに印
加されるとM−ARYへ送出される。ここで、φxがφ
ARより遅らせる理由はADBの動作完了後、RC−DC
Rを動作させるためである。こうしてM−ARYにおけ
るロウアドレスは、RC−DCRの2i+1本の出力信号
のうち、1本がハイレベルとなるため、それに対応した
M−ARY内の1本のロウアドレス線が選択されること
によって設定される。
When the row address signals A 0 to Ai are taken into an address buffer (hereinafter referred to as ADB) and latched, the row address signals A 0 to Ai are delayed and RAS.
The signal goes low. Here, the reason for delaying the RAS signal from the row address signal A 0 ~Ai row address signal A 0 to A as the row address in the memory array
This is to ensure that i is captured. Next, the signal φ AR delayed from the RAS signal is applied to ADB, and the levels a 0 , a 0 , ---- a corresponding to the latched row address signal are given.
i and ai are row / column decoders (hereinafter RC-DCR).
Called. ). The above level a in RC-DCR
When 0 , a 0 , ai, and ai are applied, the RC-DCR remains at the high level only for the selected one, and goes to the low level for the unselected one. Then, when the signal φx delayed from φ AR is applied to RC-DCR, the selected signal is sent to M-ARY. Where φx is φ
The reason for delaying after AR is RC-DC after the operation of ADB is completed.
This is for operating R. In this way, the row address in the M-ARY has one of the 2 i + 1 output signals of the RC-DCR at the high level, so that one row address line in the M-ARY corresponding thereto is selected. It is set by

【0030】次に、M−ARYにおける選択された1本
のロウアドレス線に接続されているメモリセルの”1”
又は”0”の情報をセンスアンプ(以下、SAと称す
る。)でそれぞれ増幅する。このSAの動作はφPAが印
加されると開始する。その後、カラムアドレス信号Ai
+1〜AjがADBに取込まれ、ラッチされるとカラム
アドレス信号Ai+1〜Ajより遅れてCAS信号がロ
ウレベルとなる。ここで、CAS信号をカラムアドレス
信号Ai+1〜Ajより遅らせる理由はメモリアレイに
おけるカラムアドレスとしてカラムアドレス信号を確実
に取込むためである。 次に、CAS信号から遅延した
信号φACがADBに印加されると上記カラムアドレス信
号に対応したレベルai+1,ai+1,----,aj,
ajをRC−DCRへ送出する。そして、RC−DCR
は上記と同様の動作を行う。そして上記選択された信号
はφACから遅延した信号φYがRC−DCRに印加され
るとカラムスイッチ(以下、C−SWと称する。)へ送
出される。こうしてM−ARYにおけるカラムアドレス
はRC−DCRの2j-1本の出力信号のうち、1本がハ
イレベルとなるため、1つのC−SWが選択され、この
C−SWに接続されているカラムアドレス線すなわちデ
−タ線が選択されることによって設定される。このよう
にして、M−ARY内の1つのアドレスが設定される。
Next, "1" of the memory cell connected to one selected row address line in M-ARY.
Alternatively, information of "0" is amplified by a sense amplifier (hereinafter referred to as SA). The operation of SA starts when φ PA is applied. After that, the column address signal Ai
When +1 to Aj are taken into ADB and latched, the CAS signal becomes low level later than the column address signals Ai + 1 to Aj. The reason for delaying the CAS signal with respect to the column address signals Ai + 1 to Aj is to reliably capture the column address signal as a column address in the memory array. Next, when the signal φ AC delayed from the CAS signal is applied to ADB, the levels ai + 1, ai + 1 , ----, aj, corresponding to the column address signal are obtained.
aj is sent to RC-DCR. And RC-DCR
Performs the same operation as above. When the signal φY delayed from φ AC is applied to RC-DCR, the selected signal is sent to the column switch (hereinafter referred to as C-SW). In this way, the column address in the M-ARY becomes one of the 2j-1 output signals of the RC-DCR at a high level, so that one C-SW is selected and the column connected to this C-SW is selected. It is set by selecting the address line, that is, the data line. In this way, one address in M-ARY is set.

【0031】次に上記のように設定されたアドレスに対
する読出し及び書込み動作を説明する。読出しモ−ドに
おいては、WE信号はハイレベルとなる。
Next, the read and write operations for the addresses set as above will be described. In the read mode, the WE signal becomes high level.

【0032】このWE信号はCAS信号がロウレベルに
なる前にハイレベルになるように設計されている。なぜ
なら、CAS信号がロウレベルになると結果的にM−A
RYの1つのアドレスが設定されるため、その前から
信号をハイレベルにしておき、読出し動作の準備をし
て読出し開始時間を短くするためである。
This WE signal is designed so that it becomes high level before the CAS signal becomes low level. Because, when the CAS signal becomes low level, the result is MA
Since one RY address is set, W
This is because the E signal is set to the high level and the read operation is prepared to shorten the read start time.

【0033】また、CAS系信号のφOPが出力アンプに
印加されると出力アンプがアクティブになり、上記設定
されたアドレスの情報が増幅され、データ出力バッファ
(以下、DOBと称する。)を介してデータ出力(Do
ut)端子に読出される。このようにして読出しが行な
われるが、CAS信号がハイレベルになると読出し動作
は完了する。
Further, when φ OP of the CAS system signal is applied to the output amplifier, the output amplifier becomes active, the information of the above-mentioned address is amplified, and it is passed through the data output buffer (hereinafter referred to as DOB). Data output (Do
ut) terminal. Reading is performed in this manner, but the reading operation is completed when the CAS signal becomes high level.

【0034】次に書込みモードにおいてはWE信号はロ
ウレベルとなる。このロウレベルのWE信号とロウレベ
ルのCAS信号によりつくられる信号φRWがハイレベル
となってデータ入力バッファ(以下、DIBと称す
る。)に印加されるとDIBがアクティブになり、入力
データ(Din)端子からの書込みデータを上記M−A
RYの設定されたアドレスに送出し、書込み動作が行な
われる。
Next, in the write mode, the WE signal becomes low level. When the signal φ RW generated by the low level WE signal and the low level CAS signal becomes high level and is applied to the data input buffer (hereinafter, referred to as DIB), the DIB becomes active and the input data (Din) terminal. Write data from the above
The data is sent to the address set in RY and the write operation is performed.

【0035】このとき、上記φRWの反転信号、つまりロ
ウレベルの信号φ RW がDOBに印加され、書込み動作時
に、データの読出しが行なわれないように制御してい
る。
At this time, the inverted signal of φ RW , that is, the low-level signal φ RW is applied to DOB, and control is performed so that data is not read during the write operation.

【0036】〔D−RAMトランジスタ回路の構成と動
作〕図8Aは本発明の基板バイアス電圧発生回路が用い
られるD−RAMの回略構成の1実施例を示す。以下、
実施例に基づき本発明を説明する。
[Structure and Operation of D-RAM Transistor Circuit] FIG. 8A shows an embodiment of a D-RAM circuit configuration in which the substrate bias voltage generating circuit of the present invention is used. Less than,
The present invention will be described based on examples.

【0037】1.メモリセルM−CELの構成 1ビットのM−CELは情報蓄積用のキャパシタCS
アドレス選択用のP−MOSQMとからなり、論理
“1”,“0”の情報はキャバシタCSに電荷がある
か、ないかの形で記憶される。
1. Configuration of Memory Cell M-CEL The 1-bit M-CEL is composed of a capacitor C S for information storage and a P-MOS Q M for address selection. Information of logic “1” or “0” is stored in the capacitor C S. It is memorized whether or not there is.

【0038】P−MOSQMのゲートはワード線に接続
され、ソース・ドレインの一方はデータ線に、他方はキ
ャパシタCSに接続されている。
The gate of the P-MOS Q M is connected to the word line, one of the source / drain is connected to the data line, and the other is connected to the capacitor C S.

【0039】2.メモリセルM−CELのスイッチング
動作P−MOSQMのゲート電圧すなわちワード電圧が
電源電圧VCCからしきい値電圧Vthp(P−MOSQ
M のしきい値電圧)だけ低下するとP−MOSQMがオ
ンし、メモリセルM−CELの選択が可能となる。
2. Switching operation of the memory cell M-CEL The gate voltage of the P-MOSQ M , that is, the word voltage is changed from the power supply voltage V CC to the threshold voltage Vthp (P-MOSQ
P-MOSQ M turns on when the voltage decreases by (threshold voltage of M ), and the memory cell M-CEL can be selected.

【0040】またメモリセルにN−MOSを使用した場
合(図示せず)には、ワード電圧を0Vから(Vcc−
Vthn)(Vthn;N−MOSQMのしきい値電
圧)に変化させた時、N−MOSQMがオンし、メモリ
セルの選択が可能となる。
When an N-MOS is used for the memory cell (not shown), the word voltage is changed from 0V to (Vcc-
When Vthn) (Vthn; threshold voltage of N-MOSQ M ) is changed, N-MOSQ M is turned on and a memory cell can be selected.

【0041】従ってP−MOSQMのスイッチング速度
はVccと|Vthp|の間だけで、論理“1”、
“0”の情報を決定できるため、N−MOSQMのスイ
ッチング速度よりかなり早い。なお、PMOSQMのス
イッチング動作の詳細説明は特願54−119403に
記載してあるので省略する。
Therefore, the switching speed of the P-MOSQ M is only between Vcc and | Vthp |
Since "0" information can be determined, it is considerably faster than the switching speed of N-MOSQ M. Since the detailed description of the switching operation of the PMOS Q M is described in Japanese Patent Application No. 54-119403, its description is omitted.

【0042】3.センスアンプの構成 センスアンプSA1、SA'1はアドレス時に折返しデー
タ線DL1-1DL1-1 に生ずる電位変化の差をタイミン
グ信号φPAφPA (センスアンプ制御信号)で決まるセ
ンス期間に拡大するセンスアンプであり、1対の平行に
配置された、折返しデータ線DL1-1DL1-1 にその入
出力ノードが結合されている。
3. Configuration of Sense Amplifier The sense amplifiers SA 1 and SA ′ 1 sense the difference in potential change occurring in the folded data lines DL 1-1 and DL 1-1 at the time of address by the timing signals φ PA and φ PA (sense amplifier control signal). This is a sense amplifier that expands during the period, and its input / output node is coupled to a pair of folded data lines DL 1-1 and DL 1-1 arranged in parallel.

【0043】センスアンプSA1、SA’1は並列に接続
されており、両方で1つのセンスアンプと考えることも
できるが、SA’1がN−MOSで構成されているのに
対し、SA1が反対導電型のP−MOSで構成されてい
るところが異なっている。それぞれのセンスアンプは正
帰還差動増幅動作をするための1対の交差接続されたF
ETとそのソース側に接続され、正帰還差動増幅動作を
制御するためのFETとから成る。
The sense amplifiers SA 1 and SA ′ 1 are connected in parallel, and although both can be considered as one sense amplifier, SA ′ 1 is composed of an N-MOS, whereas SA 1 is Is composed of P-MOS of opposite conductivity type. Each sense amplifier has a pair of cross-connected Fs for performing positive feedback differential amplification operation.
ET and FET connected to the source side thereof to control the positive feedback differential amplification operation.

【0044】センスアンプSA1とSA’1は前述したよ
うに一つのコンプリメンタリーセンスアンプと考えるこ
ともできるので、隣合せて配置してもよいが、配線、ト
ランジスタ、ウエル領域などの配置、形状を考慮し、効
率よく集積するために、図8Aのようにお互に離して
(例えばM−ARYの両端に)配置することもできる。
つまり、P−MOSで構成されているセンスアンプSA
1とメモリアレイM−ARYとN−MOSで構成されて
いるセンスアンプSA’1とプリチャージ回路PCとを
分離して配置できるため、チップ内の回路配置がP−M
OS部とN−MOS部とで分離可能となり、効率よく集
積することができる。
Since the sense amplifiers SA 1 and SA ′ 1 can be considered as one complementary sense amplifier as described above, they may be arranged adjacent to each other, but the arrangement and shape of wirings, transistors, well regions, etc. In consideration of the above, it is possible to arrange them apart from each other (for example, at both ends of M-ARY) as shown in FIG.
That is, the sense amplifier SA composed of P-MOS
1 and the memory array M-ARY and the sense amplifier SA ' 1 composed of N-MOS and the precharge circuit PC can be arranged separately, the circuit arrangement in the chip is PM.
The OS part and the N-MOS part can be separated from each other and can be efficiently integrated.

【0045】折り返しデータ線DL1-1DL1-1 はA
l、Au、Mo、Ta、W等の金属で形成されている。
上記金属は抵抗値が非常に小さいため、動作時の上記デ
ータ線の電圧降下が小さく、誤動作を生じない。
The folded data lines DL 1-1 and DL 1-1 are A
It is formed of a metal such as 1, Au, Mo, Ta, and W.
Since the metal has a very small resistance value, the voltage drop of the data line during operation is small, and no malfunction occurs.

【0046】4.プリーチャージ回路の構成 プリチャージ回路PCは電源電圧Vccの約半分
(VDP)にプリチャージするための1対のN−MOSQ
S2、QS3と両データ線間のプリチャージ電圧のアンバラ
ンスを解消するためのN−MOSQS1とから成り、これ
らのN−MOSは図中*の記号で示したとおり、他のN
−MOSより低いしきい値電圧をもつように設計されて
いる。
4. Configuration of Precharge Circuit The precharge circuit PC is a pair of N-MOSQ for precharging to about half (V DP ) of the power supply voltage Vcc.
It consists of S2 , Q S3 and an N-MOS Q S1 for eliminating the imbalance of the precharge voltage between both data lines, and these N-MOSs are the other N-MOSs as indicated by the symbol * in the figure.
Designed to have a lower threshold voltage than MOS.

【0047】折り返しデータ線DL1-1DL1-1 に結合
されるメモリセルの数は検出精度を上げるため等しくさ
れる。各メモリセルは1本のワード線WLと折返しデー
タ線の一方との間に結合される。各ワード線WLは1対
のデータ線と交差しているので、ワード線WLに生じる
雑音成分が静電結合によりデータ線にのっても、その雑
音成分は双方のデータ線に等しく現われ、差動型のセン
スアンプSA1、SA’1によって相殺される。
The number of memory cells coupled to the folded data lines DL 1-1 , DL 1-1 is made equal in order to improve the detection accuracy. Each memory cell is coupled between one word line WL and one of the folded data lines. Since each word line WL intersects with a pair of data lines, even if the noise component generated in the word line WL is on the data line due to electrostatic coupling, the noise component appears equally in both data lines, and the difference is generated. This is canceled by the dynamic sense amplifiers SA 1 and SA ′ 1 .

【0048】5.回路動作 図8Aの回路動作は図8Bの動作波形図を参考にしなが
ら説明する。
5. Circuit Operation The circuit operation of FIG. 8A will be described with reference to the operation waveform diagram of FIG. 8B.

【0049】メモリセルの記憶信号をよみ出す前にプリ
チャージ制御信号φPCがハイレベルのとき(Vccより
高い)、N−MOSQS2、QS3が導通し、折返しデータ
線DL1-1DL1-1 の浮遊容量Co、Coが約1/2Vc
cにプリチャージされる。このときN−MOSQS1も同
時に導通するのでN−MOSQS2、QS3によるプリチャ
ージ電圧にアンバランスが生じても折返しデータ線DL
1-1DL1-1 は短絡され同電位に設定される。N−MO
SQS1乃至QS3はそれぞれのソース・ドレイン間に電圧
損失が生じないよう*印のないトランジスタに比べVt
hが低く設定されている。
When the precharge control signal φ PC is at the high level (higher than Vcc) before the storage signal of the memory cell is read out, the N-MOSs Q S2 and Q S3 become conductive and the folded data lines DL 1-1 and DL. 1-1 stray capacitance C o , C o is about 1/2 Vc
Precharged to c. At this time, since the N-MOSQ S1 is also turned on at the same time, even if the precharge voltage due to the N-MOSQ S2 and Q S3 becomes unbalanced, the folded data line DL
1-1 and DL 1-1 are short-circuited and set to the same potential. N-MO
SQ S1 to Q S3 are Vt as compared with the transistor without * mark so that voltage loss between source and drain does not occur.
h is set low.

【0050】一方、メモリセル内のキャパシタCSは書
き込まれた情報が論理“0”の場合にほぼ零ボルトの電
位を保ち、論理“1”の場合、ほぼVccの電位を保っ
ており、データ線のプリチャージ電圧VDPは両記憶電位
の中間に設定されている。
On the other hand, the capacitor C S in the memory cell holds the potential of almost zero volt when the written information is logic "0", and holds the potential of approximately Vcc when the written information is logic "1". The line precharge voltage V DP is set to the middle of both storage potentials.

【0051】従って、ワード線制御信号φxがハイレベ
ルとなり、所望のメモリセルをアドレスする場合、メモ
リセルに結合される一方のデータ線の電位VDLは、
“1”の情報が読出された時はVDPより高くなり、
“0”の情報が読出された時はVDPより低くなる。上記
データ線の電位とVDPの電位を維持している他方のデー
タ線の電位と比較することにより、アドレスされたメモ
リセルの情報が“1”であるか“0”であるか判別する
ことができる。
Therefore, when the word line control signal φ x becomes high level and a desired memory cell is addressed, the potential V DL of one data line coupled to the memory cell is
When the information of "1" is read, it becomes higher than V DP ,
When "0" information is read, it becomes lower than V DP . Determining whether the information of the addressed memory cell is "1" or "0" by comparing the potential of the data line with the potential of the other data line that maintains the potential of V DP. You can

【0052】上記センスアンプSA1、SA2の正帰還差
動増幅動作は、FETQS9、QS4がタイミング信号(セ
ンスアンプ制御信号)φPAφPA によって導通し始める
と開始され、アドレシング時に与えられた電位差にもと
づき、高い方のデータ線電位(VH)と低い方のそれ
(VL)はそれぞれVccと零電位VGNDに向って変化し
ていき、その差が広がる。N−MOSQS7、QS8、QS9
からなるセンスアンプSA'1はデータ線の電位を零電位
GNDに下げるのに寄与しており、またP−MOS
S4、QS5、QS6からセンスアンプSA1はデータ線の
電位をVccにもち上げるのに寄与している。それぞれ
のセンスアンプSA1、SA’1はソース接地モードで動
作する。
The positive feedback differential amplification operation of the sense amplifiers SA 1 and SA 2 is started when the FETs Q S9 and Q S4 start to conduct by the timing signals (sense amplifier control signals) φ PA and φ PA . On the basis of the potential difference, the higher data line potential (V H ) and the lower data line potential ( VL ) change toward Vcc and the zero potential V GND , respectively, and the difference widens. N-MOS Q S7 , Q S8 , Q S9
The sense amplifier SA ' 1 which is made up of the above-mentioned element contributes to lower the potential of the data line to the zero potential V GND , and the P-MOS
The sense amplifier SA 1 from Q S4 , Q S5 , and Q S6 contributes to raising the potential of the data line to Vcc. Each of the sense amplifiers SA 1 and SA ′ 1 operates in the source ground mode.

【0053】こうして(VL−VGND)の電位がセンスア
ンプSA'1のN−MOSQS7、QS8のしきい値電圧Vt
hnと等しくなったとき、センスアンプSA'1の正帰還
動作が終了する。また(Vcc−VH)の電位がセンス
アンプSA1のP−MOSQS5、QS6のしきい値電圧V
thpと等しくなったとき、センスアンプSA1の正帰還動
作が終了する。最終的にはVLは零電位に、VHはVcc
に到達し、低インピーダンスの状態で安定になる。
[0053] Thus (V L -V GND) potential sense amplifier SA '1 of N-MOSQ S7 of, Q S8 of the threshold voltage Vt
When it becomes equal to hn, the positive feedback operation of the sense amplifier SA ′ 1 ends. The P-MOSQ S5 potential of (Vcc-V H) the sense amplifier SA 1, the threshold voltage of Q S6 V
When it becomes equal to thp , the positive feedback operation of the sense amplifier SA 1 ends. Finally, V L becomes zero potential and V H becomes Vcc.
Reaches and becomes stable in the low impedance state.

【0054】なお、センスアンプSA1とSA’1は同時
に動作を開始させても、SA’1をSA1より先に動作開
始させても、SA1をSA’1より先に動作開始させても
どちらでもよい。読出し速度の点では、SA1とSA’1
を同時に動作させた方が高速となるが、貫通電流が流れ
るため、消費電力が多くなる。一方、SA1またはS
A’1の動作開始時期を異ならせることによって、貫通
電流がなくなり、消費電力が減少する利点があるが、読
出し速度の点では上記よりやや劣る。
[0054] In addition, the sense amplifier SA 1 and SA 'be allowed to start operating 1 at the same time, SA' even if one is operated start earlier than the SA 1, and the SA 1 SA 'earlier to start operating from 1 Either is fine. In terms of read speed, SA 1 and SA ' 1
It is faster to operate both at the same time, but since a through current flows, power consumption increases. On the other hand, SA 1 or S
By making the operation start timing of A ′ 1 different, there is an advantage that the through current is eliminated and the power consumption is reduced, but the reading speed is slightly inferior to the above.

【0055】図8Cは本発明の基板バイアス電圧発生回
路が用いられるD−RAMの回路構成の他の実施例を示
す。図8Aと対応する部分は同一符号を付す。図8Aと
相違するところはSA’1の正帰還動作制御手段をN−
MOSQS9、QS10の並列接続で構成している点であ
る。
FIG. 8C shows another embodiment of the circuit configuration of the D-RAM in which the substrate bias voltage generating circuit of the present invention is used. The parts corresponding to those in FIG. The difference from FIG. 8A is that the positive feedback operation control means of SA ′ 1 is N-
The point is that the MOS Q S9 and Q S10 are connected in parallel.

【0056】センスアンプSA1及びSA’1の動作を図
8Dに従って説明する。折り返しデータ線は予め、約1
/2Vccに充電されているものとする。
The operation of the sense amplifiers SA 1 and SA ' 1 will be described with reference to FIG. 8D. The return data line is about 1 in advance.
It is assumed that the battery is charged to / 2Vcc.

【0057】センスアンプSA’1の正帰還動作制御手
段のFETQS10がセンスアンプ制御信号φ1によって導
通することによりFETQS7またはFETQS8の一方の
みが導通し、低い方のデータ線の電位(VL)を零電位
GND方向に少し低下させる。このとき、高い方のデー
タ線の電位(VH)はFETQS7またはFETQS8の1
方が非導通のため、変化しない。なお、FETQS10
コンダクタンスはFETQS9のコンダクタンスよりも小
さく設計されている。
When the FET Q S10 of the positive feedback operation control means of the sense amplifier SA ′ 1 is turned on by the sense amplifier control signal φ 1 , only one of the FET Q S7 or the FET Q S8 is turned on and the potential of the lower data line (V L ) is slightly lowered toward the zero potential V GND . At this time, the potential (V H ) of the higher data line is 1 of FET Q S7 or FET Q S8 .
Since it is non-conductive, it does not change. The conductance of the FET Q S10 is designed to be smaller than that of the FET Q S9 .

【0058】次にセンスアンプ制御信号φPAによってF
ETQS9を導通し始めるとセンスアンプSA’1が正帰
還動作を開始し、上記電位VLを零電位VGNDに向って変
化させる。
Next, by the sense amplifier control signal φ PA , F
When the ETQ S9 starts to conduct, the sense amplifier SA ′ 1 starts the positive feedback operation and changes the potential V L toward the zero potential V GND .

【0059】すなわち、センスアンプ制御信号φ1によ
って折返しデータ線の電位の差を少し広げてから、セン
スアンプ制御信号φPAを印加し、センスアンプSA’1
の正帰還動作を行わせるようにすると、折返しデータ線
の電位差が小さくても、センスアンプSA’1で増幅す
ることが可能となる。言い換えるとセンスアンプの感度
がよくなる。
That is, the sense amplifier control signal φ 1 is used to slightly widen the potential difference of the folded data line, and then the sense amplifier control signal φ PA is applied to sense amplifier SA ′ 1
If the positive feedback operation is performed, the sense amplifier SA ′ 1 can amplify even if the potential difference of the folded data line is small. In other words, the sensitivity of the sense amplifier is improved.

【0060】次にセンスアンプSA1の正帰還差動増幅
動作はFETQS4がセンスアンプ制御信号φPAまたはφ
2によって導通し始めると開始され、高い方のデータ線
の電位(VH)はVccに向って上昇する。
Next, in the positive feedback differential amplification operation of the sense amplifier SA 1 , the FET Q S4 is operated by the sense amplifier control signal φ PA or φ.
It starts when it starts to conduct by 2 and the potential (V H ) of the higher data line rises toward Vcc.

【0061】データ線の電位は、最終的にVLは零電位
に、VHはVccに到達し、低インピーダンスの状態で
安定になる。
The potential of the data line finally reaches zero potential for V L and reaches Vcc for V H , and becomes stable in a low impedance state.

【0062】図8Eは本発明の基板バイアス電圧発生回
路が用いられるD−RAMの回路構成の他の実施例を示
す。図8Aと対応する部分は同一符号を付す。図8Aと
相違するところは折り返しデータ線にダミーセルD−C
ELを接続している点である。ダミーセルD−CELの
構成はP−MOSQD1とP−MOSQD2の直列接続回路
からなり、P−MOSQD1のゲートはダミーワード線
に、ソース・ドレインの一方はデータ線に他方はP−M
OSQD2のソース・ドレインの一方に接続されており、
他方は接地されている。
FIG. 8E shows another embodiment of the circuit configuration of the D-RAM in which the substrate bias voltage generating circuit of the present invention is used. The parts corresponding to those in FIG. 8A are denoted by the same reference numerals. The difference from FIG. 8A is that the dummy cell DC is provided on the folded data line.
This is the point where the EL is connected. The dummy cell D-CEL is composed of a series connection circuit of P-MOSQ D1 and P-MOSQ D2. The gate of P-MOSQ D1 is a dummy word line, one of source / drain is a data line, and the other is P-M.
It is connected to one of the source and drain of OSQ D2 ,
The other is grounded.

【0063】ダミーセルD−CELには基準電位を蓄え
る容量CDSは必要ない。なぜなら、データ線に基準電位
をプリチャージさせるからである。ダミーセルD−CE
LはメモリセルM−CELと同じ製造条件、同じ設計定
数で作られている。
The dummy cell D-CEL does not require the capacitance C DS for storing the reference potential. This is because the data line is precharged with the reference potential. Dummy cell D-CE
L is made under the same manufacturing conditions and the same design constants as the memory cell M-CEL.

【0064】ダミーセルD−CELはメモリ情報の書込
み及び読出し動作時等に折り返しデータ線に発生する種
々の雑音を相殺する働きをもっている。
The dummy cell D-CEL has a function of canceling out various noises generated in the folded data line at the time of writing and reading memory information.

【0065】〔D−RAMトランジスタ回路の時系列的
な動作〕図8Aに従って、D−RAMトランジスタ回路
の時系列的な動作を説明する。 1.読み出し信号量 情報の読み出しはP−MOSQMをONにしてCSを共通
のカラムデータ線DLにつなぎ、データ線DLの電位が
Sに蓄積された電荷量に応じてどのような変化がおき
るかをセンスすることによって行われる。データ線DL
浮遊容量C0に前もって充電されていた電位を電源電圧
の半分つまり1/2VccとするとCに蓄積されてい
た情報が“1”(Vccの電位)であった場合、アドレ
ス時においてデータ線DLの電位(VDL)“1”はV
cc・(CO+2CS)/2(CO+CS)となり、それが
“0”(0V)あった場合、(VDL)“1”はVcc・
O/2(CO+CS)となる。ここで論理“1”と論理
“0”との間の差すなわち検出される信号量△VSは △VS=(VDL)“1”−(VDL)“0” =VCC・CS/(C0+CS) =(CS/CS)・VCC/{1+(CS/CO)} となる。
[Time-series Operation of D-RAM Transistor Circuit] The time-series operation of the D-RAM transistor circuit will be described with reference to FIG. 8A. 1. Read-out signal amount For reading information, P-MOSQ M is turned on to connect C S to the common column data line DL, and what kind of change occurs in the potential of the data line DL depending on the amount of charge accumulated in C S. It is done by sensing. Data line DL
If the potential previously charged in the stray capacitance C 0 is half the power supply voltage, that is, 1/2 Vcc, if the information stored in C S is “1” (potential of Vcc), the data line DL at the time of addressing. Potential (V DL ) “1” is V
cc · (C O + 2C S ) / 2 (C O + C S ), and when it is “0” (0V), (V DL ) “1” is Vcc ·
It becomes C O / 2 (C O + C S ). Here, the difference between the logic "1" and the logic "0", that is, the detected signal amount ΔV S is ΔV S = (V DL ) “1” − (V DL ) “0” = V CC · C S / (C 0 + C S ) = (C S / C S ) · V CC / {1+ (C S / C O )}.

【0066】メモリセルを小さくし、かつ共通のデータ
線に多くのメモリセルをつないでも高集積小容量のメモ
リマトリクスにしてあるため、CS≪C0、すなわち(C
S/C0)は1に対して殆んど無視できる値となってい
る。従って、上式は△VS≒VCC・(CS/C0)で表さ
れ、△VSは非常に微少な信号となっている。
Since the size of the memory cell is small and the memory matrix has a high integration and a small capacity even if many memory cells are connected to the common data line, C S << C 0 , that is, (C
S / C 0 ) is almost negligible with respect to 1. Therefore, the above equation is represented by ΔV S ≈V CC · (C S / C 0 ), and ΔV S is a very small signal.

【0067】2.読み出し動作プリチャージ期間 前述のプリチャージ動作と全く同一である。2. Read operation precharge period This is exactly the same as the above precharge operation.

【0068】ロウアドレス期間 タイミング信号(アドレスバッファ制御信号)φAR(図
7参照)のタイミングでアドレスバッファADBから供
給されたロウアドレス信号A0ないしAJはロウ・カラム
デコーダRC−DCRによってデコードされ、ワード線
制御信号φXの立上りと同時にメモリセルM−CELの
アドレッシングが開始される。
The row address signals A 0 to A J supplied from the address buffer ADB at the timing of the row address period timing signal (address buffer control signal) φ AR (see FIG. 7) are decoded by the row / column decoder RC-DCR. , The addressing of the memory cell M-CEL is started at the same time when the word line control signal φ X rises.

【0069】その結果、折返しデータ線DL1-1DL
1-1 の間には前述した通りメモリセルの記憶内容にもと
づきほぼ△VSの電圧差が生じる。
As a result, the folded data lines DL 1-1 , DL
As described above, a voltage difference of approximately ΔV S occurs between 1-1 due to the stored contents of the memory cell.

【0070】センシング タイミング信号(センスアンプ制御信号)φPAによりN
−MOSQS9が導通し初めると同時にセンスアンプS
A’1は正帰還動作を開始し、アドレス時に生じた△VS
の検出信号を増幅する。この増幅動作と同時もしくは増
幅動作開始後タイミング信号φPAによりセンスアンプS
1が正帰還動作を開始し、論理“1”のレベルをVCC
に回復する。
[0070] sensing timing signal (sense amplifier control signal) by phi PA N
-At the same time that MOSQ S9 begins to conduct, the sense amplifier S
A ′ 1 starts the positive feedback operation, and ΔV S generated at the address
The detection signal of is amplified. The sense amplifier S by the amplifying operation simultaneously with or amplification after starting operation timing signal phi PA
A 1 starts the positive feedback operation and changes the level of logic "1" to V CC.
Recover to.

【0071】データ出力動作 タイミング信号(アドレスバッファ制御信号)φACに同
期してアドレスバッファADBから送られてきたカラム
アドレス信号Ai+1ないしAjはロウ・カラムデコーダ
RC−DCRで解読され、次いでタイミング信号(カラ
ムスイッチ制御信号)φYによって選択されたカラムア
ドレスにおけるメモリセルM−CELの記憶情報がカラ
ムスイッチC−SW1を介してコモン入出力線CDL1
CDL 1 に伝達される。
The column address signals Ai + 1 to Aj sent from the address buffer ADB in synchronization with the data output operation timing signal (address buffer control signal) φ AC are decoded by the row / column decoder RC-DCR, and then the timing signal ( Column switch control signal) φ Y stores the memory information of the memory cell M-CEL at the column address via the column switch C-SW 1 and the common input / output line CDL 1 ,
It is transmitted to CDL 1 .

【0072】次にタイミング信号(データ出力バッファ
及び出力アンプ制御信号)φOPによって出力アンプ・デ
ータ出力バッファOA&DOBが動作し、読み取った記
憶情報がチップの出力端子Doutに送り出される。な
おこのOA&DOBは書き込み時にはタイミング信号
(データ出力バッファ制御信号)φRW により不動作にさ
れる。
Next, the output signal / data output buffer OA & DOB is operated by the timing signal (data output buffer and output amplifier control signal) φ OP , and the read storage information is sent to the output terminal Dout of the chip. Note that this OA & DOB is made inoperative by a timing signal (data output buffer control signal) φ RW during writing.

【0073】3.書き込み動作ロウアドレッシング期間 プリチャージ、アドレッシング、センシング動作は前述
の読み出し動作と全く同じである。従って折返しデータ
線DL1-1DL1-1 には入力書き込み情報D1nの論理値
にかまわず本来書き込みを行なうべきメモリセルの記憶
情報が読み出される。この読み出し情報は後述の書き込
み動作によって無視されることになっているのでここま
での動作は実質的にはロウアドレスの選択が行なわれて
いると考えてよい。
3. Write operation Row addressing period Precharge, addressing, and sensing operation are exactly the same as the read operation described above. Therefore, regardless of the logical value of the input write information D 1n , the stored information of the memory cell to be originally written is read to the folded data lines DL 1-1 , DL 1-1 . Since this read information is to be ignored by the write operation to be described later, it can be considered that the row address is selected in the operations up to this point.

【0074】書き込み期間 読み出し動作と同様タイミング信号(カラムスイッチ制
御信号)φYに同期して選択されたカラムに位置する折
返しデータ線DL1-1DL1-1 がカラムスイッチC−S
1を介してコモン入出力線CDL1CDL1 に結合さ
れる。
Similar to the read operation during the write period, the folded data lines DL 1-1 and DL 1-1 located in the selected column in synchronization with the timing signal (column switch control signal) φ Y are the column switches C-S.
The common input / output lines CDL 1 and CDL 1 are coupled via W 1 .

【0075】次にタイミング信号(データ入力バッファ
制御信号)φRWに同期してデータ入力バッファDIBか
ら供給される相補書き込み入力信号d1n1n がカラム
スイッチC−SW1を介してメモリセルM−CELに書
き込まれる。このとき、センスアンプSAも動作してい
るがデータ入力バッファDIBの出力インピーダンスが
低いので、折返しデータ線DL1-1DL1-1 に現われる
情報は入力D1nの情報によって決定される。
Next, the complementary write input signals d 1n and d 1n supplied from the data input buffer DIB in synchronization with the timing signal (data input buffer control signal) φ RW are transferred to the memory cell M via the column switch C-SW 1. Written to CEL. At this time, the sense amplifier SA is also operating, but the output impedance of the data input buffer DIB is low. Therefore, the information appearing on the folded data lines DL 1-1 and DL 1-1 is determined by the information on the input D 1n .

【0076】4.リフレッシュ動作 リフレッシュはメモリセルM−CELに記憶された失わ
れつつある情報を一担カラム共通データ線DLに読み出
し、読み出した情報をセンスアンプSA1、SA'1によ
って回復したレベルにして再びメモリセルM−CELに
書き込むことによって行なわれる。従ってリフレッシュ
の動作は読み出し動作で説明したところのロウアドレッ
シングないしセンシング期間の動作と同様である。ただ
しこの場合、カラムスイッチC−SW1は不動作にして
全カラム同時にかつ各ロウ順番にリフレッシュが行なわ
れる。
4. Refresh Operation In the refresh operation, the lost information stored in the memory cell M-CEL is read to the shared column common data line DL, and the read information is set to the level restored by the sense amplifiers SA 1 and SA ′ 1 and the memory cell is restored again. This is done by writing to M-CEL. Therefore, the refresh operation is the same as the operation in the row addressing or sensing period described in the read operation. However, in this case, the column switch C-SW 1 is made inoperative, and all columns are refreshed simultaneously and in each row order.

【0077】〔2マット方式64K−D−RAM回路構
成〕図9Aは、約64Kビットのメモリセルを、それぞ
れ128列(ロウ)×256行(カラム)=32.76
8ビット(32Kビット)の記憶容量を持つ2つのメモ
リセルマトリクス(メモリアレイM−ARY1、M−A
RY2)に分けて配列したD−RAM回路構成図を示し
ている。この図における主要なブロックは実際の幾何学
的な配置に合わせて描かれている。
[2-mat type 64K-D-RAM circuit configuration] FIG. 9A shows memory cells of about 64K bits each having 128 columns (rows) × 256 rows (columns) = 32.76.
Two memory cell matrices (memory arrays M-ARY 1 , M-A) having a storage capacity of 8 bits (32 Kbits)
3 shows a D-RAM circuit configuration diagram divided into RY 2 ) and arranged. The main blocks in this figure are drawn according to the actual geometrical arrangement.

【0078】各メモリアレイM−ARY1、M−ARY2
のロウ系のアドレス選択線(ワード線WL)には、ロウ
アドレス信号AO〜A6に基づいて得られる27=128
通りのデコ−ド出力信号が、各ロウデコ−ダ(兼ワ−ド
ドライバ)R−DCR1,R−DCR2より印加される。
Each memory array M-ARY 1 , M-ARY 2
The row-related address selection line (word line WL) of 2 7 = 128 obtained on the basis of the row address signals A O to A 6.
Deco Street - de output signals, each Roudeko - Da (Kenwa - de driver) is applied from the R-DCR 1, R-DCR 2.

【0079】カラムデコーダC−DCRは、カラムアド
レス信号A9〜A15に基づいて128通りのデコード出
力信号を提供する。このカラム選択用デコード出力信号
は、左右のメモリアレイ並びに各メモリアレイ内の隣リ
合う上下のカラムに対して、すなわち合計4つのカラム
に対して、共通である。
The column decoder C-DCR provides 128 decoding output signals based on the column address signals A 9 to A 15 . This column selection decode output signal is common to the left and right memory arrays and the adjacent upper and lower columns in each memory array, that is, to a total of four columns.

【0080】これら4つのカラムのうちいずれか1つを
選択するために、アドレス信号A7およびA8が割り当て
られる。例えばA7は左右の選択、A8は上下の選択に割
り当てられる。
Address signals A 7 and A 8 are assigned to select any one of these four columns. For example, A 7 is assigned to left / right selection, and A 8 is assigned to up / down selection.

【0081】アドレス信号A7、A8に基づいて4通りの
組み合せに解読するのがφyij信号発生回路φyij−SG
であり、その出力信号φy00、φy01、φy10、φy11
に基づいてカラムを切り換えるのがカラムスイッチセレ
クタCSW−S1、CSW−S2である。このように、メ
モリアレイのカラムを選択するためのデコーダは、カラ
ムデコーダC−DCRおよびカラムスイッチセレクタC
SW−S1、CSW−S2の2段に分割される。デコーダ
を2段に分割したねらいは、まず第1に、ICチップ内
で無駄な空白部分が生じないようにすることにある。つ
まり、カラムデコーダC−DCRの左右一対の出力信号
線を担う比較的大きな面積を有するNORゲートの縦方
向の配列間隔(ピッチ)を、メモリセルのカラム配列ピ
ッチに合わせることにある。すなわち、デコーダを2段
に分割することによって、前記NORゲートを構成する
トランジスタの数が低減され、その占有面積を小さくで
きる。
The φ yij signal generating circuit φ yij -SG decodes into four combinations based on the address signals A 7 and A 8.
And their output signals φy 00 , φy 01 , φy 10 , φy 11
Switch the column is a column switch selectors CSW-S 1, CSW-S 2 based on. Thus, the decoder for selecting the column of the memory array is the column decoder C-DCR and the column switch selector C.
It is divided into two stages, SW-S 1 and CSW-S 2 . The purpose of dividing the decoder into two stages is, first of all, to prevent useless blank portions from occurring in the IC chip. That is, the vertical array interval (pitch) of the NOR gates having a relatively large area that carries the pair of left and right output signal lines of the column decoder C-DCR is adjusted to the column array pitch of the memory cells. That is, by dividing the decoder into two stages, the number of transistors forming the NOR gate can be reduced and the occupied area can be reduced.

【0082】デコーダを2段に分割した第2のねらい
は、1つのアドレス信号線に接続される前記NORゲー
トの数を減少させることにより、1つのアドレス信号線
の有する負荷を軽くし、スイッチングスピードを向上さ
せることにある。
The second aim of dividing the decoder into two stages is to reduce the number of NOR gates connected to one address signal line, thereby reducing the load of one address signal line and switching speed. To improve.

【0083】アドレスバッファADBは、マルチプレク
スされたそれぞれ8つの外部アドレス信号A0〜A7;A
8〜A15を、それぞれ8種類の相補対アドレス信号
(a0 0 )〜(a7 7 ):(a8 8 )〜(a15
15 )に加工し、ICチップ内の動作に合わせたタイミ
ングφAR、φACでデコーダ回路に送出する。
The address buffer ADB has eight multiplexed external address signals A 0 to A 7 ; A respectively.
8 to A 15 are eight complementary pair address signals (a 0 , a 0 ) to (a 7 , a 7 ): (a 8 , a 8 ) to (a 15 ,
a 15 ) and send it to the decoder circuit at timings φ AR and φ AC that match the operation in the IC chip.

【0084】〔2マット方式64K−D−RAM回路動
作〕2マット方式64K−D−RAMにおけるアドレス
設定過程の回路動作を、図9A、図9Bに従って説明す
る。
[2 Mat System 64K-D-RAM Circuit Operation] The circuit operation of the address setting process in the 2-mat system 64K-D-RAM will be described with reference to FIGS. 9A and 9B.

【0085】まずロウ系のアドレスバッファ制御信号φ
ARがハイレベルに立上ることによって、ロウアドレス信
号A0〜A6に対応した7種類の相補対ロウアドレス信号
(a0 0 )〜(a6 6 )がアドレスバッファADB
からロウアドレス線R−ADLを介してロウデコーダR
−DCR1、R−DCR2に印加される。
First, a row address buffer control signal φ
When AR rises to the high level, seven types of complementary paired row address signals (a 0 , a 0 ) to (a 6 , a 6 ) corresponding to the row address signals A 0 to A 6 are generated in the address buffer ADB.
From the row decoder R via the row address line R-ADL
-DCR 1 and R-DCR 2 are applied.

【0086】次にワード線制御信号φXがハイレベルに
立上ることによって、ロウデコーダR−DCR1、R−
DCR2がアクティブとなり、各メモリアレイM−AR
1、M−ARY2のワード線WLのうちそれぞれ1本づ
つが選択され、ハイレベルにされる。
Next, when the word line control signal φ X rises to the high level, the row decoders R-DCR 1 and R-
DCR 2 becomes active and each memory array M-AR
One of each of the word lines WL of Y 1 and M-ARY 2 is selected and set to the high level.

【0087】次にカラム系のアドレスバッファ制御信号
φACがハイレベルに立上ることによって、カラムアドレ
ス信号A9〜A15に対応した7種類の相補対カラムアド
レス信号(a9 9 )〜(a15 15 )がアドレスバッ
ファADBからカラムアドレス線C−ADLを介してカ
ラムデコーダC−DCRに印加される。
Next, when the column-system address buffer control signal φ AC rises to the high level, seven types of complementary paired column address signals (a 9 , a 9 ) corresponding to the column address signals A 9 -A 15 are generated. (A 15 , a 15 ) is applied from the address buffer ADB to the column decoder C-DCR via the column address line C-ADL.

【0088】この結果カラムデコーダC−DCRの12
8対の出力信号線のうち1対がハイレベルとなりこのハ
イレベル信号がカラムスイッチセレクタCSW−S1
CSW−S2に印加される。
As a result, the column decoder C-DCR 12
One of the eight pairs of output signal lines has a high level, and this high level signal causes the column switch selector CSW-S 1 ,
It is applied to CSW-S 2 .

【0089】次にカラムスイッチ制御信号φYがハイレ
ベルに立上ると、φy1j信号発生回路φy1j−SGが動作
可能となる。
Next, when the column switch control signal φ Y rises to the high level, the φ y1j signal generating circuit φ y1j -SG becomes operable.

【0090】一方、すでにアドレス信号A7に対応した
相補対信号(a7 7 )はアドレスバッファ制御信号φ
ARがハイレベルになったときに、またアドレス信号A8
に対応した相補対信号(a8 8 )はアドレスバッファ
制御信号φACがハイレベルになったときに、それぞれφ
y1j信号発生回路φy1j−SGに印加されている。従って
カラムスイッチ制御信号φYがハイレベルになると、こ
れとほぼ同時にφy1j信号発生回路φy1j−SGはカラム
スイッチセレクタCSW−S1、CSW−S2に信号を送
出する。
On the other hand, the complementary pair signals (a 7 , a 7 ) already corresponding to the address signal A 7 are the address buffer control signals φ.
When AR goes high, the address signal A 8
Complementary pair signals (a 8 and a 8 ) corresponding to are respectively generated by φ when the address buffer control signal φ AC becomes high level.
It is applied to the y1j signal generating circuit φ y1j −SG. Therefore, when the column switch control signal φ Y goes high, the φ y1j signal generating circuit φ y1j -SG sends a signal to the column switch selectors CSW-S 1 and CSW-S 2 almost at the same time.

【0091】このようにして、カラムスイッチC−SW
1、C−SW2における合計512のトランジスタ対のう
ち一対が選択され、メモリアレイ内の一対のデータ線D
Lがコモンデータ線CDLに接続される。
In this way, the column switch C-SW
1 , a pair of 512 transistor pairs in total in C-SW 2 is selected, and a pair of data lines D in the memory array is selected.
L is connected to the common data line CDL.

【0092】〔2マット方式D−RAMICレイアウト
パターン〕一個のICチップの中でメモリアレイが2つ
に分けられたいわゆる2マット方式のD−RAMICレ
イアウトパターンを図10に従って説明する。
[2-mat D-RAM IC Layout Pattern] A so-called 2-mat D-RAM IC layout pattern in which the memory array is divided into two in one IC chip will be described with reference to FIG.

【0093】まず、複数のメモリセルによって構成され
た2つのメモリアレイM−ARY1、M−ART2は互い
に離間してICチップの中に配置されている。
First, the two memory arrays M-ARY 1 and M-ART 2 formed by a plurality of memory cells are arranged in the IC chip so as to be separated from each other.

【0094】このM−ARY1とM−ARY2との間のI
Cチップ中央部に共通のカラムデコーダC−DCRが配
置されている。
I between this M-ARY 1 and M-ARY 2
A common column decoder C-DCR is arranged in the center of the C chip.

【0095】M−ARY1のためのカラムスイッチC−
SW1はM−ARY1とC−DCRとの間に配置されてい
る。
Column switch C for M-ARY 1
SW 1 is arranged between M-ARY 1 and C-DCR.

【0096】一方、M−ARY2のためのカラムスイッ
チCSW2は、M−ARY2とC−DCRとの間に配置さ
れている。
[0096] On the other hand, the column switches CSW 2 for M-ARY 2 is disposed between the M-ARY 2 and C-DCR.

【0097】センスアンプSA1、SA2は雑音、例えば
C−DCRに印加される信号によって誤動作しないよう
にするため、また配線のレイアウトを容易にするために
ICチップの左端部、右端部にそれぞれ配置されてい
る。
The sense amplifiers SA 1 and SA 2 are provided at the left end portion and the right end portion of the IC chip respectively in order to prevent malfunction due to noise, for example, a signal applied to the C-DCR and to facilitate wiring layout. It is arranged.

【0098】ICチップの上部左側には、データ入力バ
ッファDIB、リード・ライト信号発生回路R/W−S
G、RAS信号発生回路RAS−SGおよびRAS系信
号発生回路SG1が配置されている。そして、これらの
回路に近接してRAS信号印加パッドP−RASWE
信号印加パッドP−WE、データ信号印加パッドP−D
inが配置されている。
On the upper left side of the IC chip, a data input buffer DIB and a read / write signal generation circuit R / WS.
G, RAS signal generation circuit RAS-SG and RAS system signal generation circuit SG 1 are arranged. Then, close to these circuits, the RAS signal application pads P- RAS , WE
Signal application pad P- WE , data signal application pad P-D
in is placed.

【0099】一方、ICチップの上部右側には、データ
出力バッファDOB、CAS信号発生回路CAS−SG
およびCAS系信号発生回路SG2が配置されている。
On the other hand, on the upper right side of the IC chip, a data output buffer DOB and a CAS signal generating circuit CAS-SG are provided.
And a CAS signal generation circuit SG 2 are arranged.

【0100】そして、これらの回路に近接してVSS電圧
供給パッドP−VSSCAS信号印加パッドP−CA
、データ信号取り出しパッドP−Doutおよびアド
レス信号A6供給パッドP−A6が配置されている。
Then, in proximity to these circuits, the V SS voltage supply pad P-V SS and the CAS signal application pad P- CA are provided.
S , a data signal extraction pad P-Dout and an address signal A 6 supply pad P-A 6 are arranged.

【0101】RAS系信号発生回路SG1とCAS系信
号発生回路SG2との間にはメインアンプMAが配置さ
れている。
A main amplifier MA is arranged between the RAS system signal generation circuit SG 1 and the CAS system signal generation circuit SG 2 .

【0102】RAS系信号発生回路SG1、CAS系信
号発生回路SG2あるいはメインアンプMAのように占
有面積の大きい回路の上部にはVBB発生回路VBB−Gが
配置されている。なぜならば、VBB−Gは少数キャリア
を発生し、この少数キャリアによってM−ARY1、M
−ARY2を構成するメモリセルが不所望な情報反転を
こうむる危険がある。それゆえ、これを防止するために
BB発生回路VBB−Gは上述したようにM−ARY1
M−ARY2からできるだけ離れた位置に配置されてい
る。
A V BB generating circuit V BB -G is arranged above a circuit having a large occupied area such as the RAS related signal generating circuit SG 1 , the CAS related signal generating circuit SG 2 or the main amplifier MA. This is because V BB -G generates minority carriers, and this minority carrier causes M-ARY 1 , M.
There is a risk that the memory cells that make up -ARY 2 will suffer unwanted information inversion. Therefore, in order to prevent this, the V BB generation circuit V BB -G has the above-mentioned M-ARY 1 ,
It is arranged as far away as possible from M-ARY 2 .

【0103】ICチップの下部左側にM−ARY1のた
めのロウデコーダR−DCR1が配置されている。そし
てこのR−DCR1に近接してアドレス信号供給パッド
P−A0、P−A1、P−A2およびVCC電圧供給パッド
P−VCCが配置されている。
[0103] The row decoder R-DCR 1 for M-ARY 1 at the bottom left of the IC chip is disposed. Address signal supply pads P-A 0 , P-A 1 , P-A 2 and V CC voltage supply pad P-V CC are arranged in proximity to R-DCR 1 .

【0104】一方、ICチップの下部右側には、M−A
RY2のためのロウデコーダR−DCR2が配置されてい
る。そして、このロウデコーダR−DCR2に近接して
アドレス信号印加パッドP−A3、P−A4、P−A5
P−A7が配置されている。
On the other hand, on the lower right side of the IC chip, M-A
A row decoder R-DCR 2 for RY 2 is arranged. Then, the address signal applied pad P-A 3 close to the row decoder R-DCR 2, P-A 4, P-A 5,
P-A 7 is arranged.

【0105】そして、R−DCR1とR−DCR2との間
にはアドレスバッファADBが配置されている。
An address buffer ADB is arranged between R-DCR 1 and R-DCR 2 .

【0106】〔電源供給ラインのレイアウトパターン
図〕64Kビット、D−RAMにおける、メモリアレイ
M−ARYとセンスアンプSA1、SA’1を中心とした
一部のレイアウトパターン図を図11Aに従って説明す
る。M−ARY及びSA1は一点鎖線で囲まれた別々の
Nチャンネル型ウエル領域内に形成されている。なお、
カラムデコーダC−DCRを中心としてM−ARY及び
SA1等は線対称のレイアウトであるため、右側のウエ
ル領域内のM−ARYとSA2、SA'2等は省略する。
[Layout Pattern Diagram of Power Supply Line] A partial layout pattern diagram centering on the memory array M-ARY and the sense amplifiers SA 1 and SA ′ 1 in the 64-Kbit D-RAM will be described with reference to FIG. 11A. .. M-ARY and SA 1 are formed in separate N-channel well regions surrounded by alternate long and short dash lines. In addition,
Since the M-ARY and SA 1 etc. are line-symmetrical with respect to the column decoder C-DCR, M-ARY and SA 2 , SA ′ 2 etc. in the right well region are omitted.

【0107】Nチャンネル型ウエルは電源電圧Vccが
供給されるため、電源供給ラインVcc−Lが図7Aに
示すように形成される。
Since the power supply voltage Vcc is supplied to the N-channel well, the power supply line Vcc-L is formed as shown in FIG. 7A.

【0108】図11AではM−ARY1-1を1行とする
と電源供給ラインをM−ARY32行毎に形成してい
る。
In FIG. 11A, assuming that M-ARY 1-1 is one row, a power supply line is formed every 32 rows of M-ARY.

【0109】電源供給ラインの間隔が大きくなるほどウ
エル電圧は不均一になるため、電源供給ラインを各M−
ARY1行毎に形成すればよいが、チップ面積が大きく
なるので、各M−ARY等間隔おきになるよう、例えば
8行毎、16行毎、32行毎、64行毎等に形成するこ
とが好ましい。
Since the well voltage becomes more nonuniform as the distance between the power supply lines becomes larger, the power supply lines are connected to each M-
The ARY may be formed for each row, but since the chip area becomes large, it may be formed for every 8 rows, every 16 rows, every 32 rows, every 64 rows, etc. so that each M-ARY has an equal interval. preferable.

【0110】ウエル電圧を均一にするために、電源供給
ラインを、電圧損失がほとんどない、Al、Au、
0、Ta等の金属で形成している。上記金属で形成さ
れている電源供給ラインをウエル内に形成する場合、A
lで形成されているデータ線に短絡しないように、デー
タ線と平行に配置することが好ましい。
In order to make the well voltage uniform, the power supply line is made of Al, Au, which has almost no voltage loss.
It is made of metal such as M 0 and Ta. When forming a power supply line made of the above metal in the well, A
It is preferable to arrange the data lines in parallel with the data lines so as not to short-circuit with the data lines formed by l.

【0111】また上記Nチャンネル型ウエル領域をメモ
リアレイM−ARYとセンスアンプSA1とで分離する
のは以下の理由である。
The reason why the N-channel well region is separated by the memory array M-ARY and the sense amplifier SA 1 is as follows.

【0112】センスアンプSA1におけるウエル領域内
の電源供給ラインとセンスアンプSA1内の正帰還動作
制御手段(図示せず)との間に電圧降下が生じ、電源供
給ラインから離れたセンスアンプSA1ほど上記電圧降
下が大きくなり、この電圧降下が雑音となる。もし、上
記N型ウエル領域内にメモリアレイM−ARYとセンス
アンプSA1とを形成した場合、上記電圧降下により上
記ウエル電位が下がり、メモリセルのP−MOSQ
M(図示せず)のしきい値電圧VTHを下げてしまう。そ
うすると上記P−MOSQMはオンしやすくなり、誤動
作の原因となる。
[0112] Voltage drop between the positive feedback operation control means of the power supply line and the sense amplifier SA in the first well region in the sense amplifier SA 1 (not shown) occurs, sense amplifiers SA away from the power supply line As the voltage drop increases by 1 , the voltage drop becomes noise. If the memory array M-ARY and the sense amplifier SA 1 are formed in the N-type well region, the well potential is lowered by the voltage drop, and the P-MOSQ of the memory cell is formed.
This lowers the threshold voltage V TH of M (not shown). Then, the P-MOS Q M is easily turned on, which causes a malfunction.

【0113】メモリアレイM−ARYとセンスアンプS
1を形成するNチャンネル型ウエル領域をそれぞれ独
立に形成することによって、上記センスアンプSA1
発生する雑音がメモリ動作に影響を与えないようにす
る。
Memory array M-ARY and sense amplifier S
By independently forming the N-channel well regions forming A 1 , the noise generated in the sense amplifier SA 1 does not affect the memory operation.

【0114】図11Bは64Kビット、D−RAMにお
ける、メモリアレイM−ARYとセンスアンプSA1
SA’1を中心とした一部のレイアウトパターン図を示
す。
FIG. 11B shows a memory array M-ARY and a sense amplifier SA 1 in a 64 K-bit D-RAM.
SA 'shows a layout pattern diagram of a portion around the 1.

【0115】図11Aと対応する部分は同一符号を付
す。
Portions corresponding to those in FIG. 11A are designated by the same reference numerals.

【0116】図11Aと相違するところは、同一ウエル
領域内にメモリアレイM−ARYとセンスアンプSA1
を形成する点である。
The difference from FIG. 11A is that the memory array M-ARY and the sense amplifier SA 1 are provided in the same well region.
Is the point of forming.

【0117】チップ面積の点では図11Aのレイアウト
によるチップ面積より小さくなる利点がある。ただ、上
記で説明したようにセンスアンプSA1で発生する雑音
がメモリ動作に影響を与えやすい欠点がある。
In terms of chip area, there is an advantage that it is smaller than the chip area according to the layout of FIG. 11A. However, as described above, there is a drawback that the noise generated in the sense amplifier SA 1 easily affects the memory operation.

【0118】[0118]

【発明の効果】本発明によれば、半導体基板に第1の基
板バイアス電圧を供給する第1基板バイアス電圧発生回
路と、上記半導体基板と逆導電型の半導体領域に第2の
基板バイアス電圧を供給する第2基板バイアス電圧発生
回路とを有することにより、半導体基板と該半導体基板
と逆導電型の半導体領域にそれぞれ安定な基板バイアス
電圧を供給することにより、各MOSFETのしきい値
電圧の安定化及び接合容量の減少による高速動作化を図
ることができる。
According to the present invention, a first substrate bias voltage generating circuit for supplying a first substrate bias voltage to a semiconductor substrate, and a second substrate bias voltage to a semiconductor region of a conductivity type opposite to that of the semiconductor substrate are provided. By having a second substrate bias voltage generating circuit for supplying, a stable substrate bias voltage is supplied to the semiconductor substrate and a semiconductor region of a conductivity type opposite to that of the semiconductor substrate, thereby stabilizing the threshold voltage of each MOSFET. It is possible to achieve high-speed operation by increasing the number of devices and reducing the junction capacitance.

【図面の簡単な説明】[Brief description of drawings]

【図1】図1は従来のリングオシレ−タにおけるインバ
−タの出力波形図である。
FIG. 1 is an output waveform diagram of an inverter in a conventional ring oscillator.

【図2】図2はこの発明に係る基板バイアス電圧発生回
路の一実施例を示す回路図である。
FIG. 2 is a circuit diagram showing an embodiment of a substrate bias voltage generating circuit according to the present invention.

【図3】図3はその動作を説明するためのインバ−タ出
力波形図である。
FIG. 3 is an inverter output waveform diagram for explaining the operation.

【図4】図4はそれぞれこの発明に係る基板バイアス電
圧発生回路の他の一実施例を示す回路図である。
FIG. 4 is a circuit diagram showing another embodiment of the substrate bias voltage generating circuit according to the present invention.

【図5】図5はそれぞれこの発明に係る基板バイアス電
圧発生回路の他の一実施例を示す回路図である。
FIG. 5 is a circuit diagram showing another embodiment of the substrate bias voltage generating circuit according to the present invention.

【図6】図6はD−RAMブロックダイアグラムであ
る。
FIG. 6 is a D-RAM block diagram.

【図7】図7はD−RAMのタイミングダイアグラムで
ある。
FIG. 7 is a timing diagram of a D-RAM.

【図8A】図8Aは本発明の一実施例のD−RAMブロ
ックダイアグラムである。
FIG. 8A is a D-RAM block diagram of one embodiment of the present invention.

【図8B】図8Bは本発明の一実施例のD−RAMタイ
ミングダイアグラムである。
FIG. 8B is a D-RAM timing diagram of one embodiment of the present invention.

【図8C】図8Cは本発明の他の実施例のD−RAMブ
ロックダイアグラムである。
FIG. 8C is a D-RAM block diagram of another embodiment of the present invention.

【図8D】図8Dは本発明の他の実施例のD−RAMタ
イミングダイアグラムである。
FIG. 8D is a D-RAM timing diagram for another embodiment of the present invention.

【図8E】図8Eは本発明の他の実施例のD−RAMブ
ロックダイアグラムである。
FIG. 8E is a D-RAM block diagram of another embodiment of the present invention.

【図9A】図9Aは2マット方式64KD−RAMの回
路構成図である。
FIG. 9A is a circuit configuration diagram of a 2-mat type 64KD-RAM.

【図9B】図9Bは2マット方式64KD−RAMタイ
ミングダイアグラムである。
FIG. 9B is a 2-MAT type 64KD-RAM timing diagram.

【図10】図10は2マット方式D−RAMICレイア
ウトパターン図である。
FIG. 10 is a layout pattern diagram of a 2-mat type D-RAM IC.

【図11A】図11Aはそれぞれ他の2マット方式D−
RAMICレイアウトパターン図である。
FIG. 11A is another two-mat type D-.
It is a RAMIC layout pattern figure.

【図11B】図11Bはそれぞれ他の2マット方式D−
RAMICレイアウトパターン図である。
FIG. 11B shows another 2-mat type D-.
It is a RAMIC layout pattern figure.

【符号の説明】[Explanation of symbols]

SA1,SA'1,SA2,SA'2…センスアンプ PC…プリチャージ回路 CDL,CDL…コモンデータ線 M−CEL…メモリセル D−CEL…ダミーセル MA…メインアンプ VCC-L…ウエル電源供給ライン VSS-L…接地電圧供給線 DL,DL…データ線 WL…ワード線 WE…ライトイネーブル信号 SA 1, SA '1, SA 2, SA' 2 ... sense amplifier PC ... precharge circuit CDL, CDL ... common data line M-CEL ... memory cells D-CEL ... dummy MA ... main amplifier V CC-L ... well Power Supply line V SS-L ... Ground voltage supply line DL, DL ... Data line WL ... Word line WE ... Write enable signal

───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.5 識別記号 庁内整理番号 FI 技術表示箇所 H01L 27/108 // H01L 29/78 ─────────────────────────────────────────────────── ─── Continuation of the front page (51) Int.Cl. 5 Identification code Office reference number FI technical display location H01L 27/108 // H01L 29/78

Claims (3)

【特許請求の範囲】[Claims] 【請求項1】 複数のCMOSインバ−タと、ポンプ回
路とを含む基板バイアス電圧発生回路を有する半導体集
積回路装置において、上記基板バイアス電圧発生回路は
半導体基板に第1の基板バイアス電圧を供給する第1基
板バイアス電圧発生回路と、上記半導体基板と逆導電型
の半導体領域に第2の基板バイアス電圧を供給する第2
基板バイアス電圧発生回路とを備えてなることを特徴と
する半導体集積回路装置。
1. A semiconductor integrated circuit device having a substrate bias voltage generating circuit including a plurality of CMOS inverters and a pump circuit, wherein the substrate bias voltage generating circuit supplies a first substrate bias voltage to a semiconductor substrate. A first substrate bias voltage generation circuit and a second substrate bias voltage supply circuit for supplying a second substrate bias voltage to a semiconductor region having a conductivity type opposite to that of the semiconductor substrate.
A semiconductor integrated circuit device comprising a substrate bias voltage generating circuit.
【請求項2】 請求項1記載の半導体集積回路装置は、
その周辺回路がCMOS回路で構成され、そのメモリア
レイ部がウエル領域に形成されたダイナミック型RAM
であることを特徴とする半導体集積回路装置。
2. The semiconductor integrated circuit device according to claim 1,
A dynamic RAM in which the peripheral circuit is composed of a CMOS circuit and the memory array portion is formed in the well region.
A semiconductor integrated circuit device characterized by:
【請求項3】 上記半導体基板と逆導電型の半導体領域
はウエル領域であることを特徴とする請求項1記載の半
導体集積回路装置。
3. The semiconductor integrated circuit device according to claim 1, wherein the semiconductor region having a conductivity type opposite to that of the semiconductor substrate is a well region.
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Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6094068A (en) * 1997-06-19 2000-07-25 Nec Corporation CMOS logic circuit and method of driving the same

Cited By (2)

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