JPH05210539A - Abnormality monitor timer controller - Google Patents
Abnormality monitor timer controllerInfo
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- JPH05210539A JPH05210539A JP4038452A JP3845292A JPH05210539A JP H05210539 A JPH05210539 A JP H05210539A JP 4038452 A JP4038452 A JP 4038452A JP 3845292 A JP3845292 A JP 3845292A JP H05210539 A JPH05210539 A JP H05210539A
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- access detection
- monitoring timer
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Abstract
Description
【0001】[0001]
【産業上の利用分野】この発明は、異常監視タイマ制御
装置に関し、さらに詳しくは、ウォッチドッグタイマ等
の異常監視タイマ制御装置に関するものである。BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to an abnormality monitoring timer controller, and more particularly to an abnormality monitoring timer controller such as a watchdog timer.
【0002】[0002]
【従来の技術】図4は例えば特開平1−237852号
公報に示された従来の異常監視タイマ制御装置の機能ブ
ロック図であり、図において、51は異常監視タイマ、
52はパワーオンリセット手段、53はプログラム実行
手段、54はアクセス検出手段、55はクリア信号発生
手段である。2. Description of the Related Art FIG. 4 is a functional block diagram of a conventional abnormality monitoring timer control device disclosed in, for example, Japanese Patent Application Laid-Open No. 1-237852, in which 51 is an abnormality monitoring timer.
52 is a power-on reset means, 53 is a program executing means, 54 is an access detecting means, and 55 is a clear signal generating means.
【0003】図5は、従来の異常監視タイマ制御装置の
電気回路図であり、図において、56はウォッチドッグ
タイマ、57はCPU、58はアドレスデコーダ、59
はパワーオンリセット回路、60はリセット信号出力回
路である。FIG. 5 is an electric circuit diagram of a conventional abnormality monitoring timer control device. In the figure, 56 is a watchdog timer, 57 is a CPU, 58 is an address decoder, and 59.
Is a power-on reset circuit, and 60 is a reset signal output circuit.
【0004】図6は、各信号のタイミングチャートであ
る。FIG. 6 is a timing chart of each signal.
【0005】次に動作について説明する。Next, the operation will be described.
【0006】電源投入時は、プログラムのイニシャル処
理が完了するまでの間、パワーオンリセット手段52か
らパワーオンリセット信号Pが出力され、クリア信号発
生手段55はパワーオンリセット信号Pに応じてクリア
信号Cを異常監視タイマ51に送る。従って、電源投入
後の所定時間の間は警報信号Wが出力されることはな
い。When the power is turned on, the power-on reset means 52 outputs the power-on reset signal P until the initial processing of the program is completed, and the clear signal generation means 55 outputs the clear signal in response to the power-on reset signal P. Send C to the abnormality monitoring timer 51. Therefore, the warning signal W is not output for a predetermined time after the power is turned on.
【0007】正常動作時には、プログラム実行手段53
は、プログラムを逐次実行して行くことになるが、この
プログラム中には、プログラム実行手段の動作上、一定
時間内に定期的に必ずアクセスされる特定のアドレスが
存在する。During normal operation, the program executing means 53
Will sequentially execute the program. However, due to the operation of the program executing means, there is a specific address that is always accessed within a certain period of time in this program.
【0008】アクセス検出手段54は、この特定アドレ
スのアクセスを検出し、アクセス検出信号Aをクリア信
号発生手段55に送出する。従って、アクセス検出信号
Aは、一定の期間内に定期的に発生することになり、ク
リア信号Cが定期的に異常監視タイマ51に送られ、異
常監視タイマ51は定期的にリセットされるので警報信
号Wが発せられることはない。The access detection means 54 detects the access to this specific address and sends the access detection signal A to the clear signal generation means 55. Therefore, the access detection signal A is periodically generated within a certain period, the clear signal C is regularly sent to the abnormality monitoring timer 51, and the abnormality monitoring timer 51 is periodically reset, so that an alarm is issued. No signal W is emitted.
【0009】一方、プログラム実行手段53が正常に動
作していないときには、アクセス検出手段54からはア
クセス検出信号Aが出力されず、このため異常監視タイ
マ51がクリアされずタイムアップし、所定の時間経過
後に警報信号Wが発せられることになる。On the other hand, when the program execution means 53 is not operating normally, the access detection signal A is not output from the access detection means 54. Therefore, the abnormality monitoring timer 51 is not cleared and the time is up, and the predetermined time is exceeded. The alarm signal W will be emitted after a lapse of time.
【0010】[0010]
【発明が解決しようとする課題】従来の異常監視タイマ
制御装置は以上のように構成されているので、特定アド
レスを含む処理ルーチンでプログラムがインループした
場合、警報信号が発生しないまま重大故障へ発展する恐
れがあり、またプログラムの規模が大きくなると、特定
アドレスのアクセスだけではプログラム全体が正常に実
行されているとは言いきれず、異常監視タイマのリセッ
ト条件としては不十分である等の問題点があった。Since the conventional abnormality monitoring timer control device is constructed as described above, when a program in loops in a processing routine including a specific address, a serious failure occurs without an alarm signal being generated. There is a possibility that it will develop, and when the program scale becomes large, it cannot be said that the entire program is normally executed only by accessing a specific address, and it is insufficient as a reset condition for the abnormality monitoring timer. There was a point.
【0011】この発明は上記のような問題点を解消する
ためになされたもので、アクセスの対象となるアドレス
を複数にして信頼性を向上させると共に、プログラムの
健全性を確認できるようにし、異常動作に対し警報信号
が発せられた場合には、複数のアドレスのいずれがアク
セスされなかったかを容易に確認することのできる異常
監視タイマ制御装置を提供することを目的とする。The present invention has been made to solve the above-mentioned problems, and improves the reliability by making a plurality of addresses to be accessed, and makes it possible to confirm the soundness of the program, and It is an object of the present invention to provide an abnormality monitoring timer control device capable of easily confirming which of a plurality of addresses has not been accessed when an alarm signal is issued for an operation.
【0012】[0012]
【課題を解決するための手段】この請求項1の発明に係
る異常監視タイマ制御装置は、所定の周期で繰り返され
る特定アドレスのアクセスを検出しアクセス検出信号を
出力するアクセス検出手段と、異常監視タイマ回路のタ
イムアップ時間と上記アクセス検出信号の繰り返し周期
とを基に異常を検出し警報信号を出力する警報信号出力
手段とから構成される異常監視タイマ制御装置におい
て、アクセス検出手段は所定の周期で繰り返される複数
のアドレスのアクセスを夫々検出してアクセス検出信号
を出力する複合アクセス検出手段であり、警報信号出力
手段は異常監視タイマ回路のタイムアップ時間と複合ア
クセス検出手段の出力する複数のアクセス検出信号とを
基に異常を検出し警報信号を出力する複合アクセス警報
信号出力手段にしたものである。An abnormality monitoring timer control apparatus according to the invention of claim 1 detects an access of a specific address repeated at a predetermined cycle and outputs an access detection signal, and an abnormality monitoring. In the abnormality monitoring timer control device comprising an alarm signal output means for detecting an abnormality and outputting an alarm signal based on the time-up time of the timer circuit and the repetition cycle of the access detection signal, the access detection means has a predetermined cycle. Is a composite access detection means for detecting access to each of a plurality of addresses repeated and outputting an access detection signal, and the alarm signal output means is a time-out time of the abnormality monitoring timer circuit and a plurality of accesses output by the composite access detection means. Based on the detection signal, it detects the abnormality and outputs a warning signal Than it is.
【0013】この請求項2の発明に係る異常監視タイマ
制御装置は、所定の周期で繰り返される特定アドレスの
アクセスを検出しアクセス検出信号を出力するアクセス
検出手段と、異常監視タイマ回路のタイムアップ時間と
上記アクセス検出信号の繰り返し周期とを基に異常を検
出し警報信号を出力する警報信号出力手段とから構成さ
れる異常監視タイマ制御装置において、アクセス検出手
段は所定の周期で繰り返される複数のアドレスのアクセ
スを夫々検出してアクセス検出信号を出力する複合アク
セス検出手段であり、警報信号出力手段は異常監視タイ
マ回路のタイムアップ時間と複合アクセス検出手段の出
力する複数のアクセス検出信号とを基に異常を検出し警
報信号を出力する複合アクセス警報信号出力手段であ
り、さらに、上記複数のアドレスのアクセスが検出され
たか否かを夫々識別する識別手段を有するものである。According to another aspect of the present invention, there is provided an abnormality monitoring timer control device, wherein access detecting means detects an access to a specific address repeated at a predetermined cycle and outputs an access detection signal, and the time-up time of the abnormality monitoring timer circuit. And an alarm signal output means for detecting an abnormality and outputting an alarm signal based on the repetition cycle of the access detection signal, wherein the access detection means is a plurality of addresses repeated at a predetermined cycle. Of the access detection signals and outputs an access detection signal. The alarm signal output means is based on the time-up time of the abnormality monitoring timer circuit and the plurality of access detection signals output by the composite access detection means. It is a composite access warning signal output means for detecting an abnormality and outputting a warning signal. Whether access address is detected and has a respective identification means for identifying.
【0014】[0014]
【作用】この請求項1の発明における異常監視タイマ制
御装置は、複合アクセス検出手段により所定の周期で繰
り返される複数のアドレスのアクセスを夫々検出し、異
常監視タイマ回路のタイムアップ時間と複合アクセス検
出手段の出力する複数のアクセス検出信号とを基に複合
アクセス警報信号出力手段により異常を検出し、警報信
号を出力する。In the abnormality monitoring timer control device according to the present invention, the composite access detecting means detects the access to each of a plurality of addresses repeated at a predetermined cycle, and detects the time-up time of the abnormality monitoring timer circuit and the composite access detection. Based on the plurality of access detection signals output from the means, the composite access alarm signal output means detects an abnormality and outputs an alarm signal.
【0015】この請求項2の発明における異常監視タイ
マ制御装置は、複合アクセス検出手段により所定の周期
で繰り返される複数のアドレスのアクセスを夫々検出
し、異常監視タイマ回路のタイムアップ時間と複合アク
セス検出手段の出力する複数のアクセス検出信号とを基
に複合アクセス警報信号出力手段により異常を検出し、
警報信号を出力し、さらに、上記複数のアドレスのアク
セスが夫々検出されたか否かを識別手段により識別す
る。According to another aspect of the present invention, the abnormality monitoring timer control device detects the access of a plurality of addresses which is repeated at a predetermined cycle by the composite access detecting means, and detects the time-up time of the abnormality monitoring timer circuit and the composite access detection. An abnormality is detected by the composite access alarm signal output means based on the plurality of access detection signals output by the means,
An alarm signal is output, and it is further discriminated by the discriminating means whether or not access to each of the plurality of addresses has been detected.
【0016】[0016]
実施例1.以下、この発明の異常監視タイマ制御装置の
実施例1を図について説明する。Example 1. Embodiment 1 of the abnormality monitoring timer control device of the present invention will be described below with reference to the drawings.
【0017】図1は、この実施例の異常監視タイマ制御
装置の機能ブロック図であり、図において、1−1,1
−2,・・・1−nは複数アドレスのアクセス検出手段
である。FIG. 1 is a functional block diagram of the abnormality monitoring timer control device of this embodiment.
-2, ... 1-n are access detecting means for a plurality of addresses.
【0018】2はクリア信号発生手段、3はパワーオン
リセット手段、4は異常監視タイマ手段、5はプログラ
ム実行手段である。Reference numeral 2 is a clear signal generating means, 3 is a power-on reset means, 4 is an abnormality monitoring timer means, and 5 is a program executing means.
【0019】図2は、この異常監視タイマ制御装置の構
成を示すブロック図であり、11はクリア信号発生回路
であり、前記クリア信号発生手段2に対応する。このク
リア信号発生回路11は、アクセス検出信号ラッチ回路
11a,RSフリップフロップ11b,2入力アンド回
路11cにより構成されている。FIG. 2 is a block diagram showing the configuration of this abnormality monitoring timer control device, and 11 is a clear signal generating circuit, which corresponds to the clear signal generating means 2. The clear signal generation circuit 11 is composed of an access detection signal latch circuit 11a, an RS flip-flop 11b, and a 2-input AND circuit 11c.
【0020】12はパワーオンリセット回路であり、前
記パワーオンリセット手段3に対応する。13は異常監
視タイマ回路であり、前記異常監視タイマ手段4に対応
する。14はCPUであり、前記プログラム実行手段5
に対応する。A power-on reset circuit 12 corresponds to the power-on reset means 3. An abnormality monitoring timer circuit 13 corresponds to the abnormality monitoring timer means 4. Reference numeral 14 is a CPU, and the program executing means 5
Corresponding to.
【0021】15はアドレスデコーダユニット回路であ
り、前記アクセス検出手段1−1,1−2,・・・1−
nに対応する複数のアドレスデコーダ回路15−1,1
5−2,・・・15−nにより構成されている。これら
複数のアドレスデコーダ回路には、所定の周期で繰り返
しアクセスされるメインプログラムの主要なタスクの特
定のアドレス(AD1,AD2,・・・ADn)が夫々
指定されており、CPU14から出力されるアドレス信
号の内から前記特定のアドレス信号を識別し、アクセス
検出信号A1,A2,・・・Anを出力する。Reference numeral 15 is an address decoder unit circuit, which is the access detecting means 1-1, 1-2, ... 1-
address decoder circuits 15-1, 1 corresponding to n
5-2, ..., 15-n. A specific address (AD1, AD2, ... ADn) of the main task of the main program that is repeatedly accessed in a predetermined cycle is designated in each of the plurality of address decoder circuits, and the address output from the CPU 14 is specified. The specific address signal is identified from the signals and the access detection signals A1, A2, ... An are output.
【0022】次に、図2に示したクリア信号発生回路1
1の回路構成を図3に詳しく示す。Next, the clear signal generating circuit 1 shown in FIG.
The circuit configuration of No. 1 is shown in detail in FIG.
【0023】この図において、RSフリップフロップ1
1−1,RSフリップフロップ11−2,・・・RSフ
リップフロップ11−n,3入力アンド回路11x,単
安定マルチバイブレータ回路11y,インバータ回路1
1zによりアクセス検出信号ラッチ回路11aが構成さ
れている。In this figure, the RS flip-flop 1
1-1, RS flip-flop 11-2, ... RS flip-flop 11-n, 3-input AND circuit 11x, monostable multivibrator circuit 11y, inverter circuit 1
The access detection signal latch circuit 11a is configured by 1z.
【0024】アクセス検出信号ラッチ回路11aを構成
するRSフリップフロップ11−1の出力端子qには、
発光ダイオードLED1が接続されており、RSフリッ
プフロップ11−1にアクセス検出信号A1が取り込ま
れると点灯し、アクセス検出信号A1が取り込まれたこ
とを表示する。The output terminal q of the RS flip-flop 11-1 forming the access detection signal latch circuit 11a is
The light emitting diode LED1 is connected and lights up when the access detection signal A1 is fetched by the RS flip-flop 11-1 to display that the access detection signal A1 is fetched.
【0025】また、RSフリップフロップ11−2の出
力端子qには、発光ダイオードLED2が接続されてお
り、RSフリップフロップ11−2にアクセス検出信号
A2が取り込まれると点灯し、アクセス検出信号A2が
取り込まれたことを表示する。Further, the light emitting diode LED2 is connected to the output terminal q of the RS flip-flop 11-2, and when the access detection signal A2 is taken into the RS flip-flop 11-2, it is turned on and the access detection signal A2 is output. Display that it has been captured.
【0026】同様にまた、RSフリップフロップ11−
nの出力端子qには、発光ダイオードLEDnが接続さ
れており、RSフリップフロップ11−nにアクセス検
出信号Anが取り込まれると点灯し、アクセス検出信号
Anが取り込まれたことを表示する。Similarly, the RS flip-flop 11-
A light emitting diode LEDn is connected to the output terminal q of n, and is turned on when the access detection signal An is captured by the RS flip-flop 11-n, which indicates that the access detection signal An is captured.
【0027】なお、以上説明した構成において、クリア
信号発生回路11,異常監視タイマ回路13は複合アク
セス警報信号出力手段に対応し、アドレスデコーダユニ
ット回路15,アドレスデコーダ回路15−1,15−
2,・・・15−nは複合アクセス検出手段に対応し、
さらに発光ダイオードLED1,LED2,・・・LE
Dnは識別手段に対応する。In the configuration described above, the clear signal generation circuit 11 and the abnormality monitoring timer circuit 13 correspond to the composite access warning signal output means, and the address decoder unit circuit 15 and the address decoder circuits 15-1 and 15-.
2, ... 15-n correspond to the composite access detection means,
Further, light emitting diodes LED1, LED2, ... LE
Dn corresponds to the identification means.
【0028】次に、図2および図3を基に動作について
説明する。Next, the operation will be described with reference to FIGS. 2 and 3.
【0029】まず、CPU14からアドレス信号(AD
1,AD2,・・・ADn)が出力されると、アドレス
デコーダ回路15−1,15−2,・・・15−nは、
このアドレス信号を識別し、夫々‘L’レベルのアクセ
ス検出信号A1,A2,・・・Anをアクセス検出信号
ラッチ回路11aのRSフリップフロップ11−1,1
1−2,・・・11−nのセット入力端子Sに出力す
る。First, the address signal (AD
1, AD2, ... ADn) are output, the address decoder circuits 15-1, 15-2 ,.
This address signal is identified, and the access detection signals A1, A2, ... An of the'L 'level are respectively detected by the RS flip-flops 11-1, 1 of the access detection signal latch circuit 11a.
Output to the set input terminals S of 1-2, ... 11-n.
【0030】ここで、図3におけるRSフリップフロッ
プ11−1,11−2,・・・11−nは、電源投入時
にはパワーオンリセット信号Pによりリセットされてお
り、RSフリップフロップ11−1,11−2,・・・
11−nの出力端子Qは‘L’レベルとなっている。一
方、出力端子qは‘H’レベルとなっているので、発光
ダイオードLED1,LED2,・・・LEDnはすべ
て消灯している。Here, the RS flip-flops 11-1, 11-2, ... 11-n in FIG. 3 are reset by the power-on reset signal P when the power is turned on, and the RS flip-flops 11-1, 11 are shown. -2, ...
The output terminal Q of 11-n is at the'L 'level. On the other hand, since the output terminal q is at the'H 'level, all the light emitting diodes LED1, LED2, ..., LEDn are turned off.
【0031】アクセス検出信号A1,A2,・・・An
がアクセス検出信号ラッチ回路11aのRSフリップフ
ロップ11−1,11−2,・・・11−nに夫々取り
込まれると、RSフリップフロップ11−1,11−
2,・・・11−nの出力端子qは、‘L’レベルに変
化し、発光ダイオードLED1,LED2,・・・LE
Dnは夫々点灯することになる。また、発光ダイオード
が消灯している場合にはアクセス検出信号が対応するア
ドレスデコーダ回路から出力されず、対応するRSフリ
ップフロップに取り込まれなかったことを示している。Access detection signals A1, A2, ... An
Are taken into the RS flip-flops 11-1, 11-2, ... 11-n of the access detection signal latch circuit 11a, respectively, the RS flip-flops 11-1, 11-
2, ... 11-n output terminals q change to'L 'level, and light emitting diodes LED1, LED2 ,.
Dn will light up respectively. When the light emitting diode is off, the access detection signal is not output from the corresponding address decoder circuit and is not captured by the corresponding RS flip-flop.
【0032】RSフリップフロップは、アクセス検出信
号を取り込むと出力端子Qから出力する信号を‘H’レ
ベルに変化させる。RSフリップフロップ11−1,1
1−2,・・・11−nの出力端子Qから出力される信
号A1F,A2F,・・・AnFが全て‘H’レベルに
なると、3入力アンド回路11xの出力は‘L’レベル
から‘H’レベルに変化し、単安定マルチバイブレータ
回路11yに入力され、単安定マルチバイブレータ回路
11yからは所定のパルス幅の信号が出力される。Upon receiving the access detection signal, the RS flip-flop changes the signal output from the output terminal Q to the "H" level. RS flip-flops 11-1, 1
When the signals A1F, A2F, ... AnF output from the output terminals Q of 1-2, ... 11-n are all at the'H 'level, the output of the 3-input AND circuit 11x is from the'L' level. It changes to the H ′ level and is input to the monostable multivibrator circuit 11y, and a signal having a predetermined pulse width is output from the monostable multivibrator circuit 11y.
【0033】この信号は、インバータ回路11zで反転
されて、複合アクセス検出信号AとしてRSフリップフ
ロップ11−1,11−2,・・・11−nの第2リセ
ット入力端子R2に与えられる。This signal is inverted by the inverter circuit 11z and given to the second reset input terminal R2 of the RS flip-flops 11-1, 11-2, ... 11-n as the composite access detection signal A.
【0034】この結果、RSフリップフロップ11−
1,11−2,・・・11−nはリセットされ、出力端
子Qから出力される信号A1F,A2F,・・・AnF
は、再び‘H’レベルから‘L’レベルに変化し、最初
の状態に戻る。As a result, the RS flip-flop 11-
, 11-2, ..., 11-n are reset, and signals A1F, A2F ,.
Changes from'H 'level to'L' level again and returns to the initial state.
【0035】なお、アクセス検出信号A1,A2,・・
・Anは、一度‘H’レベルから‘L’レベルに変化し
た後、再び‘H’レベルに復帰するが、RSフリップフ
ロップ11−1,11−2,・・・11−nの出力端子
Qから出力される信号A1F,A2F,・・・AnF
は、複合アクセス検出信号Aが第2リセット入力端子R
2に与えられるまでそれまでの状態を保持するようにな
っているので、この間に発光ダイオードが点灯している
か否かを目視により確認し、これによりどのアドレスが
アクセスされなかったかを識別することが出来る。The access detection signals A1, A2, ...
The An once changes from the “H” level to the “L” level and then returns to the “H” level again, but the output terminals Q of the RS flip-flops 11-1, 11-2, ... 11-n. Signals output from A1F, A2F, ... AnF
Indicates that the composite access detection signal A is the second reset input terminal R
Since the state up to that point is retained until it is given to step 2, it is possible to visually confirm whether the light emitting diode is lit during this period, and thereby identify which address has not been accessed. I can.
【0036】従って、CPU14が異常動作し、警報信
号WによりCPU14が停止した場合には、発光ダイオ
ードLED1,LED2,・・・LEDnの点灯状態を
調査することによりどこまで正常にプログラムが実行さ
れたかを容易に確認することが出来る。一方、RSフリ
ップフロップ11bは電源投入時にリセットされている
ため、出力端子Qは‘L’レベルとなっており、クリア
信号Cは‘L’レベルを維持しており、電源投入時に警
報信号Wが出力されることはない。Therefore, when the CPU 14 abnormally operates and is stopped by the alarm signal W, by checking the lighting state of the light emitting diodes LED1, LED2, ... It can be easily confirmed. On the other hand, since the RS flip-flop 11b is reset when the power is turned on, the output terminal Q is at the “L” level, the clear signal C is maintained at the “L” level, and the alarm signal W is output when the power is turned on. It will not be output.
【0037】また、全てのアクセス検出信号A1,A
2,・・・AnがRSフリップフロップ11−1,11
−2,・・・11−nに取り込まれ、複合アクセス検出
信号Aが出力されるときには、RSフリップフロップ1
1bの出力端子Qは‘H’レベルに変化し、また、複合
アクセス検出信号Aは2入力アンド回路11cの一方の
入力端子に与えられているので、2入力アンド回路11
cの出力端子には‘L’レベルのクリア信号が出力され
る。その後、複合アクセス検出信号Aが消滅し、インバ
ータ回路11zの出力が‘H’レベルに復帰すると、2
入力アンド回路11cの入力端子は共に‘H’レベルと
なるので、2入力アンド回路11cの出力端子は‘H’
レベルに変化する。All access detection signals A1 and A
2, ... An is RS flip-flop 11-1, 11
When the composite access detection signal A is output to the RS flip-flop 1
The output terminal Q of 1b changes to the “H” level, and the composite access detection signal A is given to one input terminal of the 2-input AND circuit 11c.
The'L 'level clear signal is output to the output terminal of c. After that, when the composite access detection signal A disappears and the output of the inverter circuit 11z returns to the “H” level, 2
Since the input terminals of the input AND circuit 11c are both at the "H" level, the output terminal of the 2-input AND circuit 11c is at the "H" level.
Change to a level.
【0038】その後、各アクセス検出信号A1,A2,
・・・Anの全てが出力される度に‘L’レベルのクリ
ア信号が出力され、異常監視タイマ回路13はその都度
クリアされることになる。After that, each access detection signal A1, A2,
Each time all of An is output, an'L 'level clear signal is output, and the abnormality monitoring timer circuit 13 is cleared each time.
【0039】なお、アドレスデコーダ回路15−1,1
5−2,・・・15−nにより指定されているアドレス
をスイッチ等により変更できるように構成することによ
り、プログラムの完成後、任意にアドレスを変更し指定
することが可能となり、プログラム作成時の制約を軽減
することが出来る。The address decoder circuits 15-1, 1
By configuring the address specified by 5-2, ..., 15-n to be changed by a switch, etc., it becomes possible to arbitrarily change and specify the address after the completion of the program. It is possible to reduce the restrictions of.
【0040】また、上記実施例では、RSフリップフロ
ップ11−1,11−2,・・・11−nに発光ダイオ
ードを接続し、アクセス検出信号が取り込まれたか否か
を識別できるように構成したが、チェック端子としても
よく、この場合、より安価な異常監視タイマ制御装置が
提供できる。Further, in the above embodiment, the light emitting diodes are connected to the RS flip-flops 11-1, 11-2, ... 11-n so that it can be discriminated whether or not the access detection signal is fetched. However, the check terminal may be used, and in this case, a cheaper abnormality monitoring timer control device can be provided.
【0041】[0041]
【発明の効果】以上のように、この請求項1の発明によ
れば、複合アクセス検出手段により所定の周期で繰り返
される複数のアドレスのアクセスを夫々検出し、異常監
視タイマ回路のタイムアップ時間と複合アクセス検出手
段が出力する複数のアクセス検出信号とを基に異常を検
出し、警報信号を出力するように構成したので、1つの
アドレスのアクセスを検出し、これを基に警報信号を出
力する場合に比べ信頼性を向上させた異常監視タイマ制
御装置が得られる。As described above, according to the first aspect of the present invention, the composite access detection means detects the access to each of a plurality of addresses which is repeated at a predetermined cycle, and detects the time-up time of the abnormality monitoring timer circuit. Since the abnormality is detected based on the plurality of access detection signals output by the composite access detection means and the alarm signal is output, the access of one address is detected and the alarm signal is output based on the detected access. An abnormality monitoring timer control device with improved reliability can be obtained.
【0042】この請求項2の発明によれば、複合アクセ
ス検出手段により所定の周期で繰り返される複数のアド
レスのアクセスを夫々検出し、異常監視タイマ回路のタ
イムアップ時間と複合アクセス検出手段が出力する複数
のアクセス検出信号とを基に異常を検出し、警報信号を
出力し、さらに、識別手段によりどのアドレスのアクセ
スが検出されなかったかを識別できるように構成したの
で、信頼性が向上すると共に、どのアドレスのアクセス
が検出されなかったかを容易に確認することが出来、プ
ログラム上の問題点さらにはシステム上の問題点を容易
に推定できる。According to the second aspect of the present invention, the composite access detection means detects each access of a plurality of addresses repeated at a predetermined cycle, and outputs the time-up time of the abnormality monitoring timer circuit and the composite access detection means. An abnormality is detected based on a plurality of access detection signals, an alarm signal is output, and further, since it is configured to be able to identify which address access was not detected by the identification means, reliability is improved and It is possible to easily confirm which address access was not detected, and it is possible to easily infer a problem in the program and a problem in the system.
【図1】この発明の実施例1による異常監視タイマ制御
装置を示す機能ブロック図である。FIG. 1 is a functional block diagram showing an abnormality monitoring timer control device according to a first embodiment of the present invention.
【図2】この発明の実施例1による異常監視タイマ制御
装置の構成を示すブロック図である。FIG. 2 is a block diagram showing a configuration of an abnormality monitoring timer control device according to the first embodiment of the present invention.
【図3】クリア信号発生回路の回路構成を示す電気回路
図である。FIG. 3 is an electric circuit diagram showing a circuit configuration of a clear signal generation circuit.
【図4】従来の異常監視タイマ制御装置の原理図であ
る。FIG. 4 is a principle diagram of a conventional abnormality monitoring timer control device.
【図5】従来の異常監視タイマ制御装置のブロック図で
ある。FIG. 5 is a block diagram of a conventional abnormality monitoring timer control device.
【図6】従来の異常監視タイマ制御装置の動作を説明す
るためのタイミングチャートである。FIG. 6 is a timing chart for explaining the operation of the conventional abnormality monitoring timer control device.
1−1,1−2,・・・1−n アクセス検出手段 11 クリア信号発生回路(複合アクセス警報信号出力
手段) 13 異常監視タイマ回路(複合アクセス警報信号出力
手段) 15 アドレスデコーダユニット回路(複合アクセス検
出手段) 15−1,15−2,・・・15−n アドレスデコー
ダ回路(複合アクセス検出手段) LED1,LED2,・・・LEDn 発光ダイオード
(識別手段)1-1, 1-2, ... 1-n access detection means 11 clear signal generation circuit (composite access alarm signal output means) 13 abnormality monitoring timer circuit (composite access warning signal output means) 15 address decoder unit circuit (composite Access detection means 15-1, 15-2, ... 15-n Address decoder circuit (composite access detection means) LED1, LED2, ... LEDn Light emitting diode (identification means)
Claims (2)
のアクセスを検出しアクセス検出信号を出力するアクセ
ス検出手段と、異常監視タイマ回路のタイムアップ時間
と上記アクセス検出信号の繰り返し周期とを基に異常を
検出し警報信号を出力する警報信号出力手段とを有する
異常監視タイマ制御装置において、上記アクセス検出手
段は所定の周期で繰り返される複数のアドレスのアクセ
スを夫々検出しアクセス検出信号を出力する複合アクセ
ス検出手段であり、上記警報信号出力手段は上記異常監
視タイマ回路のタイムアップ時間と上記複合アクセス検
出手段の出力する複数のアクセス検出信号とを基に異常
を検出し警報信号を出力する複合アクセス警報信号出力
手段であることを特徴とする異常監視タイマ制御装置。1. An access detection means for detecting an access to a specific address repeated at a predetermined cycle and outputting an access detection signal, and an abnormality based on a time-up time of an abnormality monitoring timer circuit and a repetition cycle of the access detection signal. In the abnormality monitoring timer control device having an alarm signal output means for detecting an alarm signal and outputting an alarm signal, the access detection means detects a plurality of accesses to a plurality of addresses repeated in a predetermined cycle and outputs an access detection signal. The alarm signal output means is a detecting means, and the composite access alarm detects an abnormality and outputs an alarm signal based on the time-up time of the abnormality monitoring timer circuit and a plurality of access detection signals output by the composite access detecting means. An abnormality monitoring timer control device characterized by being a signal output means.
のアクセスを検出しアクセス検出信号を出力するアクセ
ス検出手段と、異常監視タイマ回路のタイムアップ時間
と上記アクセス検出信号の繰り返し周期とを基に異常を
検出し警報信号を出力する警報信号出力手段とを有する
異常監視タイマ制御装置において、上記アクセス検出手
段は所定の周期で繰り返される複数のアドレスのアクセ
スを夫々検出しアクセス検出信号を出力する複合アクセ
ス検出手段であり、上記警報信号出力手段は上記異常監
視タイマ回路のタイムアップ時間と上記複合アクセス検
出手段の出力する複数のアクセス検出信号とを基に異常
を検出し警報信号を出力する複合アクセス警報信号出力
手段であり、さらに上記複数のアドレスのアクセスが検
出されたか否かを夫々識別する識別手段を有することを
特徴とする異常監視タイマ制御装置。2. An abnormality is detected based on access detection means for detecting an access to a specific address repeated at a predetermined cycle and outputting an access detection signal, and a time-up time of an abnormality monitoring timer circuit and a repetition cycle of the access detection signal. In the abnormality monitoring timer control device having an alarm signal output means for detecting an error and outputting an alarm signal, the access detecting means detects a plurality of accesses of a plurality of addresses repeated in a predetermined cycle and outputs an access detection signal. The alarm signal output means is a detecting means, and the composite access alarm detects an abnormality and outputs an alarm signal based on the time-up time of the abnormality monitoring timer circuit and a plurality of access detection signals output by the composite access detecting means. It is a signal output means, and further confirms whether access to the plurality of addresses has been detected. An abnormality monitoring timer control device having identification means for identifying each.
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP4038452A JPH05210539A (en) | 1992-01-30 | 1992-01-30 | Abnormality monitor timer controller |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP4038452A JPH05210539A (en) | 1992-01-30 | 1992-01-30 | Abnormality monitor timer controller |
Publications (1)
Publication Number | Publication Date |
---|---|
JPH05210539A true JPH05210539A (en) | 1993-08-20 |
Family
ID=12525675
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP4038452A Pending JPH05210539A (en) | 1992-01-30 | 1992-01-30 | Abnormality monitor timer controller |
Country Status (1)
Country | Link |
---|---|
JP (1) | JPH05210539A (en) |
Cited By (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
GB2425863A (en) * | 2005-04-26 | 2006-11-08 | Advanced Risc Mach Ltd | Data processor monitor with a timer and control logic that sends s control signal to the processor if a set address is not accessed |
-
1992
- 1992-01-30 JP JP4038452A patent/JPH05210539A/en active Pending
Cited By (2)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
GB2425863A (en) * | 2005-04-26 | 2006-11-08 | Advanced Risc Mach Ltd | Data processor monitor with a timer and control logic that sends s control signal to the processor if a set address is not accessed |
US7627807B2 (en) | 2005-04-26 | 2009-12-01 | Arm Limited | Monitoring a data processor to detect abnormal operation |
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