JPH0520190A - Cache invalidation processing circuit - Google Patents
Cache invalidation processing circuitInfo
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- JPH0520190A JPH0520190A JP3195967A JP19596791A JPH0520190A JP H0520190 A JPH0520190 A JP H0520190A JP 3195967 A JP3195967 A JP 3195967A JP 19596791 A JP19596791 A JP 19596791A JP H0520190 A JPH0520190 A JP H0520190A
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Abstract
Description
【0001】[0001]
【技術分野】本発明はキャッシュ無効化処理回路に関
し、特に主記憶装置へのベクトルデータの連続書込み要
求であるベクトルストア命令に応答して、キャッシュの
無効化処理(フラッシュ処理)を行うキャッシュ無効化
処理回路に関するものである。BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a cache invalidation processing circuit, and more particularly to a cache invalidation processing which performs a cache invalidation processing (flush processing) in response to a vector store instruction which is a continuous write request of vector data to a main memory device. It relates to a processing circuit.
【0002】[0002]
【従来技術】従来のこの種のキャッシュ無効化処理で
は、ベクトルストア命令に応答して、主記憶上のストア
領域の開始アドレスであるベースアドレスBと、ベクト
ル要素間距離であるディスタンスDと、ベクトル要素数
であるレングスLとの各情報を用いてフラッシュ索引ア
ドレスであるB,B+D,B+2D,B+3D,…,B
+(L−1)Dを全て作成し、フラッシュ索引アドレス
と同等のアドレスがキャッシュ内に登録されているか否
かの判定を行っている。2. Description of the Related Art In a conventional cache invalidation process of this type, in response to a vector store instruction, a base address B which is a start address of a store area in a main memory, a distance D which is a distance between vector elements, and a vector. Flash index addresses B, B + D, B + 2D, B + 3D, ..., B using each information with the length L which is the number of elements
All + (L-1) D are created, and it is determined whether or not an address equivalent to the flash index address is registered in the cache.
【0003】上述した従来のキャッシュ無効化処理のた
めのフラッシュ索引アドレスとキャッシュ登録済みアド
レスとの一致チェック処理では、実際にベクトルストア
命令におけるストア領域がキャッシュに登録されている
アドレスとはかけ離れた領域である場合にも、フラッシ
ュ索引アドレスを作成して、各アドレス毎にキャッシュ
登録済みかどうかを判定するようになっている。In the above-described matching check process between the flash index address and the cache-registered address for the cache invalidation process, the area actually stored in the vector store instruction is far from the address registered in the cache. Also in this case, a flash index address is created and it is determined for each address whether cache registration has been completed.
【0004】そのため、ベクトルストア命令におけるフ
ラッシュ処理に必要以上の時間を費すという欠点があ
る。Therefore, there is a drawback in that the flash processing in the vector store instruction consumes more time than necessary.
【0005】[0005]
【発明の目的】本発明の目的は、ベクトルストア命令に
おけるフラッシュ処理をできるだけ短時間に行えるよう
にしたキャッシュ無効化処理回路を提供することであ
る。SUMMARY OF THE INVENTION It is an object of the present invention to provide a cache invalidation processing circuit which can perform flush processing in a vector store instruction in the shortest possible time.
【0006】[0006]
【発明の構成】本発明によれば、主記憶装置へのベクト
ルデータの連続書込み要求であるベクトルストア命令に
応答して、キャッシュの無効化処理を行うキャッシュ無
効化処理回路であって、前記主記憶装置上のアドレス領
域を複数のブロックに分割し、各ブロック毎に主記憶上
のデータが前記キャッシュに登録されていることを示す
領域有効ビット登録手段と、前記ベクトルストア命令が
指示するストア領域が前記領域有効ビット登録手段に有
効である旨登録されているか否かを判定する手段と、登
録されていることが判定されたときのみキャッシュ無効
化処理を行う手段とを含むことを特徴とするキャッシュ
無効化処理回路が得られる。According to the present invention, there is provided a cache invalidation processing circuit for performing cache invalidation processing in response to a vector store instruction which is a continuous write request of vector data to a main memory, An area valid bit registering unit that divides the address area on the storage device into a plurality of blocks, and indicates that the data on the main memory is registered in the cache for each block, and a store area instructed by the vector store instruction. Is registered in the area valid bit registering means as valid, and means for performing cache invalidation processing only when it is determined that the area valid bit registering means is valid. A cache invalidation processing circuit is obtained.
【0007】[0007]
【実施例】以下、図面を用いて本発明の実施例について
詳細に説明する。Embodiments of the present invention will now be described in detail with reference to the drawings.
【0008】図1は本発明の実施例のブロック図であ
る。本実施例は、VST(ベクトルストア)命令による
ストア領域のベースアドレス(B),ディスタンス
(D),レングス(L)によって主記憶装置上のストア
領域の始端・終端アドレスを作成する始端・終端アドレ
ス作成回路1と、キャッシュに登録されているデータに
対する主記憶装置上でのアドレスの任意の数ビット及び
キャッシュに登録されているデータが有効(使用可)
か、無効(使用不可)かを示す有効情報とを登録する上
位アドレス登録部2と、主記憶装置上のアドレス領域を
任意のブロックに分割し各ブロック毎に主記憶装置上の
データがキャッシュに登録されていることを示す判定用
有効ビットを登録する領域有効ビット登録部3と、キャ
ッシュへのデータの登録末梢を行う際、同時に領域有効
ビット登録部3の有効ビット情報を更新する領域有効ビ
ット更新回路4とを含む。FIG. 1 is a block diagram of an embodiment of the present invention. In this embodiment, a start / end address that creates a start / end address of the store area on the main storage device by the base address (B), distance (D), and length (L) of the store area by the VST (vector store) instruction. The creation circuit 1 and any number of bits of the address on the main memory for the data registered in the cache and the data registered in the cache are valid (usable)
Or the upper address registration unit 2 for registering valid information indicating whether it is invalid (unusable), and the address area on the main memory device is divided into arbitrary blocks, and the data on the main memory device is cached for each block. The area valid bit registering section 3 for registering the judgment valid bit indicating that it is registered, and the area valid bit for updating the valid bit information of the area valid bit registering section 3 at the same time when the peripheral of registering the data in the cache is performed. And an update circuit 4.
【0009】また、始端・終端アドレス作成回路1で作
成されたVST命令での始端アドレスのうち領域有効ビ
ット登録部のデータを引きだすのに必要な上位数ビット
がセットされ、その後マシンサイクル毎に+1(始端ア
ドレス値が終端アドレス値よりも高い場合は−1)して
カウントアップ(カウントダウン)するリードカウンタ
5と、リードカウンタ5によってVST命令の終端アド
レスに一致するブロックまで順次読出し、読出された全
ブロックに対しベクトルストアで使用される主記憶装置
上領域が登録されているか否かをマシンサイクル毎に判
定し、全ブロック共に登録されていないときフラッシュ
回路部6へVST時のキャッシュ無効化の停止を指示す
るVST判定回路7とをも含んで構成されている。Further, of the start address in the VST instruction created by the start / end address creating circuit 1, the upper several bits necessary for extracting the data of the area effective bit register are set, and thereafter +1 is added every machine cycle. (If the start address value is higher than the end address value, it is -1) and the read counter 5 counts up (counts down), and the read counter 5 sequentially reads and reads all the blocks up to the end address of the VST instruction. It is determined for each machine cycle whether or not the area on the main memory used in the vector store for the block is registered, and when all blocks are not registered, the flash circuit unit 6 is stopped for cache invalidation at VST. And a VST determination circuit 7 for instructing.
【0010】上記の一例として全メモリ領域を簡易的に
4ブロックに分けた時、図2,3のようになる。この時
4ブロックは[00,01,10,11]で表わされ、
またブロック毎に有効[1],無効「0」を判定する判
定用有効ビットを各ブロック毎に1ビットづつ持つ。As an example of the above, when the entire memory area is simply divided into four blocks, the results are as shown in FIGS. At this time, 4 blocks are represented by [00, 01, 10, 11],
In addition, each block has one valid bit for determination for valid [1] and invalid “0”.
【0011】図2において、キャッシュに登録されてい
る領域[A部],VST命令におけるストア領域[B
1,B2部]とする時、VST命令におけるストア領域
[B2部]の始端アドレス・終端アドレス共に4ブロッ
ク中の1ブロック[1,1]を表示しており、領域有効
ビットの判定はキャッシュに登録されている簡易ブロッ
クアドレス[0,1]にいてのみ有効か無効かの判定を
行えば良く、簡易ブロックアドレス[1,1]に対する
領域有効ビット登録部より読出された有効ビット情報
[0]は、VST判定回路7へ送られ、VST判定回路
7において一致か否かを判定し、有効ビット情報が
“0”であるので、フラッシュ回路部6にVST処理の
無効化を指示する。In FIG. 2, the area [A part] registered in the cache and the store area [B in the VST instruction are shown.
1, B2 part], the start address and the end address of the store area [B2 part] in the VST instruction show 1 block [1, 1] out of 4 blocks, and the judgment of the area effective bit is made in the cache. It is only necessary to determine whether the simple block address [0, 1] registered is valid or invalid, and the valid bit information [0] read from the area valid bit registration unit for the simple block address [1, 1]. Is sent to the VST determination circuit 7, and the VST determination circuit 7 determines whether or not there is a match. Since the valid bit information is “0”, the flash circuit unit 6 is instructed to invalidate the VST process.
【0012】同様に、図2におけるストア領域のB1部
については、簡易ブロックアドレス[0,1]に対する
有効ビット情報[1]を、領域有効ビット登録部3より
VST判定回路7へ送り、VST判定回路7では簡易ア
ドレス[0,1]に対する有効ビット情報が“1”であ
るので、VST処理の無効化指示は発行しない。よっ
て、フラッシュ回路部1において従来通りフラッシュ処
理を行う。Similarly, regarding the B1 portion of the store area in FIG. 2, the effective bit information [1] for the simple block address [0, 1] is sent from the area effective bit registration section 3 to the VST determination circuit 7 to perform the VST determination. In the circuit 7, since the valid bit information for the simple address [0, 1] is "1", the instruction for invalidating the VST process is not issued. Therefore, the flash processing is performed in the flash circuit unit 1 as usual.
【0013】次に、図3において、キャッシュに登録さ
れている領域[A部],VST命令におけるストア領域
[B部]とする時、VST命令におけるストア領域[B
部]が簡易ブロック2コ以上にまたがっている場合を考
える。Next, in FIG. 3, assuming that the area [A section] registered in the cache and the store area [B section] in the VST instruction are the store area [B section in the VST instruction.
Consider that the [part] spans two or more simple blocks.
【0014】始端アドレス[1,0]にて領域有効ビッ
ト登録部3より有効ビットを読出しVST判定回路7へ
送り、その後始端アドレス[0,1]にリードアドレス
カウンタ5にて“+1”を行い(始端アドレス<終端ア
ドレスのとき、リードアドレスカウンタは“+1”と
し、始端アドレス>終端アドレスのとき、リードアドレ
スウンタは“−1”とする)、終端アドレス[1,1」
で領域有効ビット登録部3より有効ビットを読出しVS
T判定回路7へ送る。At the start address [1,0], the effective bit is read from the area effective bit registration unit 3 and sent to the VST determination circuit 7, after which the read address counter 5 increments "+1" at the start address [0,1]. (When start address <end address, read address counter is "+1", when start address> end address, read address counter is "-1"), end address [1,1]
Read the effective bit from the area effective bit registration unit 3 with VS
It is sent to the T determination circuit 7.
【0015】VST判定回路7では、簡易ブロックアド
レスを判定し、共に有効ビットは“0”であるので、フ
ラッシュ回路部6にVST処理の無効化を指示すること
となる。The VST judging circuit 7 judges the simple block address, and since the valid bit is "0" in both, the flash circuit section 6 is instructed to invalidate the VST process.
【0016】[0016]
【発明の効果】以上説明したように本発明は、従来のフ
ラッシュ回路すなわちフラッシュ索引アドレスを作成す
ると同時あるいはそれ以前に領域の始端・終端アドレス
作成回路により作成された始端アドレス,終端アドレス
において、より大きいなブロックで有効か無効か(キャ
ッシュに登録されているか否か)を判定し、フラッシュ
索引アドレスの作成を中止することができるので、無駄
なキャッシュフラッシュ処理(フラッシュ索引アドレス
の作成)の必要がなく、処理の高速化が期待できる。As described above, according to the present invention, the conventional flash circuit, that is, the start address / end address created by the start / end address creating circuit of the area at the same time as or before the flash index address is created, Since it is possible to judge whether a large block is valid or invalid (whether it is registered in the cache) and cancel the creation of the flash index address, it is necessary to uselessly perform cache flush processing (create the flash index address). There is no need to expect faster processing.
【図1】本発明の実施例のシステム構成図である。FIG. 1 is a system configuration diagram of an embodiment of the present invention.
【図2】本発明の動作を説明するためのメモリブロック
領域と、ブロックアドレスと、有効ビットとの関係の一
例を示す図である。FIG. 2 is a diagram showing an example of a relationship among a memory block area, a block address, and a valid bit for explaining the operation of the present invention.
【図3】本発明の動作を説明するためのメモリブロック
領域と、ブロックアドレスと、有効ビットとの関係の他
の例を示す図である。FIG. 3 is a diagram showing another example of a relationship between a memory block area, a block address, and a valid bit for explaining the operation of the present invention.
1 始端・終端アドレス作成回路 2 上位アドレス登録部 3 領域有効ビット登録部 4 領域有効ビット更新回路 5 リードアドレスカウンタ 6 フラッシュ回路 7 VST判定回路 1 Start / End Address Creating Circuit 2 Upper Address Register 3 Area Effective Bit Register 4 Area Effective Bit Update Circuit 5 Read Address Counter 6 Flash Circuit 7 VST Judgment Circuit
Claims (1)
込み要求であるベクトルストア命令に応答して、キャッ
シュの無効化処理を行うキャッシュ無効化処理回路であ
って、前記主記憶装置上のアドレス領域を複数のブロッ
クに分割し、各ブロック毎に主記憶上のデータが前記キ
ャッシュに登録されていることを示す領域有効ビット登
録手段と、前記ベクトルストア命令が指示するストア領
域が前記領域有効ビット登録手段に有効である旨登録さ
れているか否かを判定する手段と、登録されていること
が判定されたときのみキャッシュ無効化処理を行う手段
とを含むことを特徴とするキャッシュ無効化処理回路。Claim: What is claimed is: 1. A cache invalidation processing circuit that performs cache invalidation processing in response to a vector store instruction that is a continuous write request of vector data to a main storage device, wherein An area valid bit registering unit that divides the address area on the storage device into a plurality of blocks, and indicates that the data on the main memory is registered in the cache for each block, and a store area instructed by the vector store instruction. Is registered in the area valid bit registering means as valid, and means for performing cache invalidation processing only when it is determined that the area valid bit registering means is valid. Cache invalidation processing circuit.
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP3195967A JPH0520190A (en) | 1991-07-10 | 1991-07-10 | Cache invalidation processing circuit |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP3195967A JPH0520190A (en) | 1991-07-10 | 1991-07-10 | Cache invalidation processing circuit |
Publications (1)
Publication Number | Publication Date |
---|---|
JPH0520190A true JPH0520190A (en) | 1993-01-29 |
Family
ID=16349973
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP3195967A Pending JPH0520190A (en) | 1991-07-10 | 1991-07-10 | Cache invalidation processing circuit |
Country Status (1)
Country | Link |
---|---|
JP (1) | JPH0520190A (en) |
Cited By (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2010086496A (en) * | 2008-10-03 | 2010-04-15 | Nec Corp | Vector computer system with cache memory, and operation method therefor |
Citations (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPH0277858A (en) * | 1988-06-17 | 1990-03-16 | Hitachi Ltd | Memory controller for computer system with plural processors |
-
1991
- 1991-07-10 JP JP3195967A patent/JPH0520190A/en active Pending
Patent Citations (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPH0277858A (en) * | 1988-06-17 | 1990-03-16 | Hitachi Ltd | Memory controller for computer system with plural processors |
Cited By (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2010086496A (en) * | 2008-10-03 | 2010-04-15 | Nec Corp | Vector computer system with cache memory, and operation method therefor |
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