JPH05174703A - Electric field emitting type element and its manufacture - Google Patents

Electric field emitting type element and its manufacture

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JPH05174703A
JPH05174703A JP7253192A JP7253192A JPH05174703A JP H05174703 A JPH05174703 A JP H05174703A JP 7253192 A JP7253192 A JP 7253192A JP 7253192 A JP7253192 A JP 7253192A JP H05174703 A JPH05174703 A JP H05174703A
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film
silicon oxide
silicon
forming
oxide film
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JP7253192A
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Gen Hashiguchi
原 橋口
Tomoshi Kanazawa
智志 金沢
Hikari Sakamoto
光 坂本
Kazuhiko Kawamura
和彦 河村
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Original Assignee
Nippon Steel Corp
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Abstract

PURPOSE:To manufacture an electric field emitting element which is low in electron emitting voltage and stable in electric property excellently in reproducibility and uniformity. CONSTITUTION:A cold cathode 10, which constitutes an electric field emitting type element, has a sharply pointed projection on at its top, and it has such a shape that the projection and the barrel part are connected to each other in the shape of a continuous curve. In this manufacture, a cavity is formed on a silicon board 1, and a cold cathode is formed by using a mold being formed by oxidizing the cavity. For the manufacture of the electron emitting type element, the interval between the cold cathode 10 and a gate electrode 11 is decided by the thickness, etc., of a silicon oxide film 9, and the positioning is performed by using the etchstop technics by the buried silicon oxide film inside the silicon substrate 1 or electrochemical etching. The electron emission voltage of the cold cathode is low, and the stability and the life of electric properties can be improved. A plurality of electric field emitting type elements, each of which has a pointed cold cathode and a gate electrode installed accurately in the position very near to the cold cathode, can be manufactured equally and excellently in reproducibility.

Description

【発明の詳細な説明】Detailed Description of the Invention

【0001】[0001]

【産業上の利用分野】本発明は、各種電子信号処理回
路、電子信号増幅器等に用いて好適な、例えば、走査型
電子顕微鏡やブラウン管などに用いられる電界放出型素
子とその製造方法に関する。
BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a field emission device suitable for use in various electronic signal processing circuits, electronic signal amplifiers, etc., for example, used in scanning electron microscopes and cathode ray tubes, and a method of manufacturing the same.

【0002】[0002]

【従来の技術】集積回路製造プロセス技術を用いてシリ
コン基板やガラス基板上に形成するミクロンサイズの電
界放出型素子は、近年研究が盛んになり、冷陰極、制御
電極及び陽極で構成される真空3極管構造を形成する真
空管集積回路への応用や、平面上に冷陰極を多数配列し
相対向する面に蛍光体を設けたフラットパネルディスプ
レイへの応用など新しい応用が期待されている。
2. Description of the Related Art A micron-sized field emission device formed on a silicon substrate or a glass substrate by using an integrated circuit manufacturing process technique has been actively researched in recent years, and a vacuum composed of a cold cathode, a control electrode and an anode. New applications are expected, such as application to a vacuum tube integrated circuit forming a triode structure, and application to a flat panel display in which a large number of cold cathodes are arranged on a plane and phosphors are provided on opposite surfaces.

【0003】従来の電界放出型素子及びその製造方法と
して、例えば、U.S.Patent 4,307,507(Dec.29, 1981)に
あるGrayの方法や、S.M.Zimmerman,D.B.Colavito及びW.
T.Babie によるDEVELOPMENT PROGRESS TOWARD THE FABR
ICATION OF VACUUM MICROELECTRONIC DEVICES USING CO
NVENTIONAL SEMICONDUCTOR PROCESSING (PROCEEDINGSOF
IEDM90,P.163-P.166(1990)) において提案されたもの
や、WILLIAMJ. ORVIS、CHARLES F. McCONAGHY、DINO R.
CIARLO、JICK H. YEE 及びED W. HEE による"Modeling
and Fabricating Micro-Cavity Integrated VacuumTub
es"(IEEE TRANSACTIONS ON ELECTRON DEVICES VOL.36 N
O.11 NOVEMBER 1989)において提案されたものが知られ
ている。これらの概要を述べると次の通りである。
As a conventional field emission device and its manufacturing method, for example, the method of Gray in US Patent 4,307,507 (Dec.29, 1981), SMZimmerman, DB Colavito and W.
DEVELOPMENT PROGRESS TOWARD THE FABR by T.Babie
ICATION OF VACUUM MICROELECTRONIC DEVICES USING CO
NVENTIONAL SEMICONDUCTOR PROCESSING (PROCEEDINGSOF
IEDM90, P.163-P.166 (1990)), WILLIAM J. ORVIS, CHARLES F. McCONAGHY, DINO R.
"Modeling by CIARLO, JICK H. YEE and ED W. HEE
and Fabricating Micro-Cavity Integrated VacuumTub
es "(IEEE TRANSACTIONS ON ELECTRON DEVICES VOL.36 N
The one proposed in O.11 NOVEMBER 1989) is known. The outline of these is as follows.

【0004】最初に、Grayらにより発明された冷陰極と
その製造方法を説明する。この方法は、単結晶シリコン
基板上に形成したエッチングマスク内に、微小な開孔を
単数個、あるいは複数個設け、単結晶シリコン基板をエ
ッチングする際に、結晶方位によってエッチング速度が
異なる異方性エッチング液を利用し、底部が尖った形状
のエッチング孔を再現性よく得るというものである。
First, the cold cathode invented by Gray et al. And its manufacturing method will be described. In this method, a single or a plurality of minute openings are provided in an etching mask formed on a single crystal silicon substrate, and when etching the single crystal silicon substrate, the etching rate is different depending on the crystal orientation. By using an etching solution, it is possible to reproducibly obtain an etching hole having a sharp bottom.

【0005】例えば、(100)基板を利用し、水酸化
カリウム水溶液で上述したようなエッチングを行えば、
四角錐状のエッチング孔が形成される。しかる後、冷陰
極材料を前記エッチング孔を形成した単結晶シリコン基
板上に薄膜として形成する。このとき単結晶シリコン基
板上に、なんらかの保護膜を形成してから冷陰極材料の
形成を行ってもよい。最後に、鋳型として利用した前記
単結晶シリコン基板をエッチング除去することによっ
て、冷陰極を製造する。これによって、四角錐の形状の
冷陰極が得られる。
For example, if a (100) substrate is used and the above-mentioned etching is performed with an aqueous potassium hydroxide solution,
Square-pyramidal etching holes are formed. Then, a cold cathode material is formed as a thin film on the single crystal silicon substrate having the etching holes. At this time, the cold cathode material may be formed after forming some kind of protective film on the single crystal silicon substrate. Finally, the cold cathode is manufactured by etching away the single crystal silicon substrate used as the template. As a result, a cold cathode in the shape of a quadrangular pyramid is obtained.

【0006】次に、S.M.Zimmerman らのマイクロ3極管
の製造方法を説明する。図27〜図31は、S.M.Zimmer
man らによって実施されたマイクロ3極管の製造プロセ
スの素子断面図である。まず図27に示すように、単結
晶シリコン基板23を酸化して基板23上に酸化シリコ
ン膜19を形成し、その上にさらに窒化シリコン膜20
及びゲート電極となるポリシリコン膜21を順に堆積す
る。
Next, a method for manufacturing a micro triode by SMZimmerman et al. Will be described. 27 to 31 show SMZimmer.
It is an element sectional view of a manufacturing process of a micro triode carried out by man et al. First, as shown in FIG. 27, the single crystal silicon substrate 23 is oxidized to form a silicon oxide film 19 on the substrate 23, and a silicon nitride film 20 is further formed thereon.
Then, a polysilicon film 21 to be a gate electrode is sequentially deposited.

【0007】次に図28に示すように、ポリシリコン膜
21に例えば一辺が2μm程度の正方形の開口22を形
成し、その開口22を通して窒化シリコン膜20及び酸
化シリコン膜19をエッチングする。
Next, as shown in FIG. 28, a square opening 22 having a side of, for example, about 2 μm is formed in the polysilicon film 21, and the silicon nitride film 20 and the silicon oxide film 19 are etched through the opening 22.

【0008】次に図29に示すように、減圧化学気相成
長法(LPCVD法)で酸化シリコン膜27を基板全面
に堆積すると前記開口部22には逆円錐状に酸化シリコ
ン膜27が形成される。しかるのち、図30に示すよう
にLPCVD法でポリシリコン膜24を基板全面に形成
すると前記逆円錐状の酸化シリコン膜27を鋳型として
ポリシリコン24が逆円錐状に形成されて電子放出銃で
ある冷陰極26が形成される。
Next, as shown in FIG. 29, when the silicon oxide film 27 is deposited on the entire surface of the substrate by the low pressure chemical vapor deposition method (LPCVD method), the silicon oxide film 27 is formed in the opening 22 in an inverted conical shape. It Then, as shown in FIG. 30, when the polysilicon film 24 is formed on the entire surface of the substrate by the LPCVD method, the polysilicon film 24 is formed in the reverse conical shape using the silicon oxide film 27 having the reverse conical shape as a template to form an electron emission gun. The cold cathode 26 is formed.

【0009】しかるのち、図31に示すように前記ポリ
シリコンの冷陰極26の近辺のポリシリコン膜24に開
口25を形成し、その開口25を通して最初に形成した
開口22内に堆積された酸化シリコン膜27をエッチン
グ除去することによって空間を形成し、アノード23、
ゲート21及び冷陰極26からなるマイクロ3極管が形
成される。
Thereafter, as shown in FIG. 31, an opening 25 is formed in the polysilicon film 24 in the vicinity of the cold cathode 26 made of polysilicon, and the silicon oxide deposited through the opening 25 into the opening 22 formed first. A space is formed by etching away the film 27, and the anode 23,
A micro triode consisting of the gate 21 and the cold cathode 26 is formed.

【0010】上述の従来のマイクロ3極管の製造方法に
おいては、冷陰極26を形成する方法として、基板23
上に形成した微小な開口部22に、LPCVD法によっ
て酸化シリコン膜27を形成することにより、酸化シリ
コン膜27の逆円錐状の鋳型を形成し、この鋳型上にポ
リシリコン膜を形成することによって行っている。
In the conventional method for manufacturing a micro triode described above, the substrate 23 is used as a method for forming the cold cathode 26.
By forming a silicon oxide film 27 in the minute opening 22 formed above by the LPCVD method, a reverse conical mold of the silicon oxide film 27 is formed, and a polysilicon film is formed on this mold. Is going.

【0011】次に、WILLIAM J. ORVISらのマイクロ3極
管の製造方法を説明する。
Next, a method for manufacturing a micro triode by WILLIAM J. ORVIS and others will be described.

【0012】まず、単結晶シリコン基板の全面に酸化シ
リコン膜などのエッチング保護膜を形成した後、このエ
ッチング保護膜をエッチングによりパターニングして例
えば一辺の長さが5μm程度の正方形のパターンを形成
する。
First, after forming an etching protection film such as a silicon oxide film on the entire surface of a single crystal silicon substrate, this etching protection film is patterned by etching to form a square pattern having a side length of about 5 μm, for example. ..

【0013】次に、このエッチング保護膜をエッチング
マスクとして、例えばエチレンジアミンピロカテコール
水溶液のような、単結晶シリコンに対してエッチング速
度が結晶方位依存性(異方性)を持つ異方性エッチング
液で単結晶シリコン基板をエッチングすることにより、
このエッチング保護膜下にピラミッド型の単結晶シリコ
ンを形成し、これを電子放出銃である冷陰極とする。
Next, using this etching protection film as an etching mask, an anisotropic etching solution, such as an ethylenediaminepyrocatechol aqueous solution, whose etching rate is dependent on the crystal orientation (anisotropic) of single crystal silicon is used. By etching the single crystal silicon substrate,
Pyramid type single crystal silicon is formed under the etching protection film, and this is used as a cold cathode which is an electron emission gun.

【0014】次に、この冷陰極を埋めるようにリンガラ
ス層を形成し、このリンガラス層の上にポリシリコン膜
を形成した後、このポリシリコン層をストライプ状にパ
ターニングしてゲート電極を形成するとともに、冷陰極
の先端部分のポリシリコン層にエッチングにより開口を
形成する。
Next, a phosphorus glass layer is formed so as to fill the cold cathode, a polysilicon film is formed on the phosphorus glass layer, and then the polysilicon layer is patterned in a stripe shape to form a gate electrode. At the same time, an opening is formed in the polysilicon layer at the tip of the cold cathode by etching.

【0015】次に、このポリシリコン層上及びこのポリ
シリコン層に形成された開口の内部に2層目のリンガラ
ス層を形成し、その上に更にアノード電極となるポリシ
リコン層を形成して、最後に冷陰極の先端とゲート電極
との間及びゲート電極とアノード電極との間のリンガラ
ス層をエッチング除去する。これにより、密閉キャビテ
ィ型マイクロ3極管が形成される。
Next, a second phosphorous glass layer is formed on the polysilicon layer and inside the opening formed in the polysilicon layer, and a polysilicon layer serving as an anode electrode is further formed thereon. Finally, the phosphorous glass layer between the tip of the cold cathode and the gate electrode and between the gate electrode and the anode electrode is removed by etching. As a result, a closed cavity type micro triode is formed.

【0016】[0016]

【発明が解決しようとする課題】しかしながら、上述の
ような従来の技術には、以下の課題があった。
However, the conventional techniques described above have the following problems.

【0017】Grayらの方法においては、シリコン単結晶
を異方性エッチングして形成した鋳型を利用するため、
冷陰極の形状の再現性、均一性は良好であるが、冷陰極
先端の先鋭化、微細化の向上が難しく、冷陰極に近接し
て制御電極を形成することが困難であった。
In the method of Gray et al., Since a template formed by anisotropically etching a silicon single crystal is used,
Although the reproducibility and uniformity of the shape of the cold cathode are good, it is difficult to sharpen and miniaturize the tip of the cold cathode, and it is difficult to form the control electrode close to the cold cathode.

【0018】また、この方法で形成された冷陰極先端の
角度は、異方性エッチングによって露出する結晶面のな
す角度によって決定されるため、冷陰極先端の角度を小
さくし先鋭化することが難しく、電子放出電圧の低電圧
化が困難であった。
Further, since the angle of the cold cathode tip formed by this method is determined by the angle formed by the crystal plane exposed by anisotropic etching, it is difficult to reduce the angle of the cold cathode tip and sharpen it. It was difficult to lower the electron emission voltage.

【0019】S.M.Zimmermanらのマイクロ3極管の製造
方法においては、シリコン基板23上の開口22にLP
CVD法によって酸化シリコン膜27を堆積して形成し
た逆円錐状の鋳型は、開口22の大きさや形状、酸化シ
リコン膜27の形成条件、及び膜厚によってその形状が
変化するため、再現性に極めて乏しく、結果として冷陰
極26先端の曲率半径も再現性に乏しい。また冷陰極2
6の先端部の位置も、上述した鋳型の形状の変化のため
に制御することは極めて困難であり、従ってアノード電
極となる単結晶シリコン基板23と冷陰極26間の距離
や、ゲート電極であるポリシリコン膜21と冷陰極26
の位置関係も制御できない。従って電子放出電圧が不均
一になったり、電子走行時間が素子によって異なるなど
の問題が生じ、電気的特性の安定性の面からも問題を有
していた。
In the method of manufacturing a micro triode by SM Zimmerman et al., LP is provided in the opening 22 on the silicon substrate 23.
The inverted conical mold formed by depositing the silicon oxide film 27 by the CVD method changes its shape depending on the size and shape of the opening 22, the forming conditions of the silicon oxide film 27, and the film thickness, and therefore has extremely high reproducibility. As a result, the radius of curvature of the tip of the cold cathode 26 is also poor in reproducibility. Also cold cathode 2
It is also extremely difficult to control the position of the tip of 6 due to the above-described change in the shape of the mold, and therefore the distance between the single crystal silicon substrate 23 serving as the anode electrode and the cold cathode 26, and the gate electrode. Polysilicon film 21 and cold cathode 26
The positional relationship of can not be controlled. Therefore, the electron emission voltage becomes non-uniform and the electron transit time varies depending on the element, which causes a problem in terms of stability of electrical characteristics.

【0020】また、この方法で形成された冷陰極は、胴
体の傾斜角度が小さくなるため、抵抗が高くなりジュー
ル熱の発生により加熱され、冷陰極が破壊するという問
題があった。
Further, the cold cathode formed by this method has a problem that the inclination angle of the body becomes small, so that the resistance becomes high and the cold cathode is heated by the generation of Joule heat, and the cold cathode is destroyed.

【0021】WILLIAM J. ORVISらのマイクロ3極管の製
造方法においては、冷陰極の材料として単結晶シリコン
を使用し、この単結晶シリコンをエッチングすることに
より冷陰極を形成しているが、この従来の方法で製造さ
れる密閉キャビティ型マイクロ3極管は、単結晶シリコ
ンからなる冷陰極の電子放出効率が十分に良好でないこ
とから、実用的な3極管としての特性が得られていな
い。このため、冷陰極の特性の向上が望まれていた。
In the method of manufacturing a micro-triode of WILLIAM J. ORVIS et al., Single crystal silicon is used as a material for the cold cathode, and the single crystal silicon is etched to form the cold cathode. The closed cavity type micro triode manufactured by the conventional method has not obtained the characteristics as a practical triode because the electron emission efficiency of the cold cathode made of single crystal silicon is not sufficiently good. Therefore, it has been desired to improve the characteristics of the cold cathode.

【0022】一方、冷陰極の特性は、冷陰極の材料と冷
陰極の先端の曲率半径によって主に決定される。この冷
陰極の材料としては、電子放出効率の点ではシリコンよ
りも金属や炭化金属などの方が優れているが、これらの
金属や炭化金属などの材料は、シリコンと同様のエッチ
ング法では電子放出銃の先端の曲率半径を極めて小さく
することは困難である。
On the other hand, the characteristics of the cold cathode are mainly determined by the material of the cold cathode and the radius of curvature of the tip of the cold cathode. As a material for this cold cathode, metals and metal carbides are superior to silicon in terms of electron emission efficiency, but materials such as these metals and metal carbides can be used for electron emission by the same etching method as that for silicon. It is difficult to make the radius of curvature of the tip of the gun extremely small.

【0023】本発明は、先端の曲率半径が小さく先端部
が小さな傾斜角度の突起をもった冷陰極を形成し、ま
た、冷陰極とアノード、ゲート間の位置関係を精密に制
御し、更に、冷陰極の材料として電子放出効率の高いも
のを使用できることにより、電子放出電圧が低く、電子
放出効率の高い、電気的特性の安定した電界放出素子
と、素子を均一で再現性よく製造する方法を提供する。
According to the present invention, a cold cathode having a small radius of curvature at the tip and a projection having a small inclination angle at the tip is formed, and the positional relationship between the cold cathode, the anode and the gate is precisely controlled, and further, Since a material with a high electron emission efficiency can be used as a material for the cold cathode, a field emission device having a low electron emission voltage, a high electron emission efficiency, and stable electrical characteristics, and a method for manufacturing the device uniformly and with good reproducibility are provided. provide.

【0024】[0024]

【課題を解決するための手段】上記課題を解決するため
に、本発明による電界放出型素子は、先端に鋭く尖った
突起と、該突起と連続曲線状のつながりをもつ形状を有
する胴体部とを備えた冷陰極を有する。
In order to solve the above problems, a field emission device according to the present invention comprises a sharply pointed projection at the tip and a body portion having a shape having a continuous curved connection with the projection. It has a cold cathode.

【0025】また、本発明による冷陰極の製造方法は、
シリコン基板上、または該基板表面に絶縁膜、シリコン
薄膜のサンドイッチ構造を有するシリコン基板上にエッ
チングによりくぼみを形成し、該くぼみを酸化して第1
の酸化シリコン膜を形成する工程と、該第1の酸化シリ
コン膜上に導電膜を形成する工程と、前記第1の酸化シ
リコン膜を除去し、前記導電膜を露出させる工程とを具
備する。
The method for manufacturing a cold cathode according to the present invention is
A recess is formed by etching on a silicon substrate or on a silicon substrate having a sandwich structure of an insulating film and a silicon thin film on the surface of the substrate, and the recess is oxidized to produce a first
Forming a silicon oxide film, forming a conductive film on the first silicon oxide film, and removing the first silicon oxide film to expose the conductive film.

【0026】また、本発明によるマイクロ2極管の製造
方法は、シリコン基板上、または該基板表面に絶縁膜、
シリコン薄膜のサンドイッチ構造を有するシリコン基板
上にエッチングによりくぼみを形成する工程と、該くぼ
みだけを局所的に酸化し、第1の酸化シリコン膜を形成
する工程と、前記シリコン基板の前記くぼみの周囲をエ
ッチングする工程と、前記エッチングされた基板表面を
酸化し、第2の酸化シリコン膜を形成する工程と、第1
の酸化シリコン膜上に第1の導電膜を、第2の酸化シリ
コン膜上に第2の導電膜を形成する工程と、前記第1の
酸化シリコン膜を除去する工程とを具備する。
Further, the method for manufacturing a micro-diode according to the present invention includes an insulating film on a silicon substrate or on the surface of the substrate.
Forming a recess on a silicon substrate having a sandwich structure of a silicon thin film by etching, locally oxidizing only the recess to form a first silicon oxide film, and surrounding the recess on the silicon substrate Etching the substrate surface, oxidizing the surface of the etched substrate to form a second silicon oxide film, and
Forming a first conductive film on the silicon oxide film, forming a second conductive film on the second silicon oxide film, and removing the first silicon oxide film.

【0027】また、本発明によるマイクロ3極管の製造
方法は、シリコン基板上、または該基板表面に絶縁膜、
シリコン薄膜のサンドイッチ構造を有するシリコン基板
上にエッチングによりくぼみを形成する工程と、該くぼ
みだけを局所的に酸化し、第1の酸化シリコン膜を形成
する工程と、前記シリコン基板の前記くぼみの周囲をエ
ッチングする工程と、前記エッチングされた基板表面を
酸化し、第2の酸化シリコン膜を形成する工程と、第1
の酸化シリコン膜上に第1の導電膜を、第2の酸化シリ
コン膜上に第2の導電膜を形成する工程と、前記第1、
第2の導電膜上に第1、第2の絶縁膜をそれぞれ形成
し、該第1、第2の絶縁膜を開口して前記第1、第2の
導電膜を露出させる工程と、前記開口を通して第1の酸
化シリコン膜を除去する工程と、真空中において絶縁膜
を堆積し、前記開口を封じる工程とを具備する。
Further, the method for manufacturing a micro-triode according to the present invention comprises an insulating film on a silicon substrate or on the surface of the substrate,
Forming a recess on a silicon substrate having a sandwich structure of a silicon thin film by etching, locally oxidizing only the recess to form a first silicon oxide film, and surrounding the recess on the silicon substrate Etching the substrate surface, oxidizing the surface of the etched substrate to form a second silicon oxide film, and
Forming a first conductive film on the silicon oxide film, and forming a second conductive film on the second silicon oxide film;
Forming a first insulating film and a second insulating film on the second conductive film and opening the first and second insulating films to expose the first and second conductive films; and the opening. And removing the first silicon oxide film, and depositing an insulating film in vacuum to seal the opening.

【0028】また、本発明によるマイクロ2極管の製造
方法は、表面に絶縁膜、導電性シリコン薄膜のサンドイ
ッチ構造を有するシリコン基板上にエッチングによりく
ぼみを形成し、該くぼみを酸化して第1の酸化シリコン
膜を形成する工程と、前記第1の酸化シリコン膜上に導
電膜を形成する工程と、前記シリコン基板を除去する工
程と、前記第1の酸化シリコン膜を除去し、前記導電膜
を露出させる工程とを具備する。
Further, in the method for manufacturing a micro-diode according to the present invention, a recess is formed by etching on a silicon substrate having a sandwich structure of an insulating film and a conductive silicon thin film on the surface, and the recess is oxidized to form a first recess. Forming a silicon oxide film, forming a conductive film on the first silicon oxide film, removing the silicon substrate, removing the first silicon oxide film, and removing the conductive film. And exposing.

【0029】また、本発明によるマイクロ2極管の製造
方法は、第1導電層からなるシリコン基板表面に第2導
電層を形成する工程と、該シリコン基板にエッチングに
よりくぼみを形成し、該くぼみを酸化して第1の酸化シ
リコン膜を形成する工程と、前記第1の酸化シリコン膜
上に導電膜を形成する工程と、前記第2導電層を残し第
1導電層からなるシリコン基板だけを除去する工程と、
前記第1の酸化シリコン膜を除去し、前記導電膜を露出
させる工程とを具備する。
Further, the method for manufacturing a micro-diode according to the present invention comprises a step of forming a second conductive layer on the surface of a silicon substrate made of a first conductive layer, and a step of forming a recess in the silicon substrate by etching to form the recess. To form a first silicon oxide film by forming a first conductive film on the first silicon oxide film, and a step of forming a conductive film on the first silicon oxide film. Removal step,
And removing the first silicon oxide film to expose the conductive film.

【0030】また、本発明による冷陰極の製造方法は、
基板をエッチングするか、または該基板上に薄膜を堆積
し、該薄膜を開口することによってくぼみを形成する工
程と、前記基板上に絶縁膜を形成する工程と、該絶縁膜
上にシリコン薄膜を堆積する工程と、該シリコン薄膜を
酸化し、第1の酸化シリコン膜を形成する工程と、該第
1の酸化シリコン膜上に導電膜を形成する工程と、前記
第1の酸化シリコン膜及び前記絶縁膜を除去し、前記導
電膜を露出させる工程とを具備する。
The cold cathode manufacturing method according to the present invention is
A step of etching a substrate or depositing a thin film on the substrate and forming a recess by opening the thin film, a step of forming an insulating film on the substrate, and a silicon thin film on the insulating film. A step of depositing, a step of oxidizing the silicon thin film to form a first silicon oxide film, a step of forming a conductive film on the first silicon oxide film, the first silicon oxide film and the And removing the insulating film to expose the conductive film.

【0031】また、本発明によるマイクロ2極管の製造
方法は、基板表面または、基板上に第1の絶縁膜、第1
の導電膜及び第2の絶縁膜のサンドイッチ構造を形成
し、前記第1の絶縁膜、第1の導電膜及び第2の絶縁膜
のサンドイッチ構造を開口することによってくぼみを形
成する工程と、前記第2の絶縁膜上に第3の絶縁膜を形
成する工程と、前記第3の絶縁膜上にシリコン薄膜を堆
積する工程と、前記シリコン薄膜を酸化し、第1の酸化
シリコン膜を形成する工程と、該第1の酸化シリコン膜
上に第2の導電膜を形成する工程と、前記第1の酸化シ
リコン膜及び前記第3の絶縁膜を除去し、前記第2の導
電膜を露出させる工程とを具備する。
Further, the method for manufacturing a micro-diode according to the present invention includes a first insulating film, a first insulating film and a first insulating film on the surface of the substrate.
Forming a sandwich structure of the conductive film and the second insulating film, and forming a recess by opening the sandwich structure of the first insulating film, the first conductive film and the second insulating film, Forming a third insulating film on the second insulating film; depositing a silicon thin film on the third insulating film; oxidizing the silicon thin film to form a first silicon oxide film. Step, forming a second conductive film on the first silicon oxide film, removing the first silicon oxide film and the third insulating film, and exposing the second conductive film And a process.

【0032】また、本発明によるマイクロ3極管の製造
方法は、導電性を有する基板上に第1の窒化シリコン膜
を形成する工程と、前記第1の窒化シリコン膜に第1の
開口を形成する工程と、前記第1の開口を通して前記基
板をエッチングする工程と、前記第1の開口を通して前
記エッチング後の基板を酸化し、第1の酸化シリコン膜
を形成する工程と、前記第1の窒化シリコン膜の残部を
エッチングにより除去する工程と、前記第1の窒化シリ
コン膜の除去により露出した前記基板を所望の深さにエ
ッチングする工程と、前記エッチングされた基板表面を
酸化し、第2の酸化シリコン膜を形成する工程と、前記
第1の酸化シリコン膜及び前記第2の酸化シリコン膜上
に第1の金属膜を形成する工程と、前記基板の全面に第
3の酸化シリコン膜を形成する工程と、前記第3の酸化
シリコン膜上に第2の窒化シリコン膜を形成する工程
と、前記第2の窒化シリコン膜に第2の開口を形成する
工程と、前記第2の開口を通じて、前記第3の酸化シリ
コン膜、前記第2の酸化シリコン膜および前記第1の酸
化シリコン膜をエッチングする工程と、前記基板の全面
に真空中において保護膜を形成する工程とを具備する。
Further, in the method for manufacturing a micro-triode according to the present invention, a step of forming a first silicon nitride film on a conductive substrate and a step of forming a first opening in the first silicon nitride film. A step of etching the substrate through the first opening, a step of oxidizing the etched substrate through the first opening to form a first silicon oxide film, and a step of etching the first nitride film. Etching the remaining portion of the silicon film, etching the substrate exposed by the removal of the first silicon nitride film to a desired depth, oxidizing the etched substrate surface, and Forming a silicon oxide film, forming a first metal film on the first silicon oxide film and the second silicon oxide film, and forming a third silicon oxide film on the entire surface of the substrate. Forming a second silicon nitride film on the third silicon oxide film, forming a second opening in the second silicon nitride film, and forming a second opening in the second silicon nitride film. Through, the step of etching the third silicon oxide film, the second silicon oxide film, and the first silicon oxide film, and the step of forming a protective film on the entire surface of the substrate in vacuum.

【0033】また、本発明による密閉キャビティ型マイ
クロ3極管の製造方法は、導電性を有する基板上に第1
の絶縁膜を形成する工程と、前記第1の絶縁膜上に第1
の導電膜を形成する工程と、前記第1の導電膜上に第2
の絶縁膜を形成する工程と、前記第1の絶縁膜、前記第
1の導電膜及び前記第2の絶縁膜に第1の開口を形成す
る工程と、前記第2の絶縁膜上及び前記第1の開口の内
部にシリコン膜を形成する工程と、前記シリコン膜を熱
酸化して酸化シリコン膜にする工程と、前記酸化シリコ
ン膜を所定形状にパターニングする工程と、前記酸化シ
リコン膜上に第2の導電膜を形成する工程と、前記第2
の導電膜に第2の開口を形成する工程と、前記第2の開
口を通して前記酸化シリコン膜をエッチング除去する工
程と、真空中において前記基板の全面に保護膜を形成す
る工程とを具備する。
Further, the method for manufacturing the closed cavity type micro triode according to the present invention is characterized in that the first method is carried out on a conductive substrate.
A step of forming an insulating film of
And forming a second conductive film on the first conductive film.
Forming an insulating film, forming a first opening in the first insulating film, the first conductive film, and the second insulating film; on the second insulating film and the second insulating film; A step of forming a silicon film inside the first opening; a step of thermally oxidizing the silicon film to form a silicon oxide film; a step of patterning the silicon oxide film into a predetermined shape; and a step of forming a silicon oxide film on the silicon oxide film. Second conductive film forming step, and the second step
Forming a second opening in the conductive film, removing the silicon oxide film through the second opening by etching, and forming a protective film over the entire surface of the substrate in vacuum.

【0034】[0034]

【作用】本発明の冷陰極は、胴体部の傾斜角度(図8θ
1 )を大きくし、抵抗を小さくすることによってジュー
ル熱による冷陰極の加熱を抑制し、冷陰極の破壊、形状
変化や冷陰極表面からの吸着分子の脱離による真空度の
劣化等を防ぐことができる。また、冷陰極の先端部は、
小さな傾斜角度(図8θ2 )をもつ突起形状にして、先
端部への電界集中を増大させ電子放出電圧を低下でき
る。電子放出電圧を低下させることにより、放出電子の
もつエネルギーを低減し、真空中の気体分子の放電によ
る冷陰極の破壊等の問題を防ぐことができる。さらに、
突起と胴体部には連続曲線状のつながりをもたせ、先端
の突起部での急激な抵抗の増加を低減できる。
In the cold cathode of the present invention, the inclination angle of the body (Fig.
By increasing 1 ) and decreasing the resistance, the heating of the cold cathode due to Joule heat is suppressed and the destruction of the cold cathode, the change in shape and the deterioration of the vacuum degree due to the desorption of adsorbed molecules from the cold cathode surface are prevented. You can The tip of the cold cathode is
The projection shape having a small inclination angle (θ 2 in FIG. 8) can be formed to increase the electric field concentration on the tip portion and reduce the electron emission voltage. By lowering the electron emission voltage, the energy of emitted electrons can be reduced, and problems such as destruction of the cold cathode due to discharge of gas molecules in vacuum can be prevented. further,
The protrusion and the body portion are connected to each other in a continuous curved line, and a sharp increase in resistance at the protrusion portion at the tip can be reduced.

【0035】次に、マイクロ3極管の製造方法を説明す
る。(100)結晶面のSi基板上に複数個の開口を有
する絶縁膜を形成し、この開口を通して水酸化カリウム
水溶液やヒドラジン水溶液等による異方性エッチング液
で単結晶シリコンをエッチングすると、(111)結晶
面のエッチング速度が非常に遅いためこの結晶面で囲ま
れた四角錐のキャビティが再現性よく形成される。四角
錐の幅や高さは、絶縁膜の開口の大きさで調整される。
さらに、このキャビティを酸化して冷陰極の鋳型を形成
する。シリコンを酸素や水蒸気等の酸化性雰囲気中で加
熱し酸化すると、凹形状部では、酸化によって形成され
る酸化膜中及びシリコンと酸化膜界面に応力が生じる。
この応力によって凹部の先端付近に酸化速度の低下や酸
化膜粘性流動が生じ、凹部の先端に近い部分ほど酸化膜
の膜厚が薄くなるため、深いくぼみが形成される(参考
文献 H.UMIMOTO,S.ODANAKA,I.NAKAO NUERICALSIMULATI
ON OF STRESS-DEPENDENT OXIDE GROWTH AT CONVEX AND
CONCAVE CORNERS OF TRENCH STRUCTURES IEEE,ELECTRO
N DEVICE LETTERS,VOL.10,NO.7,1989 pp.330 〜332
)。
Next, a method of manufacturing the micro triode will be described. An insulating film having a plurality of openings is formed on a Si substrate having a (100) crystal plane, and single crystal silicon is etched through the openings with an anisotropic etching solution such as an aqueous solution of potassium hydroxide or an aqueous solution of hydrazine. Since the etching rate of the crystal plane is very slow, a quadrangular pyramid cavity surrounded by the crystal plane is reproducibly formed. The width and height of the quadrangular pyramid are adjusted by the size of the opening of the insulating film.
Further, this cavity is oxidized to form a cold cathode mold. When silicon is heated and oxidized in an oxidizing atmosphere such as oxygen or water vapor, stress is generated in the concave portion in the oxide film formed by oxidation and at the interface between silicon and the oxide film.
This stress causes a decrease in the oxidation rate and viscous flow of the oxide film near the tip of the recess, and the thickness of the oxide film becomes thinner closer to the tip of the recess, resulting in the formation of deep depressions (reference document H.UMIMOTO, S.ODANAKA, I.NAKAO NUERICAL SIMULATI
ON OF STRESS-DEPENDENT OXIDE GROWTH AT CONVEX AND
CONCAVE CORNERS OF TRENCH STRUCTURES IEEE, ELECTRO
N DEVICE LETTERS, VOL.10, NO.7,1989 pp.330〜332
).

【0036】図8に上述の形状をコンピュータシミュレ
ーションした結果を示す。図中の点線は酸化前の単結晶
シリコンの表面の位置を表している。このV字型の溝を
持つ単結晶シリコンを熱酸化して形成される酸化シリコ
ン膜28によってできる溝先端の角度θ2 は、もともと
のV溝の角度θ1 よりも小さくなり、さらに尖った溝が
形成される。このような溝に冷陰極形成のための鋳型と
して用い、後で酸化シリコン膜28を弗酸水溶液で除去
することによって、先端の鋭く尖った曲率半径の極めて
小さい冷陰極を形成することができる。
FIG. 8 shows the result of computer simulation of the above-mentioned shape. The dotted line in the figure represents the position of the surface of single crystal silicon before oxidation. The angle θ 2 of the groove tip formed by the silicon oxide film 28 formed by thermally oxidizing the single crystal silicon having the V-shaped groove is smaller than the original angle θ 1 of the V groove, and the groove is sharper. Is formed. By using the groove as a mold for forming a cold cathode and then removing the silicon oxide film 28 with an aqueous solution of hydrofluoric acid, a cold cathode with a sharp tip and an extremely small radius of curvature can be formed.

【0037】上述のキャビティ部のみを局所的に酸化し
た後、絶縁膜を除去しキャビティの周囲の単結晶シリコ
ン基板を水酸化カリウム水溶液、エチレンジアミンピロ
カテコール水溶液、ヒドラジン水溶液等のシリコンエッ
チング液を用いて表面から数μmエッチングする。シリ
コン基板の表面にエッチング深さの位置まで、シリコン
基板と反対の導電型の不純物を導入しpn接合を形成す
るか、または高濃度の不純物を導入した層を形成し、こ
のpn接合を利用した電気化学的なエッチストップ技
術、またはエッチング速度の不純物濃度依存性を利用し
たエッチストップ技術等を利用してエッチング深さの精
度及び再現性を向上させる。このシリコンエッチングに
よってキャビティの周囲に段差が形成されるので、冷陰
極及びゲート電極となる材料を真空蒸着法あるいはスパ
ッタリング法等により堆積すると、電極材料は上述の段
差によってキャビティ上とキャビティの周囲では電気的
に絶縁され、同時に冷陰極とゲート電極が形成される。
さらに、ゲート電極は、冷陰極先端とキャビティ上の酸
化膜の厚さだけ離れた位置に自動的に配置される。
After locally oxidizing only the above-mentioned cavity, the insulating film is removed and the single crystal silicon substrate around the cavity is treated with a silicon etching solution such as an aqueous potassium hydroxide solution, an ethylenediaminepyrocatechol aqueous solution, or a hydrazine aqueous solution. Etching a few μm from the surface. A pn junction was formed by introducing an impurity of a conductivity type opposite to that of the silicon substrate to form a pn junction on the surface of the silicon substrate up to the etching depth, or by forming a layer into which a high concentration of impurities was introduced and using this pn junction. The accuracy and reproducibility of the etching depth are improved by utilizing an electrochemical etch stop technique or an etch stop technique utilizing the impurity concentration dependence of the etching rate. A step is formed around the cavity by this silicon etching. Therefore, when a material for the cold cathode and the gate electrode is deposited by a vacuum deposition method or a sputtering method, the electrode material is electrically charged on the cavity and around the cavity due to the above step. Are insulated, and at the same time, a cold cathode and a gate electrode are formed.
Further, the gate electrode is automatically arranged at a position separated from the tip of the cold cathode by the thickness of the oxide film on the cavity.

【0038】次に、上記電極材料上に真空蒸着法あるい
はスパッタリング法等により酸化シリコン膜、窒化シリ
コン膜を順に堆積する。冷陰極に近接した位置のゲート
電極上の酸化シリコン膜、窒化シリコン膜に開口を設
け、この開口を通して弗酸水溶液で酸化シリコン膜をエ
ッチングし、冷陰極下の酸化シリコン膜を除去して冷陰
極を露出させる。最後に、上述の開口を通して開けられ
た空隙を真空状態にした後、真空蒸着法により酸化シリ
コン膜を堆積して開口を封じる。以上のようにして、シ
リコン基板をアノード電極とし、シリコン基板内に真空
に保持された空間をもつマイクロ3極管が製造される。
Next, a silicon oxide film and a silicon nitride film are sequentially deposited on the above electrode material by a vacuum evaporation method, a sputtering method or the like. An opening is provided in the silicon oxide film and the silicon nitride film on the gate electrode near the cold cathode, and the silicon oxide film is etched with an aqueous solution of hydrofluoric acid through the opening to remove the silicon oxide film under the cold cathode to remove the cold cathode. Expose. Finally, after making the void opened through the above-mentioned opening into a vacuum state, a silicon oxide film is deposited by a vacuum evaporation method to close the opening. As described above, a micro triode having a silicon substrate as an anode electrode and having a space held in a vacuum in the silicon substrate is manufactured.

【0039】本発明は、電子放出電圧が低く、電気特性
が安定した電界放出素子を再現性、均一性よく製造でき
る。
According to the present invention, a field emission device having a low electron emission voltage and stable electric characteristics can be manufactured with good reproducibility and uniformity.

【0040】[0040]

【実施例】以下、本発明の実施例を図面に基づいて説明
する。なお、実施例の全図において、同一または対応す
る部分には同一の符号を付けてある。
Embodiments of the present invention will be described below with reference to the drawings. In all the drawings of the embodiments, the same or corresponding parts are designated by the same reference numerals.

【0041】まず、本発明の一実施例によるマイクロ3
極管の製造工程の概要を説明する。
First, the micro 3 according to the embodiment of the present invention.
The outline of the manufacturing process of the polar tube will be described.

【0042】本発明によるマイクロ3極管の製造工程に
おいては、電子放出銃である冷陰極の鋳型を形成するの
に、図3に示すように、Si基板1内にエッチングによ
って鋳型を形成するためのキャビティ3を形成し、図4
に示すように、そのキャビティ3を酸化して酸化シリコ
ン膜5を形成することによって鋳型の形成を行ってい
る。このキャビティ3は、電子放出銃の先端にあたる部
分が凹形でその立体角はなるべく小さく形成されること
が好ましい。Si基板1として面方位が(100)の基
板を利用し、キャビティ3のエッチングに水酸化カリウ
ム水溶液やヒドラジン水溶液等を用いると、エッチング
マスクに開口されたエッチング窓の大きさによって決ま
った形状の逆ピラミッド型のキャビティを非常に再現性
よく形成することができる。
In the process of manufacturing the micro-triode according to the present invention, the mold for forming the cold cathode which is the electron emission gun is formed by etching in the Si substrate 1 as shown in FIG. Forming the cavity 3 of FIG.
As shown in FIG. 3, the mold is formed by oxidizing the cavity 3 to form the silicon oxide film 5. It is preferable that the cavity 3 has a concave portion at the tip of the electron emission gun and the solid angle thereof is as small as possible. When a substrate having a plane orientation of (100) is used as the Si substrate 1 and a potassium hydroxide aqueous solution, a hydrazine aqueous solution, or the like is used for etching the cavity 3, the shape reverse to the shape determined by the size of the etching window opened in the etching mask. Pyramid-shaped cavities can be formed very reproducibly.

【0043】さらにキャビティ3の酸化においては、一
般にシリコンの酸化工程では、シリコンの凹部や凸部に
おいて成長する酸化シリコン膜5内に応力が生じ、その
部分の成長速度が他の平坦な部分よりも遅くなるという
性質を利用している。その結果、図26に示すように逆
ピラミッド型のシリコンキャビティを酸化することによ
って、その酸化によって形成された酸化シリコン膜28
のもつ凹部の角度θ2 は、もともとの逆ピラミッド構造
が持つ先端角度θ1 よりも小さくなり、さらに尖った凹
部構造が形成されることになる。このような凹部に図8
に示すように、冷陰極となる材料10を堆積し、その
後、酸化シリコン膜の鋳型を除去することによって、先
端の鋭く尖った曲率半径の極めて小さい冷陰極を形成す
ることができる。本実施例は、このような特性を有効に
活用したものである。
Further, in the oxidation of the cavity 3, stress is generally generated in the silicon oxide film 5 which grows in the concave and convex portions of silicon in the silicon oxidizing step, and the growth rate of that portion is higher than that of other flat portions. It takes advantage of the slowness. As a result, as shown in FIG. 26, the silicon oxide film 28 formed by the oxidation is performed by oxidizing the inverted pyramid type silicon cavity.
The angle θ 2 of the concave portion of is smaller than the tip angle θ 1 of the original inverted pyramid structure, and a sharper concave portion structure is formed. Such a recess is shown in FIG.
As shown in FIG. 3, by depositing the material 10 to be the cold cathode and then removing the mold of the silicon oxide film, a cold cathode having a sharp tip and a very small radius of curvature can be formed. The present embodiment makes effective use of such characteristics.

【0044】次にゲート電極を形成するために、上記の
鋳型が形成された単結晶シリコン基板1を図6に示すよ
うに表面から数μmエッチングして除去する。このエッ
チングの深さによって、図1のゲート電極11と冷陰極
10の位置関係が決定される。本工程における単結晶シ
リコン基板1のエッチングにおいては、上述した冷陰極
10の鋳型である酸化シリコン膜5をエッチングせず
に、単結晶シリコン基板4のみをエッチングするような
エッチング液を利用する。
Next, in order to form a gate electrode, the single crystal silicon substrate 1 on which the above template is formed is etched and removed from its surface by several μm as shown in FIG. The etching depth determines the positional relationship between the gate electrode 11 and the cold cathode 10 in FIG. In the etching of the single crystal silicon substrate 1 in this step, an etching solution that etches only the single crystal silicon substrate 4 without etching the silicon oxide film 5 that is the template of the cold cathode 10 is used.

【0045】このようなエッチング液には水酸化カリウ
ム水溶液や、エチレンジアミンピロカテコール水溶液、
ヒドラジン水溶液などがある。この工程においては予め
設定した深さだけエッチングするために、pn接合を利
用した電気化学的なエッチストップ及びドーパントの濃
度差を利用したエッチストップなどを利用することが好
ましい。
As such an etching solution, a potassium hydroxide aqueous solution, an ethylenediaminepyrocatechol aqueous solution,
Examples include hydrazine aqueous solution. In this step, it is preferable to use an electrochemical etch stop using a pn junction, an etch stop using a dopant concentration difference, or the like in order to perform etching to a preset depth.

【0046】上述の単結晶シリコン基板のエッチングの
後、図7に示すように、ゲート電極とアノード電極とな
る単結晶シリコン基板との間の絶縁層を形成するための
酸化を行い酸化シリコン膜9を形成する。単結晶シリコ
ン基板の酸化は、IC製造において確立された技術であ
り、精密な膜厚制御が可能であるので、ここで行う酸化
工程によってゲート、アノード間の位置関係は精度良く
決定される。
After the above-described etching of the single crystal silicon substrate, as shown in FIG. 7, oxidation is performed to form an insulating layer between the gate electrode and the single crystal silicon substrate to be the anode electrode, and the silicon oxide film 9 is formed. To form. Oxidation of the single crystal silicon substrate is a well-established technique in IC manufacturing, and precise film thickness control is possible, so the positional relationship between the gate and the anode is accurately determined by the oxidation process performed here.

【0047】以上述べた工程の後に、図8に示すよう
に、冷陰極及びゲート電極となる材料を真空蒸着法ある
いはスパッタリング法などを利用して形成する。この場
合、冷陰極の鋳型部分に堆積されたものは冷陰極10と
なり、それ以外の基板上に堆積された材料はゲート電極
11となる。ここでゲート電極11は冷陰極10に対し
て、冷陰極10の鋳型5がマスクとなり自己整合的に形
成されることになる。従って、例えばプラネタリ方式の
真空蒸着法やスパッタリング法等を利用することによっ
て、基板に対して斜めから蒸着原子が入射するようにす
れば、原理的には冷陰極10から冷陰極10の鋳型の厚
さ程度の位置にゲート電極11の端部を形成することが
可能である。
After the steps described above, as shown in FIG. 8, materials for the cold cathode and the gate electrode are formed by using the vacuum evaporation method or the sputtering method. In this case, the material deposited on the mold portion of the cold cathode becomes the cold cathode 10, and the material deposited on the other substrate becomes the gate electrode 11. Here, the gate electrode 11 is formed in a self-aligned manner with respect to the cold cathode 10 using the mold 5 of the cold cathode 10 as a mask. Therefore, if the vapor deposition atoms are obliquely incident on the substrate by using, for example, a planetary type vacuum vapor deposition method or sputtering method, the thickness of the mold of the cold cathode 10 to the cold cathode 10 can theoretically be increased. It is possible to form the end portion of the gate electrode 11 at about a position.

【0048】図9に示すように酸化シリコン膜を形成
し、最後に図13に示すように、各電極間の酸化シリコ
ン膜12,5,9を弗酸水溶液でエッチング除去し、真
空となる空間を形成する。
A silicon oxide film is formed as shown in FIG. 9, and finally, as shown in FIG. 13, the silicon oxide films 12, 5 and 9 between the electrodes are removed by etching with a hydrofluoric acid aqueous solution to form a vacuum space. To form.

【0049】上述のように、本実施例によるマイクロ3
極管の製造方法では、極めて精密に再現性よく各電極の
位置関係及び冷陰極の形状を製造できる。以下に本実施
例をより詳細に説明する。
As described above, the micro 3 according to this embodiment is used.
In the method of manufacturing a cathode, the positional relationship of each electrode and the shape of the cold cathode can be manufactured with extremely high accuracy and reproducibility. The present embodiment will be described in more detail below.

【0050】図1は本発明の実施例によるマイクロ3極
管の素子断面図を示す。Si基板1は面方位が(10
0)の基板であり、後述するシリコン基板エッチング時
に電気化学的エッチングストップを利用する場合にはn
型の基板を利用する。他の方法でエッチングストップを
行う場合は必要に応じてn型基板を利用してもp型基板
を利用してもよい。本実施例においては例えば比抵抗が
0.8〜1.2Ωcmのn型基板を用いた。9は酸化シ
リコン膜であり、後述のゲート電極11とSi基板1と
の間の層間絶縁膜である。その膜厚は例えば500nm
とした。
FIG. 1 is a sectional view of an element of a micro triode according to an embodiment of the present invention. The surface orientation of the Si substrate 1 is (10
0) substrate, and n is used when an electrochemical etching stop is used when etching a silicon substrate described later.
Use a mold substrate. When etching is stopped by another method, an n-type substrate or a p-type substrate may be used as necessary. In this example, an n-type substrate having a specific resistance of 0.8 to 1.2 Ωcm was used. Reference numeral 9 denotes a silicon oxide film, which is an interlayer insulating film between a gate electrode 11 and the Si substrate 1 described later. The film thickness is, for example, 500 nm
And

【0051】10は冷陰極であり、後述のように、ゲー
ト膜11の形成時に同時に形成される。その材質は後述
の酸化シリコン膜アンダーエッチングに利用する弗酸水
溶液に侵されないものならよく、電子放出効率、及び安
定性などを考慮して決定する。具体的には例えばモリブ
デン膜を500nmとした。11はゲート膜であり、前
述のようにその材質、及び膜厚は冷陰極10と同じとな
る。具体的にはモリブデン膜が500nmとなる。
Reference numeral 10 denotes a cold cathode, which is formed simultaneously with the formation of the gate film 11, as described later. The material should be one that is not attacked by the hydrofluoric acid aqueous solution used for under-etching of the silicon oxide film, which will be described later, and is determined in consideration of the electron emission efficiency and stability. Specifically, for example, the molybdenum film has a thickness of 500 nm. A gate film 11 has the same material and film thickness as those of the cold cathode 10 as described above. Specifically, the molybdenum film has a thickness of 500 nm.

【0052】12は酸化シリコン膜であり、ゲート膜1
1と後述の冷陰極10との間の層間絶縁膜である。その
膜厚は例えば700nmとした。13は窒化シリコン膜
であり、酸化シリコン膜エッチング時の保護膜として利
用する。その膜厚は例えば300nmとする。15は冷
陰極用電極膜であり、その材質は弗酸水溶液に侵されな
いものがよく、またその膜厚は冷陰極10と十分なコン
トクトが得られるように設定する。具体的には、モリブ
デンを1μmとした。
Reference numeral 12 is a silicon oxide film, which is a gate film 1.
1 is an interlayer insulating film between 1 and a cold cathode 10 described later. The film thickness is, for example, 700 nm. A silicon nitride film 13 is used as a protective film when etching the silicon oxide film. The film thickness is, eg, 300 nm. Reference numeral 15 is an electrode film for the cold cathode, which is preferably made of a material which is not attacked by an aqueous solution of hydrofluoric acid, and its film thickness is set so as to obtain a sufficient contract with the cold cathode 10. Specifically, molybdenum was set to 1 μm.

【0053】16は上記の酸化シリコン膜9、酸化シリ
コン膜12及び後述する冷陰極の鋳型として利用する酸
化シリコン膜をアンダーエッチングするためのエッチン
グホールであり、その大きさがエッチング液である弗酸
水溶液の交換が十分に起こるように設定する。冷陰極1
0との距離は可能な限り近い方が好ましいが、リソグラ
フィーのパターニング時におけるマスク合わせ精度など
を考慮して決定する。またその個数は通常冷陰極1個に
対して1個以上のエッチングホールが必ず必要となる
が、レイアウトの方法によっては複数の冷陰極に対して
1個のエッチングホールを設けるようにしてもよい。具
体的には2μm角のエッチングホールを冷陰極10から
2μm離して形成した。
Numeral 16 is an etching hole for under-etching the silicon oxide film 9, the silicon oxide film 12 and a silicon oxide film used as a template for a cold cathode described later, the size of which is hydrofluoric acid which is an etching solution. Set it so that the exchange of the aqueous solution occurs sufficiently. Cold cathode 1
The distance from 0 is preferably as close as possible, but it is determined in consideration of mask alignment accuracy at the time of lithography patterning. Further, the number of the cold cathodes is usually always one or more for one cold cathode, but one etching hole may be provided for a plurality of cold cathodes depending on the layout method. Specifically, a 2 μm square etching hole was formed 2 μm away from the cold cathode 10.

【0054】17はアノード電極用金属膜であり、Si
基板1とオーミック接触が形成される材料でなければな
らない。具体的には、例えばInを200nmとAuを
300nm形成した。
Reference numeral 17 is a metal film for the anode electrode, which is made of Si.
It must be a material that forms an ohmic contact with the substrate 1. Specifically, for example, In was formed to a thickness of 200 nm and Au was formed to a thickness of 300 nm.

【0055】次に、上述のように構成された実施例によ
るマイクロ3極管の製造方法を説明する。
Next, a method of manufacturing the micro-triode according to the embodiment configured as described above will be described.

【0056】まず図2に示すように、n型のSi(10
0)基板1の表面に具体的には例えば2μm角の開口3
に対して1μmの厚さのp型層4をエピタキシャル成長
法により形成する。次に窒化シリコン膜2を例えばLP
CVD法、スパッタ法、またはプラズマCVD法などに
より形成する。この窒化シリコン膜2の膜厚は、後述の
LOCOS酸化時におけるマスクとして十分な膜厚とす
る。具体的には窒化シリコン膜2の膜厚は300nmと
する。
First, as shown in FIG. 2, n-type Si (10
0) Specifically, on the surface of the substrate 1, for example, an opening 3 of 2 μm square is used.
On the other hand, a p-type layer 4 having a thickness of 1 μm is formed by an epitaxial growth method. Next, the silicon nitride film 2 is applied to, for example, LP.
It is formed by a CVD method, a sputtering method, a plasma CVD method, or the like. The film thickness of the silicon nitride film 2 is set to be a film thickness sufficient as a mask at the time of LOCOS oxidation described later. Specifically, the film thickness of the silicon nitride film 2 is 300 nm.

【0057】しかる後、窒化シリコン膜2にフォトリソ
グラフィにより開口3を形成する。窒化シリコン膜2の
エッチングには、リアクティブイオンエッチングが好ま
しいが、熱燐酸などを利用してもよい。開口3の大きさ
は、図3に示すように開口3の部分に形成する逆ピラミ
ッド型のキャビティの大きさを決定するものであるが、
キャビティの深さは後述する冷陰極10と冷陰極用電極
膜15とのコンタクト形成の容易さから、酸化シリコン
膜9とゲート膜11と酸化シリコン膜12の膜厚を加え
た程度が好ましい。従って上述の事項を考慮して開口3
の大きさを決定する。具体的には例えば開口3の大きさ
は2μm角とした。
After that, the opening 3 is formed in the silicon nitride film 2 by photolithography. Reactive ion etching is preferable for etching the silicon nitride film 2, but hot phosphoric acid or the like may be used. The size of the opening 3 determines the size of the inverted pyramid type cavity formed in the opening 3 as shown in FIG.
The depth of the cavity is preferably such that the film thicknesses of the silicon oxide film 9, the gate film 11 and the silicon oxide film 12 are added from the viewpoint of easy formation of contacts between the cold cathode 10 and the cold cathode electrode film 15 which will be described later. Therefore, considering the above matters, the opening 3
Determine the size of. Specifically, for example, the size of the opening 3 is 2 μm square.

【0058】次に図3に示すように、上述の開口3を通
してシリコン基板1をKOH水溶液で異方性エッチング
する。このエッチングはエッチングされたシリコン基板
の側面が全部(111)面になったときに終了する。し
かる後、図4に示すように、上述のKOHエッチングに
よって露出したシリコン基板面を熱酸化し、酸化シリコ
ン膜5を形成する。このとき上述の窒化シリコン膜2が
他の部分のマスクとして働き、開口部3に露出したシリ
コン基板面だけが酸化されることになる。具体的には例
えば酸化シリコン膜5の膜厚は500nmとした。
Next, as shown in FIG. 3, the silicon substrate 1 is anisotropically etched with a KOH aqueous solution through the opening 3 described above. This etching ends when the side surfaces of the etched silicon substrate are all (111) planes. Thereafter, as shown in FIG. 4, the silicon substrate surface exposed by the above KOH etching is thermally oxidized to form a silicon oxide film 5. At this time, the above-mentioned silicon nitride film 2 functions as a mask for other portions, and only the surface of the silicon substrate exposed in the opening 3 is oxidized. Specifically, for example, the thickness of the silicon oxide film 5 is set to 500 nm.

【0059】しかる後、熱燐酸で上述の窒化シリコン膜
2をエッチング除去する。これにより、図4に示すよう
に開口3のキャビティ部分にだけ酸化シリコン膜が形成
され、他の部分はシリコン基板4が露出していることと
なる。
After that, the above-mentioned silicon nitride film 2 is removed by etching with hot phosphoric acid. As a result, the silicon oxide film is formed only in the cavity portion of the opening 3 as shown in FIG. 4, and the silicon substrate 4 is exposed in other portions.

【0060】次に、図5に示すようにシリコン基板1の
裏面に電極膜6を例えば真空蒸着法などにより形成す
る。その材質はシリコン基板1とオーミック接触が形成
できればよい。具体的には例えばInを200nmとA
uを300nm形成した。次にビニール等のアルカリ水
溶液に侵されない材質で被覆されたリード線8を例えば
銀ペーストで上述の金属膜6に張りつけ、しかる後、や
はりアルカリ水溶液に侵されない材質の保護膜7を、金
属膜6及びシリコン基板1のn型の部分を完全に覆うよ
うに形成する。
Next, as shown in FIG. 5, an electrode film 6 is formed on the back surface of the silicon substrate 1 by, for example, a vacuum evaporation method. The material should just be able to form ohmic contact with the silicon substrate 1. Specifically, for example, In is 200 nm and A
u was formed to a thickness of 300 nm. Next, a lead wire 8 coated with a material that is not attacked by an alkaline aqueous solution such as vinyl is attached to the above-mentioned metal film 6 with, for example, a silver paste, and then a protective film 7 that is also a material that is not attacked by an alkaline aqueous solution is replaced by the metal film 6 And the silicon substrate 1 so as to completely cover the n-type portion.

【0061】次に、KOH水溶液の中でKOH水溶液内
に設けた電極に対して1V程度の正電圧を上記リード線
8に印加してシリコン基板1をエッチングする。このエ
ッチングにおいて、n型のシリコン基板部1は正に加え
られた電圧のためにエッチングされず、一方p型のシリ
コン基板部4は容易にエッチングされる。従って図6に
示すようにp型層のみエッチングされた後、エッチング
は自動的に終了する。また酸化シリコン膜5に対するK
OH水溶液のエッチング速度はシリコン基板4に対する
エッチング速度よりも極めて遅いため、上述のシリコン
基板4のエッチングにおいて酸化シリコン膜5はほとん
どエッチングされずに残ることになる。
Next, in the KOH aqueous solution, a positive voltage of about 1 V is applied to the lead wire 8 with respect to the electrode provided in the KOH aqueous solution to etch the silicon substrate 1. In this etching, the n-type silicon substrate part 1 is not etched due to the positively applied voltage, while the p-type silicon substrate part 4 is easily etched. Therefore, as shown in FIG. 6, after only the p-type layer is etched, the etching automatically ends. K for the silicon oxide film 5
Since the etching rate of the OH aqueous solution is much slower than the etching rate for the silicon substrate 4, the silicon oxide film 5 remains almost unetched in the above-described etching of the silicon substrate 4.

【0062】p型層4のエッチング後、保護膜7、リー
ド線8及び電極膜6をそれぞれ除去する。これらの除去
はアセトン等の有機溶剤と王水等によって行う。これに
より図6に示すような構造が形成されることとなる。
After etching the p-type layer 4, the protective film 7, the lead wire 8 and the electrode film 6 are removed. These are removed with an organic solvent such as acetone and aqua regia. As a result, the structure as shown in FIG. 6 is formed.

【0063】次に、図7に示すように熱酸化法により酸
化シリコン膜9を形成し、しかる後、図8に示すよう
に、ゲート膜11及び冷陰極10を例えば真空蒸着法に
より形成する。ゲート膜11及び冷陰極10としては金
属、金属化学物及び各種半導体が利用できる。また、形
成方法として、スパッタ法でも可能である。
Next, as shown in FIG. 7, a silicon oxide film 9 is formed by a thermal oxidation method, and thereafter, as shown in FIG. 8, a gate film 11 and a cold cathode 10 are formed by, for example, a vacuum evaporation method. As the gate film 11 and the cold cathode 10, metals, metal chemicals and various semiconductors can be used. Further, a sputtering method can be used as a forming method.

【0064】プラネタリ方式等によりシリコン基板1に
対して斜めに原子が入射するように真空蒸着することに
より、酸化シリコン膜5で形成された逆ピラミッド型の
冷陰極の鋳型の下部までゲート膜11が形成されるよう
にしたほうが3極管動作上好ましい。本実施例ではプラ
ネタリ方式の真空蒸着装置を利用してゲート膜11及び
冷陰極10を形成した。また、必要に応じてゲート膜1
1のパターニングを行ってもよい。
The gate film 11 is formed up to the bottom of the inverted pyramid-type cold cathode mold formed of the silicon oxide film 5 by vacuum vapor deposition such that atoms obliquely enter the silicon substrate 1 by a planetary system or the like. It is preferable for the triode operation to be formed. In this embodiment, the gate film 11 and the cold cathode 10 are formed by using a planetary type vacuum deposition apparatus. In addition, if necessary, the gate film 1
Patterning 1 may be performed.

【0065】しかる後、図9に示すように、酸化シリコ
ン膜12及び窒化シリコン膜13を例えばLPCVD
法、プラズマCVD法またはスパッタ法等により形成す
る。本実施例では、酸化シリコン膜12及び窒化シリコ
ン膜13ともスパッタ法により形成した。
After that, as shown in FIG. 9, the silicon oxide film 12 and the silicon nitride film 13 are subjected to, for example, LPCVD.
Method, plasma CVD method, sputtering method, or the like. In this embodiment, both the silicon oxide film 12 and the silicon nitride film 13 are formed by the sputtering method.

【0066】次に、図10に示すように、開口14を形
成する。この形成方法としては、フォトレジストの平坦
化効果を利用し、フォトレジストを全面に回転塗布しベ
ークした後、そのまま全面をCF4 ガスプラズマでリア
クティブイオンエッチングを行うと、セルフアライン的
に冷陰極10が形成されている部分のみ開口14を形成
することができる。すなわち、レジストの回転塗布にお
いては凸部は他の領域よりもレジスト膜厚が小さくなる
ため、リアクティブイオンエッチングにおいてはまずレ
ジストが徐々にエッチングされて行くわけであるが、冷
陰極10が形成されている部分のレジストは他の領域に
比べて薄いためにまっさきにエッチングされ、従って冷
陰極10上の窒化シリコン膜13が露出しエッチングが
始まるわけである。これにより開口14が形成される。
またフォトリソグラフィによってレジストをパターニン
グし、開口14を形成することも可能である。
Next, as shown in FIG. 10, the opening 14 is formed. As a method of forming the photoresist, the flattening effect of the photoresist is used, and the photoresist is spin-coated on the entire surface and baked, and then the entire surface is subjected to reactive ion etching with CF 4 gas plasma. The opening 14 can be formed only in the portion where the 10 is formed. That is, in spin coating of the resist, the convex portion has a smaller resist film thickness than the other regions. Therefore, in the reactive ion etching, the resist is gradually etched first, but the cold cathode 10 is formed. Since the resist in the exposed portion is thinner than the other regions, it is directly etched, so that the silicon nitride film 13 on the cold cathode 10 is exposed and etching is started. As a result, the opening 14 is formed.
It is also possible to pattern the resist by photolithography to form the opening 14.

【0067】次に、図11に示すように冷陰極用電極膜
15を形成し、必要に応じてパターニングを行う。次
に、図12に示すように、フォトリソグラフィ及びリア
クティブイオンエッチング等により冷陰極用電極膜15
と窒化シリコン膜13に開口16を形成し、しかる後、
弗酸水溶液によって酸化シリコン膜12、酸化シリコン
膜5及び酸化シリコン膜9の一部をエッチングする。こ
のエッチングにおいては、少なくとも冷陰極10の先端
部の酸化シリコン膜5と酸化シリコン膜9をエッチング
する。次に、図13に示すように、シリコン基板の裏面
にアノード用電極膜17を形成する。
Next, as shown in FIG. 11, a cold cathode electrode film 15 is formed, and if necessary, patterned. Next, as shown in FIG. 12, the cold cathode electrode film 15 is formed by photolithography, reactive ion etching, or the like.
And an opening 16 is formed in the silicon nitride film 13, and thereafter,
A part of the silicon oxide film 12, the silicon oxide film 5 and the silicon oxide film 9 is etched with an aqueous solution of hydrofluoric acid. In this etching, at least the silicon oxide film 5 and the silicon oxide film 9 at the tip of the cold cathode 10 are etched. Next, as shown in FIG. 13, the anode electrode film 17 is formed on the back surface of the silicon substrate.

【0068】最後に、図14に示すように、真空蒸着法
で絶縁膜18、具体的には酸化シリコン膜を堆積し、開
口16を酸化シリコン膜で埋め、真空に密閉されたマイ
クロ3極管の動作領域を形成する。これにより、シリコ
ン基板1を大気中にさらしてもマイクロ3極管の動作領
域は真空に保持されるため、特別な真空装置を用いずに
マイクロ3極管を使用できる。
Finally, as shown in FIG. 14, an insulating film 18, specifically, a silicon oxide film is deposited by a vacuum evaporation method, the opening 16 is filled with the silicon oxide film, and the micro triode is sealed in a vacuum. To form the operating region of. As a result, even if the silicon substrate 1 is exposed to the atmosphere, the operating region of the micro triode is kept in vacuum, so that the micro triode can be used without using a special vacuum device.

【0069】このようにして、本実施例においては、先
端の曲率半径が小さい冷陰極を備え、電極間の位置関係
の精度の高いマイクロ3極管を製造することができる。
In this way, in this embodiment, it is possible to manufacture a micro-triode having a cold cathode having a small radius of curvature at the tip and having a high positional relationship between the electrodes.

【0070】本発明の他の実施例のマイクロ2極管の製
造方法を説明する。
A method of manufacturing a micro-diode according to another embodiment of the present invention will be described.

【0071】図15(a)乃至(e)は、本実施例のマ
イクロ2極管の製造方法を示す素子断面図である。
FIGS. 15A to 15E are cross-sectional views of elements showing a method for manufacturing the micro-diode of this embodiment.

【0072】まず、図15(a)に示すように、シリコ
ンの表面より1μmの深さに200nmの厚さの第1酸
化シリコン膜29を形成した(100)n型SIMOX
シリコン基板30にリン塗布拡散剤を塗布し、150℃
窒素雰囲気中で30分間ベークし、次に900℃窒素雰
囲気中で2時間拡散する。これによって、第1酸化シリ
コン膜29上のシリコンにn型導電層を形成し、ゲート
電極31とする。
First, as shown in FIG. 15A, a first silicon oxide film 29 having a thickness of 200 nm is formed at a depth of 1 μm from the surface of silicon, and a (100) n-type SIMOX film is formed.
Apply a phosphorus coating diffusing agent to the silicon substrate 30 and heat it to 150 ° C.
Bake in nitrogen atmosphere for 30 minutes, then diffuse for 2 hours in 900 ° C. nitrogen atmosphere. As a result, an n-type conductive layer is formed on the silicon on the first silicon oxide film 29 to form the gate electrode 31.

【0073】次に、LPCVD法により膜厚が300n
mの窒化シリコン膜32を形成する。しかる後、フォト
リソグラフィ技術を用いて、この窒化シリコン膜32に
2μm角の開口33を形成する。この開口33を通し
て、水酸化カリウム水溶液でシリコン基板30をエッチ
ングする。エッチングは、(111)結晶面34のエッ
チング速度が非常に遅いためこの結晶面34が露出した
ところで停止する。
Next, the film thickness is set to 300 n by the LPCVD method.
m silicon nitride film 32 is formed. After that, a 2 μm square opening 33 is formed in the silicon nitride film 32 by using a photolithography technique. Through this opening 33, the silicon substrate 30 is etched with a potassium hydroxide aqueous solution. The etching is stopped when the crystal plane 34 is exposed because the etching rate of the (111) crystal plane 34 is very slow.

【0074】次に、図15b)に示すように、エッチン
グ後、約150℃に加熱された燐酸溶液で窒化シリコン
膜32を完全に除去する。しかる後、1000℃の水蒸
気雰囲気中でシリコン基板30を酸化し、1μmの第2
酸化シリコン膜35を形成する。次に、真空蒸着法によ
り、1μmのタングステン膜36を堆積し、冷陰極37
を形成する。
Next, as shown in FIG. 15b), after the etching, the silicon nitride film 32 is completely removed with a phosphoric acid solution heated to about 150.degree. Then, the silicon substrate 30 is oxidized in a water vapor atmosphere at 1000 ° C.
A silicon oxide film 35 is formed. Next, a 1 μm tungsten film 36 is deposited by a vacuum evaporation method, and a cold cathode 37 is formed.
To form.

【0075】次に、図15c)に示すように、ガラス基
板38に真空蒸着法により1μmの透明導電膜(ITO
膜)39を堆積する。しかる後、このガラス基板上の透
明導電膜39と前記シリコン基板30上のタングステン
膜36とを銀エポキシ樹脂40により接着する。
Then, as shown in FIG. 15c), a transparent conductive film (ITO) of 1 μm is formed on the glass substrate 38 by a vacuum deposition method.
Film) 39 is deposited. After that, the transparent conductive film 39 on the glass substrate and the tungsten film 36 on the silicon substrate 30 are bonded with a silver epoxy resin 40.

【0076】次に、図15d)に示すように、酸化カリ
ウム水溶液でシリコン基板30の裏側からシリコンをエ
ッチングし、完全除去する。この時、第1酸化シリコン
膜29は、水酸化カリウム水溶液でほとんどエッチング
されない。
Next, as shown in FIG. 15d), the silicon is etched from the back side of the silicon substrate 30 with an aqueous solution of potassium oxide to completely remove it. At this time, the first silicon oxide film 29 is hardly etched by the potassium hydroxide aqueous solution.

【0077】最後に、図15e)に示すように、弗酸水
溶液で第1酸化シリコン膜29及び冷陰極37上の第2
酸化シリコン膜35を除去し、ゲート電極31及び冷陰
極37を露出させることにより、マイクロ2極管が製造
される。
Finally, as shown in FIG. 15e), a second silicon oxide film 29 and a second cold cathode 37 are formed on the first silicon oxide film 29 and the cold cathode 37 with an aqueous solution of hydrofluoric acid.
By removing the silicon oxide film 35 and exposing the gate electrode 31 and the cold cathode 37, a micro diode is manufactured.

【0078】本実施例においては、ゲート電極31と冷
陰極37との間隔を第2酸化シリコン膜35の膜厚によ
り制御でき、またゲート電極31と冷陰極37の先端部
との位置関係を窒化シリコン膜32の開口33幅と第2
酸化シリコン膜35の膜厚により制御できるので、冷陰
極37の非常に近い位置に精度よくゲート電極31を配
置でき、電子放出電圧の低いマイクロ2極管が再現性、
均一性よく製造できる。
In the present embodiment, the distance between the gate electrode 31 and the cold cathode 37 can be controlled by the thickness of the second silicon oxide film 35, and the positional relationship between the gate electrode 31 and the tip of the cold cathode 37 is nitrided. The width of the opening 33 of the silicon film 32 and the second
Since it can be controlled by the film thickness of the silicon oxide film 35, the gate electrode 31 can be accurately arranged at a position very close to the cold cathode 37, and the micro-diode having a low electron emission voltage is reproducible.
It can be manufactured with good uniformity.

【0079】本発明の更に他の実施例のマイクロ2極管
の製造方法を説明する。
A method for manufacturing a micro-diode according to still another embodiment of the present invention will be described.

【0080】図16(a)〜(e)は、マイクロ2極管
の製造方法を示す素子断面図である。
16 (a) to 16 (e) are cross-sectional views of elements showing a method for manufacturing a micro-diode.

【0081】まず、図16(a)に示すように、(10
0)p型シリコン基板41に燐塗布拡散剤を塗布し、1
50℃窒素雰囲気中で30分間ベークした後、900℃
窒素雰囲気中で1時間拡散し、0.5μmのn型導電層
42を形成する。
First, as shown in FIG.
0) Apply a phosphorus coating diffusing agent to the p-type silicon substrate 41, and
After baking for 30 minutes in a nitrogen atmosphere at 50 ℃, 900 ℃
Diffuse in a nitrogen atmosphere for 1 hour to form an n-type conductive layer 42 of 0.5 μm.

【0082】次に、LPCVD法により窒化シリコン膜
32を形成し、フォトリソグラフィ技術を用いて、窒化
シリコン膜32に2μm角の第1開口43を形成する。
この第1開口43を通して、水酸化カリウム水溶液でシ
リコン基板41をエッチングする。エッチングは、(1
11)結晶面34のエッチング速度が非常に遅いためこ
の結晶面34が露出したところで停止する。
Next, a silicon nitride film 32 is formed by the LPCVD method, and a 2 μm square first opening 43 is formed in the silicon nitride film 32 by using the photolithography technique.
Through this first opening 43, the silicon substrate 41 is etched with an aqueous potassium hydroxide solution. Etching is (1
11) Since the etching rate of the crystal plane 34 is extremely slow, the etching stops when the crystal plane 34 is exposed.

【0083】次に、図16(b)に示すように、エッチ
ング後、約150℃に加熱された燐酸溶液で窒化シリコ
ン膜32を完全に除去する。しかる後、1000℃の水
蒸気雰囲気中でシリコン基板41を酸化し、0.5μm
の酸化シリコン膜44を形成し、フォトリソグラフィ技
術を用いて、酸化シリコン膜44に1cm角の第2開口
45を形成する。
Next, as shown in FIG. 16B, after etching, the silicon nitride film 32 is completely removed with a phosphoric acid solution heated to about 150.degree. After that, the silicon substrate 41 is oxidized in a water vapor atmosphere at 1000 ° C. to 0.5 μm.
The silicon oxide film 44 is formed, and a 1 cm square second opening 45 is formed in the silicon oxide film 44 by using the photolithography technique.

【0084】次に、真空蒸着法により、1μmのタング
ステン膜36を堆積して、冷陰極37を形成し、フォト
リソグラフィ技術を用いて、タングステン膜36をパタ
ーニングし、n型導電層42上のタングステン膜36と
冷陰極37のタングステン膜36とを分離し、電気的に
絶縁する。
Next, a 1 μm tungsten film 36 is deposited by a vacuum evaporation method to form a cold cathode 37, the tungsten film 36 is patterned by using a photolithography technique, and tungsten on the n-type conductive layer 42 is formed. The film 36 and the tungsten film 36 of the cold cathode 37 are separated and electrically insulated.

【0085】次に、図16(c)に示すように、ガラス
基板38に真空蒸着法により1μmの透明導電膜(IT
O膜)39を堆積する。しかる後、このガラス基板38
上の透明導電膜39と前記シリコン基板30上のタング
ステン膜36と銀エポキシ樹脂40により接着する。
Next, as shown in FIG. 16C, a transparent conductive film (IT) having a thickness of 1 μm is formed on the glass substrate 38 by a vacuum deposition method.
O film) 39 is deposited. Then, this glass substrate 38
The upper transparent conductive film 39, the tungsten film 36 on the silicon substrate 30, and the silver epoxy resin 40 are bonded together.

【0086】次に、図16(d)に示すように、ビニー
ル等のアルカリ水溶液に侵されない材質で被覆されたリ
ード線46を銀ペーストでn型導電層42上のタングス
テン膜36に張りつけ、アルカリ水溶液で侵されない材
質の保護膜7でガラス基板38、シリコン基板41表面
及び外周を完全に覆う。
Next, as shown in FIG. 16D, a lead wire 46 coated with a material that is not attacked by an alkaline aqueous solution such as vinyl is attached to the tungsten film 36 on the n-type conductive layer 42 with a silver paste, and an alkali is used. The surface and outer periphery of the glass substrate 38, the silicon substrate 41 are completely covered with the protective film 7 made of a material that is not attacked by the aqueous solution.

【0087】しかる後、リード線46の付いたシリコン
基板41と白金電極を85℃、40%水酸化カリウム水
溶液中に入れ、白金電極に対しリード線46に約1Vの
正電圧を印加して、シリコン基板41を電気化学的にエ
ッチングする。シリコン基板41のエッチングが進行
し、n型導電層42が露出するとn型導電層42が陽極
酸化されシリコンエッチングが自動的にストップするた
め、p型シリコンは完全に除去され、n型導電層42だ
け残る。シリコンエッチング後、加熱したトリクレン中
に入れて保護膜7、リード線46を除去する。
Thereafter, the silicon substrate 41 with the lead wire 46 and the platinum electrode were placed in a 40% aqueous potassium hydroxide solution at 85 ° C., and a positive voltage of about 1 V was applied to the lead wire 46 with respect to the platinum electrode. The silicon substrate 41 is electrochemically etched. When the etching of the silicon substrate 41 progresses and the n-type conductive layer 42 is exposed, the n-type conductive layer 42 is anodized and the silicon etching is automatically stopped, so that the p-type silicon is completely removed and the n-type conductive layer 42 is removed. Only remains. After etching the silicon, it is put in heated trichlene to remove the protective film 7 and the lead wire 46.

【0088】最後に、図16(e)に示すように、冷陰
極37上の酸化シリコン膜44を除去し、冷陰極37を
露出させることにより、マイクロ2極管が製造される。
Finally, as shown in FIG. 16 (e), the silicon oxide film 44 on the cold cathode 37 is removed and the cold cathode 37 is exposed to manufacture a micro diode.

【0089】本実施例においては、ゲート電極と冷陰極
37の先端部との位置関係が拡散やイオン注入等の不純
物導入技術をもちいて形成したn型導電層42の厚さ、
窒化シリコン膜32の第1開口43の幅及び酸化シリコ
ン膜44の膜厚により制御できるので、電子放出電圧の
低いマイクロ2極管が再現性、均一性よく製造できる。
In this embodiment, the positional relationship between the gate electrode and the tip of the cold cathode 37 is the thickness of the n-type conductive layer 42 formed by using an impurity introduction technique such as diffusion or ion implantation.
Since it can be controlled by the width of the first opening 43 of the silicon nitride film 32 and the film thickness of the silicon oxide film 44, a micro diode having a low electron emission voltage can be manufactured with good reproducibility and uniformity.

【0090】本発明の更にまた他の実施例のマイクロ3
極管の製造方法を説明する。
Micro 3 of still another embodiment of the present invention
A method of manufacturing a polar tube will be described.

【0091】図17乃至図25は、本発明のマイクロ3
極管の断面図を示す。図17において、47はアノード
電極としての基板を示す。この基板47は導電性を有す
ることが必要であるが、アノード電極として働けばよい
ので、全体が導電性材料からなる基板ではなく、例えば
ガラス基板やセラミック基板の全面に金属膜を形成した
ものを用いても良く、更には、上記金属膜をパターニン
グしたものを用いてもよい。本実施例では、この基板4
7として、例えば結晶面方位が(001)で比抵抗が
0.8〜1.2Ωcmのn型単結晶シリコン基板を用い
た。
17 to 25 show the micro 3 of the present invention.
Figure 3 shows a cross section of a polar tube. In FIG. 17, 47 indicates a substrate as an anode electrode. This substrate 47 needs to have conductivity, but since it only needs to work as an anode electrode, it is not a substrate entirely made of a conductive material, but a substrate having a metal film formed on the entire surface of a glass substrate or a ceramic substrate, for example. It may be used, and further, the patterned metal film may be used. In this embodiment, this substrate 4
As No. 7, for example, an n-type single crystal silicon substrate having a crystal plane orientation (001) and a specific resistance of 0.8 to 1.2 Ωcm was used.

【0092】48は酸化シリコン膜であり、この酸化シ
リコン膜48の膜厚は、後述するゲート膜49とアノー
ド電極としての基板47との間に印加される動作電圧に
対して絶縁破壊に充分に耐えられるような膜厚に設定す
る。具体的には、この酸化シリコン膜48の膜厚は例え
ば500nmとする。なお、酸化シリコン膜48の代わ
りに例えば窒化シリコン膜のような絶縁膜を用いても良
い。
Reference numeral 48 is a silicon oxide film, and the film thickness of the silicon oxide film 48 is sufficient for dielectric breakdown with respect to an operating voltage applied between a gate film 49 described later and a substrate 47 as an anode electrode. Set the film thickness to withstand. Specifically, the film thickness of the silicon oxide film 48 is, eg, 500 nm. An insulating film such as a silicon nitride film may be used instead of the silicon oxide film 48.

【0093】49はゲート膜であり、このゲート膜49
は、後述する酸化シリコン膜56,58(図24参照)
のエッチング時に用いられる弗化水素酸水溶液に容易に
侵されないことが要求される。具体的には、ゲート膜4
9として、例えば膜厚が300nmのポリシリコン膜を
用いる。
Reference numeral 49 is a gate film, and this gate film 49
Is a silicon oxide film 56, 58 described later (see FIG. 24).
Is required not to be easily attacked by the hydrofluoric acid aqueous solution used during the etching. Specifically, the gate film 4
For example, a polysilicon film having a film thickness of 300 nm is used as 9.

【0094】50は窒化シリコン膜であり、この窒化シ
リコン膜50は、ゲート膜49と後述の冷陰極との間の
層間絶縁膜となる。この窒化シリコン膜50の膜厚は、
ゲート膜49と冷陰極52aとの間の絶縁耐圧が十分高
くなるように設定する。具体的には、この窒化シリコン
膜50の膜厚は例えば500nmとする。
Reference numeral 50 is a silicon nitride film, and this silicon nitride film 50 serves as an interlayer insulating film between the gate film 49 and a cold cathode described later. The film thickness of the silicon nitride film 50 is
The dielectric strength between the gate film 49 and the cold cathode 52a is set to be sufficiently high. Specifically, the film thickness of the silicon nitride film 50 is, eg, 500 nm.

【0095】51は酸化シリコン膜48、ゲート膜49
及び窒化シリコン膜50に形成した開口である。この開
口51は、後述の冷陰極52aの形成時に用いられるも
のであり、その大きさはゲート電極49と冷陰極52a
との位置関係及び全体のプロセスとの兼ね合いから最適
になるように設定する。また、この開口51の形状は、
冷陰極52aの形状をも決定する一つのファクターであ
るので、実験的に最適化する必要がある。具体的には、
この開口51は、例えば一辺が2μmの正方形の形に形
成する。
51 is a silicon oxide film 48 and a gate film 49.
And the openings formed in the silicon nitride film 50. The opening 51 is used when forming a cold cathode 52a, which will be described later, and the size thereof is the same as that of the gate electrode 49 and the cold cathode 52a.
The optimum setting is based on the positional relationship with and the overall process. The shape of the opening 51 is
Since it is one factor that also determines the shape of the cold cathode 52a, it is necessary to optimize it experimentally. In particular,
The opening 51 is formed in a square shape having a side of 2 μm, for example.

【0096】52は冷陰極の導電膜である。そして、開
口51の上方の部分におけるこの導電膜52に冷陰極5
2aが形成されている。この冷陰極52a以外の部分の
導電膜52は、冷陰極52aの電極である。この導電膜
52は、冷陰極52aの放出電流を多くするために仕事
関数ができるだけ小さいことが好ましく、更に、後述の
酸化シリコン膜のエッチング時に用いられる弗化水素酸
水溶液に侵されないものを用いる。もちろん、この導電
膜52としては、炭化金属やほう化金属などを用いるこ
とも可能である。
Reference numeral 52 is a cold cathode conductive film. Then, the cold cathode 5 is formed on the conductive film 52 above the opening 51.
2a is formed. The conductive film 52 other than the cold cathode 52a is an electrode of the cold cathode 52a. The conductive film 52 preferably has a work function as small as possible in order to increase the emission current of the cold cathode 52a, and further, one that is not corroded by the hydrofluoric acid aqueous solution used when etching the silicon oxide film described later is used. Of course, as the conductive film 52, metal carbide, metal boride, or the like can be used.

【0097】52bは、後述の冷陰極形成時に鋳型とし
て用いた酸化シリコン膜56及び酸化シリコン膜58
(図24参照)をエッチング除去する際に用いたエッチ
ングホールである。このエッチングホール52bの大き
さ及び個数は、エッチング液の交換が充分に行われるよ
うに設定する。具体的には、このエッチングホール52
bは、例えば開口51の中心から5μm離れた位置に、
一辺3μmの開口を2個対称に形成する。
52b is a silicon oxide film 56 and a silicon oxide film 58 used as a template in forming a cold cathode described later.
Etching holes used when removing (see FIG. 24) by etching. The size and number of the etching holes 52b are set so that the etching liquid can be sufficiently exchanged. Specifically, this etching hole 52
b is, for example, at a position 5 μm away from the center of the opening 51,
Two openings each having a side of 3 μm are formed symmetrically.

【0098】53はパッシベーション及び真空封入のた
めの保護膜であり、この保護膜53としては、できるだ
け高い真空度の真空雰囲気で形成することができ、しか
もクラックなどの発生によって真空が破られることを避
けるために応力が小さいものを用いるのが好ましい。こ
の保護膜53の膜厚は、冷陰極用の導電膜52に形成さ
れた開口52bが完全に封止される膜厚に設定する。具
体的には、この保護膜53として、例えばスパッタリン
グ法により膜厚が2μmの酸化シリコン膜を用いる。
Reference numeral 53 is a protective film for passivation and vacuum encapsulation. The protective film 53 can be formed in a vacuum atmosphere having a vacuum degree as high as possible, and the vacuum should not be broken due to cracks or the like. In order to avoid it, it is preferable to use one having a small stress. The film thickness of the protective film 53 is set to a film thickness that completely seals the opening 52b formed in the cold cathode conductive film 52. Specifically, as the protective film 53, for example, a silicon oxide film having a film thickness of 2 μm is used by a sputtering method.

【0099】54はアノード電極としての基板47のバ
ックコンタクト電極である。基板47としてn型単結晶
シリコン基板を用いる場合には、n型単結晶シリコン基
板とオーミック接合が得られるように、このバックコン
タクト電極54として、例えば膜厚が150nmのイン
ジウム膜と膜厚が300nmの金膜との2層膜を用い
る。なお、ガラス基板などの絶縁性基板上に金属膜を形
成したものを基板47として用いる場合には、表面側か
らこの基板47に対するコンタクトを取ることができる
ので、このバックコンタクト電極54は形成する必要が
ない。
Reference numeral 54 is a back contact electrode of the substrate 47 as an anode electrode. When an n-type single crystal silicon substrate is used as the substrate 47, for example, an indium film having a thickness of 150 nm and a thickness of 300 nm are used as the back contact electrode 54 so that an ohmic junction with the n-type single crystal silicon substrate can be obtained. A two-layer film with a gold film is used. When a metal film formed on an insulating substrate such as a glass substrate is used as the substrate 47, the back contact electrode 54 needs to be formed because contact can be made with respect to the substrate 47 from the front surface side. There is no.

【0100】次に、上述のように構成した本実施例によ
る密閉キャビティ型マイクロ3極管の製造方法を図18
乃至図25を参照して説明する。
Next, a method of manufacturing the closed cavity type micro triode according to this embodiment having the above-described structure will be described with reference to FIG.
It will be described with reference to FIGS.

【0101】まず、図18に示すように、例えばn型単
結晶シリコン基板ような基板47の全面に、例えば熱酸
化法、スパッタ法、減圧CVD法(LPCVD)法、プ
ラズマCVD法などにより酸化シリコン膜48を形成す
る。
First, as shown in FIG. 18, silicon oxide is formed on the entire surface of a substrate 47 such as an n-type single crystal silicon substrate by, for example, a thermal oxidation method, a sputtering method, a low pressure CVD method (LPCVD) method, a plasma CVD method or the like. The film 48 is formed.

【0102】次に、酸化シリコン膜48の全面に、LP
CVD法、スパッタリング法などによりゲート膜49を
形成した後、例えば、後に3極管の電気特性を調べるた
めに外部電極とのコンタクトを取ることができるように
このゲート膜49をリソグラフィ及びエッチングにより
所定形状にパターニングする。なお、3極管の電気特性
を調べる必要がない場合には、このゲート膜49のパタ
ーニングを行う必要はない。
Next, LP is formed on the entire surface of the silicon oxide film 48.
After the gate film 49 is formed by the CVD method, the sputtering method, or the like, the gate film 49 is formed by lithography and etching so that the gate film 49 can be contacted with an external electrode for later examination of electrical characteristics of the triode. Pattern into a shape. If it is not necessary to check the electrical characteristics of the triode, it is not necessary to pattern the gate film 49.

【0103】次に、図19に示すように、窒化シリコン
膜50を基板全面にLPCVD法、スパッタリング法な
どにより形成する。
Next, as shown in FIG. 19, a silicon nitride film 50 is formed on the entire surface of the substrate by LPCVD, sputtering or the like.

【0104】次に、図20に示すように、この窒化シリ
コン膜50上に、冷陰極形成用の開口51に対応する部
分が開口したレジストパターン55をリソグラフィによ
り形成する。
Then, as shown in FIG. 20, a resist pattern 55 having an opening corresponding to the opening 51 for forming the cold cathode is formed on the silicon nitride film 50 by lithography.

【0105】次に、このレジストパターン55をマスク
として窒化シリコン膜50、ゲート膜49及び酸化シリ
コン膜48を例えばリアクティブイオンエッチング(R
IE)法により順次エッチングして、図21に示すよう
に、開口51を形成する。
Next, using the resist pattern 55 as a mask, the silicon nitride film 50, the gate film 49 and the silicon oxide film 48 are subjected to, for example, reactive ion etching (R).
By sequentially etching by the IE) method, openings 51 are formed as shown in FIG.

【0106】次に、このレジストパターン55を除去し
た後、図22に示すように、基板全面に酸化シリコン膜
56をスパッタリング法、LPCVD法などにより形成
する。この酸化シリコン膜56は、後述のシリコン膜5
7の酸化時に、開口51の側壁に露出しているゲート膜
49の保護膜として用いられるものである。従って、こ
の酸化シリコン膜56の膜厚は、この酸化時に酸化反応
種がゲート膜49に達しないような膜厚に設定する。具
体的には、この酸化シリコン膜56の膜厚は例えば50
0nmとする。
Next, after removing the resist pattern 55, a silicon oxide film 56 is formed on the entire surface of the substrate by a sputtering method, an LPCVD method or the like, as shown in FIG. The silicon oxide film 56 is a silicon film 5 described later.
It is used as a protective film for the gate film 49 exposed on the side wall of the opening 51 at the time of oxidizing 7. Therefore, the film thickness of the silicon oxide film 56 is set to such a value that the oxidation reaction species do not reach the gate film 49 during the oxidation. Specifically, the film thickness of the silicon oxide film 56 is, for example, 50.
0 nm.

【0107】次に、ポリシリコン膜あるいはアモルファ
スシリコン膜のようなシリコン膜57を基板全面に例え
ばCVD法により形成する。このシリコン膜57の膜厚
は、前述の開口51の径及び深さに応じて最適に設計す
る必要があり、後述のようにこのシリコン膜57を酸化
したときに、開口51が逆錐状に埋められるような膜厚
に設定する。具体的には、このシリコン膜57の膜厚は
例えば500nmとする。
Next, a silicon film 57 such as a polysilicon film or an amorphous silicon film is formed on the entire surface of the substrate by, for example, the CVD method. The film thickness of the silicon film 57 needs to be optimally designed according to the diameter and the depth of the opening 51 described above, and when the silicon film 57 is oxidized as described later, the opening 51 has an inverted cone shape. Set the film thickness so that it can be filled. Specifically, the film thickness of the silicon film 57 is, eg, 500 nm.

【0108】次に、図23に示すように、シリコン膜5
7を全て熱酸化して酸化シリコン膜58とする。この熱
酸化は、例えば1100℃のバーニング酸化を20分行
う。この場合、開口51の側面から成長してくる酸化シ
リコン膜58が出会う場所では、この酸化シリコン膜5
8に大きな応力が生じること及びこの酸化シリコン膜5
8の表面からシリコン膜57までの距離が長くなるため
に酸化反応種の供給が少なくなることにより、成長速度
が遅くなる。その結果、開口51の部分におけるこの酸
化シリコン膜58の表面には、先端が極めて鋭い逆錐状
の凹部が形成される。この逆錐状の形状の凹部の部分の
酸化シリコン膜58が冷陰極形成用の鋳型となる。
Next, as shown in FIG. 23, the silicon film 5
All 7 are thermally oxidized to form a silicon oxide film 58. For this thermal oxidation, for example, burning oxidation at 1100 ° C. is performed for 20 minutes. In this case, in the place where the silicon oxide film 58 growing from the side surface of the opening 51 meets, the silicon oxide film 5 is formed.
8 causes a large stress and the silicon oxide film 5
Since the distance from the surface of No. 8 to the silicon film 57 becomes long, the supply of the oxidizing reaction species becomes small, so that the growth rate becomes slow. As a result, on the surface of the silicon oxide film 58 in the portion of the opening 51, an inverted cone-shaped concave portion having an extremely sharp tip is formed. The silicon oxide film 58 in the concave portion having the inverted pyramidal shape serves as a mold for forming the cold cathode.

【0109】次に、図24に示すように、開口51を含
む犠牲層となる領域のみ残すように酸化シリコン膜56
及び酸化シリコン膜58をフォトリソグラフィ及びエッ
チングによりパターニングする。この犠牲層となる領域
の大きさは、この犠牲層を除去したときに、後述するエ
ッチングホール52bと開口51とがつながるように設
定する。
Next, as shown in FIG. 24, the silicon oxide film 56 is left so that only the region which becomes the sacrifice layer including the opening 51 is left.
The silicon oxide film 58 is patterned by photolithography and etching. The size of the region serving as the sacrificial layer is set so that the etching hole 52b and the opening 51 described later are connected to each other when the sacrificial layer is removed.

【0110】次に、冷陰極及びその電極となる導電膜5
2を基板全面に、例えば電子ビーム(EB)蒸着法、ス
パッタリング法などにより形成した後、この導電膜52
のパターニングを行う。このパターニングは、上述の犠
牲層となる領域の酸化シリコン膜56及び酸化シリコン
膜58を導電膜52が完全に被覆するように行う。次
に、リソグラフィ及びエッチングにより、この導電膜5
2にエッチングホール52bを形成する。
Next, the cold cathode and the conductive film 5 which becomes the electrode thereof.
2 is formed on the entire surface of the substrate by, for example, an electron beam (EB) vapor deposition method or a sputtering method, and then the conductive film 52 is formed.
Patterning is performed. This patterning is performed so that the conductive film 52 completely covers the silicon oxide film 56 and the silicon oxide film 58 in the above-described sacrificial layer region. Next, the conductive film 5 is formed by lithography and etching.
Etching hole 52b is formed in 2.

【0111】次に、導電膜52をマスクとして、エッチ
ングホール52bを通して、弗化水素酸水溶液でエッチ
ングを行うことにより、図25に示すように、犠牲層
(酸化シリコン膜56及び酸化シリコン膜58)をすべ
てエッチング除去する。
Next, using the conductive film 52 as a mask, etching is performed with an aqueous solution of hydrofluoric acid through the etching hole 52b, so that the sacrificial layer (silicon oxide film 56 and silicon oxide film 58) is formed as shown in FIG. Are all removed by etching.

【0112】次に、図17に示すように、基板全面にス
パッタリング法、EB蒸着法などにより例えば酸化シリ
コン膜のような保護膜53を形成して、真空封止及びパ
ッシベーションを行う。この後、基板47の裏面に例え
ばインジウムと金を蒸着法により形成してバックコンタ
クト電極54を形成する。これにより、目的とする倒立
型の密閉キャビティ型マイクロ3極管が完成される。
Next, as shown in FIG. 17, a protective film 53 such as a silicon oxide film is formed on the entire surface of the substrate by a sputtering method, an EB vapor deposition method or the like, and vacuum sealing and passivation are performed. Then, for example, indium and gold are formed on the back surface of the substrate 47 by a vapor deposition method to form the back contact electrode 54. As a result, the desired inverted closed cavity type micro triode is completed.

【0113】以上に説明したように、本実施例によれ
ば、シリコン膜57を熱酸化することにより形成される
酸化シリコン膜58のうち開口51の内部の表面に、先
端が極めて鋭い逆錐状の形状のホールが形成され、この
ホールを鋳型として冷陰極52aが形成されるので、先
端の曲率半径が極めて小さい冷陰極52aを形成するこ
とができるとともに、冷陰極52aの材料として金属や
炭化金属等の電子放出効率が高いものを用いることがで
きる。これにより、極めて電子放出効率の高い冷陰極を
形成することができ、従って、特性の優れたマイクロ3
極管を製造することができる。
As described above, according to this embodiment, the silicon oxide film 58 formed by thermally oxidizing the silicon film 57 has an inverted cone shape with a very sharp tip on the surface inside the opening 51. Since a hole in the shape of is formed and the cold cathode 52a is formed by using this hole as a mold, it is possible to form the cold cathode 52a having an extremely small radius of curvature at the tip and to use a metal or a metal carbide as the material of the cold cathode 52a. It is possible to use those having a high electron emission efficiency such as. As a result, a cold cathode having an extremely high electron emission efficiency can be formed, and accordingly, the micro 3 having excellent characteristics can be formed.
A pole can be manufactured.

【0114】上述のようにして製造した密閉キャビティ
型マイクロ3極管の電気特性を測定したところ、例え
ば、相互コンダクタンスが25μS、電流増幅率が20
程度の値が得られた。
When the electrical characteristics of the closed cavity type micro triode manufactured as described above were measured, for example, the mutual conductance was 25 μS and the current amplification factor was 20.
A value of degree was obtained.

【0115】[0115]

【発明の効果】以上説明したように、本発明の冷陰極
は、先端部に胴体部よりも鋭い突起を設けることによ
り、電子放出電圧を低電圧化し、冷陰極本体の電気抵抗
を小さくできるので、放出電子のエネルギーを小さくで
き、高エネルギー電子の衝突によるアノード電極材料か
らの吸着分子や電極材料の脱離による真空度の劣化、高
エネルギー電子と気体分子の衝突による放電等による冷
陰極の損傷や破壊、ジュール熱による冷陰極の加熱から
生じる吸着分子の脱離、冷陰極先端部の形状の変形や破
壊等防ぐことができ、電界放出素子の電気特性の安定性
や寿命を向上させることができる。
As described above, in the cold cathode of the present invention, the electron emission voltage can be lowered and the electric resistance of the cold cathode main body can be reduced by providing the tip portion with the sharper protrusion than the body portion. , The energy of emitted electrons can be reduced, the degree of vacuum is deteriorated by the adsorption of adsorbed molecules and electrode materials from the anode electrode material due to the collision of high energy electrons, and the cold cathode is damaged by the discharge due to the collision of high energy electrons and gas molecules. It is possible to prevent desorption, desorption of adsorbed molecules caused by heating of the cold cathode by Joule heat, deformation and destruction of the shape of the tip of the cold cathode, and to improve the stability and life of the electric characteristics of the field emission device. it can.

【0116】また、本発明の電界放出型素子の製造方法
は、冷陰極を異方性エッチングによるエッチストップ及
びシリコンの酸化を用いて形成することにより、冷陰極
形状の再現性、均一性をよくし、冷陰極先端の先鋭化を
実現できる。また、ゲート電極と冷陰極の間隔を酸化シ
リコン膜の膜厚で制御し、ゲート電極と冷陰極の先端部
の位置関係がシリコン基板中の埋め込み酸化シリコン膜
や電気化学的エッチングによるエッチストップ技術等を
用いて制御するので、冷陰極から非常に近い位置に精度
よくゲート電極を配置でき、電子放出電圧の低いマイク
ロ2極管が再現性、均一性よく製造できる。さらに、電
子放出効率の優れた金属や炭化金属等の各種の電界放出
素子に最も適した冷陰極材料を利用することができる。
Further, in the method for manufacturing a field emission device of the present invention, the cold cathode is formed by using the etch stop by anisotropic etching and the oxidation of silicon to improve the reproducibility and uniformity of the cold cathode shape. However, sharpening of the tip of the cold cathode can be realized. In addition, the distance between the gate electrode and the cold cathode is controlled by the thickness of the silicon oxide film, and the positional relationship between the gate electrode and the tip of the cold cathode is such that the embedded silicon oxide film in the silicon substrate or the etch stop technology by electrochemical etching, etc. Since it is controlled by using, the gate electrode can be accurately arranged at a position very close to the cold cathode, and a micro-diode having a low electron emission voltage can be manufactured with good reproducibility and uniformity. Furthermore, the cold cathode material most suitable for various field emission devices such as metals and metal carbides having excellent electron emission efficiency can be used.

【図面の簡単な説明】[Brief description of drawings]

【図1】本発明の一実施例により製造されるマイクロ3
極管を示す素子断面図である。
FIG. 1 is a micro 3 manufactured according to an embodiment of the present invention.
It is an element sectional view showing a polar tube.

【図2】本発明の一実施例のマイクロ3極管の製造方法
の工程を示す素子断面図である。
FIG. 2 is an element cross-sectional view showing steps of a method for manufacturing a micro-triode according to an embodiment of the present invention.

【図3】本発明の一実施例のマイクロ3極管の製造方法
の工程を示す素子断面図である。
FIG. 3 is an element sectional view showing steps of a method for manufacturing a micro-triode according to an embodiment of the present invention.

【図4】本発明の一実施例のマイクロ3極管の製造方法
の工程を示す素子断面図である。
FIG. 4 is an element cross-sectional view showing steps of a method for manufacturing a micro-triode according to an embodiment of the present invention.

【図5】本発明の一実施例のマイクロ3極管の製造方法
の工程を示す素子断面図である。
FIG. 5 is an element cross-sectional view showing steps of a method for manufacturing a micro-triode according to an embodiment of the present invention.

【図6】本発明の一実施例のマイクロ3極管の製造方法
の工程を示す素子断面図である。
FIG. 6 is an element cross-sectional view showing steps of a method for manufacturing a micro-triode according to an embodiment of the present invention.

【図7】本発明の一実施例のマイクロ3極管の製造方法
の工程を示す素子断面図である。
FIG. 7 is an element sectional view showing steps of a method for manufacturing a micro-triode according to an embodiment of the present invention.

【図8】本発明の一実施例のマイクロ3極管の製造方法
の工程を示す素子断面図である。
FIG. 8 is an element cross-sectional view showing steps of a method for manufacturing a micro-triode according to an embodiment of the present invention.

【図9】本発明の一実施例のマイクロ3極管の製造方法
の工程を示す素子断面図である。
FIG. 9 is an element cross-sectional view showing steps of a method for manufacturing a micro-triode according to an embodiment of the present invention.

【図10】本発明の一実施例のマイクロ3極管の製造方
法の工程を示す素子断面図である。
FIG. 10 is an element cross-sectional view showing a step in a method for manufacturing a micro-triode according to an embodiment of the present invention.

【図11】本発明の一実施例のマイクロ3極管の製造方
法の工程を示す素子断面図である。
FIG. 11 is an element cross-sectional view showing a step in a method for manufacturing a micro-triode according to an embodiment of the present invention.

【図12】本発明の一実施例のマイクロ3極管の製造方
法の工程を示す素子断面図である。
FIG. 12 is an element cross-sectional view showing a step in a method for manufacturing a micro-triode according to an embodiment of the present invention.

【図13】本発明の一実施例のマイクロ3極管の製造方
法の工程を示す素子断面図である。
FIG. 13 is an element cross-sectional view showing steps of a method for manufacturing a micro-triode according to an embodiment of the present invention.

【図14】本発明の一実施例のマイクロ3極管の製造方
法の工程を示す素子断面図である。
FIG. 14 is an element cross-sectional view showing steps of a method for manufacturing a micro-triode according to an embodiment of the present invention.

【図15】本発明の他の実施例のマイクロ2極管の製造
方法の工程を示す素子断面図である。
FIG. 15 is an element sectional view showing steps of a method for manufacturing a micro-diode according to another embodiment of the present invention.

【図16】本発明の更に他の実施例のマイクロ2極管の
製造方法の工程を示す素子断面図である。
FIG. 16 is an element sectional view showing steps of a method for manufacturing a micro-diode according to still another embodiment of the present invention.

【図17】本発明の更にまた他の実施例による製造され
るマイクロ3極管を示す素子断面図である。
FIG. 17 is a device cross-sectional view showing a micro-triode manufactured according to still another embodiment of the present invention.

【図18】本発明の更にまた他の実施例のマイクロ3極
管の製造方法の工程を示す素子断面図である。
FIG. 18 is a sectional view of an element showing steps of a method of manufacturing a micro-triode according to still another embodiment of the present invention.

【図19】本発明の更にまた他の実施例のマイクロ3極
管の製造方法の工程を示す素子断面図である。
FIG. 19 is an element sectional view showing steps of a method for manufacturing a micro-triode according to still another embodiment of the present invention.

【図20】本発明の更にまた他の実施例のマイクロ3極
管の製造方法の工程を示す素子断面図である。
FIG. 20 is an element cross-sectional view showing a step in a method for manufacturing a micro-triode according to still another embodiment of the present invention.

【図21】本発明の更にまた他の実施例のマイクロ3極
管の製造方法の工程を示す素子断面図である。
FIG. 21 is an element sectional view showing steps of a method for manufacturing a micro-triode according to still another embodiment of the present invention.

【図22】本発明の更にまた他の実施例のマイクロ3極
管の製造方法の工程を示す素子断面図である。
FIG. 22 is an element cross-sectional view showing a step in a method for manufacturing a micro-triode according to still another embodiment of the present invention.

【図23】本発明の更にまた他の実施例のマイクロ3極
管の製造方法の工程を示す素子断面図である。
FIG. 23 is an element sectional view showing steps of a method for manufacturing a micro-triode according to still another embodiment of the present invention.

【図24】本発明の更にまた他の実施例のマイクロ3極
管の製造方法の工程を示す素子断面図である。
FIG. 24 is an element sectional view showing steps of a method for manufacturing a micro-triode according to still another embodiment of the present invention.

【図25】本発明の更にまた他の実施例のマイクロ3極
管の製造方法の工程を示す素子断面図である。
FIG. 25 is an element sectional view showing steps of a method for manufacturing a micro-triode according to still another embodiment of the present invention.

【図26】逆ピラミッド型凹部への酸化シリコン膜の形
成を説明する素子断面図である。
FIG. 26 is an element cross-sectional view illustrating formation of a silicon oxide film in an inverted pyramid type recess.

【図27】従来の製造方法の工程を示す素子断面図であ
る。
FIG. 27 is an element cross-sectional view showing the steps of the conventional manufacturing method.

【図28】従来の製造方法の工程を示す素子断面図であ
る。
FIG. 28 is an element sectional view showing a step of the conventional manufacturing method.

【図29】従来の製造方法の工程を示す素子断面図であ
る。
FIG. 29 is an element cross-sectional view showing the steps of the conventional manufacturing method.

【図30】従来の製造方法の工程を示す素子断面図であ
る。
FIG. 30 is an element cross-sectional view showing a step in a conventional manufacturing method.

【図31】従来の製造方法の工程を示す素子断面図であ
る。
FIG. 31 is an element cross-sectional view showing steps of a conventional manufacturing method.

【符号の説明】[Explanation of symbols]

1 n型Si(100)基板 2 第1の窒化シリコン膜 3 第1の開口 4 p型Si層 5 第1の酸化シリコン膜 6 金属膜 7 保護膜 8 リード線 9 第2の酸化シリコン膜 10 冷陰極 11 ゲート膜 12 第3の酸化シリコン膜 13 窒化シリコン膜 14 第2の開口 15 冷陰極用電極膜 16 第3の開口 17 アノード電極用金属膜 18 絶縁膜 19 酸化シリコン膜 20 窒化シリコン膜 21 ポリシリコン膜 22 冷陰極形成用開口 23 シリコン基板 24 ポリシリコン膜 25 エッチング用開口 26 冷陰極 27 酸化シリコン膜 28 酸化シリコン膜 29 第1酸化シリコン膜 30 (100)n型SIMOXシリコン基板 31 ゲート電極 32 窒化シリコン膜 33 開口 34 (111)結晶面 35 第2酸化シリコン膜 36 タングステン膜 37 冷陰極 38 ガラス基板 39 透明導電膜(ITO膜) 40 銀エポキシ樹脂 41 (100)p型シリコン基板 42 n型導電層 43 第1開口 44 酸化シリコン膜 45 第2開口 46 リード線 47 基板 48 酸化シリコン膜 49 ゲート膜 50 窒化シリコン膜 51 開口 52 導電膜 52a 冷陰極 53 保護膜 56 酸化シリコン膜 57 シリコン膜 58 酸化シリコン膜 1 n-type Si (100) substrate 2 first silicon nitride film 3 first opening 4 p-type Si layer 5 first silicon oxide film 6 metal film 7 protective film 8 lead wire 9 second silicon oxide film 10 cold Cathode 11 Gate film 12 Third silicon oxide film 13 Silicon nitride film 14 Second opening 15 Cold cathode electrode film 16 Third opening 17 Metal film for anode electrode 18 Insulating film 19 Silicon oxide film 20 Silicon nitride film 21 Poly Silicon film 22 Opening for forming cold cathode 23 Silicon substrate 24 Polysilicon film 25 Opening for etching 26 Cold cathode 27 Silicon oxide film 28 Silicon oxide film 29 First silicon oxide film 30 (100) n-type SIMOX silicon substrate 31 Gate electrode 32 Nitriding Silicon film 33 Opening 34 (111) crystal face 35 Second silicon oxide film 36 Tungsten 37 cold cathode 38 glass substrate 39 transparent conductive film (ITO film) 40 silver epoxy resin 41 (100) p-type silicon substrate 42 n-type conductive layer 43 first opening 44 silicon oxide film 45 second opening 46 lead wire 47 substrate 48 oxidation Silicon film 49 Gate film 50 Silicon nitride film 51 Opening 52 Conductive film 52a Cold cathode 53 Protective film 56 Silicon oxide film 57 Silicon film 58 Silicon oxide film

フロントページの続き (72)発明者 河村 和彦 川崎市中原区井田1618番地 新日本製鐵株 式会社先端技術研究所内Front page continuation (72) Inventor Kazuhiko Kawamura 1618 Ida, Nakahara-ku, Kawasaki City Nippon Steel Corp. Advanced Technology Research Laboratories

Claims (10)

【特許請求の範囲】[Claims] 【請求項1】 先端に鋭く尖った突起と、該突起と連続
曲線状のつながりをもつ形状を有する胴体部とを備えた
冷陰極を有する電界放出型素子。
1. A field emission device having a cold cathode having a sharply pointed projection at its tip and a body having a shape having a continuous curved connection with the projection.
【請求項2】 シリコン基板上、または該基板表面に絶
縁膜、シリコン薄膜のサンドイッチ構造を有するシリコ
ン基板上にエッチングによりくぼみを形成し、該くぼみ
を酸化して第1の酸化シリコン膜を形成する工程と、 該第1の酸化シリコン膜上に導電膜を形成する工程と、 前記第1の酸化シリコン膜を除去し、前記導電膜を露出
させる工程とを具備することを特徴とする冷陰極の製造
方法。
2. A dent is formed by etching on a silicon substrate or a silicon substrate having a sandwich structure of an insulating film and a silicon thin film on the surface of the substrate, and the dent is oxidized to form a first silicon oxide film. A step of forming a conductive film on the first silicon oxide film; and a step of removing the first silicon oxide film and exposing the conductive film. Production method.
【請求項3】 シリコン基板上、または該基板表面に絶
縁膜、シリコン薄膜のサンドイッチ構造を有するシリコ
ン基板上にエッチングによりくぼみを形成する工程と、 該くぼみだけを局所的に酸化し、第1の酸化シリコン膜
を形成する工程と、 前記シリコン基板の前記くぼみの周囲をエッチングする
工程と、 前記エッチングされた基板表面を酸化し、第2の酸化シ
リコン膜を形成する工程と、 第1の酸化シリコン膜上に第1の導電膜を、第2の酸化
シリコン膜上に第2の導電膜を形成する工程と、 前記第1の酸化シリコン膜を除去する工程とを具備する
ことを特徴とするマイクロ2極管の製造方法。
3. A step of forming a recess by etching on a silicon substrate or on a silicon substrate having a sandwich structure of an insulating film and a silicon thin film on the surface of the substrate, and locally oxidizing only the recess to form a first A step of forming a silicon oxide film, a step of etching the periphery of the recess of the silicon substrate, a step of oxidizing the etched substrate surface to form a second silicon oxide film, a first silicon oxide film And a step of forming a first conductive film on the film, a second conductive film on the second silicon oxide film, and a step of removing the first silicon oxide film. Method for manufacturing a dipole.
【請求項4】 シリコン基板上、または該基板表面に絶
縁膜、シリコン薄膜のサンドイッチ構造を有するシリコ
ン基板上にエッチングによりくぼみを形成する工程と、 該くぼみだけを局所的に酸化し、第1の酸化シリコン膜
を形成する工程と、 前記シリコン基板の前記くぼみの周囲をエッチングする
工程と、 前記エッチングされた基板表面を酸化し、第2の酸化シ
リコン膜を形成する工程と、 第1の酸化シリコン膜上に第1の導電膜を、第2の酸化
シリコン膜上に第2の導電膜を形成する工程と、 前記第1、第2の導電膜上に第1、第2の絶縁膜をそれ
ぞれ形成し、該第1、第2の絶縁膜を開口して前記第
1、第2の導電膜を露出させる工程と、 前記開口を通して第1の酸化シリコン膜を除去する工程
と、 真空中において絶縁膜を堆積し、前記開口を封じる工程
とを具備することを特徴とするマイクロ3極管の製造方
法。
4. A step of forming a recess by etching on a silicon substrate or on a silicon substrate having a sandwich structure of an insulating film and a silicon thin film on the surface of the substrate, and locally oxidizing only the recess to form a first A step of forming a silicon oxide film, a step of etching the periphery of the recess of the silicon substrate, a step of oxidizing the etched substrate surface to form a second silicon oxide film, a first silicon oxide film Forming a first conductive film on the film, forming a second conductive film on the second silicon oxide film, and forming first and second insulating films on the first and second conductive films, respectively. Forming and opening the first and second insulating films to expose the first and second conductive films; removing the first silicon oxide film through the openings; insulating in a vacuum; Deposited film Micro triode manufacturing method characterized by comprising the step of sealing the said opening.
【請求項5】 表面に絶縁膜、導電性シリコン薄膜のサ
ンドイッチ構造を有するシリコン基板上にエッチングに
よりくぼみを形成し、該くぼみを酸化して第1の酸化シ
リコン膜を形成する工程と、 前記第1の酸化シリコン膜上に導電膜を形成する工程
と、 前記シリコン基板を除去する工程と、 前記第1の酸化シリコン膜を除去し、前記導電膜を露出
させる工程とを具備することを特徴とするマイクロ2極
管の製造方法。
5. A step of forming a recess by etching on a silicon substrate having a sandwich structure of an insulating film and a conductive silicon thin film on the surface, and oxidizing the recess to form a first silicon oxide film; A step of forming a conductive film on the first silicon oxide film, a step of removing the silicon substrate, and a step of removing the first silicon oxide film and exposing the conductive film. A method of manufacturing a micro-diode.
【請求項6】 第1導電層からなるシリコン基板表面に
第2導電層を形成する工程と、 該シリコン基板にエッチングによりくぼみを形成し、該
くぼみを酸化して第1の酸化シリコン膜を形成する工程
と、 前記第1の酸化シリコン膜上に導電膜を形成する工程
と、 前記第2導電層を残し第1導電層からなるシリコン基板
だけを除去する工程と、 前記第1の酸化シリコン膜を除去し、前記導電膜を露出
させる工程とを具備することを特徴とするマイクロ2極
管の製造方法。
6. A step of forming a second conductive layer on a surface of a silicon substrate composed of a first conductive layer, and forming a recess in the silicon substrate by etching, and oxidizing the recess to form a first silicon oxide film. A step of forming a conductive film on the first silicon oxide film, a step of removing the silicon substrate made of the first conductive layer while leaving the second conductive layer, and a step of forming the first silicon oxide film. And a step of exposing the conductive film to expose the conductive film.
【請求項7】 基板をエッチングするか、または該基板
上に薄膜を堆積し、該薄膜を開口することによってくぼ
みを形成する工程と、 前記基板上に絶縁膜を形成する工程と、 該絶縁膜上にシリコン薄膜を堆積する工程と、 該シリコン薄膜を酸化し、第1の酸化シリコン膜を形成
する工程と、 該第1の酸化シリコン膜上に導電膜を形成する工程と、 前記第1の酸化シリコン膜及び前記絶縁膜を除去し、前
記導電膜を露出させる工程とを具備することを特徴とす
る冷陰極の製造方法。
7. A step of forming a recess by etching a substrate or depositing a thin film on the substrate and opening the thin film, a step of forming an insulating film on the substrate, and the insulating film. A step of depositing a silicon thin film thereon, a step of oxidizing the silicon thin film to form a first silicon oxide film, a step of forming a conductive film on the first silicon oxide film, And a step of removing the silicon oxide film and the insulating film to expose the conductive film.
【請求項8】 基板表面または、基板上に第1の絶縁
膜、第1の導電膜及び第2の絶縁膜のサンドイッチ構造
を形成し、前記第1の絶縁膜、第1の導電膜及び第2の
絶縁膜のサンドイッチ構造を開口することによってくぼ
みを形成する工程と、 前記第2の絶縁膜上に第3の絶縁膜を形成する工程と、 前記第3の絶縁膜上にシリコン薄膜を堆積する工程と、 前記シリコン薄膜を酸化し、第1の酸化シリコン膜を形
成する工程と、 該第1の酸化シリコン膜上に第2の導電膜を形成する工
程と、 前記第1の酸化シリコン膜及び前記第3の絶縁膜を除去
し、前記第2の導電膜を露出させる工程とを具備するこ
とを特徴とするマイクロ2極管の製造方法。
8. A sandwich structure of a first insulating film, a first conductive film and a second insulating film is formed on the surface of the substrate or on the substrate, and the first insulating film, the first conductive film and the second conductive film are formed. Forming an indentation by opening the sandwich structure of the second insulating film; forming a third insulating film on the second insulating film; and depositing a silicon thin film on the third insulating film. A step of oxidizing the silicon thin film to form a first silicon oxide film, a step of forming a second conductive film on the first silicon oxide film, the first silicon oxide film And a step of removing the third insulating film and exposing the second conductive film, the method of manufacturing a micro-diode.
【請求項9】 導電性を有する基板上に第1の窒化シリ
コン膜を形成する工程と、 前記第1の窒化シリコン膜に第1の開口を形成する工程
と、 前記第1の開口を通して前記基板をエッチングする工程
と、 前記第1の開口を通して前記エッチング後の基板を酸化
し、第1の酸化シリコン膜を形成する工程と、 前記第1の窒化シリコン膜の残部をエッチングにより除
去する工程と、 前記第1の窒化シリコン膜の除去により露出した前記基
板を所望の深さにエッチングする工程と、 前記エッチングされた基板表面を酸化し、第2の酸化シ
リコン膜を形成する工程と、 前記第1の酸化シリコン膜及び前記第2の酸化シリコン
膜上に第1の金属膜を形成する工程と、 前記基板の全面に第3の酸化シリコン膜を形成する工程
と、 前記第3の酸化シリコン膜上に第2の窒化シリコン膜を
形成する工程と、 前記第2の窒化シリコン膜に第2の開口を形成する工程
と、 前記第2の開口を通じて、前記第3の酸化シリコン膜、
前記第2の酸化シリコン膜および前記第1の酸化シリコ
ン膜をエッチングする工程と、 前記基板の全面に真空中において保護膜を形成する工程
とを具備することを特徴とするマイクロ3極管の製造方
法。
9. A step of forming a first silicon nitride film on a conductive substrate, a step of forming a first opening in the first silicon nitride film, and the substrate through the first opening. Etching the substrate after the etching through the first opening to form a first silicon oxide film, and removing the remaining portion of the first silicon nitride film by etching. Etching the substrate exposed by the removal of the first silicon nitride film to a desired depth; oxidizing the surface of the etched substrate to form a second silicon oxide film; Forming a first metal film on the second silicon oxide film and the second silicon oxide film; forming a third silicon oxide film on the entire surface of the substrate; Forming a second silicon nitride film on the first silicon film, forming a second opening in the second silicon nitride film, and through the second opening, the third silicon oxide film,
Manufacturing a micro triode, comprising: a step of etching the second silicon oxide film and the first silicon oxide film; and a step of forming a protective film on the entire surface of the substrate in vacuum. Method.
【請求項10】 導電性を有する基板上に第1の絶縁膜
を形成する工程と、 前記第1の絶縁膜上に第1の導電膜を形成する工程と、 前記第1の導電膜上に第2の絶縁膜を形成する工程と、 前記第1の絶縁膜、前記第1の導電膜及び前記第2の絶
縁膜に第1の開口を形成する工程と、 前記第2の絶縁膜上及び前記第1の開口の内部にシリコ
ン膜を形成する工程と、 前記シリコン膜を熱酸化して酸化シリコン膜にする工程
と、 前記酸化シリコン膜を所定形状にパターニングする工程
と、 前記酸化シリコン膜上に第2の導電膜を形成する工程
と、 前記第2の導電膜に第2の開口を形成する工程と、 前記第2の開口を通して前記酸化シリコン膜をエッチン
グ除去する工程と、 真空中において前記基板の全面に保護膜を形成する工程
とを具備する密閉キャビティ型マイクロ3極管の製造方
法。
10. A step of forming a first insulating film on a conductive substrate, a step of forming a first conductive film on the first insulating film, and a step of forming a first conductive film on the first conductive film. Forming a second insulating film, forming a first opening in the first insulating film, the first conductive film, and the second insulating film; on the second insulating film; Forming a silicon film inside the first opening; thermally oxidizing the silicon film to form a silicon oxide film; patterning the silicon oxide film into a predetermined shape; Forming a second conductive film, forming a second opening in the second conductive film, etching the silicon oxide film through the second opening, and removing the silicon oxide film in a vacuum. And a step of forming a protective film on the entire surface of the substrate. Closed cavity micro triode manufacturing method.
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Cited By (4)

* Cited by examiner, † Cited by third party
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