JPH05150736A - Impedance converting circuit - Google Patents
Impedance converting circuitInfo
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- JPH05150736A JPH05150736A JP31793791A JP31793791A JPH05150736A JP H05150736 A JPH05150736 A JP H05150736A JP 31793791 A JP31793791 A JP 31793791A JP 31793791 A JP31793791 A JP 31793791A JP H05150736 A JPH05150736 A JP H05150736A
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Abstract
Description
【０００１】[0001]
【産業上の利用分野】本発明はインピーダンス変換回路
に関するものであり、特に低消費電力化が要求される分
野、例えば、バッテリー駆動液晶表示装置の液晶駆動用
電源に使用されるものである。BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to an impedance conversion circuit, and more particularly to a field in which low power consumption is required, for example, a power supply for driving a liquid crystal of a battery driven liquid crystal display device.
【０００２】[0002]
【従来技術】従来のインピーダンス変換回路としての差
動増幅回路の回路構成を図６に示し、以下これに基づき
説明する。2. Description of the Related Art A circuit configuration of a conventional differential amplifier circuit as an impedance conversion circuit is shown in FIG.
【０００３】ＰＭＯＳトランジスタＰ１のドレインとＰ
ＭＯＳトランジスタＰ２のソースとＰＭＯＳトランジス
タＰ３のソースを接続し、ＰＭＯＳトランジスタＰ２の
ドレインとＮＭＯＳトランジスタＮ１のドレインとＮＭ
ＯＳトランジスタＮ３のゲートとキャパシタＣ１の一方
の端子を接続し、ＰＭＯＳトランジスタＰ３のドレイン
とＮＭＯＳトランジスタＮ１のゲートとＮＭＯＳトラン
ジスタＮ２のゲート及びそのドレインを接続し、ＰＭＯ
ＳトランジスタＰ３のゲートとＰＭＯＳトランジスタＰ
４のドレインとＮＭＯＳトランジスタＮ３のドレインと
キャパシタＣ１の他方の端子を接続する。The drain of the PMOS transistor P1 and P
The source of the MOS transistor P2 and the source of the PMOS transistor P3 are connected, and the drain of the PMOS transistor P2, the drain of the NMOS transistor N1 and the NM
The gate of the OS transistor N3 is connected to one terminal of the capacitor C1, the drain of the PMOS transistor P3 is connected to the gate of the NMOS transistor N1, the gate of the NMOS transistor N2 and its drain, and the PMO
The gate of the S transistor P3 and the PMOS transistor P
4 is connected to the drain of the NMOS transistor N3 and the other terminal of the capacitor C1.
【０００４】ＰＭＯＳトランジスタＰ１のゲートとＰＭ
ＯＳトランジスタＰ４のゲートには定電流源による定電
圧ＶBPを供給し、ＰＭＯＳトランジスタＰ２のゲート
（基準電圧入力端子）には電源電位抵抗分割による中間
バイアスＶ+ を供給し、ＰＭＯＳトランジスタＰ１のソ
ースとＰＭＯＳトランジスタＰ４のソースに高電位（Ｖ
DD）を供給し、ＮＭＯＳトランジスタＮ１とＮＭＯＳト
ランジスタＮ２とＮＭＯＳトランジスタＮ３のそれぞれ
のソースには低電位（ＶEE）を供給する。The gate of the PMOS transistor P1 and PM
The constant voltage V BP from the constant current source is supplied to the gate of the OS transistor P4, the intermediate bias V + by the power supply potential resistance division is supplied to the gate (reference voltage input terminal) of the PMOS transistor P2, and the source of the PMOS transistor P1. And a high potential (V
DD ) and supplies a low potential (V EE ) to the sources of the NMOS transistor N1, the NMOS transistor N2, and the NMOS transistor N3.
【０００５】次に回路動作を説明する。Next, the circuit operation will be described.
【０００６】ＰＭＯＳトランジスタＰ１とＰＭＯＳトラ
ンジスタＰ４のそれぞれのゲートには定電流源による電
圧ＶBPが供給されているので、ＰＭＯＳトランジスタＰ
１とＰＭＯＳトランジスタＰ４はそれぞれ設定された定
電流を流す。差動増幅回路の出力Ｃ点はドライブトラン
ジスタを介し、容量性負荷へ接続され、この負荷に対し
充放電を行う。（ここで、ドライブトランジスタ＝負荷
駆動用トランジスタ）抵抗分割比により決定された中間
電位Ｖ+ がＰＭＯＳトランジスタＰ２のゲートに供給さ
れ、このＶ+ とＰＭＯＳトランジスタＰ３のゲートに供
給される電圧Ｖa （差動増幅回路出力電圧）がＰＭＯＳ
トランジスタＰ１〜３及びＮＭＯＳトランジスタＮ１〜
２で構成されるコンパレータ回路によって比較される。Since the voltage V BP from the constant current source is supplied to the gates of the PMOS transistor P1 and the PMOS transistor P4, the PMOS transistor P1
1 and the PMOS transistor P4 respectively flow the set constant current. The output point C of the differential amplifier circuit is connected to a capacitive load via a drive transistor, and charges and discharges this load. (Here, drive transistor = load driving transistor) The intermediate potential V + determined by the resistance division ratio is supplied to the gate of the PMOS transistor P2, and the voltage V a supplied to this V + and the gate of the PMOS transistor P3 ( Differential amplifier circuit output voltage) is PMOS
Transistors P1 to 3 and NMOS transistors N1 to
It is compared by a comparator circuit composed of two.
【０００７】容量性負荷放電時（Ｖ+ ＜Ｖa ）、ＰＭＯ
ＳトランジスタＰ２はＰＭＯＳトランジスタＰ３よりも
強いＯＮ状態となり、コンパレータ回路内の電流はＩc1
＞Ｉc2となり、Ａ点の電位は下がり、ＮＭＯＳトランジ
スタＮ１とＮＭＯＳトランジスタ２がＯＦＦする方向へ
向かうのでＢ点の電位は上がる。Ｂ点の電位レベルが上
がることにより、ＮＭＯＳトランジスタＮ３が強いＯＮ
状態となり、大電位ＩBNが流れ、容量性負荷は放電さ
れ、Ｖa の電位は下がる。During capacitive load discharge (V + <V a ), PMO
The S transistor P2 is in the ON state, which is stronger than the PMOS transistor P3, and the current in the comparator circuit is I c1.
> I c2 , the potential at the point A drops, and the potentials at the point B rise because the NMOS transistors N1 and 2 are turned off. As the potential level at point B rises, the NMOS transistor N3 turns on strongly.
Then, the large potential I BN flows, the capacitive load is discharged, and the potential of V a drops.
【０００８】一方、容量性負荷充電時（Ｖ+ ＞Ｖa ）、
ＰＭＯＳトランジスタＰ２はＰＭＯＳトランジスタＰ３
よりも弱いＯＮ状態となりＩc1＜Ｉc2となり、Ａ点の電
位は上がり、ＮＭＯＳトランジスタＮ１とＮＭＯＳトラ
ンジスタＮ２はＯＮする方向へ向かうのでＢ点の電位は
下がる。Ｂ点の電位レベルが下がることにより、ＮＭＯ
ＳトランジスタＮ３がＯＦＦする方向へ向かうのでＩBN
は小さくなり、容量性負荷はＰＭＯＳトランジスタＰ４
の流す定電流ＩBPにより充電され、Ｖa は上がる。On the other hand, when the capacitive load is charged (V + > V a ),
The PMOS transistor P2 is a PMOS transistor P3
The weaker ON state results in I c1 <I c2 , the potential at the point A rises, and the NMOS transistor N 1 and the NMOS transistor N 2 move toward the ON direction, so the potential at the point B falls. As the potential level at point B decreases, NMO
Since the S transistor N3 is turned off, I BN
Becomes smaller, and the capacitive load is the PMOS transistor P4.
Is charged by the constant current I BP flowing by, and V a rises.
【０００９】容量性負荷が充放電され、Ｖ+ ＝Ｖa とな
るとＩc1＝Ｉc2となり、コンパレータ回路は安定し定電
流ＩBPがＶDD、ＰＭＯＳトランジスタＰ４、ＮＭＯＳト
ランジスタＰ３、ＶEEの順に流れる。When the capacitive load is charged and discharged and V + = V a , I c1 = I c2 , the comparator circuit stabilizes, and the constant current I BP is V DD , the PMOS transistor P4, the NMOS transistor P3, and V EE in that order. Flowing.
【００１０】[0010]
【発明が解決しようとする課題】ところで、図７は従来
のインピーダンス変換回路の電流特性図を示すものであ
る。図６に示すＣ点の電位（Ｖa ）の変化に対し、Ｃ点
にはＰＭＯＳトランジスタＰ４とＮＭＯＳトランジスタ
Ｎ３による電流が流れる。負の電流はＮＭＯＳトランジ
スタＮ３の電流供給能力により大きな電流値を得られる
が、正の電流はＰＭＯＳトランジスタＰ４による定電流
によりリミットされる。正の電流を得るにはＰＭＯＳト
ランジスタＰ４の定電流供給能力を上げればよいが、こ
の定電流は常時流すので消費電流上大きくすることはで
きない。従って、従来のインピーダンス変換回路は正の
大電流を得られないという欠点があった。By the way, FIG. 7 shows a current characteristic diagram of a conventional impedance conversion circuit. In response to the change in the potential (V a ) at the point C shown in FIG. 6, a current due to the PMOS transistor P4 and the NMOS transistor N3 flows at the point C. A large current value can be obtained for the negative current due to the current supply capacity of the NMOS transistor N3, but the positive current is limited by the constant current of the PMOS transistor P4. In order to obtain a positive current, the constant current supply capability of the PMOS transistor P4 may be increased, but this constant current is always flown, so it cannot be increased in terms of current consumption. Therefore, the conventional impedance conversion circuit has a drawback that a large positive current cannot be obtained.
【００１１】本発明のインピーダンス変換回路はこのよ
うな課題に着目してなされたものであり、その目的とす
るところは、容量性負荷を駆動するためのインピーダン
ス変換回路において、容量性負荷への充放電中は十分な
電流駆動能力を持たせ、容量性負荷への充放電終了後
は、差動増幅回路の定電流（バイアス電流）を軽減して
無駄な電力消費を無くすことが可能なインピーダンス変
換回路を提供することにある。The impedance conversion circuit of the present invention has been made in view of such a problem, and an object thereof is to provide an impedance conversion circuit for driving a capacitive load to the capacitive load. Impedance conversion that allows sufficient current drive capability during discharge and reduces the constant current (bias current) of the differential amplifier circuit after charging / discharging the capacitive load to eliminate unnecessary power consumption To provide a circuit.
【００１２】[0012]
【課題を解決するための手段】上記の目的を達成するた
めに、本発明のインピーダンス変換回路は、並列に接続
された２つの異なる差動増幅回路と、各々の差動増幅回
路の基準電圧入力端子に電位差を持たせて電位を供給す
る手段とを具備し、各々の差動増幅回路の定電流を極力
小さくするとともに、駆動用電流を大きくなるように設
定する。In order to achieve the above object, the impedance conversion circuit of the present invention comprises two different differential amplifier circuits connected in parallel and a reference voltage input of each differential amplifier circuit. A means for supplying a potential by giving a potential difference to the terminals is provided, and the constant current of each differential amplifier circuit is set to be as small as possible and the driving current is set to be large.
【００１３】[0013]
【作用】すなわち、本発明においては、２つの異なる差
動増幅回路を並列に接続し、かつ、各々の差動増幅回路
の基準電圧入力端子に電位差を持たせて電位を供給す
る。That is, in the present invention, two different differential amplifier circuits are connected in parallel, and the reference voltage input terminals of each differential amplifier circuit are supplied with a potential difference.
【００１４】[0014]
【実施例】本発明の一実施例を図１を参照して説明す
る。DETAILED DESCRIPTION OF THE PREFERRED EMBODIMENT An embodiment of the present invention will be described with reference to FIG.
【００１５】まず、回路構成を説明する。ＰＭＯＳトラ
ンジスタＰ１１のドレインとＰＭＯＳトランジスタＰ１
２のソースとＰＭＯＳトランジスタＰ１３のソースを接
続する。また、ＰＭＯＳトランジスタＰ１２のドレイン
とＮＭＯＳトランジスタＰ１１のドレインとＮＭＯＳト
ランジスタＰ１３のゲートとキャパシタＣ１１の一方の
端子を接続する。さらに、ＰＭＯＳトランジスタＰ１３
のドレインとＮＭＯＳトランジスタＮ１１のゲートとＮ
ＭＯＳトランジスタＮ１２のゲート及びそのドレインを
接続する。First, the circuit configuration will be described. The drain of the PMOS transistor P11 and the PMOS transistor P1
2 and the source of the PMOS transistor P13 are connected. Further, the drain of the PMOS transistor P12, the drain of the NMOS transistor P11, the gate of the NMOS transistor P13 and one terminal of the capacitor C11 are connected. Furthermore, the PMOS transistor P13
Drain and the gate of NMOS transistor N11 and N
The gate and the drain of the MOS transistor N12 are connected.
【００１６】また、ＰＭＯＳトランジスタＰ１３のゲー
トとＰＭＯＳトランジスタＰ１４のドレインとＮＭＯＳ
トランジスタＮ１３のドレインとキャパシタＣ１１の他
方の端子を接続し、この接続線をＶA とする。以上によ
り構成される回路を以下“第１の差動増幅回路”と呼
ぶ。The gate of the PMOS transistor P13, the drain of the PMOS transistor P14 and the NMOS
The drain of the transistor N13 and the other terminal of the capacitor C11 are connected to each other, and this connection line is set to V A. The circuit configured as described above is hereinafter referred to as a "first differential amplifier circuit".
【００１７】次に、ＰＭＯＳトランジスタＰ２１のドレ
インとＮＭＯＳトランジスタＮ２１のドレインとＰＭＯ
ＳトランジスタＰ２３のゲートとキャパシタＣ２１の一
方の端子を接続する。また、ＰＭＯＳトランジスタＰ２
１のゲートとＰＭＯＳトランジスタＰ２２のゲート及び
そのドレインとＮＭＯＳトランジスタＮ２２のドレイン
を接続する。さらに、ＮＭＯＳトランジスタＮ２１のソ
ースとＮＭＯＳトランジスタＮ２２のソースとＮＭＯＳ
トランジスタＮ２３のドレインを接続する。Next, the drain of the PMOS transistor P21, the drain of the NMOS transistor N21 and the PMO.
The gate of the S transistor P23 is connected to one terminal of the capacitor C21. In addition, the PMOS transistor P2
The gate of 1 is connected to the gate of the PMOS transistor P22, and the drain thereof is connected to the drain of the NMOS transistor N22. Further, the source of the NMOS transistor N21, the source of the NMOS transistor N22 and the NMOS
The drain of the transistor N23 is connected.
【００１８】また、ＮＭＯＳトランジスタＮ２２のゲー
トとＰＭＯＳトランジスタＰ２３のドレインとＮＭＯＳ
トランジスタＮ２４のドレインとキャパシタＣ２１の他
方の端子を接続し、この接続線をＶB とする。以上によ
り構成される回路を以下“第２の差動増幅回路”と呼
ぶ。The gate of the NMOS transistor N22, the drain of the PMOS transistor P23 and the NMOS
The drain of the transistor N24 and the other terminal of the capacitor C21 are connected to each other, and this connecting line is set to V B. The circuit configured as described above is hereinafter referred to as a "second differential amplifier circuit".
【００１９】次に、第１の差動増幅回路のＶＡと第２の
差動増幅回路のＶＢを接続し、この接続点をＶＣとし、
ＶＣの電位をＶout とする。Next, VA of the first differential amplifier circuit and VB of the second differential amplifier circuit are connected, and this connection point is set as VC,
The potential of VC is V out .
【００２０】さらに、中間バイアス生成用抵抗Ｒ1 、Ｒ
2 と電位差生成用抵抗ｒをＲ1 、ｒ、Ｒ2 の順に直列に
接続する。Ｒ1 とｒの接続点を第１の差動増幅回路の基
準電位入力端子であるＰＭＯＳトランジスタＰ１２のゲ
ートに接続する。また、ｒとＲ2 の接続点を第２の差動
増幅回路の基準電圧入力端子であるＮＭＯＳトランジス
タＮ２１のゲートに接続する。Further, the intermediate bias generating resistors R 1 and R
2 and the potential difference generating resistor r are connected in series in the order of R 1 , r, and R 2 . The connection point of R 1 and r is connected to the gate of the PMOS transistor P12 which is the reference potential input terminal of the first differential amplifier circuit. Further, the connection point of r and R 2 is connected to the gate of the NMOS transistor N21 which is the reference voltage input terminal of the second differential amplifier circuit.
【００２１】さらに、ＰＭＯＳトランジスタＰ１１、Ｐ
ＭＯＳトランジスタＰ１４及びＰＭＯＳトランジスタＰ
２１、ＰＭＯＳトランジスタＰ２２、ＰＭＯＳトランジ
スタＰ２３の各々のソースと抵抗Ｒ1 の一端に高電位Ｖ
DDを供給する。Further, PMOS transistors P11 and P
MOS transistor P14 and PMOS transistor P
21, the sources of the PMOS transistor P22 and the PMOS transistor P23 and the high potential V at one end of the resistor R 1.
Supply DD .
【００２２】ＮＭＯＳトランジスタＮ１１、ＮＭＯＳト
ランジスタＮ１２、ＮＭＯＳトランジスタＮ１３及びＮ
ＭＯＳトランジスタＮ２３、ＮＭＯＳトランジスタＮ２
４の各々のソースと抵抗Ｒ2 の一端に低電位ＶEEを供給
する。NMOS transistor N11, NMOS transistor N12, NMOS transistors N13 and N
MOS transistor N23, NMOS transistor N2
A low potential V EE is supplied to each source of 4 and one end of the resistor R 2 .
【００２３】ＰＭＯＳトランジスタＰ１１、ＰＭＯＳト
ランジスタＰ１４のそれぞれのゲートには定電流源によ
る電圧ＶBPを供給する。また、ＮＭＯＳトランジスタＮ
２３、ＮＭＯＳトランジスタＮ２４のそれぞれのゲート
には定電流源による電圧ＶBNを供給する。The voltage V BP from the constant current source is supplied to the gates of the PMOS transistor P11 and the PMOS transistor P14. Also, the NMOS transistor N
23, the voltage V BN from the constant current source is supplied to the respective gates of the NMOS transistor N24 and the NMOS transistor N24.
【００２４】以下に回路動作を説明する。The circuit operation will be described below.
【００２５】中間バイアス生成用抵抗と電位差生成用抵
抗により、抵抗ｒの両端の電位は、 （ｒ＋Ｒ2 ）／（Ｒ1 ＋ｒ＋Ｒ2 ）×（ＶDD−ＶEE） …（１） Ｒ2 ／（Ｒ1 ＋ｒ＋Ｒ2 ）×（ＶDD−ＶEE） …（２） また、抵抗ｒの両端の電位差は（１）−（２）により、 ｒ／（Ｒ1 ＋ｒ＋Ｒ2 ）×（ＶDD−ＶEE） …（３） となる。The potential across the resistor r is (r + R 2 ) / (R 1 + r + R 2 ) × (V DD −V EE ) ... (1) R 2 / ( R 1 + r + R 2 ) × (V DD −V EE ) ... (2) Further, the potential difference across the resistor r is (1) − (2), and r / (R 1 + r + R 2 ) × (V DD −V EE )… (3)
【００２６】ここで、（１）の電位は第１の差動増幅回
路の基準電圧入力端子に、（２）の電位は第２の差動増
幅回路の基準電圧入力端子へそれぞれ供給される。ま
た、Ｖc にはドライブトランジスタを介し、容量性負荷
が接続され、この負荷に対し充放電を行う。The potential (1) is supplied to the reference voltage input terminal of the first differential amplifier circuit, and the potential (2) is supplied to the reference voltage input terminal of the second differential amplifier circuit. A capacitive load is connected to V c via a drive transistor, and this load is charged / discharged.
【００２７】ＰＭＯＳトランジスタＰ１４はゲートに定
電圧ＶBPが供給されているので定電流ＩPPを流し、ＮＭ
ＯＳトランジスタＮ２４はゲートに定電圧ＶBNが供給さ
れているので定電流ＩNNを流す。ＩPPとＩNNは常時流す
ので極力小さな電流値となるように設定する。Since the constant voltage V BP is supplied to the gate of the PMOS transistor P14, a constant current I pp is made to flow to NM.
Since the gate of the OS transistor N24 is supplied with the constant voltage V BN, the constant current I NN flows. Since I PP and I NN always flow, set the current value as small as possible.
【００２８】Ｖc 点にはＩPPとＩNN及び第１の差動増幅
回路により決定されるＮＭＯＳトランジスタＮ１３の流
す電流ＩPNと第２の差動増幅回路により決定されるＰＭ
ＯＳトランジスタＰ２３の流す電流ＩNPの合成電流Ｉ
AMP が流れ、このＩAMPにより容量性負荷への充放電を
行う。At point V c , I PP and I NN, the current I PN flowing through the NMOS transistor N13 determined by the first differential amplifier circuit and PM determined by the second differential amplifier circuit.
Combined current I of current I NP flowing from OS transistor P23
AMP flows, and the I AMP charges and discharges the capacitive load.
【００２９】容量性負荷充電時は、Ｖout ＜（２）＜
（１）の電位となっており、第１の差動増幅回路におい
て、（１）とＶout の電位がＰＭＯＳトランジスタＰ１
１〜１３とＮＭＯＳトランジスタＮ１１〜１２で構成さ
れるコンパレータ回路で比較される。When the capacitive load is charged, V out <(2) <
The potential is (1), and in the first differential amplifier circuit, the potentials of (1) and V out are the PMOS transistor P1.
1 to 13 and NMOS transistors N11 to 12 are used for comparison.
【００３０】（１）＞Ｖout よりＤ点の電位レベルが下
がり、ＮＭＯＳトランジスタＮ１３はＯＦＦする方向へ
向かいＩPNは小さくなる。第２の差動増幅回路では
（２）とＶout がＰＭＯＳトランジスタＰ２１〜２２と
ＮＭＯＳトランジスタＮ２１〜２３で構成されるコンパ
レータ回路で比較される。（２）＞Ｖout よりＥ点の電
位レベルは下がり、ＰＭＯＳトランジスタＰ２３はＯＮ
する方向へ向かいＩNPは大きくなる。Ｖout の電位はＶ
EEに近い程ＩPNは微少電流に、ＩNPは大電流となり、こ
の結果ＩAMP は正の大電流となって容量性負荷の充電を
行う。容量性負荷放電時はＶout ＞（１）＞（２）の電
位となっている。From (1)> V out , the potential level at the point D decreases, and the NMOS transistor N13 turns off, so that I PN decreases. In the second differential amplifier circuit, (2) and V out are compared by the comparator circuit composed of the PMOS transistors P21 to 22 and the NMOS transistors N21 to 23. (2)> The potential level at point E decreases from V out , and the PMOS transistor P23 turns on.
The I NP increases toward the direction. The potential of V out is V
The closer to EE , I PN becomes a small current and I NP becomes a large current, and as a result, I AMP becomes a positive large current to charge the capacitive load. During capacitive load discharge, the potential is V out >(1)> (2).
【００３１】第１の差動増幅回路では（１）＜Ｖout よ
り、コンパレータ回路で比較された結果、Ｄ点の電位レ
ベルは上がりＮＭＯＳトランジスタＮ１３はＯＮする方
向へ向かいＩPNは大きくなる。第２の差動増幅回路で
は、（２）＜Ｖout よりコンパレータ回路で比較された
結果、Ｅ点の電位レベルが上がり、ＰＭＯＳトランジス
タＰ２３はＯＦＦする方向へ向かいＩNPは小さくなる。
Ｖout の電位がＶDDに近い程ＩPNは大電流に、ＩNPは微
少電流となり、この結果ＩANP は負の大電流となって容
量性負荷の放電を行う。In the first differential amplifier circuit, (1) <V out , and as a result of comparison by the comparator circuit, the potential level at point D rises and NMOS transistor N13 turns on, and I PN increases. In the second differential amplifier circuit, (2) <V out , and as a result of comparison in the comparator circuit, the potential level at point E rises, and the PMOS transistor P23 turns off, and I NP decreases.
As the potential of V out is closer to V DD , I PN becomes a large current and I NP becomes a small current, and as a result, I ANP becomes a large negative current to discharge the capacitive load.
【００３２】容量性負荷の充放電後は、（１）≧Ｖout
≧（２）の電位となっており、第１の差動増幅回路では
（１）≧Ｖout よりコンパレータ回路で比較された結果
Ｄ点の電位レベルは下がり、ＮＭＯＳトランジスタＮ１
３はＯＦＦする方向へ向かいＩPNは小さくなる。第２の
差動増幅回路ではＶout ＞（２）よりコンパレータ回路
で比較された結果Ｅ点の電位は上がり、ＰＭＯＳトラン
ジスタＰ２３はＯＦＦする方向へ向かいＩNPは小さくな
る。Ｖout ＝（１）又はＶout ＝（２）の電位となって
もＩPN、ＩNPは共に小さい。After charging / discharging the capacitive load, (1) ≧ V out
The potential is ≧ (2), and in the first differential amplifier circuit, the potential level at the point D becomes lower as a result of comparison in the comparator circuit than (1) ≧ V out , and the NMOS transistor N1
3 becomes OFF, and I PN becomes smaller. Up the potential of V out> (2) than compared with comparator circuit the results point E in the second differential amplifier circuit, PMOS transistor P23 is I NP decreases towards the direction turned OFF. Even if the potential becomes V out = (1) or V out = (2), both I PN and I NP are small.
【００３３】容量性負荷への充放電後のＩPN＝ＩNPは微
少電流となり、｜ＩAMP ｜＝｜ＩPP｜＋｜ＩNN｜（｜Ｉ
PP｜＝｜ＩNN｜）となる。（１）≧Ｖout≧（２）の電
位時を差動増幅回路の安定状態と定義する。After charging / discharging the capacitive load, I PN = I NP becomes a small current, and | I AMP | = | I PP | + | I NN | (| I
PP | = | I NN |). The potential of (1) ≧ V out ≧ (2) is defined as the stable state of the differential amplifier circuit.
【００３４】安定状態の電位、電位幅はＲ1 とｒとＲ2
の分割抵抗比により任意に設定できるが（１）と（２）
の電位差を０Ｖとすると第１の差動増幅回路及び第２の
差動増幅回路の動作点のバラツキにより、バッファ側が
大電流を発生してしまうおそれがあるので、安定して動
作させるために、０．００１Ｖ以上の電位差を必ず持た
す。The potential and potential width in the stable state are R 1 , r and R 2.
It can be set arbitrarily by dividing resistance ratio of (1) and (2)
If the potential difference between the two is set to 0 V, the buffer side may generate a large current due to variations in the operating points of the first differential amplifier circuit and the second differential amplifier circuit. Be sure to have a potential difference of 0.001 V or more.
【００３５】以上Ｖout とＩAMP の特性を図２に示し、
本発明例の等価回路を図３に示す。以上詳述したよう
に、本発明の特徴は、２つの異なる差動増幅回路を並列
に接続し、それぞれの差動増幅回路の基準電圧入力端子
には抵抗（もしくはそれに類するもの）で電位差（０．
００１〜１．０Ｖ）を持たせた電位をそれぞれ供給させ
ることにある。したがって、並列に接続された差動増幅
回路の出力電圧が基準電圧入力端子に供給した電位内よ
りも高い又は低い電位となると出力に接続される容量性
負荷に対し、十分な電流駆動能力を持ち、出力電圧が基
準電圧入力端子に供給した電位内にあると定電流源によ
る微少電流を流すことができる。The characteristics of V out and I AMP are shown in FIG.
An equivalent circuit of the example of the present invention is shown in FIG. As described in detail above, the feature of the present invention is that two different differential amplifier circuits are connected in parallel, and a reference voltage input terminal of each differential amplifier circuit has a potential difference (0 ．
001 to 1.0 V). Therefore, when the output voltage of the differential amplifier circuit connected in parallel becomes higher or lower than the potential supplied to the reference voltage input terminal, it has sufficient current drive capability for the capacitive load connected to the output. When the output voltage is within the potential supplied to the reference voltage input terminal, a minute current can be passed by the constant current source.
【００３６】[0036]
【発明の効果】本発明のインピーダンス変換回路では、
容量性負荷を駆動するにおいて充放電時は正負とも大電
流により充放電を行い、充放電終了後は、無駄な消費電
流を軽減することが可能である。これより、本発明は、
特にハンディタイプの電卓、電子手帳等の電子機器に用
いることが電池寿命の長期化を計るのに非常に有効であ
る。According to the impedance conversion circuit of the present invention,
In driving a capacitive load, it is possible to charge and discharge with a large current both positively and negatively at the time of charging and discharging, and it is possible to reduce unnecessary current consumption after the end of charging and discharging. From this, the present invention
In particular, it is very effective to use it for an electronic device such as a handy-type calculator and an electronic notebook in order to prolong the battery life.
【図１】本発明のインピーダンス変換回路の一実施例を
示す図である。FIG. 1 is a diagram showing an embodiment of an impedance conversion circuit of the present invention.
【図２】Ｖout （負荷電圧）−ＩAMP （出力電流）特性
図である。FIG. 2 is a V out (load voltage) -I AMP (output current) characteristic diagram.
【図３】本発明の等価回路図である。FIG. 3 is an equivalent circuit diagram of the present invention.
【図４】従来例と本発明とを対比した負荷電圧−出力電
流特性図。FIG. 4 is a load voltage-output current characteristic diagram comparing a conventional example with the present invention.
【図５】従来例と本発明とを対比した消費電流特性図で
ある。FIG. 5 is a current consumption characteristic diagram comparing a conventional example with the present invention.
【図６】従来のインピーダンス変換回路の回路図であ
る。FIG. 6 is a circuit diagram of a conventional impedance conversion circuit.
【図７】従来のインピーダンス変換回路の電流供給特性
図である。FIG. 7 is a current supply characteristic diagram of a conventional impedance conversion circuit.
Ｐ１１…ＰＭＯＳトランジスタ、Ｐ１２…ＰＭＯＳトラ
ンジスタ、Ｐ１３…ＰＭＯＳトランジスタ、Ｐ１４…Ｐ
ＭＯＳトランジスタ、Ｎ１１…ＮＭＯＳトランジスタ、
Ｐ１２…ＮＭＯＳトランジスタ、Ｎ１３…ＮＭＯＳトラ
ンジスタ、Ｃ１１…キャパシタ、Ｐ２１…ＰＭＯＳトラ
ンジスタ、Ｐ２２…ＰＭＯＳトランジスタ、Ｐ２３…Ｐ
ＭＯＳトランジスタ、Ｎ２１…ＮＭＯＳトランジスタ、
Ｎ２２…ＮＭＯＳトランジスタ、Ｎ２３…ＮＭＯＳトラ
ンジスタ、Ｎ２４…ＮＭＯＳトランジスタ、Ｃ２１…キ
ャパシタ。P11 ... PMOS transistor, P12 ... PMOS transistor, P13 ... PMOS transistor, P14 ... P
MOS transistor, N11 ... NMOS transistor,
P12 ... NMOS transistor, N13 ... NMOS transistor, C11 ... Capacitor, P21 ... PMOS transistor, P22 ... PMOS transistor, P23 ... P
MOS transistor, N21 ... NMOS transistor,
N22 ... NMOS transistor, N23 ... NMOS transistor, N24 ... NMOS transistor, C21 ... Capacitor.
Claims (2)
回路と、 各々の差動増幅回路の基準電圧入力端子に電位差を持た
せて電位を供給する手段とを具備し、各々の差動増幅回
路の定電流を極力小さくするとともに、駆動用電流を大
きくなるように設定したことを特徴とするインピーダン
ス変換回路。1. A differential amplifier comprising: two different differential amplifier circuits connected in parallel; and a means for supplying a potential by giving a potential difference to a reference voltage input terminal of each differential amplifier circuit. An impedance conversion circuit characterized in that the constant current of the amplifier circuit is made as small as possible and the driving current is set to be large.
イバー駆動用電源に使用することを特徴とする請求項１
記載のインピーダンス変換回路。2. The impedance conversion circuit is used as a power source for driving a liquid crystal driver.
The described impedance conversion circuit.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP31793791A JPH05150736A (en) | 1991-12-02 | 1991-12-02 | Impedance converting circuit |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP31793791A JPH05150736A (en) | 1991-12-02 | 1991-12-02 | Impedance converting circuit |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH05150736A true JPH05150736A (en) | 1993-06-18 |
Family
ID=18093691
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP31793791A Withdrawn JPH05150736A (en) | 1991-12-02 | 1991-12-02 | Impedance converting circuit |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH05150736A (en) |
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5781001A (en) * | 1995-10-04 | 1998-07-14 | Sharp Kabushiki Kaisha | Display-driving voltage generating apparatus |
| US6028598A (en) * | 1993-05-10 | 2000-02-22 | Kabushiki Kaisha Toshiba | Liquid crystal driving power supply circuit |
| KR100433692B1 (en) * | 2000-12-28 | 2004-05-31 | 닛본 덴끼 가부시끼가이샤 | Feedback-type amplifier circuit and driver circuit |
| JP2007114802A (en) * | 1995-09-07 | 2007-05-10 | At & T Corp | Lcd-display driving device |
-
1991
- 1991-12-02 JP JP31793791A patent/JPH05150736A/en not_active Withdrawn
Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6028598A (en) * | 1993-05-10 | 2000-02-22 | Kabushiki Kaisha Toshiba | Liquid crystal driving power supply circuit |
| JP2007114802A (en) * | 1995-09-07 | 2007-05-10 | At & T Corp | Lcd-display driving device |
| JP2014006556A (en) * | 1995-09-07 | 2014-01-16 | At & T Corp | Circuit for liquid crystal display |
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| KR100433692B1 (en) * | 2000-12-28 | 2004-05-31 | 닛본 덴끼 가부시끼가이샤 | Feedback-type amplifier circuit and driver circuit |
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