JPH0514955U - Logic analyzer - Google Patents
Logic analyzerInfo
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- JPH0514955U JPH0514955U JP6984591U JP6984591U JPH0514955U JP H0514955 U JPH0514955 U JP H0514955U JP 6984591 U JP6984591 U JP 6984591U JP 6984591 U JP6984591 U JP 6984591U JP H0514955 U JPH0514955 U JP H0514955U
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- Japan
- Prior art keywords
- trigger condition
- external storage
- trace memory
- contents
- storage device
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Abstract
(57)【要約】
【目的】 ロジックアナライザのトレースメモリの内容
を、使用者が押し釦操作等を行うことなく、自動的に外
部記憶装置に保存するようにする。
【構成】 トリガ条件を保持するトリガ条件保持部5
と、このトリガ条件保持部5のトリガ条件と信号入力部
2よりの各論理値信号とを対比しそのトリガ条件の成立
を検出するトリガ検出部6と、このトリガ検出部6の検
出出力に応じてトレースメモリ3の内容を外部記憶装置
に出力する外部記憶制御部11とを設ける。これによ
り、トリガ条件が成立した場合、自動的にトレースメモ
リ3の内容を外部記憶装置に保存することができる。
(57) [Summary] [Purpose] To automatically save the contents of the trace memory of the logic analyzer to the external storage device without the user performing a push button operation or the like. [Structure] Trigger condition holding unit 5 that holds trigger conditions
And a trigger detection unit 6 that compares the trigger condition of the trigger condition holding unit 5 with each logic value signal from the signal input unit 2 to detect the establishment of the trigger condition, and a detection output of the trigger detection unit 6. And an external storage control unit 11 for outputting the contents of the trace memory 3 to an external storage device. Thereby, when the trigger condition is satisfied, the contents of the trace memory 3 can be automatically saved in the external storage device.
Description
【0001】[0001]
本考案は、複数の論理値信号を入力とし、これらをメモリへ格納して集録のう え、メモリ内容を表示し、表示内容を外部記憶装置に出力するロジックアナライ ザに関するものである。 The present invention relates to a logic analyzer which receives a plurality of logical value signals as input, stores them in a memory for acquisition, displays the memory contents, and outputs the display contents to an external storage device.
【0002】[0002]
かかるロジックアナライザは、各種論理回路の試験、調整等に用いられており 、多数の論理値信号用入力チャネルを備え、これらの中の特定チャネルに対しト リガ条件を設定しておき、この条件を特定チャネルの信号が成立させたとき、全 チャネルの入力信号をトレースメモリへ格納して集録し、この内容をブラウン管 等により表示し、押し釦操作等により表示内容を外部記憶装置に出力するものと なっている。 Such logic analyzers are used for testing and adjusting various logic circuits, and are equipped with a large number of logic value signal input channels, and trigger conditions are set for specific channels among these, and these conditions are set. When the signal of a specific channel is established, the input signals of all channels are stored in the trace memory and recorded, the contents are displayed by a cathode ray tube, etc., and the display contents are output to the external storage device by the push button operation. Has become.
【0003】[0003]
しかし、従来においては、表示内容を外部記憶装置へ出力するには、使用者が 押し釦操作等を行なわねばならず、一昼夜で一度しか発生しないような頻度の低 い現象の調査試験の場合でも、常に使用者が傍にいなければならないという、運 用上不便となる欠点を生じていた。 However, in the past, in order to output the display contents to the external storage device, the user had to operate the push button, etc., and even in the case of a survey test of a phenomenon that rarely occurs once a day or night. However, there was a disadvantage that it was inconvenient to operate because the user had to be near him at all times.
【0004】[0004]
前述の課題を解決するため、本考案はつぎの手段により構成するものとなって いる。 すなわち、上述のロジックアナライザにおいて、トリガ条件を保持する保持手 段と、トレースメモリと、前記保持手段のトリガ条件と各論理値信号とを対比し トリガ条件の成立を検出する検出手段と、この検出手段の検出出力に応じて前記 トレースメモリの内容を外部記憶装置に出力する外部記憶制御手段とを設けたも のである。 In order to solve the above problems, the present invention is configured by the following means. That is, in the above logic analyzer, a holding means for holding the trigger condition, a trace memory, a detecting means for comparing the trigger condition of the holding means with each logical value signal, and detecting the establishment of the trigger condition, and this detecting means. There is provided external storage control means for outputting the contents of the trace memory to an external storage device in response to the detection output of the means.
【0005】[0005]
したがって、トリガ条件が成立した場合、使用者が押し釦操作等を行うことな く、表示内容が外部記憶装置に出力される。 Therefore, when the trigger condition is satisfied, the display content is output to the external storage device without the user performing a push button operation or the like.
【0006】[0006]
以下、実施例を示すブロック図によって本考案の詳細を説明する。 同図においては、複数のプローブ11〜1n、およびこれらと各個に対応する入 力回路からなる信号入力部2が設けてあり、この信号入力部2の各出力は、トレ ースメモリ3へ与えられており、プローブ11〜1nの各々には、検出すべき論理 値信号が与えられるものとなっている。Hereinafter, details of the present invention will be described with reference to block diagrams showing embodiments. In the figure, a plurality of probes 1 1 to 1 n and a signal input section 2 composed of these and an input circuit corresponding to each of them are provided, and each output of the signal input section 2 is given to a trace memory 3. Each of the probes 1 1 to 1 n is provided with a logical value signal to be detected.
【0007】 また、プローブ11〜1nからの信号中、所望のものと対応してトリガ条件を設 定するトリガ条件設定部4、およびこれの出力を保持するトリガ条件保持部5が 設けてあり、これの保持出力と信号入力部2の出力とをトリガ検出部6が対比し 、プローブ11〜1nからの信号中、所望のものがトリガ条件を成立させたことを 検出し、この検出出力をトレースメモリ制御部7と外部記憶制御部11へ与える ものとなっている。In addition, a trigger condition setting unit 4 that sets a trigger condition corresponding to a desired one of the signals from the probes 1 1 to 1 n , and a trigger condition holding unit 5 that holds the output thereof are provided. The trigger detection unit 6 compares the held output of this with the output of the signal input unit 2 and detects that the desired one of the signals from the probes 1 1 to 1 n satisfies the trigger condition. The detection output is given to the trace memory control unit 7 and the external storage control unit 11.
【0008】 トレースメモリ制御部7は、トリガ検出部6からの検出出力により、プローブ 11〜1nの信号をトレースメモリ3へ格納し、各信号の集録を行うようトレース メモリ3を制御する。また、トレースメモリ3の内容は、表示/表示制御部8に よりトレースメモリ制御部7を制御して読み出され、表示/表示制御部8におい て表示される。The trace memory control unit 7 stores the signals of the probes 1 1 to 1 n in the trace memory 3 according to the detection output from the trigger detection unit 6 and controls the trace memory 3 to acquire each signal. The contents of the trace memory 3 are read out by controlling the trace memory control unit 7 by the display / display control unit 8 and displayed in the display / display control unit 8.
【0009】 また、外部記憶制御部11は、トリガ検出部6からの検出出力により、トレー スメモリ制御部7を制御してトレースメモリ3に格納された各信号を読み出し外 部記憶装置に出力する。 なお、図中9は押し釦スイッチ、10は外部記憶指示入力部であり、これは従 来例に相当するものである。Further, the external storage control unit 11 controls the trace memory control unit 7 by the detection output from the trigger detection unit 6 to read each signal stored in the trace memory 3 and output it to the external storage device. In the figure, 9 is a push button switch, and 10 is an external storage instruction input section, which corresponds to a conventional example.
【0010】 このように本実施例によると、トリガ条件を保持するトリガ条件保持部5と、 このトリガ条件保持部5のトリガ条件と信号入力部2よりの各論理値信号とを対 比しそのトリガ条件の成立を検出するトリガ検出部6と、このトリガ検出部6の 検出出力に応じてトレースメモリ3の内容を外部記憶装置に出力する外部記憶制 御部11とを設けることにより、トリガ条件が成立した場合、使用者が押し釦ス イッチ等の操作を行うことなく、自動的にトレースメモリ3の内容を外部記憶装 置に保存することが可能になる。As described above, according to the present embodiment, the trigger condition holding unit 5 that holds the trigger condition, the trigger condition of the trigger condition holding unit 5 and each logic value signal from the signal input unit 2 are compared and By providing the trigger detection unit 6 that detects the establishment of the trigger condition and the external storage control unit 11 that outputs the content of the trace memory 3 to the external storage device according to the detection output of the trigger detection unit 6, the trigger condition When the above condition is established, the contents of the trace memory 3 can be automatically saved in the external storage device without the user operating the push button switch or the like.
【0011】[0011]
以上の説明により明かなとおり本考案によれば、トリガ条件の成立により、使 用者が押し釦操作等を行うことなく、表示内容を外部記憶装置に出力できるよう になり、使用者が常に傍にいる必要がなくなるため、運用上便利となり、各種論 理回路の試験,調整等、特に一昼夜で一度しか発生しないような頻度の低い現象 の調査試験において顕著な効果が得られる。 As is clear from the above description, according to the present invention, when the trigger condition is satisfied, the display content can be output to the external storage device without the user performing a push button operation, etc. Since it is not necessary to stay in the room, it is convenient for operation, and a remarkable effect can be obtained in various logical circuits such as testing and adjustment, especially in a research test of a phenomenon that rarely occurs once a day or night.
【図面の簡単な説明】[Brief description of drawings]
【図1】本考案の一実施例を示すブロック図である。FIG. 1 is a block diagram showing an embodiment of the present invention.
11〜1n プローブ 2 信号入力部 3 トレースメモリ 4 トリガ条件設定部 5 トリガ条件保持部 6 トリガ検出部 7 トレースメモリ制御部 8 表示/表示制御部 10 外部記憶指示入力部 11 外部記憶制御部1 1 to 1 n probe 2 signal input unit 3 trace memory 4 trigger condition setting unit 5 trigger condition holding unit 6 trigger detection unit 7 trace memory control unit 8 display / display control unit 10 external storage instruction input unit 11 external storage control unit
Claims (1)
の前記論理値信号が特定のトリガ条件となったとき前記
論理値信号各々をトレースメモリへ格納し、 該トレースメモリの内容を表示し、表示内容を外部記憶
装置に出力するロジックアナライザにおいて、 トリガ条件を保持する保持手段と、該保持手段のトリガ
条件と前記各論理値信号とを対比しトリガ条件の成立を
検出する検出手段と、該検出手段の検出出力に応じて前
記トレースメモリの内容を外部記憶装置に出力する外部
記憶制御手段とを設けたことを特徴とするロジックアナ
ライザ。1. When a plurality of logical value signals are input, and when any one of the logical value signals meets a specific trigger condition, each of the logical value signals is stored in a trace memory, and the contents of the trace memory are displayed. A logic analyzer for outputting display contents to an external storage device, holding means for holding a trigger condition, and detecting means for comparing the trigger condition of the holding means with each of the logic value signals to detect the establishment of the trigger condition, An external storage control means for outputting the contents of the trace memory to an external storage device according to the detection output of the detection means.
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP6984591U JPH0514955U (en) | 1991-08-07 | 1991-08-07 | Logic analyzer |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP6984591U JPH0514955U (en) | 1991-08-07 | 1991-08-07 | Logic analyzer |
Publications (1)
Publication Number | Publication Date |
---|---|
JPH0514955U true JPH0514955U (en) | 1993-02-26 |
Family
ID=13414553
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP6984591U Pending JPH0514955U (en) | 1991-08-07 | 1991-08-07 | Logic analyzer |
Country Status (1)
Country | Link |
---|---|
JP (1) | JPH0514955U (en) |
-
1991
- 1991-08-07 JP JP6984591U patent/JPH0514955U/en active Pending
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