JPH05136128A - Ic chip - Google Patents

Ic chip

Info

Publication number
JPH05136128A
JPH05136128A JP32527091A JP32527091A JPH05136128A JP H05136128 A JPH05136128 A JP H05136128A JP 32527091 A JP32527091 A JP 32527091A JP 32527091 A JP32527091 A JP 32527091A JP H05136128 A JPH05136128 A JP H05136128A
Authority
JP
Japan
Prior art keywords
chip
ultrafine particle
circuit wiring
particle film
wiring
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Pending
Application number
JP32527091A
Other languages
Japanese (ja)
Inventor
Motonari Fujikawa
元成 藤川
Masao Hirano
正夫 平野
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Omron Corp
Original Assignee
Omron Corp
Omron Tateisi Electronics Co
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Omron Corp, Omron Tateisi Electronics Co filed Critical Omron Corp
Priority to JP32527091A priority Critical patent/JPH05136128A/en
Publication of JPH05136128A publication Critical patent/JPH05136128A/en
Pending legal-status Critical Current

Links

Landscapes

  • Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)
  • Design And Manufacture Of Integrated Circuits (AREA)

Abstract

PURPOSE:To form a circuit wiring without using a photo mask, and obtain a circuit wiring system of an IC chip which system can flexibly correspond to the change of a wiring pattern. CONSTITUTION:On an IC chip 1a which has only the common part or the general purpose part 15 out of circuit wiring and is unfinished or half finished, an addition part 17 of the circuit wiring which part is composed of an ultrafine particle film is drawn and wired by using a gas deposition method, and an IC chip 1b for a specified use is completed.

Description

【発明の詳細な説明】Detailed Description of the Invention

【0001】[0001]

【産業上の利用分野】本発明はICチップに関する。具
体的にいうと、超微粒子膜による回路配線を備えたIC
チップに関する。
FIELD OF THE INVENTION The present invention relates to an IC chip. Specifically, an IC having circuit wiring made of an ultrafine particle film
Regarding chips.

【0002】[0002]

【従来の技術】従来にあっては、ICチップに回路配線
を形成する場合には、ウエハの表面にAl等の電極材料
を蒸着させた後、Al蒸着膜の全面にレジストインキを
印刷し、レジストインキの上にフォトマスクを重ねて露
光し、現像することによって所定パターンのレジスト膜
を形成し、このレジスト膜を通してAl蒸着膜をエッチ
ングすることにより所定パターンの回路配線を形成して
いた。
2. Description of the Related Art Conventionally, when a circuit wiring is formed on an IC chip, an electrode material such as Al is vapor-deposited on the surface of a wafer and then a resist ink is printed on the entire surface of an Al vapor deposition film. A photomask is overlaid on the resist ink, exposed, and developed to form a resist film having a predetermined pattern, and an Al vapor deposition film is etched through the resist film to form a circuit wiring having a predetermined pattern.

【0003】[0003]

【発明が解決しようとする課題】したがって、従来の方
法でICチップに回路配線を形成するためには、フォト
マスクが必要であり、ICチップを受注しても、まずフ
ォトマスクを製作しなければならず、受注から納期まで
の期間が長くならざるを得なかった。
Therefore, a photomask is required to form circuit wiring on an IC chip by the conventional method, and even if an IC chip is ordered, a photomask must be manufactured first. As a result, the period from order receipt to delivery has to be long.

【0004】また、1つのフォトマスクからは1種類の
ICチップしか製造することができず、回路配線のパタ
ーンが1箇所でも変更になると、フォトマスクを作り直
す必要があり、フレキシブルに回路配線のパターン変更
に対応することができなかった。
Further, only one type of IC chip can be manufactured from one photomask, and if the pattern of circuit wiring is changed even at one place, it is necessary to remake the photomask, and the circuit wiring pattern can be flexibly changed. We could not respond to the change.

【0005】本発明は叙上の従来例の欠点に鑑みてなさ
れたものであり、その目的とするところは、フォトマス
クを用いることなく回路配線を形成することができ、さ
らに、配線パターンの変更にもフレキシブルに対応する
ことができるICチップを提供することにある。
The present invention has been made in view of the above-mentioned drawbacks of the conventional examples, and an object thereof is to form a circuit wiring without using a photomask, and further to change a wiring pattern. In particular, it is to provide an IC chip which can be flexibly dealt with.

【0006】[0006]

【課題を解決するための手段】本発明による第1のIC
チップは、ガスデポジション法により成膜された導電体
超微粒子膜によって表面に回路配線を形成したことを特
徴としている。
A first IC according to the present invention
The chip is characterized in that the circuit wiring is formed on the surface of the conductor ultrafine particle film formed by the gas deposition method.

【0007】また、本発明による第2のICチップは、
未完成ないし半完成の回路配線と、ガスデポジション法
により成膜された導電体超微粒子膜からなる付加回路配
線とによって回路配線を完成させたことを特徴としてい
る。
The second IC chip according to the present invention is
It is characterized in that the circuit wiring is completed by the uncompleted or semi-completed circuit wiring and the additional circuit wiring made of the conductor ultrafine particle film formed by the gas deposition method.

【0008】[0008]

【作用】本発明にあっては、ウエハに超微粒子を吹き付
けるためのノズル等をウエハに対して相対的に移動させ
ることにより所望のパターンの回路配線を形成すること
ができる。したがって、フォトマスクが不要で、エッチ
ングを行なう必要もなく、描画法によってドライ雰囲気
中で所望パターンの回路配線を形成することができる。
In the present invention, the circuit wiring having a desired pattern can be formed by moving the nozzle or the like for spraying the ultrafine particles onto the wafer relative to the wafer. Therefore, a photomask is not required and etching is not required, and circuit wiring having a desired pattern can be formed by a drawing method in a dry atmosphere.

【0009】また、フォトマスクを作製する必要がな
く、エッチングやエッチング後の洗浄等を行なう必要も
ないので、ICチップの製造期間や納期を短縮すること
ができる。
Further, since it is not necessary to fabricate a photomask and it is not necessary to perform etching, cleaning after etching, etc., it is possible to shorten the manufacturing period and delivery period of the IC chip.

【0010】また、汎用性の高い共通部分のみを未完成
ないし半完成の回路配線として形成しておき、用途に応
じて超微粒子膜の回路配線を付加するようにすれば、1
種の未完成ないし半完成回路配線から複数種類の回路配
線を得ることができ、ICチップのカスタム化にも対応
できる。
Further, if only the common portion having high versatility is formed as an unfinished or semi-finished circuit wiring and the circuit wiring of the ultrafine particle film is added depending on the application, 1
It is possible to obtain a plurality of types of circuit wirings from various types of unfinished or semi-finished circuit wirings, and it is possible to support customization of IC chips.

【0011】さらに、レーザ光を用いた回路配線の溶断
法と組合せれば、容易に回路配線を修正することもでき
る。
Further, by combining with a method for cutting circuit wiring using laser light, the circuit wiring can be easily corrected.

【0012】さらに、ウエハの状態に限らず、チップの
状態や基板等に実装された後でも回路配線を形成した
り、修正したり、付加したりできる。
Further, the circuit wiring can be formed, modified, or added not only in the state of the wafer but also in the state of the chip or after being mounted on the substrate or the like.

【0013】[0013]

【実施例】図1は導電体超微粒子膜2を形成するための
超微粒子膜形成装置3を示す概略構成図である。これ
は、ガスデポジション法(第90回ニューセラミクス懇
話会研究会資料に掲載されている。)を利用して超微粒
子膜2を直接に描画する装置であって、超微粒子生成室
4と膜形成室5を有し、両室4,5は搬送管6によって
結ばれている。また、超微粒子生成室4内と膜形成室5
内は真空ポンプ7によって減圧できるようになってい
る。超微粒子生成室4には流量調整弁8を介してHeガ
ス等のガス9が供給されている。この超微粒子生成室4
には、抵抗加熱法を熱源とする蒸発槽10が設けられて
おり、蒸発槽10内には超微粒子膜2を形成するための
導電体原料11が入れられている。一方、膜形成室5内
には、ICチップ1を保持して移動させるためのマニピ
ュレータ12が設けられており、搬送管6からマニピュ
レータ12側へ向けてノズル13が突出している。
EXAMPLE FIG. 1 is a schematic diagram showing an ultrafine particle film forming apparatus 3 for forming a conductor ultrafine particle film 2. This is a device that directly draws the ultrafine particle film 2 by using the gas deposition method (published in the material of the 90th New Ceramics Forum), and the ultrafine particle generation chamber 4 and the film are used. A forming chamber 5 is provided, and both chambers 4 and 5 are connected by a transfer pipe 6. In addition, the inside of the ultrafine particle generation chamber 4 and the film formation chamber 5
The inside can be depressurized by a vacuum pump 7. A gas 9 such as He gas is supplied to the ultrafine particle generation chamber 4 via a flow rate adjusting valve 8. This ultrafine particle generation chamber 4
Is provided with an evaporation tank 10 using a resistance heating method as a heat source. Inside the evaporation tank 10, a conductor raw material 11 for forming the ultrafine particle film 2 is placed. On the other hand, a manipulator 12 for holding and moving the IC chip 1 is provided in the film forming chamber 5, and a nozzle 13 projects from the transfer pipe 6 toward the manipulator 12 side.

【0014】しかして、ICチップ1をマニピュレータ
12に保持させ、真空ポンプ7により膜形成室5を減圧
すると共に超微粒子生成室4にガス9を送り込んで加圧
しながら、蒸発槽10で導電体原料11を加熱して蒸発
させると、蒸発原子は空中で凝集して超微粒子となり、
超微粒子生成室4と膜形成室5との差圧によりHeガス
等のガス9と共に搬送管6を通って膜形成室5へ送ら
れ、ノズル13から高速でICチップ1の表面へ噴射さ
れ、図2に示すように超微粒子膜2を形成される。この
ときICチップ1を移動させて走査することにより、マ
スクを用いることなく所望パターンの超微粒子膜2を形
成することができる。
Thus, the IC chip 1 is held by the manipulator 12, the film forming chamber 5 is depressurized by the vacuum pump 7, and the gas 9 is sent to the ultrafine particle generating chamber 4 for pressurization, while the vaporization tank 10 conducts the conductive material. When 11 is heated to evaporate, the evaporated atoms aggregate in the air to become ultrafine particles,
Due to the pressure difference between the ultrafine particle generation chamber 4 and the film forming chamber 5, the gas 9 such as He gas is sent to the film forming chamber 5 through the carrier pipe 6 and is jetted from the nozzle 13 to the surface of the IC chip 1 at high speed. The ultrafine particle film 2 is formed as shown in FIG. At this time, by moving and scanning the IC chip 1, the ultrafine particle film 2 having a desired pattern can be formed without using a mask.

【0015】例えば、マニピュレータ12によってIC
チップ1を直線的に移動させながら超微粒子膜2を形成
すれば、図3(a)に示すように直線状パターンの超微
粒子膜2を形成することができる。この直線状の超微粒
子膜2の幅はノズル13の先端径によって決まる。ま
た、そのときシャッターによりノズル13を開閉すれ
ば、図3(b)に示すように断続的な(あるいは、点状
の)パターンの超微粒子膜2を得ることができる。さら
に、マニピュレータ12によってICチップ1を回転さ
せれば、図3(c)に示すように、環状パターンの超微
粒子膜2を形成することができる。また、ICチップ1
を2次元的に走査させれば、面状の超微粒子膜2を形成
することもできる。
For example, by manipulator 12, IC
By forming the ultrafine particle film 2 while linearly moving the chip 1, the ultrafine particle film 2 having a linear pattern can be formed as shown in FIG. The width of the linear ultrafine particle film 2 is determined by the tip diameter of the nozzle 13. If the nozzle 13 is opened and closed by the shutter at that time, the ultrafine particle film 2 having an intermittent (or dot-like) pattern can be obtained as shown in FIG. 3B. Further, if the IC chip 1 is rotated by the manipulator 12, as shown in FIG. 3C, the ultrafine particle film 2 having an annular pattern can be formed. Also, IC chip 1
It is also possible to form a planar ultrafine particle film 2 by scanning the two-dimensionally.

【0016】こうして、ICチップ1の上にガスデポジ
ション法によって超微粒子膜2を形成すれば、マスク等
を用いることなくインラインで超微粒子膜2からなる回
路配線を形成することができ、量産化にも適する。しか
も、回路配線として用いることができる導電体原料11
の材質の選択範囲も広くなる。また、ICチップ1は加
熱されないので、耐熱性のないICチップや耐熱性の低
いICチップも用いることが可能になる。さらに、超微
粒子生成室4と膜形成室5との差圧、ICチップ1の温
度、超微粒子の温度、噴射速度及び流量等によって超微
粒子膜2の密度や粒径、結晶粒界等を変化させることが
でき、またICチップ1の移動速度や超微粒子の噴射量
や超微粒子膜の重ね塗り等によって超微粒子膜2の膜厚
を変えることができるので、これらをコントロールする
ことにより超微粒子膜2の抵抗値等を調整できる。
In this way, by forming the ultrafine particle film 2 on the IC chip 1 by the gas deposition method, it is possible to form the circuit wiring made of the ultrafine particle film 2 inline without using a mask or the like, and mass production. Suitable for Moreover, the conductor raw material 11 that can be used as circuit wiring
The selection range of the material of is also widened. Further, since the IC chip 1 is not heated, it is possible to use an IC chip having no heat resistance or an IC chip having low heat resistance. Furthermore, the density, grain size, crystal grain boundaries, etc. of the ultrafine particle film 2 are changed depending on the pressure difference between the ultrafine particle generating chamber 4 and the film forming chamber 5, the temperature of the IC chip 1, the temperature of the ultrafine particles, the jetting speed, the flow rate, and the like. The film thickness of the ultrafine particle film 2 can be changed by the moving speed of the IC chip 1, the injection amount of the ultrafine particles, the overcoating of the ultrafine particle film, and the like. Therefore, by controlling these, the ultrafine particle film can be controlled. The resistance value of 2 can be adjusted.

【0017】超微粒子膜2を形成するための材質として
は、種々のものを用いることができ、例えば、Fe,N
i,Co,Fe−Ni,Fe−Co,Ni−Cu,C
u,Ag,Au,Sn,Ag−Cu,Ti,Mn,T
a,Mo,Al,Pb,In,Cr,Pt,Sr,P
d,Y,Nb,Li,Ba,C,Bi,Ca,その他の
金属及び合金系などを用いることができる。
As the material for forming the ultrafine particle film 2, various materials can be used, for example, Fe and N.
i, Co, Fe-Ni, Fe-Co, Ni-Cu, C
u, Ag, Au, Sn, Ag-Cu, Ti, Mn, T
a, Mo, Al, Pb, In, Cr, Pt, Sr, P
It is possible to use d, Y, Nb, Li, Ba, C, Bi, Ca, and other metal and alloy systems.

【0018】また、蒸発槽10内に沸点温度の等しい金
属の合金を入れておけば、合金の超微粒子膜2を形成す
ることもできる。さらに、超微粒子生成室5内に2つ以
上の蒸発槽10を設けて異なる金属材料を入れておけ
ば、両金属材料の沸点温度が異なる場合でも、2元系合
金(共晶合金)等の超微粒子膜2を形成できる。例え
ば、このような合金作製法によれば、超微粒子膜2のオ
ーミック接触性を良好にしたり、適当なドーパントを母
材金属に入れたりすることができる。
If an alloy of metals having the same boiling point temperature is put in the evaporation tank 10, the ultrafine particle film 2 of the alloy can be formed. Furthermore, if two or more evaporation tanks 10 are provided in the ultrafine particle generation chamber 5 and different metal materials are put therein, even if the boiling temperatures of both metal materials are different, binary alloys (eutectic alloys) The ultrafine particle film 2 can be formed. For example, according to such an alloy manufacturing method, it is possible to improve the ohmic contact property of the ultrafine particle film 2 and to add an appropriate dopant to the base metal.

【0019】図4は別な超微粒子膜形成装置14を示す
概略構成図である。これは、2つの超微粒子生成室4
a,4bと膜形成室5を有し、両超微粒子生成室4a,
4bと膜形成室5とはそれぞれ搬送管6a,6bによっ
て結ばれている。各超微粒子生成室4a,4bには、抵
抗加熱法を熱源とする蒸発槽10a,10bが設けられ
ており、各蒸発槽10a,10b内には超微粒子膜2を
形成するための異なる原料11a,11b(少なくとも
一方は導電体原料である。)が入れられている。一方、
膜形成室5内には、ICチップ1を保持し移動させるた
めのマニピュレータ12が設けられており、隣接して配
置された各搬送管6a,6bからマニピュレータ12側
へ向けてそれぞれノズル13a,13bが突出してい
る。
FIG. 4 is a schematic diagram showing another ultrafine particle film forming apparatus 14. This is two ultrafine particle generation chambers 4
a and 4b and a film forming chamber 5, both ultrafine particle generating chambers 4a,
4b and the film forming chamber 5 are connected by transfer pipes 6a and 6b, respectively. Each ultrafine particle generation chamber 4a, 4b is provided with an evaporation tank 10a, 10b using a resistance heating method as a heat source, and a different raw material 11a for forming the ultrafine particle film 2 is provided in each evaporation tank 10a, 10b. , 11b (at least one of which is a conductive material). on the other hand,
A manipulator 12 for holding and moving the IC chip 1 is provided in the film forming chamber 5, and nozzles 13a and 13b are respectively provided from the adjacent transfer pipes 6a and 6b toward the manipulator 12 side. Is protruding.

【0020】しかして、マニピュレータ12によってI
Cチップ1を移動させながら、第1の原料11aからな
る超微粒子をノズル13aから高速でICチップ1へ噴
射し、下側超微粒子膜2aを形成し、第二の原料11b
からなる超微粒子をノズル13bから噴射して下側超微
粒子膜2aの上に上側超微粒子膜2bを形成する。この
結果、下側超微粒子膜2aと上側超微粒子膜2bとから
なる図5のような傾斜複合組成の超微粒子膜2が得られ
る。
Then, the manipulator 12 causes the I
While moving the C chip 1, ultrafine particles of the first raw material 11a are jetted from the nozzle 13a to the IC chip 1 at high speed to form the lower ultrafine particle film 2a, and the second raw material 11b.
The ultrafine particles consisting of are ejected from the nozzle 13b to form the upper ultrafine particle film 2b on the lower ultrafine particle film 2a. As a result, the ultrafine particle film 2 composed of the lower ultrafine particle film 2a and the upper ultrafine particle film 2b having the gradient composite composition as shown in FIG. 5 is obtained.

【0021】したがって、上記のような装置を用いてガ
スデポジション法により超微粒子膜からなる回路配線を
形成すれば、マスクを用いることなく描画法によりドラ
イ雰囲気中でICチップ1に回路配線を形成することが
できる。また、ICチップ1の回路配線は、ガスデポジ
ション法による超微粒子膜で全体を形成してもよく、一
部をガスデポジション法による超微粒子膜としてもよ
く、カスタムIC等に適している。そこで、以下に具体
的な回路配線の構成について説明する。
Therefore, if the circuit wiring made of the ultrafine particle film is formed by the gas deposition method using the apparatus as described above, the circuit wiring is formed in the IC chip 1 in the dry atmosphere by the drawing method without using the mask. can do. Further, the circuit wiring of the IC chip 1 may be entirely formed of an ultrafine particle film formed by a gas deposition method, or a part thereof may be formed of an ultrafine particle film formed by a gas deposition method, which is suitable for a custom IC or the like. Therefore, a specific circuit wiring configuration will be described below.

【0022】図6(a)(b)は本発明の一実施例によ
る半完成品のICチップ(カスタムICチップ)1a及
び完成品のICチップ1bを示す平面図である。半完成
品のICチップ1aは、所定の半導体構造を完成された
ウエハの表面に回路配線のうち共通部分の回路配線15
のみを設け、その上にパッシベーション膜16を形成し
たものである。この共通部分の(半完成)回路配線15
は、ウエハの表面にAl等の電極用金属材料を蒸着さ
せ、これをエッチングすることによって形成されたもの
であって、後から用途に応じて必要な配線を施すことが
できるよう配線パッド15aをパッシベーション膜16
から露出させられている。
FIGS. 6A and 6B are plan views showing a semi-finished IC chip (custom IC chip) 1a and a finished IC chip 1b according to an embodiment of the present invention. The semi-finished IC chip 1a has a circuit wiring 15 of a common portion of the circuit wiring on the surface of a wafer having a predetermined semiconductor structure completed.
Only, and the passivation film 16 is formed thereon. This (commonly completed) circuit wiring 15
Is formed by vapor-depositing a metal material for electrodes such as Al on the surface of a wafer and etching this, and wiring pads 15a are formed so that necessary wiring can be provided later depending on the application. Passivation film 16
Exposed from.

【0023】しかして、半完成品(汎用品)のICチッ
プ1aを特定用途向けの完成品とするには、出荷時や組
み立て時等に、上記超微粒子膜形成装置を用いてガスデ
ポジション法により接続の必要のある配線パッド15a
間に超微粒子膜からなる回路配線17を図6(b)のよ
うに対角状に描画配線し、ICチップ1b及びその回路
配線を完成する。
Therefore, in order to make the semi-finished product (general-purpose product) of the IC chip 1a into a finished product for a specific purpose, the gas deposition method is used by using the above ultrafine particle film forming apparatus at the time of shipping or assembling. Wiring pad 15a that needs to be connected by
Circuit wirings 17 made of ultrafine particles are drawn in a diagonal pattern as shown in FIG. 6B to complete the IC chip 1b and its circuit wirings.

【0024】また、用途が異なる場合には、その用途に
応じて、例えば図7(a)に示すように対向している各
配線パッド15a同志を超微粒子膜の回路配線17で接
続したり、図7(b)に示すように配線パッド15aに
直列に回路配線17を配線したり、図7(c)に示すよ
うに配線したりして、異なる用途向けのICチップ1b
を製作することができる。なお、ガスデポジション法に
よって超微粒子膜からなる回路配線17を付加すること
に加え、レーザ光によって半完成品のICチップ1aの
回路配線を断線させれば、より多種のICチップを製作
することができる。
When the use is different, depending on the use, for example, as shown in FIG. 7A, the wiring pads 15a facing each other are connected by the circuit wiring 17 of the ultrafine particle film, An IC chip 1b for different applications may be provided by wiring the circuit wiring 17 in series with the wiring pad 15a as shown in FIG. 7B or by wiring as shown in FIG. 7C.
Can be manufactured. In addition to the addition of the circuit wiring 17 made of the ultrafine particle film by the gas deposition method, if the circuit wiring of the semi-finished IC chip 1a is disconnected by the laser light, more kinds of IC chips can be manufactured. You can

【0025】図8(a)は本発明の別な実施例による半
完成品のICチップ1aの回路配線15の別なパターン
であって、必要に応じて接続される回路配線15の端部
同志を接近させて対向させてある。したがって、この回
路配線15同志を接続する必要がある場合には、図8
(b)に示すように、ガスデポジション法により超微粒
子膜による回路配線17を点状に形成して配線パッド1
5a同志を電気的に接続するだけでよく、回路配線17
の描画効率が向上する。また、回路配線17の露出長な
いし露出面積が小さくなるので、ICチップ1bの信頼
性が損われにくい。
FIG. 8 (a) shows another pattern of the circuit wiring 15 of the semi-finished IC chip 1a according to another embodiment of the present invention, in which the end portions of the circuit wiring 15 are connected as needed. Are approaching each other and facing each other. Therefore, when it is necessary to connect the circuit wirings 15 to each other, the circuit shown in FIG.
As shown in (b), circuit wiring 17 made of an ultrafine particle film is formed in a dot shape by a gas deposition method to form wiring pad 1
5a need only be electrically connected to each other, circuit wiring 17
Drawing efficiency is improved. Moreover, since the exposed length or exposed area of the circuit wiring 17 is reduced, the reliability of the IC chip 1b is not easily impaired.

【0026】図9(a)(b)は本発明のさらに別な実
施例によるICチップの回路配線方法を示している。図
9(a)に示すものは、CPU(マイクロプロセッサ)
18やメモリ19等のスタンダードセルを未配線で設け
られた未完成品のICチップ1aであって、このICチ
ップ1aは、図9(b)に示すように、用途に応じてC
PU18の電極とメモリ19の電極間をガスデポジショ
ン法によって超微粒子膜からなる回路配線17で結び、
ユーザの要求する仕様に合わせた特定用途向けのICチ
ップ1bを製作される。
9A and 9B show a circuit wiring method for an IC chip according to still another embodiment of the present invention. What is shown in FIG. 9A is a CPU (microprocessor).
18 is an unfinished IC chip 1a in which standard cells such as 18 and memory 19 are provided without wiring. As shown in FIG. 9B, this IC chip 1a is C
The electrode of the PU 18 and the electrode of the memory 19 are connected by a circuit wiring 17 made of an ultrafine particle film by a gas deposition method,
The IC chip 1b for a specific application is manufactured according to the specifications required by the user.

【0027】図10(a)(b)は本発明のさらに別な
実施例によるICチップのさらに別な回路配線方法を示
す。図10(a)は図9(a)のICチップ1aを基板
20の上に実装し、ICチップ1aと基板20の間をワ
イヤー21でボンディングした状態を示している。この
ICチップ1aの回路配線は、基板20への実装後にも
可能であり、図10(b)は、図10(a)のようにI
Cチップ1aを基板20に実装した状態でガスデポジシ
ョン法によりCPU18とメモリ19との間に超微粒子
膜からなる回路配線17を施した状態を示している。
FIGS. 10A and 10B show another circuit wiring method for an IC chip according to another embodiment of the present invention. FIG. 10A shows a state in which the IC chip 1a of FIG. 9A is mounted on the substrate 20 and a wire 21 is bonded between the IC chip 1a and the substrate 20. The circuit wiring of the IC chip 1a is possible even after mounting on the substrate 20, and FIG. 10 (b) shows the I wiring as shown in FIG. 10 (a).
It shows a state in which the circuit wiring 17 made of an ultrafine particle film is provided between the CPU 18 and the memory 19 by the gas deposition method with the C chip 1a mounted on the substrate 20.

【0028】図11は本発明のさらに別な実施例による
ICチップ1bを示す断面図である。この実施例にあっ
ては、ウエハ22の上にガスデポジション法により超微
粒子膜からなる回路配線17a,17bを形成した後、
この回路配線の上にガスデポジション法によってパッシ
ベーション膜23を形成し、ICチップ1bの耐湿性及
び耐マイグレーション特性を向上させてもいる。また、
回路配線17a,17bをパッシベーション膜23によ
って覆うことにより、回路配線17a,17bを交差さ
せてクロスオーバ配線している。
FIG. 11 is a sectional view showing an IC chip 1b according to still another embodiment of the present invention. In this embodiment, after the circuit wirings 17a and 17b made of the ultrafine particle film are formed on the wafer 22 by the gas deposition method,
The passivation film 23 is formed on the circuit wiring by the gas deposition method to improve the moisture resistance and migration resistance of the IC chip 1b. Also,
By covering the circuit wirings 17a and 17b with the passivation film 23, the circuit wirings 17a and 17b are crossed to perform crossover wiring.

【0029】[0029]

【発明の効果】本発明によれば、超微粒子流またはIC
チップを走査させることにより所望のパターンの超微粒
子膜を得ることができ、フォトマスク等を用いることな
くドライ法によって簡単な工程で回路配線を形成するこ
とができる。したがって、ICチップの製造期間や納期
を短縮することができる。
According to the present invention, an ultrafine particle flow or IC
An ultrafine particle film having a desired pattern can be obtained by scanning the chip, and circuit wiring can be formed by a simple process by a dry method without using a photomask or the like. Therefore, the manufacturing period and delivery date of the IC chip can be shortened.

【0030】しかも、ガスデポジション法によれば超微
粒子膜の材質も限定されず、配線用材料の選択の幅も広
くなる。また、ICチップに熱ストレスを与える恐れも
少なくなる。
Moreover, according to the gas deposition method, the material of the ultrafine particle film is not limited, and the selection range of the wiring material is widened. In addition, the risk of applying thermal stress to the IC chip is reduced.

【0031】また、汎用性の高い共通部分のみを未完成
の回路配線として形成しておき、用途に応じて超微粒子
膜の回路配線を付加するようにすれば、1種の未完成回
路配線から複数種類の回路配線を得ることができ、IC
チップのカスタム化にも対応できる。
If only the common parts having high versatility are formed as unfinished circuit wiring and the circuit wiring of the ultrafine particle film is added according to the application, one kind of unfinished circuit wiring is used. Multiple types of circuit wiring can be obtained, and IC
It is also possible to customize the chip.

【0032】さらに、ウエハの状態に限らず、チップの
状態や基板等に実装された後でも回路配線を形成した
り、修正したり、付加したりできる。
Furthermore, the circuit wiring can be formed, modified, or added not only in the state of the wafer but also in the state of the chip or after being mounted on the substrate or the like.

【図面の簡単な説明】[Brief description of drawings]

【図1】本発明の一実施例にかかる超微粒子膜形成装置
を示す概略構成図である。
FIG. 1 is a schematic configuration diagram showing an ultrafine particle film forming apparatus according to an embodiment of the present invention.

【図2】同上の装置によってICチップの上に形成され
た超微粒子膜を示す一部破断した正面図である。
FIG. 2 is a partially cutaway front view showing an ultrafine particle film formed on an IC chip by the same device.

【図3】(a)(b)(c)は上記超微粒子膜形成装置
によって形成される超微粒子膜のパターンの数例を示す
図である。
3 (a), (b) and (c) are diagrams showing several examples of patterns of an ultrafine particle film formed by the ultrafine particle film forming apparatus.

【図4】本発明の別な実施例にかかる超微粒子膜形成装
置を示す概略構成図である。
FIG. 4 is a schematic configuration diagram showing an ultrafine particle film forming apparatus according to another embodiment of the present invention.

【図5】同上の装置によってICチップの上に形成され
た超微粒子膜を示す一部破断した正面図である。
FIG. 5 is a partially cutaway front view showing an ultrafine particle film formed on an IC chip by the same device.

【図6】本発明の一実施例であって、(a)は半完成品
のICチップを示す平面図、(b)は完成品のICチッ
プを示す平面図である。
6A and 6B are one embodiment of the present invention, in which FIG. 6A is a plan view showing a semi-finished IC chip, and FIG. 6B is a plan view showing a finished IC chip.

【図7】(a)(b)(c)は同上の別な配線例を示す
平面図である。
7 (a), (b) and (c) are plan views showing another wiring example of the same.

【図8】本発明の別な実施例であって、(a)は半完成
品のICチップの回路配線を示す平面図、(b)は完成
品のICチップの回路配線を示す平面図である。
8A and 8B are another embodiment of the present invention, wherein FIG. 8A is a plan view showing circuit wiring of a semi-finished IC chip, and FIG. 8B is a plan view showing circuit wiring of a finished IC chip. is there.

【図9】本発明のさらに別な実施例であって、(a)は
未完成品のICチップを示す平面図、(b)は完成品の
ICチップの回路配線を示す平面図である。
9A and 9B are still another embodiment of the present invention, in which FIG. 9A is a plan view showing an unfinished IC chip, and FIG. 9B is a plan view showing circuit wiring of the finished IC chip.

【図10】本発明のさらに別な実施例であって、(a)
は基板に実装された未完成品のICチップを示す斜視
図、(b)は基板に実装された完成品のICチップを示
す斜視図である。
FIG. 10 is still another embodiment of the present invention, including (a)
FIG. 3A is a perspective view showing an unfinished IC chip mounted on a substrate, and FIG. 6B is a perspective view showing a finished IC chip mounted on a substrate.

【図11】本発明のさらに別な実施例を示す断面図であ
る。
FIG. 11 is a sectional view showing still another embodiment of the present invention.

【符号の説明】[Explanation of symbols]

1a,1b ICチップ 15 回路配線 17,17a,17b 超微粒子膜からなる回路配線 1a, 1b IC chip 15 circuit wiring 17, 17a, 17b Circuit wiring made of ultrafine particle film

Claims (2)

【特許請求の範囲】[Claims] 【請求項1】 ガスデポジション法により成膜された導
電体超微粒子膜によって表面に回路配線を形成したIC
チップ。
1. An IC in which circuit wiring is formed on the surface by a conductor ultrafine particle film formed by a gas deposition method.
Chips.
【請求項2】 未完成ないし半完成の回路配線と、ガス
デポジション法により成膜された導電体超微粒子膜から
なる付加回路配線とによって回路配線を完成させたIC
チップ。
2. An IC in which circuit wiring is completed by uncompleted or semi-completed circuit wiring and additional circuit wiring formed of a conductor ultrafine particle film formed by a gas deposition method.
Chips.
JP32527091A 1991-11-12 1991-11-12 Ic chip Pending JPH05136128A (en)

Priority Applications (1)

Application Number Priority Date Filing Date Title
JP32527091A JPH05136128A (en) 1991-11-12 1991-11-12 Ic chip

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
JP32527091A JPH05136128A (en) 1991-11-12 1991-11-12 Ic chip

Publications (1)

Publication Number Publication Date
JPH05136128A true JPH05136128A (en) 1993-06-01

Family

ID=18174939

Family Applications (1)

Application Number Title Priority Date Filing Date
JP32527091A Pending JPH05136128A (en) 1991-11-12 1991-11-12 Ic chip

Country Status (1)

Country Link
JP (1) JPH05136128A (en)

Cited By (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5746868A (en) * 1994-07-21 1998-05-05 Fujitsu Limited Method of manufacturing multilayer circuit substrate
US6803075B2 (en) 2002-04-23 2004-10-12 Canon Kabushiki Kaisha Method employing plurality of particles and pressure differentials to deposit film
JP2014039056A (en) * 2013-10-09 2014-02-27 Mitsubishi Electric Corp Semiconductor device

Cited By (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5746868A (en) * 1994-07-21 1998-05-05 Fujitsu Limited Method of manufacturing multilayer circuit substrate
US5976393A (en) * 1994-07-21 1999-11-02 Fujitsu Limited Method of manufacturing multilayer circuit substrate
US6803075B2 (en) 2002-04-23 2004-10-12 Canon Kabushiki Kaisha Method employing plurality of particles and pressure differentials to deposit film
JP2014039056A (en) * 2013-10-09 2014-02-27 Mitsubishi Electric Corp Semiconductor device

Similar Documents

Publication Publication Date Title
US5892287A (en) Semiconductor device including stacked chips having metal patterned on circuit surface and on edge side of chip
US7721423B2 (en) Method of manufacturing alloy circuit board
US6076723A (en) Metal jet deposition system
US4946511A (en) Thermoelectric devices
US20040232109A1 (en) Mask unit and film deposition apparatus using the same
US6331681B1 (en) Electrical connection device for forming and semiconductor device having metal bump electrical connection
JP2024012570A (en) Sensor element and manufacturing method for the same
US6069026A (en) Semiconductor device and method of fabrication
JPH05136128A (en) Ic chip
US4685030A (en) Surface mounted circuits including hybrid circuits, having CVD interconnects, and method of preparing the circuits
US20080241994A1 (en) Print Mask and Method of Manufacturing Electronic Components Using The Same
JPH1131577A (en) Thin-film type exothermic heater and its manufacture
US3768986A (en) Laminated lead frame and method of producing same
JPH0548235A (en) Circuit substrate
US6338973B1 (en) Semiconductor device and method of fabrication
US6372623B1 (en) Semiconductor device and method of fabrication
CN1983495B (en) Method for preparing thin film and method for manufacturing electron-emitting device
JPH05132756A (en) Formation of plated film
US6432207B1 (en) Method and structure for baking a wafer
US3066053A (en) Method for producing semiconductor devices
JP2001297977A (en) Quick heating and cooling plate
KR101993425B1 (en) Plane-type heater for manufacturing semiconductor and preparation method thereof
JP3463790B2 (en) Wiring board
JPS62229973A (en) Semiconductor device
JPH0637209A (en) Semiconductor device