JPH0513446A - Compound semiconductor device - Google Patents
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- JPH0513446A JPH0513446A JP16665391A JP16665391A JPH0513446A JP H0513446 A JPH0513446 A JP H0513446A JP 16665391 A JP16665391 A JP 16665391A JP 16665391 A JP16665391 A JP 16665391A JP H0513446 A JPH0513446 A JP H0513446A
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- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
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Abstract
Description
【０００１】[0001]
【産業上の利用分野】この発明は、特に広い温度域にお
いて電子移動度等の特性が安定して設定されるようにし
た化合物半導体装置に関する。BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a compound semiconductor device in which characteristics such as electron mobility are set stably in a wide temperature range.
【０００２】[0002]
【従来の技術】Ｇa Ａs 電界効果型トランジスタを用い
て構成された高速論理ＩＣにおいて、このＩＣの動作速
度の上限が、このＩＣを構成するトランジスタのスイッ
チング速度から計算される速度限界よりも遅くなるもの
であることが知られている。2. Description of the Related Art In a high-speed logic IC formed by using GaAs field effect transistors, the upper limit of the operating speed of this IC becomes slower than the speed limit calculated from the switching speed of the transistors forming this IC. It is known to be one.
【０００３】このＩＣの動作速度が遅くなる原因は、Ｉ
Ｃを構成する電界効果型トランジスタの電流供給能力が
小さいためであり、トランジスタの負荷となる次段のト
ランジスタの入力容量や配線の浮遊容量を放電する速度
が、トランジスタのスイッチング速度より遅くなるため
である。The cause of the slow operation speed of this IC is I
This is because the current supply capability of the field-effect transistor that constitutes C is small, and the speed at which the input capacitance of the transistor at the next stage, which is the load of the transistor, and the stray capacitance of the wiring are discharged is slower than the switching speed of the transistor. is there.
【０００４】この様な問題を解決するためには、トラン
ジスタの負荷容量駆動能力を高める必要がある。このた
め、トランジスタの能動層のキャリア（Ｎチャンネルの
電界効果型トランジスタの場合は電子、Ｐチャンネルの
電界効果型トランジスタの場合は正孔）濃度を高めるこ
とが必要となる。ここで、Ｇa Ａs 系の化合物半導体装
置において、不純物原子を１原子層にドープしたデルタ
ドープ構造では、高いキャリア濃度が得られることが知
られている。In order to solve such a problem, it is necessary to enhance the load capacity driving capability of the transistor. Therefore, it is necessary to increase the concentration of carriers (electrons in the case of an N-channel field effect transistor, holes in the case of a P-channel field effect transistor) in the active layer of the transistor. Here, in a GaAs-based compound semiconductor device, it is known that a high carrier concentration can be obtained in a delta-doped structure in which one atom layer is doped with impurity atoms.
【０００５】デルタドープ構造のトランジスタにおいて
は、デルタドープ層を表面から１０〜１００nm程度の範
囲に設定している。この様な構造では、キャリアの移動
度の温度特性が、不純物のドープ量によって大きく変化
する。したがって、移動度の温度依存性の小さい条件で
は、キャリア濃度および移動度が一義的に決まるように
なり、性能を向上させることができない。In a transistor having a delta-doped structure, the delta-doped layer is set within a range of 10 to 100 nm from the surface. In such a structure, the temperature characteristic of carrier mobility changes greatly depending on the doping amount of impurities. Therefore, under the condition that the mobility has a small temperature dependence, the carrier concentration and the mobility are uniquely determined, and the performance cannot be improved.
【０００６】[0006]
【発明が解決しようとする課題】この発明は上記のよう
な点に鑑みなされたもので、特にデルタドープ構造を有
するトランジスタの相互コンダクタンスおよびしきい値
電圧の温度依存性を改善し、広い温度範囲にわたって電
子移動度等のトランジスタ特性に変化のない、高速およ
び高周波回路に適用可能な化合物半導体装置を提供しよ
うとするものである。SUMMARY OF THE INVENTION The present invention has been made in view of the above points, and in particular, the temperature dependence of the transconductance and the threshold voltage of a transistor having a delta-doped structure is improved, and the transistor has a wide temperature range. An object of the present invention is to provide a compound semiconductor device which does not change in transistor characteristics such as electron mobility and which can be applied to high speed and high frequency circuits.
【０００７】[0007]
【課題を解決するための手段】この発明に係る化合物半
導体装置は、例えばＧa Ａs 単結晶でなる半導体基板上
にバッファ層を介して多層構造層を形成するもので、こ
の多層構造層は一単位とされる母材半導体層を積層して
構成したもので、このそれぞれの母材半導体層の積層界
面に、この半導体層の１原子層内に異種の原子をドープ
してドープ層を形成するもので、このドープ層が少なく
とも２層形成されるよう複数段積層するようにしてい
る。A compound semiconductor device according to the present invention forms a multi-layer structure layer on a semiconductor substrate made of, for example, GaAs single crystal via a buffer layer, and the multi-layer structure layer is a unit. Which is formed by stacking base material semiconductor layers to be formed, and forms a doped layer by doping different kinds of atoms in one atomic layer of the semiconductor layers at the stacking interfaces of the respective base material semiconductor layers. Thus, a plurality of stacked layers are formed so that at least two layers of this doped layer are formed.
【０００８】[0008]
【作用】この様に構成される化合物半導体装置において
は、異種原子をドープして形成したデルタドープ層を１
層ではなく複数層形成して多層構造層を構成するように
しているものであるため、電子移動度の温度依存性が改
善されるものであり、キャリアの濃度をトランジスタの
目的に応じて所望の値に設定できるようになる優れた特
徴を有する。In the compound semiconductor device thus constructed, the delta-doped layer formed by doping different atoms is
Since a multilayer structure is formed by forming a plurality of layers instead of layers, the temperature dependence of electron mobility is improved, and the carrier concentration is set to a desired value depending on the purpose of the transistor. It has the excellent feature that it can be set to a value.
【０００９】[0009]
【実施例】以下、図面を参照してこの発明の一実施例を
説明する。図１はエピタキシャル成長基板によって構成
された電界効果型トランジスタの断面構造を示している
もので、まずこのエピタキシャル成長基板の構造を、そ
の製造工程にしたがって説明する。DETAILED DESCRIPTION OF THE PREFERRED EMBODIMENTS An embodiment of the present invention will be described below with reference to the drawings. FIG. 1 shows a cross-sectional structure of a field effect transistor constituted by an epitaxial growth substrate. First, the structure of this epitaxial growth substrate will be described according to its manufacturing process.
【００１０】ここで、エピタキシャル成長は分子線エピ
タキシャル成長法（ＭＢＥ法）によって形成するもので
あるが、ＭＯＣＶＤ法（有機金属気相成長方）等の原子
層オーダの成長制御が可能な手段であれば、適宜使用可
能である。Here, the epitaxial growth is carried out by the molecular beam epitaxial growth method (MBE method), but any means capable of controlling the growth of the atomic layer order such as the MOCVD method (metal organic chemical vapor deposition method) can be used. It can be used as appropriate.
【００１１】まず、半絶縁性Ｇa Ａs 半導体の単結晶基
板11を用意し、この単結晶基板11上に不純物をドープし
ないｉ−Ｇa Ａs によるバッファ層12を、厚さ０．５μ
ｍでエピタキシャル成長によって形成する。First, a single crystal substrate 11 of a semi-insulating GaAs semiconductor is prepared, and a buffer layer 12 of i-GaAs not doped with impurities is formed on the single crystal substrate 11 to a thickness of 0.5 μm.
m by epitaxial growth.
【００１２】この様にバッファ層12が成長されたなら
ば、このバッファ層12上に障壁層13を厚さ３００nmで形
成するもので、この障壁層13は、Ａｌ0.3 Ｇa 0.7 Ａs
で構成される。When the buffer layer 12 is grown in this manner, a barrier layer 13 having a thickness of 300 nm is formed on the buffer layer 12, and the barrier layer 13 is made of Al 0.3 Ga 0.7 As.
Composed of.
【００１３】この障壁層13の上には、不純物をドープし
ないｉ−Ｇa Ａs 層141 を厚さ６nmで成長させた後、こ
の成長のために開かれていたＧa 蒸発源のシャッタを閉
じ、これと同時もしくは数秒後にＳi 蒸発源のシャッタ
を６０秒間開き、Ｓi ドーピング層151 を形成し、１つ
のデルタドープ層が形成されるようにする。On the barrier layer 13, an i-GaAs layer 141 not doped with impurities is grown to a thickness of 6 nm, and then the shutter of the Ga evaporation source opened for this growth is closed. Simultaneously with or after several seconds, the shutter of the Si evaporation source is opened for 60 seconds to form the Si doping layer 151 so that one delta doping layer is formed.
【００１４】次に、再びこのＳi 蒸発源のシャッタを閉
じると共に、Ｇa 蒸発源のシャッタを開いてｉ−Ｇa Ａ
s 層142 を６nm成長させ、このＧa 蒸発源シャッタを閉
じた後Ｓi 蒸発源のシャッタを６０秒間開き、Ｓi ドー
ピング層152 を形成する。この様な工程を５回繰り返す
ことによって、不純物をドープしないｉ−Ｇa Ａs 層14
1 〜145 (14)およびＳi ドーピング層151 〜155 (15)を
交互に配置した多層構造が形成され、最後にさらにｉ−
Ｇa Ａs 層146 を形成してこの多層構造層が完成され
る。Next, the shutter of the Si evaporation source is closed again, and the shutter of the Ga evaporation source is opened again to i-Ga A.
The s layer 142 is grown to a thickness of 6 nm, and after closing the Ga evaporation source shutter, the Si evaporation source shutter is opened for 60 seconds to form the Si doping layer 152. By repeating such a process 5 times, the i-GaAs layer 14 not doped with impurities is formed.
1 to 145 (14) and Si doping layers 151 to 155 (15) are alternately arranged to form a multilayer structure.
The GaAs layer 146 is formed to complete this multilayer structure layer.
【００１５】すなわち、この多層構造層は一単位となる
ｉ−Ｇa Ａs 層を母材半導体層として積層しているもの
で、この母材半導体層の積層界面において、この母材半
導体層の少なくとも１原子層内に異種原子をドープして
ドーピング層（デルタドープ層）を形成するようになる
もので、このデルタドープ層が５層形成されるようにな
っている。That is, this multilayer structure layer is formed by laminating one unit of i-GaAs layer as a base material semiconductor layer, and at least one of the base material semiconductor layers is formed at the interface of the base material semiconductor layers. A heteroatom is doped in the atomic layer to form a doping layer (delta-doped layer), and five delta-doped layers are formed.
【００１６】この様な多層構造部の上には、ｉ−Ａl
0.3 Ｇa0.7 Ａs の障壁層16（バリア層）を３０nmの厚
さで形成し、最後にｉ−Ｇa Ａs キャップ層17を形成し
て、このエピタキシャル成長基板が完成される。On top of such a multi-layer structure, i-Al
A 0.3 Ga 0.7 As barrier layer 16 (barrier layer) is formed to a thickness of 30 nm, and finally an i-Ga As cap layer 17 is formed to complete this epitaxial growth substrate.
【００１７】この様なエピタキシャル成長基板を用いて
電界効果型トランジスタを構成するもので、まずエピタ
キシャル成長基板の表面、すなわちキャップ層17の表面
上の全面にＷＳi x （ｘ＝０．６）の薄膜を厚さ３０nm
となるように高周波スパッタリングによって形成し、こ
の薄膜を反応性イオンエッチングによってパターンエッ
チングすることにより、ゲート電極21を形成する。A field effect transistor is constructed using such an epitaxial growth substrate. First, a thin film of WSi x (x = 0.6) is formed on the entire surface of the epitaxial growth substrate, that is, the surface of the cap layer 17. 30 nm
To form the gate electrode 21 by patterning this thin film by reactive ion etching.
【００１８】この様にゲート電極21が形成されたなら
ば、このゲート電極12をマスクとして用い、キャップ層
17の表面からＳi イオンを注入し、９００℃で５秒間ア
ニールしてドープされたＳi を活性化し、ｎ+層221 、2
22 （図に鎖線で囲まれた点の集合で示す領域）を形成
する。When the gate electrode 21 is formed in this manner, the gate electrode 12 is used as a mask and the cap layer is formed.
Si ions are implanted from the surface of 17 and annealed at 900 ° C. for 5 seconds to activate the doped Si, and n + layers 221, 2
22 (area indicated by a set of points surrounded by a chain line in the figure) is formed.
【００１９】そして、キャップ層17の表面のｎ+層221
および222 に対応するソースおよびドレイン部分に、Ａ
u Ｇe ４０nm、Ａu １５０nmで形成し、４５０℃で９０
秒間のシンタを行うことで、ソース電極23およびドレイ
ン電極24を形成する。Then, the n + layer 221 on the surface of the cap layer 17 is formed.
To the source and drain portions corresponding to and 222
u Ge 40nm, Au 150nm, 90 at 450 ℃
The source electrode 23 and the drain electrode 24 are formed by performing sintering for 2 seconds.
【００２０】図２は上記のように構成されたエピタキシ
ャル成長基板における電子移動度の温度依存性を示して
いる。この図から明らかなように、電子の移動度は７７
Ｋ〜３５０Ｋの範囲で１０２０〜９５０cm2 ／Vsという
極めて狭い範囲に収まるようになる。また、シートキャ
リア濃度も２×１０13cm-2と、デルタドープ層が１層の
場合よりも大きい。FIG. 2 shows the temperature dependence of the electron mobility in the epitaxial growth substrate constructed as described above. As is clear from this figure, the electron mobility is 77
1020 to 950 cm 2 in the range of K to 350K It will fall within a very narrow range of / Vs. Further, the sheet carrier concentration is also 2 × 10 13 cm -2 , which is higher than that in the case of one delta-doped layer.
【００２１】この様な現象は次のようなことが要因とな
る。まず、デルタドープ層を１層から２層以上の多層と
することにより、シートキャリア濃度は層の数の倍数に
することができる。したがって、このデルタドープ層の
間隔を適当な値に選定することができる。This phenomenon is caused by the following factors. First, by forming the delta-doped layer from one to two or more layers, the sheet carrier concentration can be made a multiple of the number of layers. Therefore, the distance between the delta-doped layers can be selected to an appropriate value.
【００２２】実施例においては、デルタドープ層の数は
５層に設定されたが、この層数は２層以上ならば同様の
効果が発揮される。図３はデルタドープ層が１層の場合
と２層の場合の移動度の温度依存性を比較して示してい
るもので、デルタドープ層を２層にすることによって、
１層の場合に比較して温度依存性が極めて小さくなって
いることが理解できる。In the embodiment, the number of delta-doped layers was set to 5, but if the number of layers is 2 or more, the same effect is exhibited. FIG. 3 shows a comparison of the temperature dependence of the mobility in the case where the delta-doped layer is one layer and the case where the delta-doped layer is two layers.
It can be understood that the temperature dependence is extremely small as compared with the case of one layer.
【００２３】このデルタドープ層の間隔は、実施例にお
いては６nmとしたが、１００nm以内ならば同様の効果が
発揮され、その間隔が狭いほど２次元フォノン化の効果
は顕著になることが期待できる。図４はデルタドープ層
が１層の場合と２層の場合のシートキャリア濃度の温度
依存性を示しているものであるが、必要なシートキャリ
ア濃度はデルタドープ層の数を複数層化することによっ
て達成できる。The distance between the delta-doped layers was set to 6 nm in the embodiment, but the same effect is exhibited if the distance is within 100 nm, and it can be expected that the effect of the two-dimensional phononization becomes more remarkable as the distance is narrower. FIG. 4 shows the temperature dependence of the sheet carrier concentration when the delta-doped layer has one layer and when it has two layers. The required sheet carrier concentration is achieved by making the number of delta-doped layers plural. it can.
【００２４】ｎ型のＡl Ｇa Ａs 層とこれに接するＧa
Ａs 層との界面では、Ａl Ｇa ＡｓとＧa Ａs とはバン
ドギャップ（禁制帯幅）が異なり、Ａl Ｇa Ａs の方が
バンドギャップが大きい。このため、Ａl Ｇa Ａｓから
電子親和力の大きいＧa Ａs側に電子が移動するように
なるもので、禁制帯幅が大きいほど絶縁性が大きくな
る。N-type Al Ga As layer and Ga in contact with it
At the interface with the As layer, the band gap (forbidden band width) is different between Al Ga As and GaAs, and the band gap is larger for Al Ga As. Therefore, electrons move from Al Ga As to the side of Ga As having a high electron affinity, and the insulating property increases as the band gap increases.
【００２５】これを実施例に対応してみると、図１にお
いてデルタドープ層を含むＧa Ａs層14は、Ａl Ｇa Ａs
層13および16によって挟持された構造となっている。
したがって、禁制帯幅の大きなＡl Ｇa Ａs 層13および
16側へ電子が入り難くなり、Ｇa Ａs 層14側に電子が閉
じ込められた状態となる。すなわち、シートキャリア濃
度が向上する。また、Ａl Ｇa Ａs 層16が存在するた
め、ゲート電極21の直下はショットキー障壁が大きくな
り、ゲート耐圧が向上されるようになる。When this is corresponded to the embodiment, the GaAs layer 14 including the delta-doped layer in FIG.
The structure is sandwiched between layers 13 and 16.
Therefore, the Al Ga As layer 13 with a large forbidden band and
It becomes difficult for electrons to enter the 16 side, and electrons are confined in the GaAs layer 14 side. That is, the sheet carrier concentration is improved. Further, since the Al Ga As layer 16 is present, the Schottky barrier is increased immediately below the gate electrode 21 and the gate breakdown voltage is improved.
【００２６】尚、実施例では単結晶基板11をＧa Ａs に
よって構成したが、特にＧa Ａs に限らず、Ｓi 、Ｇe
、Ｉn Ｐ等の半導体一般に適用できる。また、デルタ
ドープする不純物原子は、実施例に示したＳi に限るも
のではない。Although the single crystal substrate 11 is made of GaAs in the embodiment, it is not limited to GaAs, but Si, Ge may be used.
, InP, etc. are generally applicable to semiconductors. The impurity atoms to be delta-doped are not limited to Si shown in the embodiment.
【００２７】また、図１で示した構造において障壁層13
をはぶいた構造とすることも可能であり、また障壁層16
をはぶいた構造とすることもできる。そのいずれにおい
ても温度特性が改善される効果が得られる。また、障壁
層16およびキャップ層17をそれぞれ構成するｉ−Ａl Ｇ
a Ａs 層およびｉ−Ｇa Ａs 層をｎ型に構成して、電界
効果型トランジスタを構成するに際してイオン注入を行
わない構造とすることもできる。Further, in the structure shown in FIG. 1, the barrier layer 13
It is also possible to have a structure in which
It is also possible to have a structure in which is covered. In either case, the effect of improving the temperature characteristics can be obtained. Further, the i-Al G forming the barrier layer 16 and the cap layer 17 respectively.
The aAs layer and the i-GaAs layer may be configured to be n-type to have a structure in which ion implantation is not performed when configuring a field effect transistor.
【００２８】[0028]
【発明の効果】以上のようにこの発明に係る化合物半導
体装置によれば、広い温度範囲にわたって電子移動度等
のトランジスタ特性に変化のない、高速および高周波回
路に適用可能なトランジスタが構成できるようになる。As described above, according to the compound semiconductor device of the present invention, it is possible to construct a transistor which does not change in transistor characteristics such as electron mobility over a wide temperature range and which can be applied to high speed and high frequency circuits. Become.
【図１】この発明の一実施例に係る化合物半導体によっ
て構成された電界効果型トランジスタを示す断面図。FIG. 1 is a sectional view showing a field effect transistor formed of a compound semiconductor according to an embodiment of the present invention.
【図２】実施例で示した化合物半導体の電子移動度、シ
ートキャリア濃度の温度依存性を説明する図。FIG. 2 is a diagram illustrating temperature dependence of electron mobility and sheet carrier concentration of the compound semiconductors shown in Examples.
【図３】デルタドープ層を１層にした場合と２層にした
場合の電子移動度の温度依存性を比較して示す図。FIG. 3 is a graph showing a comparison of temperature dependence of electron mobility when the delta-doped layer is formed as one layer and when it is formed as two layers.
【図４】デルタドープ層を１層にした場合と２層にした
場合のシートキャリア濃度の温度依存性を比較して示す
図。FIG. 4 is a graph showing a comparison of the temperature dependence of the sheet carrier concentration when the delta-doped layer has one layer and when it has two layers.
11…単結晶基板（Ｇa Ａs ）、12…バッファ層、13、16
…障壁層、14、141 〜146 …ｉ−Ｇa Ａs 層、15、151
〜155 …Ｓi ドーピング層、17…キャップ層、21…ゲー
ト電極、221 、222 …ｎ+層、23…ソース電極、24…ド
レイン電極。11 ... Single-crystal substrate (GaAs), 12 ... Buffer layer, 13, 16
... Barrier layer, 14, 141 to 146 ... i-Ga As layer, 15, 151
... 155 ... Si doping layer, 17 ... Cap layer, 21 ... Gate electrode, 221, 222 ... N + layer, 23 ... Source electrode, 24 ... Drain electrode.
───────────────────────────────────────────────────── フロントページの続き (72)発明者 伊藤 寛 愛知県刈谷市昭和町１丁目１番地 日本電 装株式会社内 ─────────────────────────────────────────────────── ─── Continued front page (72) Inventor Hiroshi Ito Nihonden, 1-1, Showa-cho, Kariya city, Aichi prefecture Sozo Co., Ltd.
Claims (2)
層に積層構成したもので、その母材半導体層は、各々そ
の積層界面でこの母材半導体層の少なくとも１原子層内
に異種原子をドープして形成されたドープ層を有し、 このドープ層が少なくとも２層設定されるように前記母
材半導体層が積層されるようにしたことを特徴とする化
合物半導体装置。1. A semiconductor substrate, a buffer layer formed on the semiconductor substrate, and a multilayer structure layer formed on the buffer layer, the multilayer structure layer serving as a base semiconductor material. The base material semiconductor layer has a doped layer formed by doping different kinds of atoms into at least one atomic layer of the base material semiconductor layer at the laminated interface. A compound semiconductor device, wherein the base material semiconductor layer is laminated so that at least two layers of the doped layer are set.
半導体層は、その積層界面に前記ドープ層を挟むように
前記母材半導体層よりも広い禁制帯幅を有する半導体層
を有していることを特徴とする請求項１記載の化合物半
導体装置。2. A unit base material semiconductor layer constituting the multilayer structure layer has a semiconductor layer having a band gap wider than that of the base material semiconductor layer so as to sandwich the dope layer at a laminated interface thereof. The compound semiconductor device according to claim 1, wherein
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP16665391A JPH0513446A (en) | 1991-07-08 | 1991-07-08 | Compound semiconductor device |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP16665391A JPH0513446A (en) | 1991-07-08 | 1991-07-08 | Compound semiconductor device |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0513446A true JPH0513446A (en) | 1993-01-22 |
Family
ID=15835258
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP16665391A Pending JPH0513446A (en) | 1991-07-08 | 1991-07-08 | Compound semiconductor device |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0513446A (en) |
Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO2001067521A1 (en) * | 2000-03-03 | 2001-09-13 | Matsushita Electric Industrial Co., Ltd. | Semiconductor device |
| US6617653B1 (en) | 2000-05-31 | 2003-09-09 | Matsushita Electric Industrial Co., Ltd. | Misfet |
| US6654604B2 (en) | 2000-11-21 | 2003-11-25 | Matsushita Electric Industrial Co. Ltd. | Equipment for communication system |
| US6903383B2 (en) | 2000-11-21 | 2005-06-07 | Matsushita Electric Industrial Co., Ltd. | Semiconductor device having a high breakdown voltage for use in communication systems |
| KR100707325B1 (en) * | 1999-05-06 | 2007-04-13 | 소니 가부시끼 가이샤 | Heterojunction field effect transistor and manufacturing method therefor |
-
1991
- 1991-07-08 JP JP16665391A patent/JPH0513446A/en active Pending
Cited By (9)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100707325B1 (en) * | 1999-05-06 | 2007-04-13 | 소니 가부시끼 가이샤 | Heterojunction field effect transistor and manufacturing method therefor |
| WO2001067521A1 (en) * | 2000-03-03 | 2001-09-13 | Matsushita Electric Industrial Co., Ltd. | Semiconductor device |
| US6690035B1 (en) | 2000-03-03 | 2004-02-10 | Matsushita Electric Industrial Co., Ltd. | Semiconductor device having an active region of alternating layers |
| US6989553B2 (en) | 2000-03-03 | 2006-01-24 | Matsushita Electric Industrial Co., Ltd. | Semiconductor device having an active region of alternating layers |
| US6617653B1 (en) | 2000-05-31 | 2003-09-09 | Matsushita Electric Industrial Co., Ltd. | Misfet |
| US6864507B2 (en) | 2000-05-31 | 2005-03-08 | Matsushita Electric Industrial Co., Ltd. | Misfet |
| US6654604B2 (en) | 2000-11-21 | 2003-11-25 | Matsushita Electric Industrial Co. Ltd. | Equipment for communication system |
| US6903383B2 (en) | 2000-11-21 | 2005-06-07 | Matsushita Electric Industrial Co., Ltd. | Semiconductor device having a high breakdown voltage for use in communication systems |
| US6940127B2 (en) | 2000-11-21 | 2005-09-06 | Matsushita Electric Industrial Co., Ltd. | Equipment for communication system and semiconductor integrated circuit device |
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