JPH05121696A - Semiconductor storage device - Google Patents
Semiconductor storage deviceInfo
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- JPH05121696A JPH05121696A JP3282867A JP28286791A JPH05121696A JP H05121696 A JPH05121696 A JP H05121696A JP 3282867 A JP3282867 A JP 3282867A JP 28286791 A JP28286791 A JP 28286791A JP H05121696 A JPH05121696 A JP H05121696A
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Abstract
Description
【０００１】[0001]
【産業上の利用分野】この発明は、半導体記憶装置に関
し、より詳しくは、テスト時間を短縮できるスタティッ
ク・ランダム・アクセス・メモリ(ＳＲＡＭ)に関する。BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a semiconductor memory device, and more particularly to a static random access memory (SRAM) capable of shortening test time.
【０００２】[0002]
【従来の技術】従来のＳＲＡＭとしては図２に示すよう
なものがある。このＳＲＡＭは、行列状に配された複数
のメモリセルＭＲＣと、それぞれ各列のメモリセルＭＲ
Ｃにつながる複数のビット線対Ｂ0,Ｂ0＃;Ｂ1,Ｂ1＃;Ｂ
2,Ｂ2＃;Ｂ3,Ｂ3＃;…を備えている。各ビット線対Ｂ0,
Ｂ0＃;Ｂ1,Ｂ1＃;Ｂ2,Ｂ2＃;Ｂ3,Ｂ3＃;…の一端と電源
ライン(電位Ｖcc)ＶＬとの間にプルアップトランジスタ
ＰＴ0,ＰＴ1,ＰＴ2,ＰＴ3,…が設けられる一方、各ビッ
ト線対Ｂ0,Ｂ0＃;Ｂ1,Ｂ1＃;Ｂ2,Ｂ2＃;Ｂ3,Ｂ3＃;…の
他端とデータ線対Ｄ,Ｄ＃との間にそれぞれコラムトラ
ンスファゲート（Ｎチャネル型ＭＯＳトランジスタ）Ｃ
Ｔ0,ＣＴ1,ＣＴ2,ＣＴ3,…が設けられている。各行のメ
モリセルＭＲＣはそれぞれワード線Ｗ1,Ｗ2,…によって
制御され、また、コラムトランスファゲートＣＴ0,ＣＴ
1,ＣＴ2,ＣＴ3,…はコラムデコーダＣＤ0,ＣＤ1,ＣＤ2,
ＣＤ3,…によってオンオフ制御されるようになってい
る。プルアップトランジスタＰＴ0,ＰＴ1,ＰＴ2,ＰＴ3,
…は、それぞれゲートが上記電源ラインＶＬに接続され
て常時オンしており、ビット線対Ｂ0,Ｂ0＃;Ｂ1,Ｂ1＃;
Ｂ2,Ｂ2＃;Ｂ3,Ｂ3＃;…に対して直列抵抗として働く。
書き込み動作時または読み出し動作時には、ワード線Ｗ
1,Ｗ2,…とコラムデコーダＣＤ0,ＣＤ1,ＣＤ2,ＣＤ3,…
のうち各１つが選択状態となって、特定のメモリセルＭ
ＲＣが選択される。そして、選択されたメモリセルＭＲ
Ｃに対してデータ線対Ｄ,Ｄ＃を通して書き込み又は読
み出しが行なわれる。なお、非動作時(スタンバイ時)
は、総てのワード線Ｗ1,Ｗ2,…およびコラムデコーダＣ
Ｄ0,ＣＤ1,ＣＤ2,ＣＤ3,…は非選択状態となっている。2. Description of the Related Art A conventional SRAM is shown in FIG. This SRAM includes a plurality of memory cells MRC arranged in a matrix and memory cells MR in each column.
A plurality of bit line pairs B 0 , B 0 #; B 1 , B 1 #; B connected to C
2 , B 2 #; B 3 , B 3 # ;. Each bit line pair B 0 ,
The pull-up transistors PT 0 , PT 1 , PT are connected between one end of B 0 #; B 1 , B 1 #; B 2 , B 2 #; B 3 , B 3 #; ... And the power supply line (potential Vcc) VL. 2, PT 3, ... while are provided, each pair of bit lines B 0, B 0 #; B 1, B 1 #; B 2, B 2 #; B 3, B 3 #; ... the other end and the data line A column transfer gate (N-channel type MOS transistor) C is provided between the pair D and D #.
T 0 , CT 1 , CT 2 , CT 3 , ... Are provided. The memory cells MRC in each row are controlled by word lines W 1 , W 2 , ... And column transfer gates CT 0 , CT.
1 , CT 2 , CT 3 , ... Are column decoders CD 0 , CD 1 , CD 2 ,
On / off control is performed by CD 3 , .... Pull-up transistors PT 0 , PT 1 , PT 2 , PT 3 ,
The gates are connected to the power supply line VL and are always on, and the bit line pairs B 0 , B 0 #; B 1 , B 1 #;
B 2, B 2 #; B 3, B 3 #; ... act as series resistance to.
During a write operation or a read operation, the word line W
, 1 , W 2 , ... And column decoders CD 0 , CD 1 , CD 2 , CD 3 ,.
One of the selected memory cells is in the selected state
RC is selected. Then, the selected memory cell MR
Writing or reading is performed on C through the data line pair D and D #. In addition, when not operating (standby)
Are all word lines W 1 , W 2 , ... And column decoder C.
D 0 , CD 1 , CD 2 , CD 3 , ... Are in a non-selected state.
【０００３】[0003]
【発明が解決しようとする課題】ところで、半導体記憶
装置の不良原因の１つとして、製造工程における異物に
よるビット線対Ｂ0,Ｂ0＃;Ｂ1,Ｂ1＃;Ｂ2,Ｂ2＃;Ｂ3,Ｂ
3＃;…の間のパターンショートがある。このようなパタ
ーンショートは書き込みおよび読み出し動作試験(以
下、単に「動作試験」という。)を行うことによって検出
することができる。しかしながら、近年の半導体記憶装
置の大容量化に伴って、動作試験に要する時間が指数関
数的に増大しており、動作試験を行う前になるべく多く
の不良を検出することが望まれている。ここで、上記従
来のＳＲＡＭでは、非動作時には総てのビット線対Ｂ0,
Ｂ0＃;Ｂ1,Ｂ1＃;Ｂ2,Ｂ2＃;Ｂ3,Ｂ3＃;…がプルアップ
されて同電位となり、パターンショートの影響が現れな
い。このため、実際に動作試験を行うまでは、パターン
ショートによる不良を検出することができないという問
題がある。By the way, as one of the causes of failure of the semiconductor memory device, bit line pairs B 0 , B 0 #; B 1 , B 1 #; B 2 , B 2 # due to foreign substances in the manufacturing process. ; B 3 , B
There is a pattern short between 3 #; .... Such a pattern short circuit can be detected by performing a write and read operation test (hereinafter, simply referred to as “operation test”). However, with the recent increase in capacity of semiconductor memory devices, the time required for the operation test is exponentially increasing, and it is desired to detect as many defects as possible before the operation test. Here, in the conventional SRAM, all bit line pairs B 0 ,
B 0 #; B 1 , B 1 #; B 2 , B 2 #; B 3 , B 3 #; are pulled up to the same potential, and the influence of the pattern short circuit does not appear. Therefore, there is a problem that a defect due to a pattern short circuit cannot be detected until the operation test is actually performed.
【０００４】そこで、この発明の目的は、ビット線の間
のショートの有無を動作試験を行わなくても検出できる
半導体記憶装置を提供することにある。Therefore, an object of the present invention is to provide a semiconductor memory device capable of detecting the presence or absence of a short circuit between bit lines without performing an operation test.
【０００５】[0005]
【課題を解決するための手段】上記目的を達成するた
め、この発明は、行列状に配されたメモリセルと、上記
各列のメモリセルにつながる複数のビット線対と、上記
複数のビット線対と電源ラインとの間にそれぞれ設けら
れたプルアップトランジスタと、上記複数のビット線対
とデータ線対との間にそれぞれ設けられたコラムトラン
スファゲートを有する半導体記憶装置において、非動作
時に、上記ビット線の間の短絡状態を検出するか否かを
表す検出モード信号を発生する検出モード信号発生部
と、上記検出モード信号を受けて、上記検出モード信号
が短絡状態を検出することを表すとき、上記プルアップ
トランジスタをオフするとともに上記コラムトランスフ
ァゲートをオンし、上記データ線対に所定の電位差を与
える検出制御回路を有することを特徴としている。In order to achieve the above object, the present invention provides a plurality of memory cells arranged in rows and columns, a plurality of bit line pairs connected to the memory cells in each column, and a plurality of bit lines. In a semiconductor memory device having pull-up transistors respectively provided between a pair and a power supply line, and column transfer gates respectively provided between the plurality of bit line pairs and data line pairs, the above-mentioned A detection mode signal generator that generates a detection mode signal that indicates whether or not to detect a short-circuit state between bit lines, and a time when the detection mode signal indicates that the detection mode signal detects the short-circuit state. A detection control circuit for turning off the pull-up transistor and turning on the column transfer gate and applying a predetermined potential difference to the data line pair. It is characterized in Rukoto.
【０００６】[0006]
【作用】非動作時に、検出モード信号発生部が短絡状態
を検出することを表す検出モード信号を発生したとき、
検出制御回路がこの検出モード信号を受けて、ビット線
対につながるプルアップトランジスタをオフする。これ
により、電源ラインと各ビット線対とが切り離される。
また、上記検出制御回路が上記各ビット線対とデータ線
対との間のコラムトランスファゲートをオンし、上記デ
ータ線対に所定の電位差を与える。これにより、上記デ
ータ線対からコラムトランスファゲートを通して、隣り
合うビット線の間に電圧が印加される。したがって、動
作試験を行わなくても、非動作時に各ビット線の間のシ
ョートの有無が電源電流として検出される。When the detection mode signal generating section generates the detection mode signal indicating that the short-circuit state is detected during non-operation,
The detection control circuit receives this detection mode signal and turns off the pull-up transistor connected to the bit line pair. As a result, the power supply line and each bit line pair are separated.
Further, the detection control circuit turns on the column transfer gate between each bit line pair and the data line pair to give a predetermined potential difference to the data line pair. As a result, a voltage is applied between adjacent bit lines from the data line pair through the column transfer gate. Therefore, even if the operation test is not performed, the presence or absence of a short circuit between the bit lines is detected as the power supply current during non-operation.
【０００７】[0007]
【実施例】以下、この発明の半導体記憶装置を実施例に
より詳細に説明する。Embodiments of the semiconductor memory device of the present invention will be described in detail below.
【０００８】図１は、この発明の一実施例のＳＲＡＭを
示している。このＳＲＡＭは、図２に示した従来のＳＲ
ＡＭと同様に、行列状に配された複数のメモリセルＭＲ
Ｃと、それぞれ各列のメモリセルＭＲＣにつながる複数
のビット線対Ｂ0,Ｂ0＃;Ｂ1,Ｂ1＃;Ｂ2,Ｂ2＃;Ｂ3,Ｂ3
＃;…を備えている。各ビット線対Ｂ0,Ｂ0＃;Ｂ1,Ｂ
1＃;Ｂ2,Ｂ2＃;Ｂ3,Ｂ3＃;…の一端と電源ライン(電位
Ｖcc)ＶＬとの間にプルアップトランジスタＰＴ0,Ｐ
Ｔ1,ＰＴ2,ＰＴ3,…が設けられる一方、各ビット線対Ｂ
0,Ｂ0＃;Ｂ1,Ｂ1＃;Ｂ2,Ｂ2＃;Ｂ3,Ｂ3＃;…の他端とデ
ータ線対Ｄ,Ｄ＃との間にそれぞれコラムトランスファ
ゲート(Ｎチャネル型ＭＯＳトランジスタ)ＣＴ0,ＣＴ1,
ＣＴ2,ＣＴ3,…が設けられている。また、このＳＲＡＭ
は、検出モード信号ＴＳＴを出力する検出モード信号発
生部１を備えるとともに、検出制御回路として、論理和
回路(ＯＲ回路)Ｌ0,Ｌ1,Ｌ2,Ｌ3,…と、インバータＩＮ
1,プルアップトランジスタＴ0およびプルダウントラン
ジスタＴ1と、インバータＩＮ2とを備えている。FIG. 1 shows an SRAM according to an embodiment of the present invention. This SRAM is the conventional SR shown in FIG.
Similar to AM, a plurality of memory cells MR arranged in rows and columns
C and a plurality of bit line pairs B 0 , B 0 #; B 1 , B 1 #; B 2 , B 2 #; B 3 , B 3 connected to the memory cells MRC in each column.
#; ... is provided. Each bit line pair B 0 , B 0 #; B 1 , B
Pull-up transistors PT 0 , P are provided between one end of 1 #; B 2 , B 2 #; B 3 , B 3 #; ... and the power supply line (potential Vcc) VL.
T 1 , PT 2 , PT 3 , ... Are provided, while each bit line pair B
0 , B 0 #; B 1 , B 1 #; B 2 , B 2 #; B 3 , B 3 #; and column transfer gates (N channels) between the other ends of the data line pairs D and D #. Type MOS transistor) CT 0 , CT 1 ,
CT 2 , CT 3 , ... Are provided. Also, this SRAM
Includes a detection mode signal generator 1 for outputting a detection mode signal TST, and as a detection control circuit, an OR circuit (OR circuit) L 0 , L 1 , L 2 , L 3 , ... And an inverter IN.
1 , a pull-up transistor T 0 and a pull-down transistor T 1, and an inverter IN 2 .
【０００９】プルアップトランジスタＰＴ0,ＰＴ1,ＰＴ
2,ＰＴ3,…は、上記検出モード信号ＴＳＴをインバータ
ＩＮ2によって反転させた信号によってオンオフ制御さ
れる。また、コラムトランスファゲートＣＴ0,ＣＴ1,Ｃ
Ｔ2,ＣＴ3,…は論理和回路Ｌ0,Ｌ1,Ｌ2,Ｌ3,…の出力に
よって制御される。この論理和回路Ｌ0,Ｌ1,Ｌ2,Ｌ3,…
には、検出モード信号発生部１の検出モード信号ＴＳＴ
ととコラムデコーダＣＤ0,ＣＤ1,ＣＤ2,ＣＤ3,…の出力
信号とが入力される。したがって、コラムトランスファ
ゲートＣＴ0,ＣＴ1,ＣＴ2,ＣＴ3,…は検出モード信号Ｔ
ＳＴとコラムデコーダＣＤ0,ＣＤ1,ＣＤ2,ＣＤ3,…の出
力信号のいずれかが高レベル(Ｈレベル)のときオンし、
いずれもが低レベル(Ｌレベル)のときオフする。プルア
ップトランジスタＴ0は電源(電位Ｖcc)とデータ線Ｄと
の間に接続され、検出モード信号ＴＳＴによってオンオ
フ制御される一方、プルダウントランジスタＴ1はグラ
ンド(電位ゼロ)とデータ線Ｄ＃との間に接続され、イン
バータＩＮ1を介して検出モード信号ＴＳＴを反転させ
た信号によってオンオフ制御される。Pull-up transistors PT 0 , PT 1 , PT
, 2 , PT 3 , ... Are on / off controlled by a signal obtained by inverting the detection mode signal TST by an inverter IN 2 . In addition, column transfer gates CT 0 , CT 1 , C
T 2, CT 3, ... is an OR circuit L 0, L 1, L 2 , L 3, it is controlled by ... output. This OR circuit L 0 , L 1 , L 2 , L 3 , ...
Is the detection mode signal TST of the detection mode signal generator 1.
And the output signals of the column decoders CD 0 , CD 1 , CD 2 , CD 3 , ... Therefore, the column transfer gates CT 0 , CT 1 , CT 2 , CT 3 , ...
When any of ST and the output signals of the column decoders CD 0 , CD 1 , CD 2 , CD 3 , ... Is high level (H level), it is turned on,
Both are turned off when the level is low (L level). The pull-up transistor T 0 is connected between the power supply (potential Vcc) and the data line D and is on / off controlled by the detection mode signal TST, while the pull-down transistor T 1 is connected between the ground (potential zero) and the data line D #. ON / OFF control is performed by a signal which is connected in between and which has the detection mode signal TST inverted via the inverter IN 1 .
【００１０】通常の書き込み動作時または読み出し動作
時には、上記検出モード信号発生部１によって検出モー
ド信号ＴＳＴがＬレベルに保持される。したがって、従
来と同様にプルアップトランジスタＰＴ0,ＰＴ1,ＰＴ2,
ＰＴ3,…はオン状態となり、ビット線対Ｂ0,Ｂ0＃;Ｂ1,
Ｂ1＃;Ｂ2,Ｂ2＃;Ｂ3,Ｂ3＃;…に対する直列抵抗として
働く。また、プルアップトランジスタＴ0,プルダウント
ランジスタＴ1はいずれもオフ状態となる。この状態
で、ワード線Ｗ1,Ｗ2,…とコラムデコーダＣＤ0,ＣＤ1,
ＣＤ2,ＣＤ3,…のうち各１つが選択状態(したがって、
コラムトランスファゲートＣＴ0,ＣＴ1,ＣＴ2,ＣＴ3,…
のうち１つがオン状態)となって、特定のメモリセルＭ
ＲＣが選択される。そして、選択されたメモリセルＭＲ
Ｃに対してデータ線対Ｄ,Ｄ＃を通して書き込み又は読
み出しが行なわれる。During a normal write operation or read operation, the detection mode signal generator 1 holds the detection mode signal TST at the L level. Therefore, pull-up transistors PT 0 , PT 1 , PT 2 ,
PT 3 , ... Are turned on, and the bit line pair B 0 , B 0 #; B 1 ,.
B 1 #; B 2 , B 2 #; B 3 , B 3 #; Further, both the pull-up transistor T 0 and the pull-down transistor T 1 are turned off. In this state, the word lines W 1 , W 2 , ... And the column decoders CD 0 , CD 1 ,
Each one of CD 2 , CD 3 , ... is selected (hence,
Column transfer gate CT 0 , CT 1 , CT 2 , CT 3 , ...
One of them is turned on) and the specific memory cell M
RC is selected. Then, the selected memory cell MR
Writing or reading is performed on C through the data line pair D and D #.
【００１１】非動作時(スタンバイ時)には、検出モード
信号ＴＳＴはＬレベルまたはＨレベルを取る。検出モー
ド信号ＴＳＴがＬレベルのときは、上述の様に、プルア
ップトランジスタＰＴ0,ＰＴ1,ＰＴ2,ＰＴ3,…はオン状
態、プルアップトランジスタＴ0,プルダウントランジス
タＴ1はいずれもオフ状態となる。また、総てのワード
線Ｗ1,Ｗ2,…およびコラムデコーダＣＤ0,ＣＤ1,ＣＤ2,
ＣＤ3,…は非選択状態とされる(したがって、コラムデ
コーダＣＤ0,ＣＤ1,ＣＤ2,ＣＤ3,…はオフ状態にあ
る。)。一方、検出モード信号ＴＳＴがＨレベルのとき
は、プルアップトランジスタＰＴ0,ＰＴ1,ＰＴ2,ＰＴ3,
…はオフ状態となって、電源ラインＶＬと各ビット線対
Ｂ0,Ｂ0＃;Ｂ1,Ｂ1＃;Ｂ2,Ｂ2＃;Ｂ3,Ｂ3＃;…とが切り
離される。また、プルアップトランジスタＴ0,プルダウ
ントランジスタＴ1はいずれもオン状態となって、デー
タ線Ｄとデータ線Ｄ＃との間に電位差が与えられる。し
かも、論理和回路Ｌ0,Ｌ1,Ｌ2,Ｌ3,…の出力信号がＨレ
ベルとなって、総てのコラムトランスファゲートＣＴ0,
ＣＴ1,ＣＴ2,ＣＴ3,…がオン状態となる。これにより、
上記データ線対Ｄ,Ｄ＃からコラムトランスファゲート
ＣＴ0,ＣＴ1,ＣＴ2,ＣＴ3,…を通して、隣り合うビット
線Ｂ0,Ｂ0＃,Ｂ1,Ｂ1＃,Ｂ2,Ｂ2＃,Ｂ3,Ｂ3＃,…の間に
それぞれ電圧が印加される。したがって、各ビット線Ｂ
0,Ｂ0＃,Ｂ1,Ｂ1＃,Ｂ2,Ｂ2＃,Ｂ3,Ｂ3＃,…の間のショ
ートの有無を、動作試験によらなくても、非動作時に電
源電流として検出することができる。During non-operation (standby), the detection mode signal TST takes L level or H level. When the detection mode signal TST is at the L level, as described above, the pull-up transistors PT 0 , PT 1 , PT 2 , PT 3 , ... Are on and the pull-up transistors T 0 and T 1 are both off. It becomes a state. Further, all word lines W 1 , W 2 , ... And column decoders CD 0 , CD 1 , CD 2 ,
CD 3, ... it is deselected (hence, the column decoder CD 0, CD 1, CD 2 , CD 3, ... are off.). On the other hand, when the detection mode signal TST is at H level, the pull-up transistors PT 0 , PT 1 , PT 2 , PT 3 ,
Is turned off, and the power supply line VL and each bit line pair B 0 , B 0 #; B 1 , B 1 #; B 2 , B 2 #; B 3 , B 3 #; Further, both the pull-up transistor T 0 and the pull-down transistor T 1 are turned on, and a potential difference is given between the data line D and the data line D #. Moreover, the output signals of the OR circuits L 0 , L 1 , L 2 , L 3 , ... Become H level, and all the column transfer gates CT 0 ,
CT 1 , CT 2 , CT 3 , ... Are turned on. This allows
From the data line pair D, D # through the column transfer gates CT 0 , CT 1 , CT 2 , CT 3 , ... Adjacent bit lines B 0 , B 0 #, B 1 , B 1 #, B 2 , B 2 A voltage is applied between #, B 3 , B 3 # ,. Therefore, each bit line B
0 , B 0 #, B 1 , B 1 #, B 2 , B 2 #, B 3 , B 3 #, ... Can be detected.
【００１２】[0012]
【発明の効果】以上より明らかなように、この発明の半
導体記憶装置は、上記ビット線の間の短絡状態を検出す
るか否かを表す検出モード信号を発生する検出モード信
号発生部と、上記検出モード信号を受けて、上記検出モ
ード信号が短絡状態を検出することを表すとき、上記プ
ルアップトランジスタをオフするとともに上記コラムト
ランスファゲートをオンし、上記データ線対に所定の電
位差を与える検出制御回路を有しているので、非動作時
に隣り合うビット線の間に電圧を印加することができ
る。したがって、動作試験によらなくても、非動作時に
ビット線の間のショートの有無を検出することができ
る。As is apparent from the above, the semiconductor memory device of the present invention includes a detection mode signal generating section for generating a detection mode signal indicating whether or not to detect the short-circuit state between the bit lines, and In response to the detection mode signal, when the detection mode signal indicates that a short-circuit state is detected, the pull-up transistor is turned off and the column transfer gate is turned on to provide a predetermined potential difference to the data line pair. Since it has a circuit, a voltage can be applied between adjacent bit lines when not operating. Therefore, it is possible to detect the presence / absence of a short circuit between the bit lines during non-operation without performing an operation test.
【図１】 この発明の一実施例のＳＲＡＭを示す図であ
る。FIG. 1 is a diagram showing an SRAM according to an embodiment of the present invention.
【図２】 従来のＳＲＡＭを示す図である。FIG. 2 is a diagram showing a conventional SRAM.
１ 検出モード信号発生部 Ｂ0,Ｂ0＃;Ｂ1,Ｂ1＃;Ｂ2,Ｂ2＃;Ｂ3,Ｂ3＃ ビット線
対 ＣＴ0,ＣＴ1,ＣＴ2,ＣＴ3 コラムトランスファゲート Ｄ,Ｄ＃ データ線対 ＩＮ1,ＩＮ2 インバータ Ｌ0,Ｌ1,Ｌ2,Ｌ3 論理和回路 ＭＲＣ メモリセル ＰＴ0,ＰＴ1,ＰＴ2,ＰＴ3,Ｔ0 プルアップトランジス
タ Ｔ1 プルダウントランジスタ ＴＳＴ 検出モード信号 Ｗ1,Ｗ2 ワード線1 detection mode signal generator B 0 , B 0 #; B 1 , B 1 #; B 2 , B 2 #; B 3 , B 3 # bit line pair CT 0 , CT 1 , CT 2 , CT 3 column transfer gate D, D # Data line pair IN 1 , IN 2 Inverter L 0 , L 1 , L 2 , L 3 OR circuit MRC memory cell PT 0 , PT 1 , PT 2 , PT 3 , T 0 pull-up transistor T 1 pull-down Transistor TST detection mode signal W 1 , W 2 word line
───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.5 識別記号 庁内整理番号 ＦＩ 技術表示箇所 Ｇ１１Ｃ 29/00 ３０３ Ｂ 9288−5Ｌ Ｈ０１Ｌ 21/66 Ｗ 8406−4Ｍ 7323−5Ｌ Ｇ１１Ｃ 11/34 ３４１ Ｄ ─────────────────────────────────────────────────── ─── Continuation of the front page (51) Int.Cl. 5 Identification code Internal reference number FI Technical display location G11C 29/00 303 B 9288-5L H01L 21/66 W 8406-4M 7323-5L G11C 11/34 341 D
Claims (1)
けられたプルアップトランジスタと、 上記複数のビット線対とデータ線対との間にそれぞれ設
けられたコラムトランスファゲートを有する半導体記憶
装置において、 非動作時に、上記ビット線の間の短絡状態を検出するか
否かを表す検出モード信号を発生する検出モード信号発
生部と、 上記検出モード信号を受けて、上記検出モード信号が短
絡状態を検出することを表すとき、上記プルアップトラ
ンジスタをオフするとともに上記コラムトランスファゲ
ートをオンし、上記データ線対に所定の電位差を与える
検出制御回路を有することを特徴とする半導体記憶装
置。1. Memory cells arranged in a matrix, a plurality of bit line pairs connected to the memory cells in each column, and pull-up transistors provided between the plurality of bit line pairs and a power supply line, respectively. And a semiconductor memory device having column transfer gates respectively provided between the plurality of bit line pairs and the data line pairs, whether or not to detect a short-circuit state between the bit lines when not operating. When the detection mode signal generator detects the detection mode signal and the detection mode signal indicates that the short circuit state is detected, the pull-up transistor is turned off and the column transfer gate is turned on. A semiconductor memory device having a detection control circuit for applying a predetermined potential difference to the data line pair.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3282867A JPH05121696A (en) | 1991-10-29 | 1991-10-29 | Semiconductor storage device |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3282867A JPH05121696A (en) | 1991-10-29 | 1991-10-29 | Semiconductor storage device |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH05121696A true JPH05121696A (en) | 1993-05-18 |
Family
ID=17658118
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP3282867A Pending JPH05121696A (en) | 1991-10-29 | 1991-10-29 | Semiconductor storage device |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH05121696A (en) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6710393B2 (en) | 1999-12-28 | 2004-03-23 | Kabushiki Kaisha Toshiba | Failure-analyzing semiconductor device and semiconductor device manufacturing method using the same |
-
1991
- 1991-10-29 JP JP3282867A patent/JPH05121696A/en active Pending
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|---|---|---|---|---|
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