JPH05120449A - 画像処理装置 - Google Patents

Abstract

(57)【要約】 【目的】 この発明は、ポリゴンの画像情報に基づき、
内部情報のパターンを変形させてリアルタイムに出力す
る画像処理装置を提供することを目的とする。 【構成】 外形処理回路１００にて、端点メモリ１０か
らポリゴンを構成する外形アドレス情報及び内部パター
ン情報の外形処理を行なう。この外形処理回路１００か
らの情報に基づいて、内部処理回路２００にて、内部パ
ターン情報のアドレスを演算することにより、図形の輪
郭点情報に基づいて、内部パターン情報のパターンを変
形させて、ＣＲＴ４０に表示する。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】この発明は、画像処理装置、特に
ポリゴンの画像情報に基き画像信号をリアルタイムに出
力することができる。ワークステーション、ゲーム機器
等の３次元コンピュータグラフィックスにおける画像処
理装置に関する。

【０００２】

【従来の技術】画像処理装置は、外部から供給される画
像情報に基づき、ＣＲＴ表示用各種画像信号を合成出力
するものであり、単に２次元的な平面画像ばかりでな
く、立体の２次元画像、即ち、疑似３次元画像信号を合
成出力することができることから、例えば３次元画像用
のゲーム機器、コンピュータグラフィックス等幅広く用
いられる。

【０００３】従来、この種画像処理装置としては、ビッ
ト・マップ・ディスプレイ（グラフィックスディスプレ
イ）の手法を用いており、このためＣＲＴ画面の全ピク
セルに１対１に対応する記憶エリアを有するビットマッ
プメモリが設けられる。このメモリの各記憶エリアに、
一画面に表示する全ピクセル情報が書き込まれ、例えば
コンピュータグラフィックス等において任意の図形を表
示する場合には、画面上にポリゴンの輪郭を描きその内
部をメモリに書き込まれた指定色で塗り潰していくとい
う作業が行なわれている。そのため、ポリゴン数が増え
ると、大容量のメモリを必要とすると共にリアルタイム
の処理ができないという問題がある。

【０００４】特開昭６２−２３１３７９号公報（国際特
許分類Ｇ０６Ｆ １５／６２）には、供給される図形の
輪郭線情報に基づき、画像信号リアルタイムで合成出力
することが可能な画像合成装置が開示されている。この
画像合成装置は、ＣＲＴ表示用の図形の輪郭線が各水平
走査線と交差する左右輪郭点ペアと、この図形の付随デ
ータと、から成る輪郭点情報が、各水平走査線に対応し
て設けられた水平走査記憶エリア内にその優先度を伴い
順次書込み記憶される輪郭点情報記憶手段と、水平走査
信号に同期して、その垂直走査位置に対応する水平走査
記憶エリアから各輪郭情報に含まれる付随データを読出
し、読出された付随データをその優先度に従って各アド
レスに書込み記憶するインデックスメモリと、水平走査
信号に同期して、その垂直走査位置と対応する水平走査
記憶エリアから各輪郭情報に含まれる輪郭点ペアを順次
読出し、水平走査が各輪郭点ペアの指定する領域内で行
われている場合に、対応する付随データの読出しアドレ
スをその優先度に基づきインデックスメモリへ出力する
読出しアドレス発生手段と、を含み、供給される図形の
輪郭点情報に基づき、ＣＲＴ表示用の画像信号をリアル
タイムで合成出力するものである。

【０００５】ところで、上述した従来の装置において
は、図形の塗り潰しのために付随データとしてポリゴン
のカラーコードが与えられている。このカラーコードを
用いてポリゴン内をカラーコードの色情報に基づき塗り
潰しを行う。このカラーコードは単色のみ用いられてお
り、いわゆる単色のポリゴンしか合成出力できない。ま
た、付随データは、塗り潰しの際に、ルックアップテー
ブルのデータとして用いているため、ポリゴンの変形に
応じて、付随データを変更することはできず、単色以外
の変形に対してはポリゴンの変形に追従できないという
問題があった。

【０００６】

【発明が解決しようとする課題】最近、グラフィックス
の要求が多枝に渡り、ポリゴンに単色以外のものや、ポ
リゴンに陰影をつけたり、また、基本パターンを図形に
対応させて変形して表示することが求められている。

【０００７】そこで、従来、上記の要求に応える画像処
理としては、電子情報通信学会技術研究報告Ｖｏｌ．８
８Ｎｏ．９０，ＩＣＤ８８−３８に示されている「ディ
ジタル画像用幾何変換ＬＳＩ」などがある。これらの画
像処理は、形状変換を表す幾何変換関数を用いて画素デ
ータの２次元配列（フレームデータ）に写像を施すもの
である。この画像処理は、図１０６に示すように、ビッ
トマップのフレームメモリ１に対して、ソースの同じく
ビットマップ構成のマッピングメモリ２からのマッピン
グパターンを下記の数式１の（１）（２）式に従って、
マッピングメモリの、１ビットずつ幾何変換装置３にて
演算し、図１０５に示すように、ＸＹアドレスのマッピ
ングパターン値をｕｖアドレスのフレームメモリへ格納
する。

【０００８】

【数１】ｕ＝ａｘ＋ｂｙ＋ｃ……（１） ｖ＝ｄｘ＋ｅｙ＋ｆ……（２）

【０００９】しかしながら、上記の画像処理装置として
は、マッピング処理として、マッピングメモリ２のリー
ドとフレームメモリ１のライトをそのフレームメモリ１
に幾何変換されるポリゴンの面積だけ処理を必要とす
る。例えば、マッピングメモリが２５６×２５６の領域
を持ち、そのメモリサイクルが１００ｎｓとすると、１
ポリゴンに対して、２５６×２５６×１００ｎｓ≒６．
５ｍｓの処理時間を必要とする。従って、ゲーム機器の
ように、ＣＲＴにリアルタイムに画像を合成するとする
と、１／６０ｓ÷６．５ｍｓ＝２．５となり、２ポリゴ
ンしか処理できずリアルタイムの処理は実質上不可能で
あった。

【００１０】また、複数の図形を重ね合わせて表示する
隠面処理法として知られているＺバッファ法では、Ｚ軸
方向の値をフレームメモリと１対１に対応するバッファ
の値と比較することにより、常にＺ軸の小さいポリゴン
だけフレームメモリに書き込む。

【００１１】そのため、最悪時には、処理対象のすべて
のポリゴンについて、Ｚバッファのリード、ライトとマ
ッピングメモリのリード、フレームメモリのライトの処
理を必要とする。また通常フレームメモリ、マッピング
メモリ、Ｚバッファのような容量の大きいメモリはダイ
ナミックランダスアクセスメモリ（ＤＲＡＭ）のような
ローコストのメモリを使用する。そのため、メモリアク
セス時間の大きさとメモリアクセス回数の大きさからリ
アルタイムのマッピング処理はできないという問題があ
った。

【００１２】更に、画像処理装置においては、同時に複
数のポリゴンを表示することが多く、特に複数のポリゴ
ンが重ね合わせ表示されるような場合には、その重ね合
わせ領域をどのように塗り潰し処理を行うかが重要とな
る。そのため、隠面消去処理回路にて、ポリゴンの隠面
消去処理を行なっている。

【００１３】しかしながら、隠面消去処理回路では、隠
面消去処理を行なうポリゴン数の上限が予じめ決められ
ており、その上限数のポリゴン数だけ、フレームメモリ
２０から隠面消去処理回路へデータを送り、隠面消去処
理を行っている。そのため、例えば、ユニット数の制限
が１２８個であれば、図９１に示すように、実際には表
示されないポリゴンも処理対象となり、後方の表示しな
ければならないポリゴンであるポリゴン１２９とポリゴ
ン１３０を表示するとができないという問題があった。

【００１４】この発明は、上述した問題点を解消し、高
速動作を可能とし、リアルタイムのマッピング処理を行
える画像処理装置を提供することをその課題とする。

【００１５】

【課題を解決するための手段】この発明は、ポリゴンを
構成するＸ，Ｙの２端点情報及び内部パターン情報の各
端点情報を格納した端点メモリ、上記端点メモリからの
２端点情報及び内部パターン情報の各端点情報の所定ア
ドレスに基いて、ポリゴンの外形のアドレス情報及びポ
リゴンに対応して内部パターン情報の外形処理を行なう
外形処理手段、上記外形処理手段にて算出された対向す
る２辺間アドレスを外形アドレス情報に基いて演算し、
ポリゴンの外形に対応して内部パターン情報のアドレス
を演算する内部図形描画処理手段、図形の画像情報を表
示する表示手段、とを備え、供給される図形の輪郭点情
報に基き、内部パターン情報のパターンを変形させて、
画像信号を出力することを特徴とする。

【００１６】また、上記内部パターン情報として、輝度
情報データを用いると、ポリゴンの形状に対応して陰影
が付加される。

【００１７】また、上記内部パターン情報として、Ｒ，
Ｇ，Ｂのカラー情報データを用いると、ポリゴンの形状
に対応させて色を変化してポリゴン内部を塗り潰すこと
ができる。

【００１８】更に、前記外形処理手段は、ポリゴンの外
形処理を行なうポリゴン外形処理部と、内部パターン情
報の外形処理を行なう内部パターン外形処理部を備え、
前記ポリゴン外形処理部は、ポリゴンの各辺のＸまたは
Ｙの終点アドレスから始点アドレスを減算して第１の値
を算出する差分回路と、ＹまたはＸの終点アドレスから
始点アドレスを減算して第２の値を算出し、この第２の
値を前記第１の値で除算する微差分演算回路と、この微
差分演算回路の値をＸまたはＹの初期値に加算する補間
演算回路とからなり、上記内部パターン外形処理部は、
ポリゴンの各辺端点内部パターン情報の終点アドレスか
ら始点アドレスを減算して第３の値を算出し、この第３
の値を前記ポリゴン外形処理部で算出した第１の値で除
算する微差分演算回路と、この微差分演算回路の値を内
部パターン情報の初期値に加算する補間演算回路とから
構成すると良い。

【００１９】また、前記内部描画処理手段は、ポリゴン
の各辺のＸまたはＹの終点アドレスから始点アドレスを
減算して差分値を算出する差分回路と、ポリゴンの各辺
端点内部パターン情報の終点アドレスから始点アドレス
を減算して差分値を算出し、この差分値を前記差分回路
で算出した差分値で除算する微差分演算回路と、この微
差分演算回路の値を内部パターン情報の初期値に加算す
る補間演算回路とから構成すると良い。

【００２０】また、この発明は、基本パターンを格納し
たマッピングメモリ、ポリゴンを構成するＸ，Ｙの２端
点情報及び内部パターン情報の各端点情報を格納した端
点メモリ、上記端点メモリからの２端点情報及びマッピ
ングパターン情報の各端点情報の所定アドレスに基い
て、ポリゴンの外形のアドレス情報及びポリゴンに対応
してマッピングパターン情報の外形処理を行なう外形処
理手段、上記外形処理手段にて算出された対向する２辺
間アドレスを外形アドレス情報に基いて演算し、ポリゴ
ンの外形に対応してマッピングパターン情報のアドレス
を演算する内部図形描画処理手段、図形の画像情報を表
示する表示手段、とを備え、供給される図形の輪郭点情
報に基き、マッピングメモリのパターンを変形させて、
画像信号を出力することを特徴とする。

【００２１】更に、この発明は、ポリゴンを構成する
Ｘ，Ｙの２端点情報及び各ポリゴンの優先度を示すデー
タを格納した端点メモリ、上記端点メモリからの２端点
情報の所定アドレスに基いて、ポリゴンの外形のアドレ
ス情報の外形処理を行なう外形処理手段、上記外形処理
手段にて算出された対向する２辺間アドレスを優先度の
高い順に取り込み、各ポリゴンの外形の２辺間アドレス
に基づいて可視ポリゴンか非可視ポリゴンかを判定し、
非可視ポリゴンか可視ポリゴンかを選別する非可視面除
去手段、前記外形アドレス情報に基いて演算し、ポリゴ
ンの外形に対応してポリゴン内部情報を演算する内部図
形描画処理手段、画像情報を表示する表示手段、を備
え、前記非可視面除去手段にて可視ポリゴンと判定され
たポリゴンのみ前記内部図形描画処理手段にて、ポリゴ
ン内部情報を演算し、画像信号を出力することを特徴と
する。

【００２２】また、上記非可視面除去手段は、外形処理
手段にて算出された対向する２辺間アドレスの始点アド
レスと終点アドレスとを格納する記憶手段と、この始点
アドレスと取り込まれたポリゴン始点アドレスとを比較
する第１の比較手段、前記記憶手段に格納された終点ア
ドレスと取り込まれたポリゴン終点アドレスとを比較す
る第２の比較手段、前記第１の比較手段にて取り込まれ
たポリゴンの始点アドレスが小さい場合に前記記憶手段
の始点アドレスを取り込んだポリゴンの始点アドレスに
書き替える手段、前記第２の比較手段にて取り込まれた
ポリゴンの終点アドレスが大きい場合に前記記憶手段の
終点アドレスを取り込んだポリゴンの終点アドレスに書
き替える手段、を備え、前記第１の比較手段にて取り込
まれたポリゴンの始点アドレスが大きく且つ前記第２の
比較手段にて取り込まれたポリゴンの終点アドレスが小
さい場合に、非可視ポリゴンとして判定するように構成
することができる。

【００２３】そして、この発明は、ポリゴンを構成する
Ｘ，Ｙの２端点情報及び各ポリゴンの優先度を示すデー
タを格納した端点メモリ、上記端点メモリからの２端点
情報の所定アドレスに基いて、各水平操作線と交差する
ポリゴンの外形のアドレス情報を算出する外形処理手
段、上記外形処理手段にて算出された対向する２辺間ア
ドレスを優先度を伴い記憶する記憶手段、この記憶手段
より優先度の高い順に２辺間アドレスを取り込み、各ポ
リゴンの外形の２辺間アドレスに基づいて可視ポリゴン
か非可視ポリゴンかを判定し、非可視ポリゴンか可視ポ
リゴンかを選別する非可視面除去手段、前記外形アドレ
ス情報に基いて演算し、ポリゴンの外形に対応してポリ
ゴン内部情報を演算する内部図形描画処理手段、画像情
報を表示する表示手段、を備え、前記非可視面除去手段
にて可視ポリゴンと判定されたポリゴンのみ前記内部図
形描画処理手段にて、ポリゴン内部情報を演算し、画像
信号を出力することを特徴とする。

【００２４】また、上記非可視面除去手段は、取り込ま
れたポリゴンの始点アドレスと終点アドレスとを格納す
る記憶手段、この記憶手段に格納されたデータをアドレ
スとして第１方向から始点アドレスの位置までの領域を
指示する第１の論理回路、この記憶手段に格納されたデ
ータをアドレスとして第２方向から終点アドレスの位置
までの領域を指示する第２の論理回路、この第１及び第
２の論理回路の出力の論理積を取る論理積手段と、この
論理積手段からのデータを順次取り込むフリップフロッ
プと、このフリップフロップのインバータ出力と論理積
手段の出力の論理積を取る第２の論理積手段と、この第
２の論理積手段の出力の論理和を取る論理和手段と、か
ら構成することもできる。

【００２５】また、この発明の画像処理装置は、同一の
パターンが繰り返される場合、少なくともその繰り返し
パターンの最小単位の基本パターンを格納したマッピン
グメモリと、ポリゴンを構成するＸ，Ｙの２端点情報、
内部パターン情報の各端点情報、内部パターン情報が同
一のパターンが繰り返されるか否か識別する情報、及び
マッピングメモリのどの領域を繰り返し用いるか指定す
る領域使用情報を格納した端点メモリと、上記端点メモ
リからの２端点情報及びマッピングパターン情報の各端
点情報の所定アドレスに基いて、ポリゴンの外形のアド
レス情報及びポリゴンに対応してマッピングパターン情
報の外形処理を行なう外形処理手段と、上記外形処理手
段にて算出された対向する２辺間アドレスを外形アドレ
ス情報に基いて演算し、ポリゴンの外形に対応してマッ
ピングパターン情報のアドレスを演算し、この演算した
マッピングパターン情報と指定された上記マッピングメ
モリの領域使用情報とを合成してマッピングアドレスを
算出する内部図形描画処理手段と、図形の画像情報を表
示する表示手段と、を備え、上記算出したマッピングア
ドレスに基づきマッピングメモリから最小単位の基本パ
ターン繰り返し読み出して、供給される図形の輪郭点情
報に基き内部パターンを変形させて画像信号を出力する
ことを特徴とする。

【００２６】更に、上記内部パターン情報は、マッピン
グパターン情報の各端点情報のアドレスと、マッピング
メモリのどの領域を繰り返し用いるか指定するためのセ
グメントアドレスとを備え、内部図形描画処理手段は、
マッピングパターン情報の各端点情報のアドレスを上記
外形処理手段にて算出された対向する２辺間アドレスを
外形アドレス情報に基いて演算して、マッピングパター
ン情報のアドレスを算出し、この演算したアドレスとセ
グメントアドレスとを合成してマッピングアドレスを算
出することを特徴とする。

【００２７】

【作用】上述したように、この発明によれば、端点メモ
リからの情報に基づき、図形の外形のＸＹアドレス及び
内部パターン情報の外形を算出し、この算出した２点間
の情報から内部の画像データを演算して求めることがで
きる。従って、メモリとのアクセス回数を大幅に削減で
きるので、ポリゴンの塗り潰しを高速に行える。また、
この発明によれば、端点メモリからの情報に基づき、表
示されるポリゴンのみ、非可視面除去手段で選別するの
で、表示されないポリゴンの制約を受けることなく画像
処理が行なえる。従って、メモリに画像処理装置の性能
以上のポリゴン情報を格納した場合でも、ポリゴンの処
理が行なえる。

【００２８】更に、この発明によれば、格子模様などの
ような繰り返しパターンにおいては、繰り返しパターン
の一部を格納するだけで、ポリゴン面の内部描画処理
（マッピング処理）を行なうことにより、最小限のマッ
ピングメモリの容量で処理が可能となる。

【００２９】

【実施例】以下、この発明の実施例につき図面を参照し
て説明する。

【００３０】図１は、この発明を用いた疑似３次元画像
処理装置の全体構成を示すブロック図であり、この装置
は例えば、レーシングゲームや飛行機の操縦シュミレー
ションなどのゲーム用機器に用いて好適な１例が示され
ている。図１に従いこの発明の全体構成について説明す
る。

【００３１】この実施例において、画像情報供給装置５
は、運転中における各種条件のシュミレーション画像を
演算し、このシュミレーション画像を複数のポリゴンの
情報として、端点メモリ１０に出力するものである。

【００３２】画像情報供給装置５の構成について説明す
ると、この装置には、ワールドメモリ６、幾何変換回路
７、操作部８及びメインＣＰＵ回路９を備える。

【００３３】ワールドメモリ６には、あらゆる物体が複
数のポリゴンの集合体として表現され、このポリゴンの
各端点を示す端点情報が格納されている。更に、このポ
リゴンに対応して夫々模様等が施されたマッピングメモ
リの端点情報及びカラー情報等のデータが格納されてい
る。

【００３４】操作部８は、ハンドル、アクセル、ブレー
キなどで構成され、その操作内容は電気信号に変換さ
れ、メインＣＰＵ回路９へ出力される。

【００３５】メインＣＰＵ回路９は、操作部８及び幾何
変換回路７から出力される各種の状態信号、例えば「自
動車が加速した」「自動車がガードレールに激突した」
「道に沿って自動車が曲がった」等の情報を受け取り、
これに応じた状況データを演算し、幾何変換回路７へ出
力する。

【００３６】幾何変換回路７は、メインＣＰＵ９の演算
する自動車の現在位置に従い、ワールドメモリ６に格納
されている各種ポリゴンデータを参照しながら、運転者
が見える光景を演算し、その光景に応じて幾何変形され
たポリゴンの端点情報を端点メモリ１０に出力する。即
ち、透視投影変換により、各ポリゴンの頂点座標を幾何
変換し、そのＸ，Ｙの２次元座標を端点メモリ１０に出
力する。

【００３７】また、この様な透視投影変換を行うに当
り、視点と各ポリゴンとの距離を求めておく。そして、
透視投影変換により求めた各ポリゴンを運転者の視野即
ち画面の視野に入るか否かのチェックを行う。視野に入
るポリゴンに対し、視点からの距離の代表値を決定し、
代表値の小さいポリゴンから順に、優先度の高いポリゴ
ンとして端点メモリ１０に出力する。

【００３８】端点メモリ１０には、幾何変換回路７によ
り算出された各ポリゴンの端点情報が格納されるのみな
らず、この端点メモリ１０には、ポリゴンの形状、位
置、優先度、選択する基本パターンのマッピングパター
ン領域を示す端点情報、ポリゴンの端点に夫々対応する
Ｒ，Ｇ，Ｂなどのカラー情報及び輝度情報、その他の付
随データが含まれる。

【００３９】マッピングメモリ３０には、基本パターン
のアドレス情報及びその基本パターンに応じて夫々対応
するＲ，Ｇ，Ｂなどのカラー情報及び輝度情報等の色情
報が格納されている。このマッピングメモリ３０は例え
ば、図１２、図１３に示すような各基本パターンに応じ
たＸＹアドレス及びその各アドレス値にそれぞれ色情報
データ及びその他の付随情報が付随して格納されてい
る。

【００４０】この端点メモリ１０から外形処理回路１０
０に各ポリゴンを構成するＸ，Ｙの２端点情報と基本パ
ターンの端点のアドレス（ＭＸ，ＭＹ）、各端点に対応
するＲ，Ｇ，Ｂなどのカラー情報データ又は輝度情報デ
ータ並びにポリゴンの優先度を示すＺ値がそれぞれ出力
される。

【００４１】外形処理回路１００は、端点メモリ１０か
らのポリゴンを構成する各辺の端点、すなわちＸの始点
アドレス（ＸＳ）、終点アドレス（ＸＥ）及びＹの始点
アドレス（ＹＳ）及び終点アドレス（ＹＥ）を内部処理
用メモリ（ＲＡＭ）に取り込む。また、基本パターンを
構成する各辺の端点のＸの始点アドレス（ＭＸＳ）、終
点アドレス（ＭＸＥ）及びＹの始点アドレス（ＭＹ
Ｓ）、終点アドレス（ＭＹＥ）各端点に対応するＲ，
Ｇ，Ｂなどのカラー情報データ又は輝度情報データを内
部処理用メモリに取り込む。更に、各ポリゴンの優先度
を示すＺ値が内部処理用メモリに取り込まれる。

【００４２】まず外形処理回路１００はポリゴンの外形
処理を行う。この外形処理のために、ＣＰＵ５０にて、
端点メモリ１０より読み出された各辺のＸＹアドレスの
始点及び終点アドレスに基づいて、ポリゴンを構成する
各辺のベクトルが図２６に示すどの方向に属するかを判
断し、そのベクトルの方向に応じて図２７に示すよう
に、右辺又は左辺が決定される。

【００４３】そして、端点メモリ１０より読み出された
各辺のＹアドレスの始点及び終点アドレスから数式２の
（３）式に示すようにＹ方向の距離（ＤＹ）を算出す
る。続いて、このＤＹを用いて、ポリゴンの外形を求め
るために、各辺のＸ終点からＸ始点までのアドレスをデ
ジタル微分解析（ＤＤＡ）により求め、そのデータをフ
レームメモリ３０に格納する。即ち、（４）式に示すよ
うに、その微差分値を算出し、（５）式に示すように、
補間演算を行い各辺のＸ終点からＸ始点までのＸアドレ
スを算出する。この（５）式におけるＸの初期値はＸ始
点（ＸＳ）であり、（５）式の演算が０からＤＹまで繰
り返される。又、ＹアドレスはＹの始点アドレス（Ｙ
Ｓ）に上記ＤＹまで１つずつインクリメントする。

【００４４】

【数２】ＤＹ＝ＹＥ−ＹＳ ………………（３） Ｘ＝Ｘ＋ＤＤＸ ………………（５）

【００４５】更に、外形処理回路１００は内部パターン
情報の外形処理を行う。この内部パターン情報の外形処
理は、基本パターンを変形させる場合には、端点メモリ
１０に格納された基本パターンの端点アドレス（ＭＸ，
ＭＹ）を変化させる。又、ポリゴンに陰影をつける場合
には、ポリゴンの各端点の有する輝度情報データを変化
させる。更に、Ｒ，Ｇ，Ｂのカラー情報を変化させる場
合には、ポリゴンの各端点の有するカラー情報データを
変化させる。ここで、基本パターンの端点アドレス、輝
度情報データ及びカラー情報データの外形処理は同じ動
作を行うので、ここではこれらの処理を一括してＩの符
号を用いて説明する。

【００４６】端点メモリ１０より読み出された基本パタ
ーンのアドレス又は陰影情報データ、カラー情報データ
の端点情報データ（Ｉ）からポリゴンに対応するデータ
を数式３の（６）（７）式に基づいてデジタル微分解析
（ＤＤＡ）により算出し、フレームメモリ３０に格納す
る。即ち、各辺の終点データから始点データまでのデー
タをデジタル微分解析（ＤＤＡ）により求め、そのデー
タをフレームメモリ３０に格納する。まず、（６）式に
示すように、その微差分値を算出し、（７）式に示すよ
うに、補間演算を行い各辺の終点から始点までのデータ
を算出する。この（７）式におけるＩＸの初期値は始点
のデータであり、（７）式の演算が０からＤＹまで繰り
返される。

【００４７】

【数３】 ＩＸ＝ＩＸ＋ＤＩＸ ……（７）

【００４８】基本パターンの外形アドレス（ＭＸ，Ｍ
Ｙ）を変換した場合には、上記（６）（７）式のＩをＭ
Ｘ，ＭＹの２通りの処理に読み変えることにより、
（３）（４）（５）（６）（７）式に従い、図１３ない
し図１４に示すように、ポリゴンの外形とそれに基づい
て変形された基本パターンの外形のアドレス情報がフレ
ームメモリ３０に格納される。

【００４９】又、陰影情報を変換した場合には、Ｉが陰
影情報データ処理になり、（３）（４）（５）（６）
（７）式に従い陰影情報が変形され、そのデータがフレ
ームメモリ３０に格納される。

【００５０】更に、Ｒ，Ｇ，Ｂのカラー情報の変換の場
合には、上記（６）（７）式のＩをＲ，Ｇ，Ｂの３通り
の処理に読み変えることにより、（３）（４）（５）
（６）（７）式に従い各カラー情報が変形され、そのデ
ータがフレームメモリ３０に格納される。

【００５１】尚、上述した各処理は夫々単独で行って
も、基本パターンに陰影をつけたり、カラー情報を付加
したり、夫々必要に応じて種々組み合わせて処理するこ
ともできる。

【００５２】この実施例においては、水平走査線に同期
して、その垂直位置を示すＹアドレスごとに、ポリゴン
の外形とそれに基づいて変形された基本パターンの外形
のアドレス情報、カラー情報又は陰影情報がフレームメ
モリ２０に格納される。

【００５３】内部図形描画回路２００は、対向する２辺
間のＸＹアドレスをフレームメモリ２０より読み出し、
この読み出したアドレス情報に基づいて、（７）（８）
式に従いポリゴン内部の各ビットパターンのアドレスを
内部パターンアドレスとして算出する。即ち、この実施
例においては、水平走査信号に同期して、その垂直位置
としてのＹアドレスに対応するポリゴンの外形を示す２
点のＸの始点（ＸＳ）とＸの終点（ＸＥ）と基本パター
ンを変形したマッピングアドレス（ＭＸ，ＭＹ）変形し
たカラー情報データ（Ｒ，Ｇ，Ｂ）又は変形した陰影情
報データをフレームメモリ２０から読み出す。

【００５４】フレームメモリ２０より読み出されたＸア
ドレスの始点及び終点アドレスから数式４の（８）式に
示すように、Ｘ方向の距離（ＤＸＹ）を算出する。この
ＤＸＹを用いて、基本パターン又は陰影情報をポリゴン
の形に合わせて変形させるために、フレームメモリ２０
より読み出された基本パターンの端点マッピングアドレ
ス、カラー情報データ又は陰影情報データからポリゴン
に対応する内部パターンデータを（９）（１０）式に基
づいてデジタル微分解析（ＤＤＡ）により算出する。

【００５５】（８）式にて算出したＤＸＹを用いて、ポ
リゴンの内部パターンデータを求めるために、Ｙアドレ
ス毎の終点から始点までのデータをデジタル微分解析
（ＤＤＡ）により求める。即ち、（９）式に示すよう
に、その微差分値を算出し、（１０）式に示すように、
補間演算を行いＹ軸の終点から始点までのデータを算出
する。この（５）式におけるＸの初期値は始点であり、
（１０）式の演算が０からＤＸＹまで繰り返される。

【００５６】この内部描画処理回路２００は、前述の外
形処理回路１００と同様に基本パターンを変形させる場
合には、フレームメモリ２０に格納された基本パターン
の端点アドレス（ＭＸ，ＭＹ）を変化させる。又、ポリ
ゴンに陰影をつける場合には、ポリゴンの各端点の有す
る輝度情報データを変化させる。更に、Ｒ，Ｇ，Ｂのカ
ラー情報を変化させる場合には、ポリゴンの各端点の有
するカラー情報データを変化させる。ここで、基本パタ
ーンの端点アドレス、輝度情報データ及びカラー情報デ
ータの外形処理は同じ動作を行うので、ここではこれら
の処理を一括してＴの符号を用いて説明する。

【００５７】

【数４】 ＤＸＹ＝ＸＥ（Ｙ）−ＸＳ（Ｙ） ……………（８） Ｔ＝ＤＤＴ×Ｘ＋ＴＳ（Ｙ） ………………（１０）

【００５８】端点メモリ１０より読み出された基本パタ
ーンのアドレス又は陰影情報データ、カラー情報データ
の端点情報データ（Ｔ）からポリゴンに対応するデータ
を上記（９）（１０）式に基づいてデジタル微分解析
（ＤＤＡ）により算出する。即ち、各辺の終点データか
ら始点データまでのデータをデジタル微分解析（ＤＤ
Ａ）により求める。まず、（９）式に示すように、その
微差分値を算出し、（１０）式に示すように、補間演算
を行い各辺の終点から始点までのデータを算出する。こ
の（１０）式におけるＸの初期値は始点のデータであ
り、（１０）式の演算が０からＤＸＹまで繰り返され
る。

【００５９】基本パターンのアドレス（ＭＸ，ＭＹ）を
変換した場合には、上記（９）（１０）式のＴをＭＸ，
ＭＹの２通りの処理に読み変えることにより、変形され
た基本パターンの内部のアドレス情報が描画処理回路に
供給される。又、陰影情報を変換した場合には、Ｔが陰
影情報データ処理になり、（９）（１０）式に従い陰影
情報が変形され、そのデータが描画処理回路に供給され
る。

【００６０】更に、Ｒ，Ｇ，Ｂのカラー情報の変換の場
合には、上記（９）（１０）式のＴをＲ，Ｇ，Ｂの３通
りの処理に読み変えることにより、各カラー情報が変形
され、そのデータが描画処理回路に供給される。また、
ＣＲＴ３０へ表示するためのスクリーンアドレスのＸア
ドレスＳＸはＸＳ＋Ｘで算出される。

【００６１】そして、描画処理回路では、ＣＲＴ４０に
表示するべく、水平走査信号に対応するＹアドレスにＸ
アドレスごとに優先順位の高いポリゴン、即ち優先順位
を示すＺ値の小さいポリゴンのマッチングパターンアド
レスを読み出し、そのアドレスに従い、マッピングメモ
リ３０のアドレスを指定し、マッピングメモリ３０をル
ックアップテーブルとしてそのアドレスに対応した情報
を読み出して、ＣＲＴ４０に表示することにより、図１
４及び図１５に示すように、図１２、図１３の基本パタ
ーンを図１１に示すポリゴンの形状に対応させて変形さ
せて表示させることができる。

【００６２】又、陰影又はカラー情報を付加するのみで
あれば、水平走査信号に対応するＹアドレスにＸアドレ
スごとに優先順位の高いポリゴン、即ち優先順位を示す
Ｚ値の小さいポリゴンのアドレスを読み出し、そのアド
レス毎の陰影情報又はカラー情報を読み出すことによ
り、ポリゴンの形状に対応させて陰影又はカラーの変化
が行われる。上述した動作はＣＰＵ５０の制御のもとに
行われる。

【００６３】この実施例における画像処理装置は概略上
記のように構成される。

【００６４】図２はこの発明を基本パターンをポリゴン
の変形に対応させて変形させる画像処理装置の構成を示
すブロック図、図３は外形処理回路の構成を示すブロッ
ク図、図４は内部処理回路の構成を示すブロック図、図
５ないし図７はこの動作を示すフローチャートである。

【００６５】つぎにこの発明を基本パターンをポリゴン
の変形に対応させ変形させる実施例につき説明する。図
１６に示すように、この実施例においては、ポリゴンは
スクリーン端点座標（Ｘ，Ｙ）と、基本パターン即ちマ
ッピングパターンの端点座標（ＭＸ，ＭＹ）を持つこと
により、図１６のようなポリゴン面に基本パターンを変
形させてマッピングするものである。

【００６６】まずポリゴン外形処理回路５１にてポリゴ
ンの外形処理を行う。この外形処理のために、ＣＰＵ５
０にて、端点メモリ１０より読み出された各辺のＸＹア
ドレスの始点及び終点アドレスに基づいて、ポリゴンを
構成する各辺のベクトルが図２６に示すどの方向に属す
るかを判断し、そのベクトルの方向に応じて図２７に示
すように、右辺又は左辺が決定される。端点メモリ１０
には、図１９に示す用にスクリーン端点座標（Ｘ，Ｙ）
と、マッピングパターンの端点座標（ＭＸ，ＭＹ）及び
ポリゴンのＺ値が格納されている。

【００６７】そして、端点メモリ１０より読み出された
各辺のＹアドレスの始点及び終点アドレスから前述した
（３）式に示すようにＹ方向の距離（ＤＹ）を算出す
る。続いて、このＤＹを用いて、ポリゴンの外形を求め
るために、各辺のＸ終点からＸ始点までのアドレスをデ
ジタル微分解析（ＤＤＡ）により求め、そのデータをフ
レームメモリ３０に格納する。即ち、前述した（４）式
に示すように、その微差分値を算出し、前述した（５）
式に示すように、補間演算を行い各辺のＸ終点からＸ始
点までのＸアドレスを算出する。

【００６８】更に、マッピングパターン外形処理回路７
１は、基本パターン情報の外形処理を行う。この処理は
基本パターンを変形させる場合には、端点メモリ１０に
格納された基本パターンの端点アドレス（ＭＸ，ＭＹ）
を変化させる。

【００６９】端点メモリ１０より読み出された基本パタ
ーンのアドレス（ＭＸＳ，ＭＹＳ），（ＭＸＥ，ＭＹ
Ｅ）のアドレスデータからポリゴンに対応するデータを
（１１）（１２）式に基づいてデジタル微分解析（ＤＤ
Ａ）により算出し、フレームメモリ２０に格納する。即
ち、各辺の終点データ（ＭＸＥ，ＭＹＥ）から始点デー
タ（ＭＸＳ，ＭＹＳ）までのデータをデジタル微分解析
（ＤＤＡ）により求め、そのデータをフレームメモリ２
０に格納する。

【００７０】まず、数式５の（１１）（１２）式に示す
ように、その微差分値を算出し、（１３）（１４）式に
示すように、補間演算を行い各辺の終点から始点までの
データを算出する。この（１３）式におけるＭＸの初期
値は始点のデータ（ＭＹＳ）であり、（１４）式におけ
るＭＹの初期値は始点のデータ（ＭＹＳ）である。（１
３）（１４）式の演算が０からＤＹまで繰り返される。

【００７１】

【数５】 ＭＸ＝ＭＸ＋ＤＭＸ ……（１３） ＭＹ＝ＭＹ＋ＤＭＹ ……（１４）

【００７２】この実施例においては、水平走査線に同期
して、その垂直位置を示すＹアドレスごとに、ポリゴン
の外形とそれに基づいて変形された基本パターンの外形
のアドレス情報がフレームメモリ２０に格納される。

【００７３】内部図形描画回路２００は、対向する２辺
間のＸＹアドレスをフレームメモリ２０より読み出し、
この読み出したアドレス情報に基づいて、前述の（９）
（１０）式に従いポリゴン内部の各ビットパターンのア
ドレスを内部パターンアドレスとして算出する。即ち、
この実施例においては、水平走査信号に同期して、その
垂直位置としてのＹアドレスに対応するポリゴンの外形
を示す２点のＸの始点（ＸＳ）とＸの終点（ＸＥ）と基
本パターンを変形したマッピングアドレス（ＭＸ，Ｍ
Ｙ）をフレームメモリ２０から読み出す。

【００７４】フレームメモリ２０より読み出されたＸア
ドレスの始点及び終点アドレスから前述した（８）式に
示すように、Ｘ方向の距離（ＤＸＹ）を算出する。この
ＤＸＹを用いて、基本パターンをポリゴンの形に合わせ
て変形させるために、フレームメモリ２０より読み出さ
れた基本パターンの端点マッピングアドレス（ＭＸ，Ｍ
Ｙ）を（９）（１０）式に基づいてデジタル微分解析
（ＤＤＡ）により算出する。

【００７５】（８）式にて算出したＤＸＹを用いて、ポ
リゴンの内部パターンデータを求めるために、Ｙアドレ
ス毎の終点から始点までのデータをデジタル微分解析
（ＤＤＡ）により求める。即ち、（９）式に示すよう
に、その微差分値を算出し、（１０）式に示すように、
補間演算を行いＹ軸の終点から始点までのデータを算出
する。この（１０）式におけるＸの値は０からＤＸＹま
で変化する。

【００７６】この内部描画処理回路２００は、前述の外
形処理回路１００と同様に基本パターンを変形させる場
合には、フレームメモリ２０に格納された基本パターン
の端点アドレス（ＭＸ，ＭＹ）を変化させる。

【００７７】

【数６】 ＤＸＹ＝ＸＥ（Ｙ）−ＸＳ（Ｙ） …………（１５） ＭＸ＝ＭＸＳ（Ｙ）＋ＤＤＭＸ＊Ｘ ……………（１８） ＭＹ＝ＭＹＳ（Ｙ）＋ＤＤＭＹ＊Ｘ ……………（１９）

【００７８】端点メモリ１０より読み出されたＹアドレ
ス毎の基本パターンのアドレス（ＭＸＳ（Ｙ），ＭＹＳ
（Ｙ）），（ＭＸＥ（Ｙ），ＭＸＥ（Ｙ））からポリゴ
ンに対応するデータを（１６）（１７）式に基づいてデ
ジタル微分解析（ＤＤＡ）により算出する。即ち、各辺
の終点データから始点データまでのデータをデジタル微
分解析（ＤＤＡ）により求める。

【００７９】まず、（１６）（１７）式に示すように、
その微差分値を算出し、（１８）（１９）式に示すよう
に、補間演算を行い各辺の終点から始点までのデータを
算出する。この（１８）（１９）式におけるＸの値は０
からＤＸまで変化する。

【００８０】また、ＣＲＴ４０へ表示するためのスクリ
ーンアドレスのＸアドレスＳＸはＸＳ＋Ｘで算出され
る。

【００８１】そして、描画処理回路３５では、ＣＲＴ４
０に表示するべく、水平走査信号に対応するＹアドレス
にＸアドレスごとに優先順位の高いポリゴン、即ち優先
順位を示すＺ値の小さいポリゴンの基本パターンを変形
したマッピングパターンアドレス（ＭＸ，ＭＹ）を読み
出し、そのアドレスに従い、マッピングメモリ３０のア
ドレスを指定し、マッピングメモリ３０をルックアップ
テーブルとしてそのアドレスに対応した情報を読み出し
て、ＣＲＴ４０に表示する。その結果、図１４及び図１
５に示すように、図１２、図１３の基本パターンを図１
１に示すポリゴンの形状に対応させて変形させて表示さ
せることができる。図１４は図１２の基本パターンを図
１１のポリゴン１に対応させて変化させたもの、図１５
は図１３の基本パターンを図１１のポリゴン２に対応さ
せて変化させたものである。

【００８２】次に、この実施例における画像処理装置の
外形処理回路１００及び内部処理回路２００の具体的実
施例につき、図３ないし図７に従い説明する。

【００８３】図３は外形処理回路の構成を示すブロック
図、図４は内部処理回路の構成を示すブロック図、図５
及び図６は外形処理回路の動作を示すフローチャート、
図７は内部処理回路の動作を示すフローチャートであ
る。

【００８４】この実施例を図５ないし図７の動作フロー
に基き、図３および図４の回路例に従い説明する。

【００８５】まず、コントローラ５０がポリゴン数
（Ｐ）を端点メモリ１０より読み出し、そして、処理す
るポリゴン角数を読み出し、その数を内部処理用メモリ
に格納する。

【００８６】そして、端点メモリより、始点（ＸＳ，Ｙ
Ｓ，ＭＸＳ，ＭＹＳ）を読み出し、端点メモリのアドレ
スをインクリメントして、端点メモリより終点（ＸＥ，
ＹＥ，ＭＸＥ，ＭＹＥ）を夫々読み出す。この読み出し
た端点の始点（ＸＳ）、（ＹＳ）終点（ＸＥ），（Ｙ
Ｅ）から方向ベクトルを算出し、この辺ベクトルを左辺
又は右辺に設定する。

【００８７】そして、外形処理回路１００のポリゴン外
形処理回路５１の差分回路を構成する減算器５２にフレ
ームメモリ１０からのＹＥ，ＹＳのデータが与えられ、
両者間の距離ＤＹが算出される。このＤＹは微差分演算
回路５３及びマッピングパターン外形処理回路７１の微
差分演算回路７２に夫々供給される。

【００８８】微差分演算回路５３内の減算器５４には端
点メモリ１０から始点（ＸＳ）及び終点（ＸＥ）データ
が与えられ、この減算器５４からの減算結果ＸＥ−ＸＳ
が除算器５５へ供給される。

【００８９】この除算器５５にて、（ＸＥ−ＸＳ）／Ｄ
Ｙの除算が行なわれ、この値（ＤＤＸ）が補間演算回路
５６の加算器５７へ与えらる。この加算器５７にて、Ｘ
＋ＤＤＸの演算が行なわれ、この値がレジスタ５８に書
き込まれ、このレジスタ５８からフレームメモリ２０に
Ｘアドレスとして書き込まれる。また加算器５７の一方
の入力はレジスタ５８からの出力が与えられるため、こ
の回路５６にて、補間演算が行なわれる。

【００９０】一方、マッピングパターン外形処理回路７
１では、端点メモリ１０より、読み出された基本パター
ンの端点アドレス（ＭＸＳ，ＭＹＳ），（ＭＸＥ，ＭＹ
Ｅ）が入力され、この減算器７１にて、ＭＸＥ−ＭＸ
Ｓ，およびＭＹＥ−ＭＹＳの演算が行なわれ、その演算
結果が除算器７４に与えられる。

【００９１】除算器７４には差分回路の減算器５２から
のＤＹが与えられ、上述の演算結果との間で除算され、
微差分値が算出される。

【００９２】この微差分演算回路７２にて、ＤＭＸ＝
（ＭＸＥ−ＭＸＳ）／ＤＹ，ＤＭＹ＝（ＭＹＥ−ＭＹ
Ｓ）／ＤＹの演算が行なわれ、この演算結果が補間演算
回路７５の加算器７６へ供給される。

【００９３】補間演算回路７５では、加算器７６に微差
分演算回路７２からの出力と、レジスタ７７に設定され
た前のデータとの間で加算がなされ、ＭＸ＝ＭＸ＋ＤＭ
Ｘ，ＭＹ＝ＭＹ＋ＤＭＹの演算が行なわる。この値がレ
ジスタ７７に与えら、このレジスタ７７の値がマッピン
グパターンのアドレスデータとしてフレームメモリ２０
に書き込まれる。また加算器７６の一方の入力はレジス
タ７７からの出力が与えられるため、この回路７５に
て、補間演算が行なわれる。

【００９４】而して、フレームメモリ２０には、図１７
ないし図１９に示す如くＹアドレスごとにポリゴン辺の
左辺Ｘアドレス、右辺Ｘアドレス、マッピングパターン
の左辺Ｘアドレス、右辺Ｘアドレス、マッピングパター
ンの左辺Ｙアドレス、右辺Ｙアドレスと、Ｚ値が格納さ
れる。

【００９５】そして、フレームメモリ２０には、最終的
には、図２０及び図２１に示すように。スキャンライン
に相当するＹアドレスごとのポリゴン辺の左辺Ｘアドレ
ス、右辺Ｘアドレス、マッピングパターンの左辺Ｘアド
レス、右辺Ｘアドレス、マッピングパターンの左辺Ｙア
ドレス、右辺ＹアドレスとＺ値を書き込むとともに、図
示はしていないが、Ｙアドレスごとのポリゴンの数をポ
リゴンカウントメモリに書き込む。

【００９６】続いて、内部処理回路２００について、図
４及び図７に従い説明する。

【００９７】内部図形描画回路２００は、Ｙアドレスご
とに対向する２辺間のＸアドレス及びマッピングパター
ンのアドレス（ＸＳ，ＸＥ，ＭＸＳ，ＭＸＥ）をフレー
ムメモリ２０より読み出す。即ち、この実施例において
は、水平走査信号に同期して、その垂直位置としてのＹ
アドレスに対応するポリゴンの外形を示す２点のＸの始
点（ＸＳ）とＸの終点（ＸＥ）と基本パターンを変形し
たマッピングアドレス（ＭＸＳ，ＭＹＳ）（ＭＸＥ，Ｍ
ＹＥ）をフレームメモリ２０から読み出す。そして、内
部処理回路２００の差分回路を構成する減算器８０にフ
レームメモリ２０からのＸＥ，ＸＳのデータが与えら
れ、両者間の距離ＤＸが算出される。このＤＸは微差分
演算回路８１に供給される。

【００９８】微差分演算回路８１内の減算器８２にはフ
レームメモリ２００からマッピングアドレスの始点（Ｍ
ＸＳ，ＭＹＳ）及び終点（ＭＸＥ，ＭＹＳ）データが与
えられ、この減算器８２からの減算結果ＭＸＥ−ＭＸ
Ｓ，ＭＹＥ−ＭＹＳが除算器８３へ供給される。

【００９９】この除算器８２にて、（ＭＸＥ−ＭＸＳ）
／ＤＸ，（ＭＹＥ−ＭＹＳ）／ＤＸの除算が夫々行なわ
れ、この値（ＤＤＭＸ）（ＤＤＭＹ）が補間演算回路８
４の乗算器８６へ与えられる。この乗算器８６の一方の
入力には、０からＤＸまで順列番号を発生するカウンタ
８８からの出力が与えられ、乗算器８６にて、ＤＤＭＸ
＊Ｘ，ＤＤＭＹ＊Ｘの演算が行なわれ、この演算結果が
加算器８７に供給される。そして、この加算器８７には
フレームメモリ２０よりマッピングアドレスの始点（Ｍ
ＸＳ，ＭＹＳ）が与えられ、乗算器８６の演算結果に始
点のデータが加算され、補間演算が行なわれる。この乗
算器８６と加算器８７にて内部パターン情報のアドレス
演算回路８５が構成される。この補間されたデータが描
画処理回路３５へ与えられる。

【０１００】そして、１つＸアドレスの演算を行なう毎
に、Ｘを１つインクリメントし、ＸのアドレスがＤＸに
なるまで前述の動作を繰り返す。更に、１つのＹアドレ
スが終了する毎にＹアドレスをインクリメントし、全て
のＹアドレスに対応する処理が終了した時点で内部処理
の補間動作が終了する。

【０１０１】また、ＣＲＴ４０へ表示するためのスクリ
ーンアドレスのＸアドレスＳＸはＸＳ＋Ｘで算出され
る。

【０１０２】そして、描画処理回路３５では、ＣＲＴ４
０に表示するべく、水平走査信号に対応するＹアドレス
にＸアドレスごとに優先順位の高いポリゴン、即ち優先
順位を示すＺ値の小さいポリゴンの基本パターンを変形
したマッチングパターンアドレス（ＭＸ，ＭＹ）を読み
出し、そのアドレスに従い、マッピングメモリ３０のア
ドレスを指定し、マッピングメモリ３０をルックアップ
テーブルとしてそのアドレスに対応した情報を読み出し
て、ＣＲＴ４０に表示する。

【０１０３】その結果、図１４及び図１５に示すよう
に、図１２、図１３の基本パターンを図１１に示すポリ
ゴンの形状に対応させて変形させて表示させることがで
きる。

【０１０４】この実施例における画像処理装置は上記の
ように構成される。次にこの発明の各部の具体的実施例
につき以下に説明する。

【０１０５】図８は外形処理回路１００の具体的構成例
を示す回路図、図９及び図１０はその動作を示すフロー
チャートである。

【０１０６】図８に従いこの発明の外形処理回路１００
について更に説明する。

【０１０７】この回路は、コントローラ５０により制御
され、このコントローラ５０は図９、図１０に示すフロ
ーチャートに従って、端点間をＤＤＡにより補間するた
めに、差分回路５２、微差分演算回路５３、７２及び補
間演算回路５６、７５を制御する。

【０１０８】差分回路５２、微差分演算回路５３、７２
は、補間演算回路５６、７５にて補間演算に用いる各パ
ラメータを算出するためのものであり、差分回路５２、
微差分演算回路５３、７２は共通の回路構成で行なえる
ため、この回路においては、差分回路５２、微差分演算
回路５３、７２を１つのブロックとして、パラメータ演
算部１１０として説明する。

【０１０９】１１２は入力バッファである。１１３はイ
ンクリメンタであり、入力バッファ１１２から入力され
たポリゴンカウントメモリのデータを、１インクリメン
トしてラッチ１１４へ転送する。

【０１１０】ラッチ１１４は、インクリメンタ１１３の
データを受け取り、ポリゴンカウントメモリへ転送す
る。

【０１１１】端点メモリ１０より読み込まれた端点デー
タはラッチ１１６に一時的に格納すされ、内部処理用の
ＲＡＭ１１５に転送される。そしてこのＲＡＭ１１５に
端点メモリ１０より読み込まれた端点データの各始点
（ＸＳ，ＭＸＳ，ＭＹＳ）だけ格納される。端点メモリ
１０のアドレスはカウンタ１１７にて発生する。

【０１１２】１１８は減算器、１１９はレジスタであ
る。そして、ＲＡＭ１１５より読み出されたＹ始点（Ｙ
Ｓ）と、端点メモリ１０より読み出されたＹ終点（Ｙ
Ｅ）が減算器１１８に入力される。この減算器１１８で
ＹＥからＹＳを減算処理し、この値Ｗ２（ＤＹ）をレジ
スタ１１９が一時的に格納する。そして、このＤＹはレ
ジスタ１２５に格納される。

【０１１３】又、減算器１１８は、ＲＡＭ１１５より読
み出されたＸ始点（ＸＳ）と端点メモリ１０より読み出
されたＸ終点（ＸＥ）、及びマッピングパターンの始点
（ＭＸＳ，ＭＹＳ）と端点メモリ１０より読み出された
終点（ＭＸＥ，ＭＹＥ）が夫々入力され、ＸＥからＸ
Ｓ、ＭＸＥからＭＸＳ、ＭＹＥからＭＹＳを減算する。

【０１１４】１２０はフリップフロップであり、スクリ
ーン座標のＹＥ−ＹＳ処理により発生するキャリーを格
納することにより、ポリゴンを右回りだけとすると図２
１、２２、２３に示すように上方向は右辺、下方向は左
辺とし、フレームメモリ２０のアドレスの一部とする。

【０１１５】１２１、１２２は、３ステートバッファで
ある。１２３は除算器、１２４はレジスタである。除算
器１２３は減算器１１８にて減算処理したＸＥ−ＸＳ、
ＭＸＥ−ＭＸＳ、ＭＹＥ−ＭＹＳの値をＤＹで除算す
る。除算器１２３により演算された値Ｗ１はレジスタ１
２４に一時的に格納される。１２６は３ステートバッフ
ァである。

【０１１６】パラメータ演算部１１０は、上述したよう
に構成され、図９のフローチャートに示すように、ま
ず、スクリーンアドレスＸの演算を行ない、続いてマッ
ピングパターンのＭＸの演算、マッピングパターンのＭ
Ｙの演算が行なわれ、この演算により得られた各パラメ
ータが補間演算回路５６、７５に夫々供給される。

【０１１７】次に、補間演算回路５６及び７５の構成に
ついて説明する。１２７はレジスタであり、パラメータ
演算部１１０より転送されたＺ値を一時的に格納する。

【０１１８】１２８はレジスタであり、スタート信号を
パラメータ演算部１１０より受けることによりＢＺレジ
スタ１２７の値を格納し、フレームメモリ２０に値を出
力する。

【０１１９】１２９はレジスタであり、パラメータ演算
部１１０で演算されたスクリーン座標のＹＥ−ＹＳの値
（ＤＹ）を格納する。１３０はカウンタであり、スター
ト信号をパラメータ演算部１１０より受けることによ
り、ＤＹレジスタ１２９の値を格納し、メモリサイクル
ごと、ダウンカウントすることにより、このカウンタ値
が０にならない間、補間演算回路５６、補間演算回路７
５に処理権を与えることにより補間演算回路５６、補間
演算回路７５を制御する。

【０１２０】１３１はフリップフロップであり、カウン
タ１３０のカウンタ値のゼロフラグを受け取りその値
を、ＲＵＮ信号として出力する。１３２はレジスタであ
り、パラメータ演算部１１０より転送された、スクリー
ン座標のＹＳを一時的に格納する。

【０１２１】１３３はマルチプレクサであり、スタート
信号を受けた時だけＢＳＹレジスタ１３２の値をＳＹＬ
レジスタ１３４に転送し、それ以外の時は加算器１３６
の加算器出力をＳＹＬレジスタ１３４へ転送する。

【０１２２】ＳＹＬレジスタ１３４は、メモリサイクル
ごと値を更新することにより、ポリゴン辺のスクリーン
座標のＹアドレスを演算する。１３５はマルチプレクサ
でありポリゴン辺が下向きであれば、”１”値を上向き
であれば、”−１”値を加算器１３６へ転送する。

【０１２３】１３７はレジスタであり、ＲＵＮ信号がＯ
Ｎしている間、メモリサイクルごとＳＹＬレジスタ１３
４の値を格納することにより、フレームメモリ２０にＳ
Ｙアドレスを転送する。

【０１２４】１３８はレジスタであり、パラメータ演算
部１１０より転送されたスクリーン座標のＸＳを一時的
に格納する。１３９はマルチプレクサであり、スタート
信号を受けた時だけ、ＢＳＸＬレジスタ１３８の値をＳ
ＸＬレジスタ１５０に転送し、それ以外の時は、加算器
１５３の出力をＳＸＬレジスタ１５０に転送する。

【０１２５】レジスタ１５０は、メモリサイクルごと値
を更新することにより、ポリゴン辺のスクリーン座標の
Ｘアドレスを演算する。レジスタ１５１は、パラメータ
演算部１１０より転送されたパラメータ、（スクリーン
座標のＸ終点（ＸＥ）−Ｘ始点（ＸＳ））／ＤＹの値を
一時的に格納する。

【０１２６】１５２はレジスタであり、スタート信号を
受けることによりＢＤＤＸレジスタ１５１の値を格納
し、加算器１５３へ転送する。１５４はレジスタであ
り、ＲＵＮ信号がＯＮしている間はメモリサイクルごと
にＳＸＬレジスタ１５０の値を格納することによりフレ
ームメモリ２０にＳＸデータを転送する。

【０１２７】１５５はレジスタであり、パラメータ演算
部１１０より転送されたマッピングパターン座標のＭＸ
Ｓを一時的に格納する。１５６はマルチプレクサであ
り、スタート信号を受けた時だけ、ＢＭＸＬレジスタ１
５５の値をＭＸＬレジスタ１５７に転送し、それ以外の
時は加算器１７０の出力をＭＸＬレジスタ１５７に転送
する。レジスタ１５７は、メモリサイクルごとに値を更
新することにより、ポリゴン辺のマッピング座標のＸア
ドレスを演算する。

【０１２８】１５８はレジスタであり、パラメータ演算
部１１０より転送されたパラメータ，（マッピング座標
のＸ終点（ＭＸＥ）−Ｘ始点（ＭＸＳ））／ＤＹの値を
一時的に格納する。

【０１２９】１５９はレジスタであり、スタート信号を
受けることによりＢＤＤＭＸレジスタ１５８の値を格納
し、加算器１７０へ転送する。１７１はレジスタであり
ＲＵＮ信号がＯＮしている間は、メモリサイクルごとに
ＭＸＬレジスタ１５７の値を格納することにより、フレ
ームメモリ２０にＭＸデータを転送する。

【０１３０】１７２はレジスタであり、パラメータ演算
部１１０より転送されたマッピングパターン座標のＹ始
点（ＭＹＳ）を一時的に格納する。１７３はマルチプレ
クサであり、スタート信号を受けた時だけＢＭＹＬレジ
スタ１７２の値をＭＹＬレジスタ１７４に転送し、それ
以外の時は、加算器１７７の出力をＭＹＬレジスタ１７
４に転送する。ＭＹＬレジスタ１７４はメモリサイクル
ごとに値を更新することにより、ポリゴン辺のマッピン
グ座標のＹアドレスを演算する。

【０１３１】１７５はレジスタであり、パラメータ演算
部１１０より転送されたパラメータ、（マッピングパタ
ーン座標のＹ終点（ＭＹＥ）−Ｙ始点（ＭＹＳ））／Ｄ
Ｙの値を一時的に格納する。

【０１３２】１７６は、レジスタであり、スタート信号
を受けることによりＢＤＤＭＹレジスタ１７５の値を格
納し、加算器１７７へ転送する。１７８はレジスタであ
り、ＲＵＮ信号がＯＮしている間はメモリサイクルごと
にＭＹＬレジスタ１７４の値を格納することにより、フ
レームメモリ２０にＭＹデータを転送する。

【０１３３】１７９はフリップフロップであり、スター
ト信号を受けることによりＦＬ１値を格納することによ
り、フレームメモリ２０のアドレスの一部としてＲＬ信
号を転送する。

【０１３４】図２４は、補間演算回路５６と、補間演算
回路７５のタイミングチャートである。

【０１３５】次にこの発明に用いられる内部処理回路２
００の具体的実施例について、図面に従い更に説明す
る。前述した外形処理回路１００にて算出したポリゴン
の外形及び内部パターン情報の外形に基づいて、Ｙアド
レス毎に始点から終点までのポリゴンの内部のパターン
情報データを内部処理回路２００で求める。

【０１３６】ところで、画像処理装置においては、同時
に複数のポリゴンを表示することが多く、特に複数のポ
リゴンが重ね合わせ表示されるような場合には、その重
ね合わせ領域をどの様に塗り潰し処理するかが重要とな
る。即ち、優先度の高いポリゴンの脱落を伴うことな
く、画像信号をリアルタイムで合成出力することが必要
である。そのため、外形処理回路１００にて算出した各
ポリゴンのＸ終点とＸ始点を用いて、そのポリゴンの隠
面消去処理を行ない、優先度が高いポリゴンに隠れてＣ
ＲＴ４０に表示しないポリゴンに対しては、内部処理回
路２００にて内部パターン情報データの処理は行なわず
に、全体の画像処理を高速に行なうように構成してい
る。

【０１３７】まず、この実施例に用いて好適な隠面消去
処理機能について説明する。図２８は隠面消去処理部の
一実施例を示す回路図であり、この実施例においては、
ラインバッファを使用し、Ｘ方向に２５６の座標を持
ち、カラー情報として２²⁴色の表示が可能である。この
実施例においては、図３１に示す４つのポリゴンの隠面
処理について説明する。

【０１３８】図２８において、２０２はカラーレジスタ
であり、フレームメモリ２０より読み出したポリゴンの
色情報を格納する。２０３はＸ終点アドレスレジスタで
あり、フレームメモリ２０より読み出したポリゴンのＸ
終点アドレスを格納する。２０４はタイミングコントロ
ーラであり、各演算器、レジスタのタイミングをコント
ロールする。

【０１３９】フレームメモリ２０は、前述した外形処理
回路１００にて算出された各ポリゴンＸ始点、Ｘ終点ア
ドレスと色情報を格納する。この実施例では１ライン分
の各ポリゴンのＸ始点、Ｘ終点アドレスと色情報を格納
する。

【０１４０】３５２はフレームメモリを制御するカウン
タであり、１ポリゴンの描画処理が終わるとカウントア
ップし、ポリゴン数全てをカウントするとタイミングコ
ントローラ２０４へ終了フラグを送る。２０６はマスク
レジスタであり、フレームメモリ２０より読み出したポ
リゴンのＸ始点アドレスを格納する。

【０１４１】２０７はＸ始点アドレスレジスタであり、
フレームメモリ２０より読み出したポリゴンのＸ始点ア
ドレスを格納する。２０８はマルチプレクサであり、マ
スクメモリ３５０より読み出されたマスクビットより制
御される。

【０１４２】２０９はマルチプレクサであり、マスクビ
ットとタイミングコントローラ２０４により制御され
る。２１０はインクリメンタであり、Ｘ始点からＸ終点
までのカウントに使用される。

【０１４３】２１１はレジスタであり、Ｘ始点からＸ終
点までのカウント値を格納する。２１２はコンプレック
サであり、Ｘ終点アドレス値とレジスタ２１１のカウン
タ値を比較し、等しい或いはレジスタ１１の値がＸ終点
値より大きいときにＡｃｋをオンにし、タイミングコン
トローラ２０４へ信号を送る。

【０１４４】２１３、２１４はレジスタであり、レジス
タ２１３は、マスクメモリ３５０のアドレスを、レジス
タ２１４は、ラインバッファメモリ３５１のアドレスを
格納する。ラインバッファメモリ３５１は、１ライン分
の色情報を格納する。

【０１４５】マスクメモリ３５０は、夫々のアドレスに
対応する画素が描画されたか否かを示すマスクドットと
その描画点のポリゴンのＸ終点アドレスを格納する。２
１７はＩ／Ｏバッファであり、マスクメモリ３５０のデ
ータのリード／ライトのバッファの役目をする。

【０１４６】図２９は図２８の回路の動作を示すフロー
チャートである。

【０１４７】続いて、図３０に示すのような４つのポリ
ゴンの隠面消去処理について以下に説明する。

【０１４８】図３１は図３０の例から、外形処理回路１
００にて算出してフレームメモリ２０に格納された内容
を示す。

【０１４９】図３２ないし図３６は図３１のフレームメ
モリ２０から処理されるマスクメモリ３００とラインバ
ッファメモリ３５１の内容である。マスクビットとＸ終
点アドレスはマスクメモリ３５０の内容であり、カラー
はラインバッファメモリ３５１の内容である。

【０１５０】図３２は初期状態を示す。この初期状態か
ら図３３ないし図３６に示すように隠面処理をする。

【０１５１】まず、初めは優先度が最も高いポリゴン１
が処理される。図３３はポリゴン１の処理結果であり、
全てのマスクビットが０であるため、ポリゴン１の領域
は全てマスクビットを”１”とし、Ｘ終点アドレスは”
７”とし、カラーは”１”を書き込んでいる。

【０１５２】続いて、ポリゴン２の処理が行なわれる。
図３４はポリゴン２の処理結果であり、ポリゴン２の始
点でのＸアドレス２は既に、マスクビットが”１”であ
るため、その終点アドレスを読み出し、１加算したもの
とポリゴン２のＸ終点アドレスを比較し、ポリゴン２の
方が小さいためポリゴン２の処理は終了するため、結果
は図３３と同じである。

【０１５３】そして、ポリゴン３の処理が行なわれる。
図３５はポリゴン３の処理結果であり、ポリゴン３の始
点のＸアドレス３は既にマスクビットが”１”であるた
め、そのＸ終点アドレスを読み出し、１加算したものと
ポリゴン３のＸ終点アドレスを比較し、マスクビット
が”０”であるため、マスクビットを”１”とし、ポリ
ゴン３のＸ終点アドレスを書き込み、カラー値を書き込
み、次のＸアドレスがポリゴン３のＸ数点アドレスより
大きいため処理を終了する。

【０１５４】最後に、ポリゴン４の処理が行なわれる。
図３６はポリゴン４の処理結果であり、ポリゴン４のＸ
始点アドレス１はマスクビットが”０”であるので、マ
スクビットを”１”にし、Ｘ終点アドレス、カラー値を
書き込み、次のアドレス２へ移り、Ｘアドレス２はマス
クビットが”１”なので、マスクメモリのＸ終点アドレ
スを読み出し、１加算したＸアドレス８へ移り、Ｘアド
レス８のマスクビットも”１”なので、マスクメモリの
Ｘ終点アドレスを読み出し、１加算したアドレス９へ移
り、Ｘアドレス９のマスクビットは０であるためマスク
ビットを”１”にし、Ｘ終点アドレス、カラー値を書き
込み、次のアドレスがポリゴン４のＸ終点アドレスより
大きいので処理を終了する。

【０１５５】而して、この実施例による方式によれば、
描画メモリアクセスが１０回、マスクメモリのアクセス
が１４回の計２４回であるのに対し、従来のマスク方式
のような全ポリゴンの面積だけのマスクメモリのアクセ
スする方式では、描画メモリアクセスが１０回、マスク
メモリのアクセスが２５回の計３５回のアクセスを必要
とする。従って、この実施例においては、マスクメモリ
のアクセスを大きく減少させることができ、隠面消去の
高速化を図ることができる。

【０１５６】このようにこの実施例によると、マスクメ
モリに可視ポリゴンのＸアドレスの終点アドレスを格納
する領域を持たせることにより、従来のマスク方式のよ
うな全ポリゴンの面積だけのマスクメモリのアクセスは
必要とせず、可視ポリゴンの面積に極めて近いアクセス
だけで、隠面消去が可能なため高速な隠面消去処理を可
能となる。

【０１５７】上述した隠面処理回路においては、マッピ
ングメモリ３０の基本パターンが単色のポリゴンの場合
について用いることができるが、更に、基本パターンが
複雑な場合の内部処理回路２００について、以下の実施
例で更に説明する。

【０１５８】この第２の内部処理回路の実施例は、マス
クメモリ３５０を設け、このマスクメモリ３５０にＸ終
点アドレスの記憶領域を設ける。そして、全てのポリゴ
ンをＸアドレスの小さい方から大きい方へマッピングメ
モリ３０に従った描画処理をする。その環境で、Ｘ始点
とＸ終点の差に対するマッピングメモリ３０のＸ，Ｙ始
点値とＸ，Ｙ終点値との差の差分（ＤＤＭＸ，ＤＤＭ
Ｙ）をそれぞれ求める。次にマスクメモリ３５０のマス
クビットを読み出した後に、若しマスクビットがオフで
あれば、その点には先に処理されたポリゴンが存在しな
いので、マスクビットをオンし、外形処理として、ＤＤ
ＭＸ×（現処理点−Ｘ始点）＋マッピングメモリＸ始点
とＤＤＭＹ×（現処理点−Ｘ始点）＋マッピングメモリ
Ｙ始点を実行する。即ち、外形処理回路１００にて算出
されたポリゴンの外形情報から内部のデータをディジタ
ル微分解析でもとめる。そして、その点のマッピングメ
モリ３０上のアドレスを求め、マッピングメモリ３０を
アクセスし、その出力データをラインメモリに書き込
み、マスクメモリにマスクビットとＸ終点値を書き込
む。又、もし、マスクビットがオンであれば、その点に
は先に処理されたポリゴンが存在するので、マスクメモ
リのＸ終点値を読み出し、マスクメモリ３０の現アドレ
スにセットすることにより、現処理点を更新して、上記
処理を現処理点がＸ終点より大きくなるまで繰り返すこ
とにより、無駄な内部描画処理を避けることにより、画
像処理の高速化を図るものである。

【０１５９】この第２の実施例の内部処理回路２００の
具体的実施例について、図面に従い更に説明する。

【０１６０】図３７は内部処理回路２００の全体構成図
を示すブロック図である。

【０１６１】図３７において、２０１は隠面処理部であ
り、前述した図２８の回路構成と基本的に同じ回路構成
を取る。この隠面処理部２０１は、パラメータ演算部３
０１により設定されたＸ始点アドレス値とＸ終点アドレ
ス値により、マスクメモリ３５０を使用してＸ始点から
Ｘ終点までの中でラインバッファメモリ３５１に色情報
を書き込むアドレスだけを出力し、ポリゴン内部を描画
する内部外形処理部２５０にそのアドレスとＸ始点の差
だけを渡すように動作する。

【０１６２】マスクメモリ３５０は、ラインバッファメ
モリ３５１と同じアドレスに図５２のａのようなデータ
を持ち、マスクビットはそのアドレスに色情報があるか
を示し、あれば”オン”し、無ければ”オフ”してい
る。Ｘ終点アドレスは色情報を書き込んだポリゴンのＸ
終点アドレスを書き込んでいる。

【０１６３】３５２はカウンタであり、フレームメモリ
２０のアドレスを制御する。フレームメモリ２０は、外
形処理回路１００にて算出されたポリゴンのＸ始点アド
レス（ＸＳ）、マッピングメモリ３０のＸ始点アドレス
（ＭＸＳ）、マッピングメモリのＹ始点アドレス（ＭＹ
Ｓ）、ポリゴンのＸ終点アドレス（ＸＥ）、マッピング
メモリ３０のＸ終点アドレス（ＭＸＥ）、マッピングメ
モリ３０のＹ終点アドレス（ＭＹＥ）を夫々格納する。

【０１６４】３１１はパラメータ演算部であり、フレー
ムメモリ２０よりＸ始点アドレス、Ｘ終点アドレス、マ
ッピングメモリ３０のＸ始点アドレス、Ｘ終点アドレ
ス、マッピングメモリ３０のＹ始点アドレス、Ｙ終点ア
ドレス値を読み出して、内部外形処理部２５０、隠面処
理部２０１に必要なパラメータを演算し、転送する。

【０１６５】このパラメータ演算部３１１は、図４の差
分回路８０、微差分演算回路８７を含む。

【０１６６】補間演算回路２５０は、パラメータ演算部
３０１より算出されたパラメータを受け取り、隠面処理
部２０１より現処理点とＸ始点との差を受け取ることに
より、現処理点のマッピングメモリ３０上のＸＹアドレ
スを演算し、マッピングメモリ３０をアクセスする。

【０１６７】ラインバッファメモリ３５１は、図５２の
ｃのようなデータフォーマットを持つ。

【０１６８】これらの動作はコントローラ５０によりコ
ントロールされる。

【０１６９】マッピングメモリ３０は、内部外形処理部
２５０より図４８のｂのようなアドレスフォーマットで
アクセスされ、そのデータをラインバッファメモリ３５
１へ転送する。

【０１７０】図３８に従いこの発明の実施例に用いられ
る内部処理回路を更に説明する。図３８はこの発明の実
施例に用いられる内部処理回路２００のブロック図であ
る。

【０１７１】図３８において、５０はコントローラであ
り、図４５、図４６に示すフローチャートの動作フロー
に従い全体を制御する。２２０はレジスタであり、隠面
処理部２０１から内部外形処理部２５０へ転送される現
処理点とＸ始点との差を格納する。２０３はレジスタで
あり、Ｘ終点アドレスを格納する。２０６はレジスタで
あり、マスク値を格納する。２０７はレジスタであり、
Ｘ始点アドレスを格納する。２０８はマルチプレクサで
あり、マスクビットによりレジスタ２０６、２０７何れ
かのレジスタを選択する。

【０１７２】２１７はＩ／Ｏバッファである。３５０は
マスクメモリである。３５１はラインバッファメモリで
ある。２１９はレジスタであり、ラインバッファメモリ
３５１のアドレスを格納する。２１３はレジスタであ
り、マスクメモリ３５０のアドレスを格納する。この値
が現処理点となる。

【０１７３】２０９はマルチプレクサであり、マスクビ
ットまたはスタートシグナルにより、レジスタ２１１、
マルチプレクサ８の何れかの出力を選択する。２１０は
インクリメンタであり、マルチプレクサ２０９の出力を
インクリメントしてレジスタ２１１へ出力する。このレ
ジスタは次処理点のアドレスを格納する。

【０１７４】２１２はコンパレータであり、Ｘ終点値と
次処理点を比較し、コントローラ５０へ転送する。２１
８は減算器であり、現処理点からＸ始点を減算し、出力
する。２５１はレジスタであり、ＭＸ始点値を格納す
る。２５２はレジスタであり、パラメータ演算部３０１
で演算されたＤＤＭＸ値を格納する。２５３はレジスタ
であり、マッピングメモリのＹ始点を格納する。２５４
はレジスタであり、パラメータ演算部３０１で演算され
たＤＤＭＹ値を格納する。

【０１７５】２５５は乗算器であり、レジスタ２２０の
値とＤＤＭＸ値を乗算し、加算器２５６に転送する。２
５７は乗算器であり、レジスタ２２０の値とＤＤＭＹ値
を乗算し、加算器２５８に転送する。

【０１７６】加算器２５６は、マッピングメモリ３０の
Ｘ始点と乗算器２５５の出力を加算し、レジスタ２１４
へ転送する。

【０１７７】加算器２５８は、マッピングメモリ３０の
Ｙ始点と乗算器２５７の出力を加算し、レジスタ２１４
へ転送する。レジスタ２１４は、マッピングメモリ３０
のアドレスを格納する。

【０１７８】このマッピングメモリ３０には、図４０の
ようにマッピングパターンが格納されている。

【０１７９】続いて、前述と同様に、図３９のような４
つのポリゴンの外形処理について以下に説明する。

【０１８０】図３９はフレームメモリ２０の内容であ
る。

【０１８１】図４７ないし図５１は図４０のフレームメ
モリ２０の内容から処理されるマスクメモリ３５０と内
部外形処理部２５０からマッピングメモリ３０へアクセ
スするアドレスとラインバッファメモリ３５１の内容で
ある。マスクビットとＸ終点アドレスはマスクメモリの
内容である。尚、図４８ないし図５１において、空白部
は初期値をそれぞれ示す。

【０１８２】図４７は初期状態を示す。まだ最も優先度
の高いポリゴン１の処理が行なわれる。図４８はポリゴ
ン１の処理結果であり、全てのマスクビットが０である
ため、ポリゴン１の領域は全てマスクビットを”１”と
し、Ｘ終点アドレスは”５”とし、外形処理装置はマッ
ピングメモリＸ始点１０、Ｙ始点１０からマッピングメ
モリＸ終点１８、Ｙ終点１４を補完し、マッピングメモ
リ３０をアクセスし、その出力をＸ始点アドレスからＸ
終点アドレスまでのラインバッファメモリ３５１に書き
込む。

【０１８３】図４９はポリゴン２の処理結果であり、ポ
リゴン２の始点でのＸアドレス２は既に、マスクビット
が”１”であるため、そのＸ終点アドレスを読み出し、
１加算したものとポリゴン２のＸ終点アドレスを比較
し、ポリゴン２の方が小さいためポリゴン２の処理は終
了し、マッピングは実行されない。

【０１８４】図５０はポリゴン３の処理結果であり、ポ
リゴン３の始点のＸアドレス３は既にマスクビットが”
１”であるため、そのＸ終点アドレスを読み出し、１加
算したものとポリゴン３のＸ終点アドレスを比較し、ポ
リゴン３の方が大きいためＸアドレス６へ処理を移し、
マスクビットが”０”であるため、マスクビットを”
１”とし、隠面処理部２０１は現処理点とＸ始点との
差”３”を外形処理部２５０へ転送し、外形処理部２５
０ではＤＤＭＸ値”１０”と乗算し、ＭＸ値”１０”と
加算し、マッピングメモリアドレスの下位８ビットを”
４０”と求め、現処理点とＸ始点との差”３”とＤＤＭ
Ｙ値”１０”と乗算し、ＭＹ値”１５０”と加算し、マ
ッピングメモリアドレスの上位８ビットを”１８０”と
求めることにより、マスクメモリ３５０をアクセスし、
その値をラインバッファメモリ３５１に書き込み、マス
クメモリ３５０にＸ終点アドレスを書き込み、同様にア
ドレス６、７、８にも実行する。

【０１８５】図５１はポリゴン４の処理結果であり、ポ
リゴン４のＸ始点アドレス１はマスクビットが”０”で
あるので、マスクビットを”１”にし、Ｘ終点アドレス
と外形処理処理したＲＧＢ値をラインバッファメモリ３
５１に書き込み、次のアドレス２へ移る。Ｘアドレス２
はマスクビットが”１”なので、マスクメモリのＸ終点
アドレスを読み出し、１加算したＸアドレス６へ移り、
Ｘアドレス６のマスクビットも”１”なので、マスクメ
モリのＸ終点アドレスを読み出し、１加算したアドレス
９へ移り、Ｘアドレス９のマスクビットは０であるた
め、マスクビットを”１”にし、Ｘ終点アドレスと外形
処理されたしたＲＧＢ値を書き込み、次のアドレスがポ
リゴン４のＸ終点アドレスより大きいので処理を終了す
る。

【０１８６】而して、従来方式によれば、外形処理回数
が２３回であるのに対し、この発明による方式によれ
ば、外形処理回数が１０回である。このように、この発
明による方式によれば、外形処理回数を大きく減少させ
ることができ、外形処理の高速化を図ることができる。

【０１８７】また、図５３のように、ラインバッファメ
モリ３５１に色情報はなく、外形処理部２５０からのＸ
Ｙアドレスを格納させ、読み出し時に、ルックアップテ
ーブルとしてマッピングメモリ３０をアクセスしその出
力をＣＲＴに転送する方式においても同様のことが言え
る。

【０１８８】この発明によると、全ポリゴンの面積だけ
の外形処理を必要とせず、可視ポリゴンの面積に極めて
近い外形処理だけで、外形処理が可能なため高速な外形
処理を可能とする。

【０１８９】ところで、上述した実施例の回路、即ち図
３８の回路において、マッピングメモリ３０の中に、シ
ェーディングの濃淡パターンを格納するルックアップテ
ーブルを設けることにより、グローシェーディングが可
能となる。このグローシェーディングに基づき簡単に説
明する。

【０１９０】例えば、ルックアップテーブルのアドレス
Ｉ＝０がＲ，Ｇ，Ｂ、０、０、０を格納し、アドレスＩ
＝２５５がＲ，Ｇ，Ｂ２５５、０、０になるまで変化す
るように割り振り、格納しておく。そして、マッピング
メモリのアドレス、ＭＸＳとＭＸＥにルックアップテー
ブルのＩアドレスを割り振る。このことにより、それぞ
れの端点に１種の輝度を与えたことになる。従って、Ｍ
Ｙアドレスにカラーブロックの値を与えると、図３４の
回路でマッピングメモリのアドレスを水平走査に同期し
て、ディジタル微分解析により補完して割り振ることに
より、明暗とカラーによるシェーディングが容易に行え
る。

【０１９１】次に、この発明に用いられる内部描画処理
回路２００の第３の具体的実施例について、図面に従い
更に説明する。この実施例は、更に細かくシェーディン
グが行えるシェーディング機能を備えた内部描画処理回
路である。

【０１９２】この実施例における内部描画処理回路２０
０は、マスクメモリ３５０に、Ｘ終点アドレスの記憶領
域を設け、全てのポリゴンをＸアドレスの小さい方から
大きい方へ、シェーディング処理する。その時、Ｘ始点
と終点の差に対するＲ，Ｇ，Ｂ始点値とＲ，Ｇ，Ｂ終点
値の差の差分（ＤＤＲ，ＤＤＧ，ＤＤＢ）をそれぞれも
とめる。次にマスクメモリ３５０のマスクビットを読み
出した後に、若しマスクビットがオフであれば、その点
には先に処理されたポリゴンが存在しないので、マスク
ビットをオンし、シェーディング処理として、ＤＤＲ×
（現処理点−Ｘ始点）＋Ｒ始点を実行する。即ち、マッ
ピング外形処理回路１００にて算出されたポリゴンの外
形情報から内部のデータをディジタル微分解析でもとめ
る。そして、その点のＲ値のアドレスを求め、同様にＧ
値、Ｂ値を求め、ラインバッファメモリに書き込み、マ
スクメモリ３５０にマスクビットとＸ終点値を書き込
む。

【０１９３】又、もし、マスクビットがオンであれば、
その点には先に処理されたポリゴンが存在するので、マ
スクメモリ３５０のＸ終点値を読み出し、マスクメモリ
３５０の現アドレスにセットすることにより、現処理点
を更新して、上記処理を現処理点がＸ終点より大きくな
るまで繰り返すことにより、無駄な内部描画処理におけ
るシェーディング処理を避けることにより、画像処理の
高速化が図れる。

【０１９４】図５４はこの実施例における内部描画処理
装置シェーディング処理装置の全体構成図を示すブロッ
ク図である。この実施例につき図を参照して説明する。

【０１９５】図５４において、２０１は隠面処理部であ
り、パラメータ演算部３０１により設定されたＸ始点ア
ドレス値とＸ終点アドレス値により、マスクメモリ３５
０を使用してＸ始点からＸ終点までの中でラインバッフ
ァメモリ３５１に色情報を書き込むアドレスだけを出力
し、シェーディングを行いながらポリゴン内部を描画す
るシェーディング処理部４００にそのアドレスとＸ始点
の差だけを渡すように動作する。

【０１９６】マスクメモリ３５０は、ラインバッファメ
モリ３５１と同じアドレスに前述の図４８のａと同様の
ようなデータを持ち、マスクビットはそのアドレスに色
情報があるかを示し、あれば”オン”し、無ければ”オ
フ”している。Ｘ終点アドレスは色情報を書き込んだポ
リゴンのＸ終点アドレスを書き込んでいる。

【０１９７】３５２はカウンタであり、フレームメモリ
２０のアドレスを制御する。フレームメモリ２０は、マ
ッピング外形処理回路１００にて算出されたポリゴンの
Ｘ始点アドレス、マッピングメモリ３０のＸ始点アドレ
ス、マッピングメモリのＹ始点アドレス、ポリゴンのＸ
終点アドレス、マッピングメモリ３０のＸ終点アドレ
ス、マッピングメモリ３０のＹ終点アドレス、Ｒ始点
値、Ｇ始点値、Ｂ始点値、及び、Ｒ終点値、Ｇ終点値、
Ｂ終点値を夫々格納する。

【０１９８】３０１はパラメータ演算部であり、フレー
ムメモリ２０よりＸ始点アドレス、Ｘ終点アドレス、マ
ッピングメモリ３０のＸ始点アドレス、Ｘ終点アドレ
ス、マッピングメモリ３０のＹ始点アドレス、Ｙ終点ア
ドレス値、Ｒ始点値、Ｇ始点値、Ｂ始点値、及び、Ｒ終
点値、Ｇ終点値、Ｂ終点値を読み出して、シェーディン
グ処理部４００、隠面処理部２０１に必要なパラメータ
を演算し、転送する。シェーディング部４００は、パラ
メータ演算部３０１にて算出されたパラメータを受け取
り、隠面処理部２０１より現処理点とＸ始点との差を受
け取ることにより、現処理点のＲ，Ｇ，Ｂ値を演算し、
ラインバッファメモリ３５１へ転送する。

【０１９９】また、ラインバッファメモリ３５１は、前
述の図５２のｂと同様のようなデータフォーマットを持
つ。コントローラ５０は、システム全体をコントロール
する。

【０２００】図５５に従い、この実施例におけるシェー
ディング処理装置を更に説明する。図５５はこの発明の
実施例に用いられるシェーディング処理装置の具体的回
路図である。

【０２０１】図５５において、コントローラ５０は、図
５６、図５７に示すフローチャートの動作フローに従い
全体を制御する。

【０２０２】３５２はカウンタであり、２０はフレーム
メモリである。２２０はレジスタであり、隠面処理部２
０１からシェーディング部４００へ転送される現処理点
とＸ始点との差を格納する。

【０２０３】２０３はレジスタであり、Ｘ終点アドレス
を格納する。２０６はレジスタであり、マスク値を格納
する。２０７はレジスタであり、Ｘ始点アドレスを格納
する。２０８はマルチプレクサであり、マスクビットに
よりレジスタ２０６または２０７の何れかのレジスタを
選択する。

【０２０４】２１７はＩ／Ｏバッファである。２１９は
レジスタであり、ラインバッファメモリ３５１のアドレ
スを格納する。２１３はレジスタであり、マスクメモリ
３５０のアドレスを格納する。この値が現処理点とな
る。

【０２０５】２０９はマルチプレクサであり、マスクビ
ットまたはスタートシグナルにより、レジスタ２１１、
マルチプレクサ２０８の何れかの出力を選択する。２１
０はインクリメンタであり、マルチプレクサ２０９の出
力をインクリメントしてレジスタ２１１へ出力する。こ
のレジスタ２１１は、次処理点のアドレスを格納する。

【０２０６】２１２はコンパレータであり、Ｘ終点値と
次処理点を比較し、コントローラ５０へ転送する。

【０２０７】２１８は減算器であり、現処理点からＸ始
点を減算し、出力する。２６１はレジスタであり、Ｂ始
点値を格納する。

【０２０８】２６２はレジスタであり、パラメータ演算
部３０１で演算されたＤＤＢ値を格納する。

【０２０９】２６３はレジスタであり、Ｇ始点値を格納
する。２６４はレジスタであり、パラメータ演算部３０
１で演算されたＤＤＧ値を格納する。

【０２１０】２７０はレジスタであり、Ｒ始点値を格納
する。２７１はレジスタであり、パラメータ演算部３０
１で演算されたＤＤＲ値を格納する。

【０２１１】２５５は乗算器であり、レジスタ２２０の
値とＤＤＢ値を乗算し、加算器２５６に転送する。

【０２１２】２５７は乗算器であり、レジスタ２２０の
値とＤＤＧ値を乗算し、加算器２５８に転送する。

【０２１３】２７３は乗算器であり、レジスタ２２０の
値とＤＤＲ値を乗算し、加算器２７３に転送する。

【０２１４】加算器２５６は、Ｂ始点値と乗算器２５５
の出力を加算し、その値をレジスタ２１４へ転送する。
加算器２５８は、Ｇ始点値と乗算器２５７の出力を加算
し、その値をレジスタ２１４へ転送する。加算器２７３
は、Ｒ始点値と乗算器２７２の出力を加算し、その値を
レジスタ２１４へ転送する。２１４はレジスタであり、
ラインバッファメモリ３５１のデータを格納する。

【０２１５】次に、前述した実施例と同様に図３０のよ
うな４つのポリゴンのシェーディング処理について以下
に説明する。

【０２１６】図５８は図３０の例から、マッピング外形
処理装置１００にて作成したフレームメモリ２０の内容
である。そして、各ポリゴンは図５９ないし図６２に示
すように処理される。図５９はポリゴン１、図６０はポ
リゴン２、図６１はポリゴン３、図６２はポリゴン４の
夫々処理した結果のマスクメモリの内容を示す。

【０２１７】図６３は図５９のフレームメモリ２０から
処理されるマスクメモリ３５０とラインバッファメモリ
３５１の内容である。マスクビットとＸ終点アドレスは
マスクメモリ３５０の内容であり、ＲＧＢはラインバッ
ファメモリ３５１の内容である。

【０２１８】図６３は初期状態を示す。図６４はポリゴ
ン１の処理結果であり、全てのマスクビットが０である
ため、ポリゴン１の領域は全てマスクビットを”１”と
し、Ｘ終点アドレスは”５”とし、ＲＧＢ値はＲＧＢ始
点値５０１からＲＧＡ終点値１０５までをシェーディン
グ処理し、Ｘ始点からＸ終点までの各アドレスにＲＧＢ
を書き込む。

【０２１９】図６５はポリゴン２の処理結果であり、ポ
リゴン２の始点でのＸアドレス２は既に、マスクビット
が”１”であるため、その終点アドレスを読み出し、１
加算したものとポリゴン２のＸ終点アドレスを比較し、
ポリゴン２の方が小さいためポリゴン２の処理は終了
し、シェーディングは実行されない。

【０２２０】図６６はポリゴン３の処理結果であり、ポ
リゴン３の始点のＸアドレス３は既にマスクビットが”
１”であるため、そのＸ終点アドレスを読み出し、１加
算したものとポリゴン３のＸ終点アドレスを比較し、ポ
リゴン３の方が大きいためＸアドレス６へ処理を移し、
マスクビットが”０”であるため、マスクビットを”
１”とし、隠面処理部２０１は現処理点とＸ始点との
差”３”をシェーディン部４００へ転送し、シェーディ
ング部４００ではＤＤＧ値”１”と乗算し、Ｇ始点値”
１”と加算し、Ｇ値”４”を同様に、Ｒ値”０”、Ｂ
値”０”をラインバッファに書き込み、マスクメモリ３
５０にＸ終点アドレスを書き込み、同様にアドレス７、
８にも実行する。

【０２２１】図６７はポリゴン４の処理結果であり、ポ
リゴン４のＸ始点アドレス１はマスクビットが”０”で
あるので、マスクビットを”１”にし、Ｘ終点アドレス
とシェーディング処理したＲＧＢ値を書き込み、次のア
ドレス２へ移る。Ｘアドレス２はマスクビットが”１”
なので、マスクメモリのＸ終点アドレスを読み出し、１
加算したＸアドレス６へ移り、Ｘアドレス６のマスクビ
ットも”１”なので、マスクメモリのＸ終点アドレスを
読み出し、１加算したアドレス９へ移り、Ｘアドレス９
のマスクビットは０であるため、マスクビットを”１”
にし、Ｘ終点アドレスとシェーディング処理したＲＧＢ
値を書き込み、次のアドレスがポリゴン４のＸ終点アド
レスより大きいので処理を終了する。

【０２２２】この発明による方式によれば、シェーディ
ング処理回数が１０回であるのにたいし、従来の方式で
は２３回と、この発明の方式によるとシェーディング処
理回数を大きく減少させることができ、隠面消去の高速
化を図ることができる。この発明によると、全ポリゴン
の面積だけのシェーディング処理を必要とせず、可視ポ
リゴンの面積に極めて近いシェーディング処理だけで、
シェーディング処理が可能なため高速な隠面消去処理を
可能とする。

【０２２３】前述したように、画像処理装置において
は、同時に複数のポリゴンを表示することが多く、特に
複数のポリゴンが重ね合わせ表示されるような場合に
は、その重ね合わせ領域をどのように塗り潰し処理を行
うかが重要となる。そのため、例えば図２８に示すよう
に、隠面消去処理回路にて、ポリゴンの隠面消去処理を
行なっている。

【０２２４】しかしながら、上記回路においては、隠面
消去処理を行なうポリゴン数の上限が予じめ決められて
おり、その上限数のポリゴン数だけ、フレームメモリ２
０から隠面消去処理回路へデータを送り、隠面消去処理
を行っている。そのため、例えば、ユニット数の制限が
１２８個であれば、図９１に示すように、実際には表示
されないポリゴンも処理対象となり、後方の表示しなけ
ればならないポリゴンであるポリゴン１２９とポリゴン
１３０を表示するとができない。

【０２２５】そこで、この実施例における画像処理装置
においては、フレームメモリ２０に読み込まれた各ポリ
ゴンの外形データに基いて、表示されるポリゴンか否
か、判断し、表示されるポリゴンのみ、隠面処理を行な
うユニット部へデータを格納することにより、表示され
ないポリゴンによるポリゴン数の制限をなくしたもので
ある。

【０２２６】以下、この実施例につき図面を参照して説
明する。

【０２２７】図６８は、この実施例にかかる画像処理装
置の全体構成を示すブロック図である。

【０２２８】端点メモリ１０には、前述したように、ポ
リゴンの形状、位置、優先度、選択する基本パターンの
マッピングパターン領域を示す端点情報等が格納されて
いる。そして、この端点メモリから外形処理回路１００
に各ポリゴンを構成する端点（Ｘ，Ｙ）、基本パターン
の端点（ＭＸ，ＭＹ）、ポリゴンの優先度を示すＺ値等
が夫々出力される。

【０２２９】外形処理回路１００は、端点メモリ１０よ
り読み出した端点情報（Ｘ，Ｙ）に基き、前述したよう
に、デジタル微分解析（ＤＤＡ）により、Ｙアドレス毎
にポリゴン外形の左辺、右辺のＸアドレス（ＸＳ，Ｘ
Ｅ）を算出し、そのデータをフレームメモリ２０に書き
込む。

【０２３０】また、基本パターンの端点アドレス（Ｍ
Ｘ，ＭＹ）も、ポリゴンの外形に対応させて、その外形
データをＤＤＡにより算出し、フレームメモリ２０に書
き込む。 フレームメモリ２０は、前述したように、図
２０、図２１のようなフォーマットを持つことにより、
ＣＲＴ４０の水平ラインごとにポリゴンのＺ値の小さい
順にポリゴン図形の左辺、右辺、Ｘ座標とポリゴン図形
に対応したマッピングメモリ３０の左辺、右辺ＸＹ座標
が格納されている。

【０２３１】フレームメモリ２０に書き込まれた各ポリ
ゴンの外形データ、Ｚ値及び基本パターンのマッピング
アドレスが内部処理回路２００へ送出され、このデータ
に基づき、ポリゴンの内部処理が行なわれるが、この実
施例においては、各ポリゴンの外形データ（ＸＳ，Ｘ
Ｅ）に基いて、このポリゴンが表示されるポリゴンか否
か、非可視面除去回路７００で判断する。そして、表示
されるポリゴンのみ、内部処理回路２００で処理を行な
うように制御する。

【０２３２】非可視面除去回路７００では、Ｚ値の小さ
い順にポリゴン図形の外形データ（ＸＳ，ＸＥ）をフレ
ームメモリ２０より取り込む、そして、まずＺ値の最も
小さいポリゴンの（ＸＳ，ＸＥ）が読み出され、そのＸ
Ｓ，ＸＥが、非可視面除去回路７００の内部レジスタに
セットされる。このポリゴンは内部処理回路２００にて
処理を行なうように、内部処理回路２００に指示する。
内部処理回路２００はこの指示に従って、ポリゴンの内
部処理を行なうため、処理ポリゴンのユニット数を１つ
カウントアップする。

【０２３３】続いて、その次にＺ値の小さいポリゴンの
（ＸＳ，ＸＥ）がフレームメモリ２０より読み出され
る。そして、このポリゴン（ＸＳ，ＸＥ）と非可視面除
去回路７００のセットされている（ＸＳ，ＸＥ）を比較
して、このポリゴンが表示されるポリゴンか否か判断す
る。すなわち、取り込んだポリゴンのＸＳがセットされ
ているＸＳより小さいか否か比較され、小さい場合に
は、このポリゴンは表示されるポリゴンであるので、内
部レジスタにこのポリゴンのＸＳをセットする。又、取
り込んだポリゴンのＸＳがセットされているＸＳより大
きい場合には、前のポリゴンのＸＳより内側に位置する
のでセットされている。ＸＳはそのまま維持される。

【０２３４】一方、取り込んだポリゴンのＸＥがセット
されているＸＥより大きいか否か判断され、ＸＥより大
きい場合には、このポリゴンのＸＥを内部レジスタＸＥ
にセットする。また、小さい場合には、前のポリゴンの
ＸＥより内側に位置するので、セットしたＸＥはそのま
ま維持される。

【０２３５】而して、取り込んだポリゴンのＸＳ，ＸＥ
が、前のポリゴンのＸＳ，ＸＥの範囲内、すなわち、取
り込んだポリゴンのＸＳがセットされているＸＳより大
きく、取り込んだポリゴンＸＥがセットされているＸＥ
より小さい場合には、このポリゴンは表示されないで、
内部処理回路２００は、このポリゴンの内部処理を行な
わないように指示する。この条件以外の場合には、取り
込んだポリゴンは表示されるポリゴンであるのでユニッ
ト数を１つカウントアップする。このように、フレーム
メモリ２０に書き込まれた全てのポリゴンに対して同様
に処理を行い表示されるポリゴンのみ内部処理回路２０
０で内部処理を行なう。

【０２３６】内部処理回路２００は、非可視面除去回路
７００にて、選択された表示されるポリゴンのみ前述し
たように各ポリゴンのＹアドレス毎のＸアドレスと基本
パターンのマッピッングアドレス（ＭＸ，ＭＹ）をＤＤ
Ａにより算出し、算出したＭＸ，ＭＹアドレスに基い
て、描画処理回路４５にて、マッピングメモリ３０をル
ックアップテーブルとして、ＣＲＴ４０上に、隠面処理
された状態で各ポリゴンが表示される。

【０２３７】次に、上述した非可視面除去回路７００の
実施例につき、図６９を参照して説明する。この実施例
は、非可視面判定部７０１と非可視面除去部７０２とか
らなる。

【０２３８】フレームメモリ２０から読み出された最小
Ｚ値のポリゴンのＸＳがスタート（Ｓ）ポイントを示す
ためのＳポイントレジスタ７１１に設定される。そし
て、最小Ｚ値のポリゴンのＸＥがエンド（Ｅ）ポイント
を示すためのＥポイントレジスタ７１２に設定される。

【０２３９】また、ＸＳは比較器７２１にて、Ｓポイン
トレジスタ７１１に設定されている値と比較され、ＸＳ
が比較値より大きいときは、出力Ａが”１”となり、ア
ンド回路７２６に”１”が出力される。また、小さいと
きは出力Ｂが”１”となりこの出力がアンド回路７２７
へ与えられる。またアンド回路７２７には、比較器７２
２からの出力が与えられる。比較器７２２ではＳポイン
トレジスタ７１１の値をＸＥとが比較され、Ｓポイント
より、ＸＥが大きい時に”１”が出力される。

【０２４０】また、ＸＥは比較器７２４にて、Ｘポイン
トレジスタ７１２に設定されている値と比較され、ＸＥ
が比較値より小さいときは、出力Ａが”１”となり、ア
ンド回路７２６に”１”が出力される。また、大きいと
きは出力Ｂが”１”となりこの出力がアンド回路７２８
へ与えられる。またアンド回路７２８には、比較器７２
５からの出力が与えられる。比較器７２５ではＥポイン
トレジスタ７１２の値をＸＳとが比較され、Ｅポイント
より、ＸＳが小さい時に”１”が出力される。

【０２４１】今、図７０に示すように、３つのポリゴン
の処理について説明する。まず、最小のＺ値のポリゴン
のＸＳ（１）がＳポイントレジスタ７１１に、ＸＥ
（７）がＥポイントレジスタ７１２に夫々設定される。
ポリゴン１の場合は、Ｚ値が最小値であるため、Ｓポイ
ントレジスタ７１１、Ｅポイントレジスタ７１２には０
の値が設定されているので表示するポリゴンとして、ア
ンド回路７２６より”０”の値が出力され、インバータ
７０３で反転され、”１”となりアンド回路７０４よ
り”１”すなわち表示するポリゴンであるとして、内部
処理回路２００へデータが送られる。

【０２４２】次に最小値の小さいポリゴン２のＸＳ
（４），ＸＥ（９）がフレームメモリ２０より読み出さ
れる。そして、比較器７２１でこのＸＳ（４）とＳポイ
ントレジスタ７１１に設定されている”１”と比較され
る。この結果このＸＳ（４）の方が大きいので、比較器
７２１の出力Ａから”１”の出力がアンド回路７２６へ
出力される。

【０２４３】また、比較器７２２ではＳポイントレジス
タ７１１の値”１”とＸＥ（９）との値が比較され、Ｘ
Ｅ（９）の方が大きいので、アンド回路７２２に”１”
を出力する。

【０２４４】アンド回路７２２の他方の入力、すなわち
比較器７２１の出力Ｂは”０”であるので、アンド回路
７２７の出力は”０”となり、Ｓポイントレジスタ７１
１の値”１”は書き換えられず、そのままの状態で維持
される。

【０２４５】一方、比較器７２４ではＥポイントレジス
タ７１２の値”７”とＸＥ（９）とが比較される。比較
器７２４はポリゴン２のＸＥ（９）の方が大きいので、
出力Ｂに”１”を出力すると共に出力Ａには”０”を出
力する。

【０２４６】従って、アンド回路７２６には、”１”
と”０”が出力されるので、”０”が出力され、非可視
面除去部７０２で、このポリゴン２は表示されるポリゴ
ンとして、除去することなく内部処理回路２００データ
が送られる。

【０２４７】また比較器７２５では、Ｅポイントレジス
タ７１２の値とポリゴン２のＸＳ（４）との値が比較さ
れる。この場合、Ｅポイントレジスタ７１２の値の方が
大きいので、比較器７２５からは”１”の出力がアンド
回路７２８へ与えられる。アンド回路７２８は比較器７
２４、比較器７２５から”１”の出力が与えられるの
で、”１”をＥポイントレジスタ７１２へ出力し、Ｅポ
イントレジスタ７１２の値をポリゴン２のＸＥ（９）す
なわち”９”に書き換える。

【０２４８】続いて、小さいポリゴン３のＸＳ（２），
ＸＥ（６）がフレームメモリ２０より読み出される。そ
して、比較器７２１でこのＸＳ（２）とＳポイントレジ
スタ７１１に設定されている”１”と比較される。この
結果、ＸＳ（２）の方が大きいので、比較器７２１の出
力Ａから”１”の出力がアンド回路７２６へ出力され
る。

【０２４９】また、比較器７２２ではＳポイントレジス
タ７１１の値”１”とＸＥ（６）との値が比較され、Ｘ
Ｅ（９）の方が大きいので、アンド回路７２２に”１”
を出力する。

【０２５０】アンド回路７２２の他方の入力、すなわ
ち、比較器７２１の出力Ｂは”０”であるので、アンド
回路７２７の出力は”０”となり、Ｓポイントレジスタ
７１１の値”１”は書き換えられず、そのままの状態で
維持される。

【０２５１】一方、比較器７２４ではＥポイントレジス
タ７１２の値”９”とＸＥ（６）とが比較される。比較
器７２４はＥポイントレジスタ７１２の値がポリゴン３
のＸＥ（６）より大きいので、出力Ｂに”０”を出力す
ると共に出力Ａには”１”を出力する。

【０２５２】従って、アンド回路７２６には、”１”
と”１”が出力されるので、”１”が出力され、非可視
面除去部７０２でこのポリゴン３は表示されないポリゴ
ンとして、内部処理回路２００への処理を禁止すると共
に、非可視面であるとのフラグがフリップフロップ７０
５、７０６に設定される。

【０２５３】また比較器７２５では、Ｅポイントレジス
タ７１２の値とポリゴン３のＸＳ（２）との値が比較さ
れる。この場合、Ｅポイントレジスタ７１２の値の方が
大きいので、比較器７２５からは”１”の出力がアンド
回路７２８へ与えられる。アンド回路７２８は比較器７
２４から”０”比較器７２５から”１”の出力が与えら
れるので、”０”をＥポイントレジスタ７１２へ出力
し、Ｅポイントレジスタ７１２の値は書き換えられな
い。

【０２５４】このように、非可視面除去回路７００に
て、表示されるポリゴンか表示されないポリゴンかが判
断され、表示されるポリゴンのみ内部処理回路２００に
てポリゴン内部のデータ処理が行なわれる。

【０２５５】この非可視面除去回路７００の他の実施例
について、図７１を参照して説明する。

【０２５６】この実施例のものにおいては、描画画素数
（５１２）に応じた比較器群７６０、７７０を備える。
即ち、ＸＳとＸ軸の夫々アドレス値との比較をする比較
器７６０−１〜５１２と、ＸＥとＸ軸のアドレス値との
比較をする比較器７７０−１〜７７０−５１２を備え、
夫々比較器７６０−１と７７０−１…が一対をなし、５
１２対の比較器群を構成する。比較器群７６０には、レ
ジスタ７５１に入力されたＸＳの値とそのＸ軸のアドレ
ス値との比較を行ないＸＳの値の方が小さい場合に”
１”をアンド回路７８０に出力する。比較器群７７０に
は、レジスタ７５２に入力されたＸＥの値とそのＸ軸の
アドレス値との比較を行ないＸＥの値の方が大きい場合
に”１”をアンド回路７８０に出力する。アンド回路７
８０の出力はフリップフロップ７８５にセットされ、そ
のフリップフロップ７８５のＱ出力がアンド回路７９５
に与えられる。又、このアンド回路７９５の他入力には
表示されるポリゴンである場合にトリガがかかるフリッ
プフロップ７９０のＱ出力が与えられる。又、フリップ
フロップ７９０のＳ端子には、フリップフロップ７８５
のＱ出力が与えられる。

【０２５７】このアンド回路７９５からの出力がオア回
路７９６に与えられる。そして、このオア回路７９６は
表示されるポリゴンである場合には”１”を出力し、表
示されないポリゴンの場合には”０”を出力する。即
ち、フレームメモリ２０に書き込まれた各ポリゴンの中
からＺ値の小さい（ＸＳ，ＸＥ）が順次取り込まれ、処
理するポリゴンのＸＳ，ＸＥを取り込む毎に、Ｘ軸上で
表示される部分に相当する個所のフリップフロップ７８
５がセットして行く。その結果、取り込んだポリゴンの
ＸＳ，ＸＥがこのセットされたフリップフロップ７８５
内に全て含まれる場合には、アンド回路７９５からの出
力は全て”０”になるので、オア回路７９６の出力は”
０”となり、表示されないポリゴンであると判断し、内
部描画回路２００へ処理を禁止するように指示する。

【０２５８】又、取り込んだポリゴンのＸＳ，ＸＥの中
に１つでもセットされていない個所のフリップフロップ
７８５があれば、オア回路７９６は”１”となり、表示
するポリゴンであると判断し、内部描画回路２００へ処
理を行なうよう指示する。

【０２５９】非可視面除去回路７００の更に異なる実施
例について、図７２なし図７９を参照して説明する。

【０２６０】図７２に従い、この実施例の構成について
説明する。フレームメモリ２０より読み込まれた各ポリ
ゴンのＸＳ，ＸＥは夫々ＸＳレジスタ７５１、ＸＥレジ
スタ７５２に設定される。このＸＳレジスタ７５１に取
り込まれたＸＳの２値化されたパラレルデータがプログ
ラマブルロジックアレイ（ＰＬＡ）７５１に与えられ
る。また、ＸＳＥレジスタ７５２に取り込まれたＸＥの
２値化されたパラレルデータがプログラマブルロジック
アレイ（ＰＬＡ）７５２に与えられる。

【０２６１】ＰＬＡ７５１には、図７３に示す真理値表
に基いた論理式が、ＰＬＡ７３２には、図７４に示す真
理値表に基いた論理式は夫々書き込まれている。

【０２６２】ＰＬＡ７３１及びＰＬＡ７３２からの出力
は、アンド回路７３３へ与えられ、このアンド回路７３
３で両者のアンドがとられる。そして、このアンド回路
７３３から出力はインバータアンド回路７３５及びフリ
ップフロップ７３４に夫々与えられる。フリップフロッ
プ７３４には、前処理のアンド回路７３３からの出力が
書き込まれている。

【０２６３】そして、インバータアンド回路７３５は、
フリップフロップ７３４の出力をインバータしたものと
アンド回路７３３からの出力とのアンドを取る。このイ
ンバータアンド回路７３５の出力がオア回路７３６へ与
えられる。

【０２６４】オア回路７３６でインバータアンド回路７
３５の論理和をとる。表示するポリゴンであれば、イン
バータアンド回路７３５の出力の少なくとも１つの出力
は”１”となるので、オア回路７３６が”１”の出力の
時には表示されるポリゴンとして、内部処理回路２００
へ指示する。

【０２６５】また、非可視のポリゴンであれば、インバ
ータアンド回路７３５の出力は全て”０”となるので、
オア回路７３６が”０”の出力の時には、非可視のポリ
ゴンとして、内部処理回路２００の処理を禁止する。

【０２６６】次に、この実施例における非可視面除去回
路７００の動作につき、図７９の動作フローを参照しつ
つ、図７５ないし図７８に従い説明する。

【０２６７】まず、図７５に示すように、最小のＺ値ポ
リゴン１のＸＳ，ＸＥ（５，１０）が夫々ＸＳ、ＸＥレ
ジスタ７５１、７５２に取り込まれる。すなわち、図７
５（ｂ）（ｃ）に示すように、ＸＳ，ＸＥレジスタ７５
１、７５２に５、１０の２値データが格納される。尚、
フリップフロップ７３４は初期化されている。

【０２６８】そして、ＸＳレジスタ７５１のデータに基
き、ＰＬＡ７３１より、図７５（ｂ）に示すように、デ
ータがアンド回路７３３へ出力される。また、ＸＥレジ
スタ７５２のデータに基き、ＰＬＡ７３２より、図７５
（ｅ）に示すように、データがアンド回路７３３へ出力
される。

【０２６９】アンド回路７３３では、両者のアンドが取
られ、図７５（ｆ）に示すように、データが出力され
る。

【０２７０】インバータアンド回路７３５では、フリッ
プフロップ７３４出力のインバータとアンド回路７３３
のデータのアンドが取られ、図７５（ｇ）に示すよう
に、データが出力される。

【０２７１】従って、図７５（ｈ）に示すように、オア
回路７３６の出力は”１”となり、表示ポリゴンとし
て、内部処理回路２００へ指示する。

【０２７２】続いて、Ｚ値の小さいポリゴン２のＸＳ，
ＸＥ（０，４）が夫々ＸＳ，ＸＥレジスタ７５１、７５
２に取り込まれる。すなわち、図７６（ｂ）（ｃ）に示
すように、ＸＳ，ＸＥレジスタ７５１、７５２に０、４
の２値データが格納される。

【０２７３】尚、フリップフロップ７３４には、ポリゴ
ン１のアンド回路７３３の出力が格納されている。

【０２７４】そして、ＸＳレジスタ７５１のデータに基
き、ＰＬＡ７３１より、図７６（ｂ）に示すように、デ
ータがアンド回路７３３へ出力される。また、ＸＥレジ
スタ７５２のデータに基き、ＰＬＡ７３２より、図７６
（ｅ）に示すように、データがアンド回路７３３へ出力
される。

【０２７５】アンド回路７３３では、両者のアンドが取
られ、図７６（ｆ）に示すように、データが出力され
る。

【０２７６】インバータアンド回路７３５では、フリッ
プフロップ７３４出力のインバータとアンド回路７３３
のデータのアンドが取られ、図７６（ｇ）に示すよう
に、データが出力される。

【０２７７】従って、図７６（ｈ）に示すように、オア
回路７３６の出力は”１”となり、表示ポリゴンとし
て、内部処理回路２００へ指示する。

【０２７８】次に、Ｚ値の小さいポリゴン３のＸＳ，Ｘ
Ｅ（２，７）が夫々ＸＳ，ＸＥレジスタ７５１、７５２
に取り込まれる。すなわち、図７７（ｂ）（ｃ）に示す
ように、ＸＳ，ＸＥレジスタ７５１、７５２に２、７の
２値データが格納される。

【０２７９】尚、フリップフロップ７３４には、ポリゴ
ン１と２のアンド回路７３３の出力が格納されている。

【０２８０】そして、ＸＳレジスタ７５１のデータに基
き、ＰＬＡ７３１より、図７７（ｂ）に示すように、デ
ータがアンド回路７３３へ出力される。また、ＸＥレジ
スタ７５２のデータに基き、ＰＬＡ７３２より、図７７
（ｅ）に示すように、データがアンド回路７３３へ出力
される。

【０２８１】アンド回路７３３では、両者のアンドが取
られ、図７７（ｆ）に示すように、データが出力され
る。

【０２８２】インバータアンド回路７３５では、フリッ
プフロップ７３４出力のインバータとアンド回路７３３
のデータのアンドが取られ、図７７（ｇ）に示すよう
に、データが出力される。

【０２８３】従って、図７７（ｈ）に示すように、オア
回路７３６の出力は”１”となり、表示ポリゴンとし
て、内部処理回路２００へ指示する。

【０２８４】最後に、図７８に示すように、ポリゴン４
のＸＳ，ＸＥ（２，４）が夫々ＸＳ、ＸＥレジスタ７５
１、７５２に取り込まれる。すなわち、図７８（ｂ）
（ｃ）に示すように、ＸＳ，ＸＥレジスタ７５１、７５
２に２、４の２値データが格納される。

【０２８５】尚、フリップフロップ７３４には、ポリゴ
ン１、２と３のアンド回路７３３の出力が格納されてい
る。

【０２８６】そして、ＸＳレジスタ７５１のデータに基
き、ＰＬＡ７３１より、図７８（ｂ）に示すように、デ
ータがアンド回路７３３へ出力される。また、ＸＥレジ
スタ７５２のデータに基き、ＰＬＡ７３２より、図７８
（ｅ）に示すように、データがアンド回路７３３へ出力
される。

【０２８７】アンド回路７３３では、両者のアンドが取
られ、図７８（ｆ）に示すように、データが出力され
る。

【０２８８】インバータアンド回路７３５では、フリッ
プフロップ７３４出力のインバータとアンド回路７３３
のデータのアンドが取られ、図７８（ｇ）に示すよう
に、データが出力される。

【０２８９】従って、図７８（ｈ）に示すように、オア
回路７３６の出力は”０”となり、非可視ポリゴンとし
て、内部処理回路２００の処理を禁止するように指示す
る。

【０２９０】次に、前述した非可視面除去回路７００を
備えた内部処理装置の第４の実施例につき、図８０ない
し図９１に従い説明する。

【０２９１】まず、前述した第１ないし第３の実施例に
おいては夫々ラインバッファメモリ３５１に１水平走査
線の画像情報を格納し、このラインバッファメモリ３５
１からＣＲＴ４０に表示する構成を取っているが、この
実施例は、ラインバッファメモリ３５１を省略し、内部
処理回路２００をからＣＲＴ４０に直接描画するように
構成にしたものである。

【０２９２】図８０はこの実施例にかかる内部描画処理
装置の全体構成を示すブロック図である。

【０２９３】非可視面除去回路７００は、前述したよう
に、フレームメモリ２０より読み出したポリゴン図形の
始点、終点Ｘアドレス（ＸＳ，ＸＥ）からこのポリゴン
が表示されるポリゴンか否かのチェックを行なう。もし
表示されるポリゴンであれば、カウンタ５０３をカウン
トアップし、ユニット部５０４、パラメータ演算部５３
０にパラメータをセットする。もし表示されないポリゴ
ンであれば、パラメータセットをしない。フレームメモ
リ２０は、図８３のような構成で各ポリゴンのＸＳ，Ｘ
Ｅ，ＭＸＳ，ＭＹＳ及びＭＸＥ，ＭＹＥの値を水平ライ
ン毎にＺ値の小さい順位で格納する。

【０２９４】５０４はユニット部であり、ユニット番号
はＺ値の順番に対応し、各ユニットはユニット番号に対
応するＺ値の順番を持つポリゴンのポリゴン図形の始
点、終点Ｘアドレス（ＸＳ，ＸＥ）を持ち、カウンタ５
０２からのＣＲＴ４０の水平ドットアドレスを受け取
り、そのアドレスが始点（ＸＳ）と終点（ＸＥ）アドレ
スの中に含まれるか否かをプライオリティエンコーダ６
５０に転送する。

【０２９５】プライオリティエンコーダ６５０は、各ユ
ニットより転送された信号の中で最もプライオリティの
高いユニットのアドレスをパラメータメモリ６００に転
送する。このプライオリティエンコーダ６５０は、図８
５に示す真理値に示す論理式が書き込まれている。

【０２９６】５５０はパラメータ演算部であり、フレー
ムメモリ２０よりポリゴン図形の始点、終点Ｘアドレス
（ＸＳ，ＸＥ）とマッピングメモリ３０の始点、終点Ｘ
Ｙアドレス（ＭＸＳ，ＭＸＥ）（ＭＸＳ，ＭＹＳ）を受
け取り、アドレス補完処理部８００に必要なパラメータ
に作り替え、パラメータメモリ６００に転送する。

【０２９７】このパラメータ演算部５５０は、例えば図
８１のように構成される。このパラメータ演算部５５０
は、Ｙアドレスごとに対向する２辺間のＸアドレス及び
マッピングパターンのアドレス（ＸＳ，ＸＥ，ＭＸＳ，
ＭＸＥ）をフレームメモリ２０より読み出す。即ち、こ
の実施例においては、水平走査信号に同期して、その垂
直位置としてのＹアドレスに対応するポリゴンの外形を
示す２点のＸの始点（ＸＳ）とＸの終点（ＸＥ）と基本
パターンを変形したマッピングアドレス（ＭＸＳ，ＭＹ
Ｓ）（ＭＸＥ，ＭＹＥ）をフレームメモリ２０から読み
出す。そして、レジスタ５３１にＸＳ，レジスタ５３２
にＸＥ、レジスタ５３３にＭＸＳ，レジスタ５３４にＭ
ＸＥ、レジスタ５３５にＭＹＳ，レジスタ５３６にＭＹ
Ｅが書き込まれる。

【０２９８】減算器５３７にレジスタ５３１にＸＳ，レ
ジスタ５３２からのＸＥ，ＸＳのデータが与えられ、両
者間の距離ＤＸが算出される。このＤＸは除算器５４
０、５４１に供給される。

【０２９９】減算器５３８にはレジスタ５３３，レジス
タ５３４からＭＸＳ、ＭＸＥが与えられ、この減算器５
３８からの減算結果ＭＸＥ−ＭＸＳが除算器５４０へ供
給される。

【０３００】減算器５３９にはレジスタ５３５，レジス
タ５３６からＭＹＳ、ＭＹＥが与えられ、この減算器５
３９からの減算結果ＭＹＥ−ＭＹＳが除算器５４１へ供
給される。

【０３０１】この除算器５４０，５４１にて、（ＭＸＥ
−ＭＸＳ）／ＤＸ，（ＭＹＥ−ＭＹＳ）／ＤＸの除算が
夫々行なわれ、この値（ＤＤＭＸ）（ＤＤＭＹ）とＭＸ
Ｓ，ＭＹＳ及びＸＳがパラメータメモリ６００に書き込
まれる。パラメータメモリ６００は、図８４のような構
成でパラメータ演算部５５０で演算されたＸＳ，ＤＤＭ
Ｘ，ＤＤＭＹ，及びＭＸＳ，ＭＹＳの値をＺ値の小さい
順位で格納する。

【０３０２】５０３はカウンタであり、非可視面除去回
路７００より、パラメータセットの信号を受けることに
より、１カウントアップし、パラメータをセットするユ
ニット部の選択とパラメータメモリ６００のアドレスを
示す。

【０３０３】５０２はカウンタであり、ＣＲＴ４０の水
平ドットアドレスを発生し、全てのユニット部５０４、
アドレス補完処理部８００に転送する。５０１はカウン
タであり、フレームメモリ２０のポリゴンデータを水平
ライン毎にＺ値の小さい順にアクセスする。

【０３０４】アドレス補完処理部８００は、パラメータ
メモリ６００からＸＳ，ＤＤＭＸ，ＤＤＭＹ，及びＭＸ
Ｓ，ＭＹＳデータとカウンタ５０２より現処理点のＸア
ドレス値を取り込む。減算器８０１にて現処理点のＸア
ドレス値からＸＳを減算し、この値を乗算器８０２，８
０３へ与えられる。この乗算器８０２の一方の入力に
は、パラメータメモリ６００からＤＤＭＸが与えられ、
乗算器８０２にて、ＤＤＭＸ＊（現処理点のＸアドレス
値−ＸＳ）の演算が行なわれ、この演算結果が加算器８
０５に供給される。そして、この加算器８０５にはパラ
メータメモリ６００よりＭＸＳが与えられ、乗算器８０
２の演算結果に始点のデータが加算され、補間演算が行
なわれる。この補間されたデータがレジスタ８０７へ書
き込まれ、このレジスタ８０７からＣＲＴ４０へデータ
が送られる。

【０３０５】又、この乗算器８０３の一方の入力には、
パラメータメモリ６００からＤＤＭＹが与えられ、乗算
器８０３にて、ＤＤＭＹ＊（現処理点のＸアドレス値−
ＸＳ）の演算が行なわれ、この演算結果が加算器８０４
に供給される。そして、この加算器８０４にはパラメー
タメモリ６００よりＭＹＳが与えられ、乗算器８０３の
演算結果に始点のデータが加算され、補間演算が行なわ
れる。この補間されたデータがレジスタ８０６へ書き込
まれ、このレジスタ８０６からＣＲＴ４０へデータが送
られる。

【０３０６】また、ＣＲＴ４０へ表示するためのスクリ
ーンアドレスのＸアドレスＳＸはＸＳ＋Ｘで算出され
る。

【０３０７】これら各回路はコントローラ５０にて全体
をコントロールされ、このコントローラ５０は、図８
６，８７、８８、８９，９０のフローに従って全体をコ
ントロールする。

【０３０８】図８６は全体フローであり、水平帰線期間
中にパラメータセットを行ない表示期間中に、マッピン
グ処理を行なう。又、水平帰線期間中にパラメータセッ
トが間にあわないときは図８７、８８のように、同じ内
部描画処理装置を２つ持ち奇数／偶数ラインを切り替え
ながら処理することにより、１水平ラインを処理する間
を全てパラメータセットに使用するようにする。図８７
は奇数ラインの内部描画処理を、図８７は偶数ラインの
内部描画処理を示す。

【０３０９】図８９はパラメータセットのフローチャー
トである。このフローチャートに示すように、フレーム
メモリ２０のＺ値の小さい順に格納された５１２のポリ
ゴンに対して、非可視面除去を行ない１ドットでも表示
されるポリゴンのみユニット部５０４、パラメータ演算
部５５０へ送り、パラメータ演算部５５０はパラメータ
を演算し、カウンタ５０３の示すパラメータメモリ６０
０に格納する。又、ユニット部５０４の数２５５に全て
入り且つフレームメモリ２０のポリゴン全てのポリゴン
に対して終了したときは処理を終了する。

【０３１０】図９１の例では、従来ユニット数の制限１
２８個であれば、ポリゴン１２９、１３０は表示されな
い。この発明の方式では、エッジメモリに１〜１３０ま
でのポリゴン情報が入っていれば、同じユニット数の制
限１２８個であっても、ポリゴン５、７〜１２８はカウ
ントされないため、ポリゴン１２９、１３０は表示され
る。

【０３１１】上述した各実施例においては、マッピング
処理などの内部描画処理において、マッピングメモリの
マッピングパターンを図１６に示すように、ＣＲＴ４０
のスクリーン面上に変形し出力することが出来る。

【０３１２】ところで、図１２に示すような格子模様な
どのような繰り返しパターンにおいても前述した実施例
においては、マッピングメモリに全てのパターン情報を
格納し、全部のパターンに対して処理を行なっている。
このため、マッピング情報としては繰り返しのパターン
であるが、全てのパターン情報を格納する必要が有るた
め、マッピングメモリの容量を多く必要とする。

【０３１３】この第５の実施例においては、図１２のよ
うな格子パターンのような繰り返しパターンにおいて
は、図９３に示すように、繰り返しパターンの一部を格
納するだけで、ポリゴン面の内部描画処理（マッピング
処理）を行なうことにより、最小限のマッピングメモリ
の容量で処理を可能にしたものである。

【０３１４】この第５の実施例における全体構成は図１
に示すものと同様であり、又外型処理回路１００も前述
の実施例と同様の構成である。内部処理回路２００の構
成については、前述した実施例の構成に更に繰り返しパ
ターンが利用できるように構成が付加されている。

【０３１５】更に、繰り返しパターンの一部を格納して
いるマッピングメモリを使用するか否かを判別するため
の情報が予め端点メモリ１０に格納されている必要が有
る。

【０３１６】以下、この第５の実施例につき図９２ない
し図１０４を参照して説明する。

【０３１７】端点メモリ１０には、幾何変換回路７によ
り算出された各ポリゴンの端点情報、、ポリゴンの形
状、位置、優先度、選択する基本パターンのマッピング
パターン領域を示す端点情報、更に、繰り返しパターン
を用いるためのセグメントアドレス、どのような繰り返
しパターンのモードかを支持するモードセレクタ情報な
どが含まれる。

【０３１８】この第５の実施例におけるマッピングメモ
リ３０には、例えば前述した図１２、図１３に示すよう
な各基本パターンに応じたＸＹアドレス並びに図９９に
示すように繰り返しパターンにおいてはそのパターンの
一部のみが格納されている。

【０３１９】この端点メモリ１０から外形処理回路１０
０に各ポリゴンを構成するＸ，Ｙの２端点情報と基本パ
ターンの端点のアドレス（ＭＸ，ＭＹ）、並びにポリゴ
ンの優先度を示すＺ値がそれぞれ出力される。

【０３２０】この第５の実施例においては、ポリゴンは
スクリーン端点座標（Ｘ，Ｙ）と、基本パターン即ちマ
ッピングパターンの端点座標（ＭＸ，ＭＹ）を持つこと
により、図１００のようなポリゴン面に図９９の基本パ
ターンを変形させてマッピングするものである。

【０３２１】まずポリゴン外形処理回路１００にてポリ
ゴンの外形処理を行う。この外形処理のために、ＣＰＵ
にて、端点メモリ１０より読み出された各辺のＸＹアド
レスの始点及び終点アドレスに基づいて、ポリゴンを構
成する各辺のベクトルが図２６に示すどの方向に属する
かを判断し、そのベクトルの方向に応じて図２７に示す
ように、右辺又は左辺が決定される。端点メモリ１０に
は、図９７に示す用にスクリーン端点座標（Ｘ，Ｙ）と
マッピングパターンの端点座標（ＭＸ，ＭＹ）が格納さ
れている。

【０３２２】そして、端点メモリ１０より読み出された
各辺のＹアドレスの始点及び終点アドレスから前述した
ように、Ｙ方向の距離（ＤＹ）を算出する。続いて、こ
のＤＹを用いて、ポリゴンの外形を求めるために、各辺
のＸ終点からＸ始点までのアドレスをデジタル微分解析
（ＤＤＡ）により求め、そのデータをフレームメモリ３
０に格納する。即ち、補間演算を行い各辺のＸ終点から
Ｘ始点までのＸアドレスを算出する。

【０３２３】更に、マッピングパターン外形処理回路
は、基本パターン情報の外形処理を行う。この処理は基
本パターンを変形させる場合には、端点メモリ１０に格
納された基本パターンの端点アドレス（ＭＸ，ＭＹ）を
変化させる。

【０３２４】端点メモリ１０より読み出された基本パタ
ーンのアドレス（ＭＸＳ，ＭＹＳ），（ＭＸＥ，ＭＹ
Ｅ）のアドレスデータからポリゴンに対応するデータを
デジタル微分解析（ＤＤＡ）により算出し、フレームメ
モリ２０に格納する。即ち、各辺の終点データ（ＭＸ
Ｅ，ＭＹＥ）から始点データ（ＭＸＳ，ＭＹＳ）までの
データをデジタル微分解析（ＤＤＡ）により求め、その
データをフレームメモリ２０に格納する。

【０３２５】この第５の実施例においては、水平走査線
に同期して、その垂直位置を示すＹアドレスごとに、ポ
リゴンの外形とそれに基づいて変形された基本パターン
の外形のアドレス情報がフレームメモリ２０に格納され
る。

【０３２６】内部図形描画回路２００は、対向する２辺
間のＸＹアドレスをフレームメモリ２０より読み出し、
この読み出したアドレス情報に基づいて、ポリゴン内部
の各ビットパターンのアドレスを内部パターンアドレス
として算出する。即ち、この第５の実施例においては、
水平走査信号に同期して、その垂直位置としてのＹアド
レスに対応するポリゴンの外形を示す２点のＸの始点
（ＸＳ）とＸの終点（ＸＥ）と基本パターンを変形した
マッピングアドレス（ＭＸ，ＭＹ）をフレームメモリ２
０から読み出す。

【０３２７】ところで、この第５の実施例においては、
図９５に示すようにマッピングアドレス（ＭＸ，ＭＹ）
はその選択されるモードにより、即ちどのような繰り返
しパターンのマッピングメモリを用いるかによって決定
されるモードに応じて、そのビットの構成が異なる。セ
グメントアドレスとマッピングアドレスとが各モードに
よって決定されている。基本パターンの端点アドレス
（ＭＸ，ＭＹ）の夫々下位ビットがマッピングアドレス
として用いられ、上位ビットがセグメントアドレスとし
て用いられる。

【０３２８】フレームメモリ２０より読み出されたＸア
ドレスの始点及び終点アドレスからＸ方向の距離（ＤＸ
Ｙ）を算出する。このＤＸＹを用いて、基本パターンを
ポリゴンの形に合わせて変形させるために、フレームメ
モリ２０より読み出された基本パターンの端点マッピン
グアドレス（ＭＸ，ＭＹ）をデジタル微分解析（ＤＤ
Ａ）により算出する。

【０３２９】上記ＤＸＹを用いて、ポリゴンの内部パタ
ーンデータを求めるために、Ｙアドレス毎の終点から始
点までのデータをデジタル微分解析（ＤＤＡ）により求
める。即ち、その微差分値を算出し、補間演算を行いＹ
軸の終点から始点までのデータを算出する。

【０３３０】この内部描画処理回路２００は、前述の外
形処理回路１００と同様に基本パターンを変形させる場
合には、フレームメモリ２０に格納された基本パターン
の端点アドレス（ＭＸ，ＭＹ）を変化させる。

【０３３１】

【数７】 ＭＸ（下位ａビット）＝ＭＸＳ（Ｙ）＋ＤＤＭＸ＊Ｘ ……（１８’） ＭＹ（下位ｂビット）＝ＭＹＳ（Ｙ）＋ＤＤＭＹ＊Ｘ ……（１９’） ＭＸ（上位ｃビット）＝ＭｓｅｇＬ……（２０） ＭＹ（上下位ｃビット）＝ＭｓｅｇＨ……（２１）

【０３３２】端点メモリ１０より読み出されたＹアドレ
ス毎の基本パターンのアドレス（ＭＸＳ（Ｙ），ＭＹＳ
（Ｙ）），（ＭＸＥ（Ｙ），ＭＸＥ（Ｙ））からポリゴ
ンに対応するデータを前述の数式６に記載した（１６）
（１７）式に基づいてデジタル微分解析（ＤＤＡ）によ
り算出する。即ち、各辺の終点データから始点データま
でのデータをデジタル微分解析（ＤＤＡ）により求め
る。

【０３３３】まず、（１６）（１７）式に示すように、
その微差分値を算出し、数式７に記載した（１８’）
（１９’）式に示すように、補間演算を行い各辺の終点
から始点までのデータを算出する。この（１８’）（１
９’）式におけるＸの値は０からＤＸまで変化する。

【０３３４】上記数式（２０）（２１）におけるセグメ
ント（ｓｅｇ）は、端点メモリ１０に予め設定されてお
り、マッピングメモリ３０の度の領域を繰り返し用いる
かを決定するものである。

【０３３５】上記処理を行なうことにより、マッピング
メモリ３０のセグメントＬ（Ｘ方向）、セグメントＨ
（Ｙ方向）アドレスのＸ方向に２^a幅、Ｙ方向に２^b幅の
パターンを繰り返して、マッピング処理することにな
る。

【０３３６】また、ＣＲＴ４０へ表示するためのスクリ
ーンアドレスのＸアドレスＳＸはＸＳ＋Ｘで算出され
る。

【０３３７】フレームメモリ２０から送られるセグメン
トアドレスはセグメントレジスタ８９に格納され、この
セグメントレジスタ８９から上記ｓｅｇＬ（Ｘ方向），
ｓｅｇＨ（Ｙ方向）のデータがマッピングアドレス合成
装置９０に送られる。

【０３３８】このマッピングアドレス合成装置９０にて
補間演算を行い算出されたマッピングアドレス（ＭＸ
Ｓ，ＭＹＳ）とｓｅｇＬ，ｓｅｇＨのデータを合成して
マッピングパターンアドレス（ＭＸ，ＭＹ）を算出す
る。

【０３３９】そして、マッピングアドレス合成回路９０
にて合成されたマッピングパターンアドレス（ＭＸ，Ｍ
Ｙ）は図１に示すように、描画処理回路３５へ与えられ
る。この描画処理回路３５では、前述したようにＣＲＴ
４０に表示するべく、水平走査信号に対応するＹアドレ
スにＸアドレスごとに優先順位の高いポリゴン、即ち優
先順位を示すＺ値の小さいポリゴンの基本パターンを変
形したマッピングパターンアドレス（ＭＸ，ＭＹ）を読
み出し、そのアドレスに従い、マッピングメモリ３０の
アドレスを指定し、マッピングメモリ３０をルックアッ
プテーブルとしてそのアドレスに対応した情報を読み出
して、ＣＲＴ４０に表示する。その結果、図１００ない
し図１０２に示すように、図９９の繰り返しパターンを
図１０１の符号１に示すポリゴンの形状に対応させて変
形させて図１０１に示す様に表示させることができる。
また、図９９の繰り返しパターンを図１０１の符号２に
示すポリゴンの形状に対応させて変形させて図１０３に
示す様に表示させることができる。

【０３４０】次に、この第５の実施例における画像処理
装置の内部処理回路２００の具体的実施例につき、図９
２ないし図１０４を参照して更に説明する。

【０３４１】端点メモリ１０よりフレームメモリ２０に
図９７に示すように与えられたデータが外形処理回路に
て処理され、フレームメモリ２０に、図９８に示す如く
Ｙアドレスごとにポリゴン辺の左辺Ｘアドレス、右辺Ｘ
アドレス、マッピングパターンの左辺Ｘアドレス、右辺
Ｘアドレス、マッピングパターンの左辺Ｙアドレス、右
辺Ｙアドレスと、セグメントアドレスのＨ，Ｌが格納さ
れる。

【０３４２】続いて、内部処理回路２００について、図
９２ないし図９８に従い説明する。

【０３４３】内部図形描画回路２００は、Ｙアドレスご
とに対向する２辺間のＸアドレス及びマッピングパター
ンのアドレス（ＸＳ，ＸＥ，ＭＸＳ，ＭＸＥ）及びセグ
メントアドレス（Ｈ，Ｌ）をフレームメモリ２０より読
み出す。即ち、この第５の実施例においては、水平走査
信号に同期して、その垂直位置としてのＹアドレスに対
応するポリゴンの外形を示す２点のＸの始点（ＸＳ）と
Ｘの終点（ＸＥ）と基本パターンを変形したマッピング
アドレス（ＭＸＳ，ＭＹＳ）（ＭＸＥ，ＭＹＥ）及びセ
グメントアドレス（Ｈ，Ｌ）をフレームメモリ２０から
読み出す。セグメントアドレス（Ｈ，Ｌ）はセグメント
レジスタ８９に格納される。そして、内部処理回路２０
０の差分回路を構成する減算器８０にフレームメモリ２
０からのＸＥ，ＸＳのデータが与えられ、両者間の距離
ＤＸが算出される。このＤＸは微差分演算回路８１に供
給される。

【０３４４】微差分演算回路８１内の減算器８２にはフ
レームメモリ２００からマッピングアドレスの始点（Ｍ
ＸＳ，ＭＹＳ）及び終点（ＭＸＥ，ＭＹＥ）データが与
えられ、この減算器８２からの減算結果ＭＸＥ−ＭＸ
Ｓ，ＭＹＥ−ＭＹＳが除算器８３へ供給される。

【０３４５】この除算器８３にて、（ＭＸＥ−ＭＸＳ）
／ＤＸ，（ＭＹＥ−ＭＹＳ）／ＤＸの除算が夫々行なわ
れ、この値（ＤＤＭＸ）（ＤＤＭＹ）が補間演算回路８
４の乗算器８６へ与えられる。この乗算器８６の一方の
入力には、０からＤＸまで順列番号を発生するカウンタ
８８からの出力が与えられ、乗算器８６にて、ＤＤＭＸ
＊Ｘ，ＤＤＭＹ＊Ｘの演算が行なわれ、この演算結果が
加算器８７に供給される。そして、この加算器８７には
フレームメモリ２０よりマッピングアドレスの始点（Ｍ
ＸＳ，ＭＹＳ）が与えられ、乗算器８６の演算結果に始
点のデータが加算され、補間演算が行なわれる。この乗
算器８６と加算器８７にて内部パターン情報のアドレス
演算回路８５が構成される。この補間されたデータがマ
ッピングアドレス合成回路９０へ与えられる。マッピン
グアドレス合成回路９０にてマッピングアドレス（ＭＸ
Ｓ，ＭＹＳ）とセグメントレジスタ８９に格納されたセ
グメントアドレス（Ｈ，Ｌ）を合成してマッピングパタ
ーンアドレス（ＭＸ，ＭＹ）を算出する。マッピングア
ドレス合成回路９０にて合成されたマッピングパターン
アドレス（ＭＸ，ＭＹ）が、描画処理回路３５へ与えら
れる。

【０３４６】そして、１つＸアドレスの演算を行なう毎
に、Ｘを１つインクリメントし、ＸのアドレスがＤＸに
なるまで前述の動作を繰り返す。更に、１つのＹアドレ
スが終了する毎にＹアドレスをインクリメントし、全て
のＹアドレスに対応する処理が終了した時点で内部処理
の補間動作が終了する。

【０３４７】また、ＣＲＴ４０へ表示するためのスクリ
ーンアドレスのＸアドレスＳＸはＸＳ＋Ｘで算出され
る。

【０３４８】そして、前述したように描画処理回路３５
では、ＣＲＴ４０に表示するべく、水平走査信号に対応
するＹアドレスにＸアドレスごとに優先順位の高いポリ
ゴン、即ち優先順位を示すＺ値の小さいポリゴンの基本
パターンを変形したマッピングパターンアドレス（Ｍ
Ｘ，ＭＹ）を読み出し、そのアドレスに従い、マッピン
グメモリ３０のアドレスを指定し、マッピングメモリ３
０をルックアップテーブルとしてそのアドレスに対応し
た情報を読み出して、ＣＲＴ４０に表示する。

【０３４９】マッピングアドレス合成回路９０は図９６
のように構成される。図９６に基づきマッピングアドレ
ス合成回路９０の構成につき説明する。

【０３５０】補間されたマッピングパターンアドレス
（ＭＸ）はレジスタ９０１に、マッピングパターンアド
レス（ＭＹ）はレジスタ９０２に格納される。また、レ
ジスタ９０３には、セグメントレジスタ８９に格納され
たセグメントアドレスデータが格納される。

【０３５１】レジスタ９０１からのデータ及びレジスタ
９０３からのデータがセレクタ９０４に与えられ、レジ
スタ９０２からのデータ及びレジスタ９０３からのデー
タがセレクタ９０５に与えられる。これらデータは図９
５に示すように、選択されるモードにより夫々構成する
ビットが異なる。即ち、モード１が選択されるとレジス
タ９０１、９０２からは５ビットがレジスタ９０３から
は３ビットが、モード２が選択されるとレジスタ９０
１、９０２からは４ビットがレジスタ９０３からは４ビ
ットが出力される。またモード０が選択されるとセグメ
ントレジスタからのデータが存在しない、即ち、このモ
ード０の場合には、繰り返しパターンを用いない場合で
ある。このモード選択信号は予め端点メモリ１０に各ポ
リゴン情報として格納するように構成し、このモード選
択信号に依り、マッピングメモリ３０の度の領域を繰り
返し用いるか、又繰り返し処理を行なうか否か判別でき
る。

【０３５２】フレームメモリから与えられるモード信号
はセレクタ９０４、９０５にあてられ、このモード信号
に対応してセレクタ９０４、９０５から図９５に示す構
成のデータがレジスタ９０６に出力される。このレジス
タ９０６からマッピングパターンアドレス（ＭＸ，Ｍ
Ｙ）が出力される。

【０３５３】この実施例における画像処理装置は上記の
ように構成される。次にこの発明の各部の具体的実施例
につき以下に説明する。

【０３５４】次に、前述した非可視面除去回路７００を
備えた内部処理装置に前述した繰り返しパターンの一部
のみマッピングメモリに格納した場合の処理回路を付加
した第５の実施例につき、図９４、図１０３、図１０４
に従い説明する。尚、非可視面除去回路７００の動作に
ついては前述した第４の実施例と同一であるので、ここ
では説明を省略する。

【０３５５】図９４はこの実施例にかかる内部描画処理
装置の全体構成を示すブロック図である。

【０３５６】５０４はユニット部であり、ユニット番号
はＺ値の順番に対応し、各ユニットはユニット番号に対
応するＺ値の順番を持つポリゴンのポリゴン図形の始
点、終点Ｘアドレス（ＸＳ，ＸＥ）を持ち、カウンタ５
０２からのＣＲＴ４０の水平ドットアドレスを受け取
り、そのアドレスが始点（ＸＳ）と終点（ＸＥ）アドレ
スの中に含まれるか否かをプライオリティエンコーダ６
５０に転送する。

【０３５７】プライオリティエンコーダ６５０は、各ユ
ニットより転送された信号の中で最もプライオリティの
高いユニットのアドレスをパラメータメモリ６００に転
送する。このプライオリティエンコーダ６５０は、図８
５に示す真理値に示す論理式が書き込まれている。

【０３５８】５５０はパラメータ演算部であり、フレー
ムメモリ２０よりポリゴン図形の始点、終点Ｘアドレス
（ＸＳ，ＸＥ）とマッピングメモリ３０の始点、終点Ｘ
Ｙアドレス（ＭＸＳ，ＭＸＥ）（ＭＸＳ，ＭＹＳ）を受
け取り、アドレス補完処理部８００に必要なパラメータ
に作り替え、パラメータメモリ６００に転送する。この
パラメータ演算部５５０は、前述した図８１と同様に構
成される。

【０３５９】５０３はカウンタであり、１カウントアッ
プし、パラメータをセットするユニット部の選択とパラ
メータメモリ６００のアドレスを示す。

【０３６０】５０２はカウンタであり、ＣＲＴ４０の水
平ドットアドレスを発生し、全てのユニット部５０４、
アドレス補完処理部８００に転送する。５０１はカウン
タであり、フレームメモリ２０のポリゴンデータを水平
ライン毎にＺ値の小さい順にアクセスする。

【０３６１】アドレス補完処理部８００は、パラメータ
メモリ６００からＸＳ，ＤＤＭＸ，ＤＤＭＹ，及びＭＸ
Ｓ，ＭＹＳデータとカウンタ５０２より現処理点のＸア
ドレス値を取り込む。減算器８０１にて現処理点のＸア
ドレス値からＸＳを減算し、この値を乗算器８０２，８
０３へ与えられる。この乗算器８０２の一方の入力に
は、パラメータメモリ６００からＤＤＭＸが与えられ、
乗算器８０２にて、ＤＤＭＸ＊（現処理点のＸアドレス
値−ＸＳ）の演算が行なわれ、この演算結果が加算器８
０５に供給される。そして、この加算器８０５にはパラ
メータメモリ６００よりＭＸＳが与えられ、乗算器８０
２の演算結果に始点のデータが加算され、補間演算が行
なわれる。この補間されたデータがマッピングアドレス
合成装置９０へ送られ、このマッピングアドレス合成装
置９０で、モードレジスタ９２に示すモードでセグメン
トアドレスレジスタ８９に格納されたセグメントアドレ
スと補間されたデータが合成される。そして、その合成
データがマッピングメモリ３０へアドレスとして与えら
れ、ＣＲＴ４０へデータが送られる。

【０３６２】又、この乗算器８０３の一方の入力には、
パラメータメモリ６００からＤＤＭＹが与えられ、乗算
器８０３にて、ＤＤＭＹ＊（現処理点のＸアドレス値−
ＸＳ）の演算が行なわれ、この演算結果が加算器８０４
に供給される。そして、この加算器８０４にはパラメー
タメモリ６００よりＭＹＳが与えられ、乗算器８０３の
演算結果に始点のデータが加算され、補間演算が行なわ
れる。この補間されたデータがマッピングアドレス合成
装置９０へ送られ、このマッピングアドレス合成装置９
０でセグメントアドレスレジスタ８９に格納されたセグ
メントアドレスと補間されたデータが合成される。そし
て、その合成データがマッピングメモリ３０へアドレス
として与えられ、ＣＲＴ４０へデータが送られる。

【０３６３】また、ＣＲＴ４０へ表示するためのスクリ
ーンアドレスのＸアドレスＳＸはＸＳ＋Ｘで算出され
る。

【０３６４】これら各回路はコントローラ５０にて全体
をコントロールされ、このコントローラ５０は、図１０
３，１０４のフローに従って全体をコントロールする。

【０３６５】

【発明の効果】上述したように、この発明によれば、端
点メモリからの情報に基づき、図形の外形のＸＹアドレ
スを算出し、この算出した２点間の情報から内部の画像
データを演算して求めることができる。従って、メモリ
とのアクセス回数を大幅に削減できるので、マッピング
処理を高速に行える。

【０３６６】また、この発明によれば、端点メモリから
の情報に基づき、表示されるポリゴンのみ、非可視面除
去手段で選別するので、表示されないポリゴンの制約を
受けることなく画像処理が行なえる。従って、メモリに
画像処理装置の性能以上のポリゴン情報を格納した場合
でも、ポリゴンの処理が行なえる。

【０３６７】更に、この発明によれば、格子模様などの
ような繰り返しパターンにおいては、繰り返しパターン
の一部を格納するだけで、ポリゴン面の内部描画処理
（マッピング処理）を行なうことにより、最小限のマッ
ピングメモリの容量で処理が可能となる。

【図面の簡単な説明】

【図１】この発明の全体構成を示すブロック図である。

【図２】この発明の基本パターンをポリゴンの変形に対
応させて変形させる画像処理装置の構成を示すブロック
図である。

【図３】この発明に用いられる外形処理回路の構成を示
すブロック図である。

【図４】この発明に用いられる内部処理回路の構成を示
すブロック図である。

【図５】この発明に用いられる外形処理回路の動作を示
すフローチャートである。

【図６】この発明に用いられる外形処理回路の動作を示
すフローチャートである。

【図７】この発明に用いられる内部処理回路の動作を示
すフローチャートである。

【図８】この発明に用いられる外形処理回路の具体的回
路構成を示す回路図である。

【図９】図８に示す外形処理回路の動作を示すフローチ
ャートである。

【図１０】図８に示す外形処理回路の動作を示すフロー
チャートである。

【図１１】外形処理回路によりポリゴンの外形を描画し
た状態を示す模式図である。

【図１２】マッピングメモリに格納される基本パターン
の一例を示す模式図である。

【図１３】マッピングメモリに格納される基本パターン
の一例を示す模式図である。

【図１４】この発明により、図１２に示す基本パターン
を図１１に示すポリゴン１に対応させて変形させた状態
を示す模式図である。

【図１５】この発明により、図１３に示す基本パターン
を図１１に示すポリゴン２に対応させて変形させた状態
を示す模式図である。

【図１６】この発明によるポリゴンの変形状態を説明す
るための模式図である。

【図１７】この発明に用いられるフレームメモリのアド
レス状態を示す図である。

【図１８】この発明に用いられるフレームメモリのアド
レス状態を示す図である。

【図１９】この発明に用いられるフレームメモリのアド
レス状態を示す図である。

【図２０】この発明に用いられるフレームメモリのアド
レス状態を示す図である。

【図２１】この発明に用いられるフレームメモリのアド
レス状態を示す図である。

【図２２】この発明に用いられるフレームメモリのアド
レス状態を示す図である。

【図２３】この発明に用いられるフレームメモリのアド
レス状態を示す図である。

【図２４】この発明に用いられる補間演算回路５６と補
間演算回路７５のタイミングチャートである。

【図２５】ポリゴンの辺ベクトルの関係を示す図であ
る。

【図２６】ポリゴンの辺ベクトル方向の関係示す図であ
る。

【図２７】ポリゴンの方向ベクトルとその辺の関係を示
す図である。

【図２８】この発明の内部処理装置に用いられる隠面消
去回路の一実施例を示す回路図である。

【図２９】この発明の内部処理装置に用いられる隠面消
去回路の動作を示すフローチャートである。

【図３０】各ポリゴンのＺ方向の関係を示す図である。

【図３１】この発明に用いられるポリゴンメモリのアド
レス状態を示す図である。

【図３２】この発明に用いられるマスクメモリとライン
バッファメモリの内容を示す図であり、初期の状態を示
す。

【図３３】この発明に用いられるマスクメモリとライン
バッファメモリの内容を示す図であり、ポリゴン１の処
理結果を示す。

【図３４】この発明に用いられるマスクメモリとライン
バッファメモリの内容を示す図であり、ポリゴン２の処
理結果を示す。

【図３５】この発明に用いられるマスクメモリとライン
バッファメモリの内容を示す図であり、ポリゴン３の処
理結果を示す。

【図３６】この発明に用いられるマスクメモリとライン
バッファメモリの内容を示す図であり、ポリゴン３の処
理結果を示す。

【図３７】この発明に用いられる内部描画回路の第２の
実施例の全体構成を示すブロック図である。

【図３８】この発明に用いられる内部描画処理回路の第
２の実施例の具体的回路構成を示す回路図である。

【図３９】この第２の実施例に用いられるマスクメモリ
の内容を示す図である。

【図４０】マッピングメモリに格納される基本パターン
の一例を示す模式図である。

【図４１】この第２の実施例に用いられるマスクメモリ
の内容を示す図である。

【図４２】この第２の実施例に用いられるマスクメモリ
の内容を示す図である。

【図４３】この第２の実施例に用いられるマスクメモリ
の内容を示す図である。

【図４４】この第２の実施例に用いられるマスクメモリ
の内容を示す図である。

【図４５】この第２の実施例の動作を示すフローチャー
トである。

【図４６】この第２の実施例の動作を示すフローチャー
トである。

【図４７】この発明に用いられる内部処理回路の第２の
実施例におけるポリゴンメモリの内容から処理されるマ
ッピングメモリのアドレスとラインバッファメモリの内
容の初期状態を示す図である。

【図４８】この発明に用いられる内部処理回路の第２の
実施例におけるポリゴンメモリの内容から処理されるマ
ッピングメモリのアドレスとラインバッファメモリの図
であり、ポリゴン１の処理結果の内容を示す。

【図４９】この発明に用いられる内部処理回路の第２の
実施例におけるポリゴンメモリの内容から処理されるマ
ッピングメモリのアドレスとラインバッファメモリの内
容を示す図であり、ポリゴン２の処理結果の内容を示
す。

【図５０】この発明に用いられる内部処理回路の第２の
実施例におけるポリゴンメモリの内容から処理されるマ
ッピングメモリのアドレスとラインバッファメモリの内
容を示す図であり、ポリゴン３の処理結果の内容を示
す。

【図５１】この発明に用いられる内部処理回路の第２の
実施例におけるポリゴンメモリの内容から処理されるマ
ッピングメモリのアドレスとラインバッファメモリの内
容を示す図であり、ポリゴン３の処理結果の内容を示
す。

【図５２】この発明にも用いられるメモリのデータフォ
ーマットを示す模式図である。

【図５３】この発明の内部描画回路の異なる実施例を示
すブロック図である。

【図５４】この発明の内部描画回路の第３の実施例の全
体構成を示すブロック図である。

【図５５】この発明の内部描画回路の第３の実施例の具
体的実施例を示す回路図である。

【図５６】この第３の実施例の動作を示すフローチャー
トである。

【図５７】この第３の実施例の動作を示すフローチャー
トである。

【図５８】この第３の実施例に用いられるポリゴンメモ
リの内容を示す図である。

【図５９】この第３の実施例に用いられるマスクメモリ
の内容を示す図であり、ポリゴン１の処理を示す。

【図６０】この第３の実施例に用いられるマスクメモリ
の内容を示す図であり、ポリゴン２の処理を示す。

【図６１】この第３の実施例に用いられるマスクメモリ
の内容を示す図であり、ポリゴン３の処理を示す。示す
図である。

【図６２】この第３の実施例に用いられるマスクメモリ
の内容を示す図であり、ポリゴン３の処理を示す。

【図６３】この発明に用いられる内部処理回路の第３の
実施例におけるポリゴンメモリの内容から処理されるマ
ッピングメモリのアドレスとラインバッファメモリの内
容の初期状態を示す図である。

【図６４】この発明に用いられる内部処理回路の第３の
実施例におけるポリゴンメモリの内容から処理されるマ
ッピングメモリのアドレスとラインバッファメモリの図
であり、ポリゴン１の処理結果の内容を示す。

【図６５】この発明に用いられる内部処理回路の第３の
実施例におけるポリゴンメモリの内容から処理されるマ
ッピングメモリのアドレスとラインバッファメモリの内
容を示す図であり、ポリゴン２の処理結果の内容を示
す。

【図６６】この発明に用いられる内部処理回路の第３の
実施例におけるポリゴンメモリの内容から処理されるマ
ッピングメモリのアドレスとラインバッファメモリの内
容を示す図であり、ポリゴン３の処理結果の内容を示
す。

【図６７】この発明に用いられる内部処理回路の第３の
実施例におけるポリゴンメモリの内容から処理されるマ
ッピングメモリのアドレスとラインバッファメモリの内
容を示す図であり、ポリゴン４の処理結果の内容を示
す。

【図６８】非可視面除去回路を備えたこの発明に斯る画
像処理装置の全体構成を示すブロック図である。

【図６９】非可視面除去回路の一実施例を示すブロック
図である。

【図７０】非可視面除去を説明するための各ポリゴンの
Ｚ方向の関係を示す図である。

【図７１】非可視面除去回路の異なる実施例を示すブロ
ック図である。

【図７２】非可視面除去回路の更に異なる実施例を示す
ブロック図である。

【図７３】図７２の実施例における非可視面除去回路に
用いられるプログラマブルロジックアレイの真理値表を
示す図である。

【図７４】図７２の実施例における非可視面除去回路に
用いられるプログラマブルロジックアレイの真理値表を
示す図である。

【図７５】図７２の実施例における非可視面除去回路の
各回路から出力される具体例を示す模式図である。

【図７６】図７２の実施例における非可視面除去回路の
各回路から出力される具体例を示す模式図である。

【図７７】図７２の実施例における非可視面除去回路の
各回路から出力される具体例を示す模式図である。

【図７８】図７２の実施例における非可視面除去回路の
各回路から出力される具体例を示す模式図である。

【図７９】図７２の実施例における非可視面除去回路の
動作を示すフローチャートである。

【図８０】この発明に用いられる内部処理回路の第４の
実施例における全体構成を示すブロック図である。

【図８１】この発明に用いられる内部描画処理回路の第
４の実施例におけるパラメータ演算部を示すブロック図
である。

【図８２】この発明に用いられる内部描画処理回路の第
４の実施例におけるユニット部を示すブロック図であ
る。

【図８３】この発明に用いられる内部描画処理回路の第
４の実施例におけるフレームメモリの構成を示す模式図
である。

【図８４】この発明に用いられる内部描画処理回路の第
４の実施例におけるパラメータメモリの構成を示す模式
図である。

【図８５】第４の実施例におけるプライオリティエンコ
ーダの真理値表を示す図である。

【図８６】この発明に用いられる内部描画処理回路の第
４の実施例における全体の動作を示すフローチャートで
ある。

【図８７】この発明に用いられる内部描画処理回路の第
４の実施例における奇数ラインの処理の動作を示すフロ
ーチャートである。

【図８８】この発明に用いられる内部描画処理回路の第
４の実施例における偶数ラインの処理の動作を示すフロ
ーチャートである。

【図８９】この発明に用いられる内部描画処理回路の第
４の実施例におけるパラメータセットの動作を示すフロ
ーチャートである。

【図９０】この発明に用いられる内部描画処理回路の第
４の実施例におけるマッピング処理の動作を示すフロー
チャートである。

【図９１】各ポリゴンのＺ方向の関係を示す図である。

【図９２】この発明に用いられる第５の実施例における
内部処理回路の構成を示すブロック図である。

【図９３】この発明の第５の実施例における基本パター
ンをポリゴンの変形に対応させて変形させる状態を示す
模式図である。

【図９４】この発明の第５の実施例における内部処理回
路の具体例の構成を示すブロック図である。

【図９５】この発明にの第５の実施例におけるマッピン
グアドレスのデータ構成を示す模式図である。

【図９６】この発明の第５の実施例における内部処理回
路に用いられるマッピングアドレス合成装置の構成を示
すブロック図である。

【図９７】この発明の第５の実施例におけるポリゴンと
ポリゴン情報とを示す模式図である。

【図９８】この発明の第５の実施例におけるフレームメ
モリのアドレス状態を示す図である。

【図９９】マッピングメモリに格納される繰り返しパタ
ーンの基本パターンの一例を示す模式図である。

【図１００】この発明によるポリゴンの変形状態を説明
するための模式図である。

【図１０１】この発明により、図９９の基本パターンを
図１００に示すポリゴン１に対応させて変形させた状態
を示す模式図である。

【図１０２】この発明により、図９９の基本パターンを
図１００に示すポリゴン２に対応させて変形させた状態
を示す模式図である。

【図１０３】この発明に用いられる内部描画処理回路の
第５の実施例におけるマッピング処理の動作を示すフロ
ーチャートである。

【図１０４】この発明に用いられる内部描画処理回路の
第５の実施例におけるマッピング処理の動作を示すフロ
ーチャートである。

【図１０５】従来の画像処理方法を説明するための模式
図である。

【図１０６】従来の画像処理装置を示すブロック図であ
る。

【符号の説明】

１０ 端点メモリ ２０ フレームメモリ ３０ マッピングメモリ ４０ ＣＲＴ １００ 外形処理回路 ２００ 内部処理回路 ７００ 非可視面除去回路

───────────────────────────────────────────────────── フロントページの続き (31)優先権主張番号 特願平3−98130 (32)優先日 平３(1991)４月３日 (33)優先権主張国 日本（ＪＰ） (31)優先権主張番号 特願平3−254573 (32)優先日 平３(1991)９月５日 (33)優先権主張国 日本（ＪＰ） (72)発明者 中島 達也 東京都大田区中馬込１丁目３番６号 株式 会社リコー内 (72)発明者 伊澤 康浩 東京都大田区中馬込１丁目３番６号 株式 会社リコー内

Claims (13)

【特許請求の範囲】
1. 【請求項１】 ポリゴンを構成するＸ，Ｙの２端点情報
   及び内部パターン情報の各端点情報を格納した端点メモ
   リと、上記端点メモリからの２端点情報及び内部パター
   ン情報の各端点情報の所定アドレスに基いて、ポリゴン
   の外形のアドレス情報及びポリゴンに対応して内部パタ
   ーン情報の外形処理を行なう外形処理手段と、上記外形
   処理手段にて算出された対向する２辺間アドレスを外形
   アドレス情報に基いて演算し、ポリゴンの外形に対応し
   て内部パターン情報のアドレスを演算する内部図形描画
   処理手段、図形の画像情報を表示する表示手段、とを備
   え、供給される図形の輪郭点情報に基き、内部パターン
   情報のパターンを変形させて、画像信号を出力すること
   を特徴とする画像処理装置。
2. 【請求項２】 上記内部パターン情報は輝度情報データ
   であり、ポリゴンの形状に対応して陰影が付加されるこ
   とを特徴とする請求項１に記載の画像処理装置。
3. 【請求項３】 上記内部パターン情報はＲ，Ｇ，Ｂのカ
   ラー情報データであり、ポリゴンの形状に対応させて色
   を変化してポリゴン内部を塗り潰すことを特徴とする請
   求項１に記載の画像処理装置。
4. 【請求項４】 前記外形処理手段は、ポリゴンの外形処
   理を行なうポリゴン外形処理部と、内部パターン情報の
   外形処理を行なう内部パターン外形処理部を備えてなる
   請求項１に記載の画像処理装置。
5. 【請求項５】 前記ポリゴン外形処理部は、ポリゴンの
   各辺のＸまたはＹの終点アドレスから始点アドレスを減
   算して第１の値を算出する差分回路と、ＹまたはＸの終
   点アドレスから始点アドレスを減算して第２の値を算出
   し、この第２の値を前記第１の値で除算する微差分演算
   回路と、この微差分演算回路の値をＸまたはＹの初期値
   に加算する補間演算回路とからなり、上記内部パターン
   外形処理部は、ポリゴンの各辺端点内部パターン情報の
   終点アドレスから始点アドレスを減算して第３の値を算
   出し、この第３の値を前記ポリゴン外形処理部で算出し
   た第１の値で除算する微差分演算回路と、この微差分演
   算回路の値を内部パターン情報の初期値に加算する補間
   演算回路とからなることを特徴とする請求項４に記載の
   画像処理装置。
6. 【請求項６】 前記内部描画処理手段は、ポリゴンの各
   辺のＸまたはＹの終点アドレスから始点アドレスを減算
   して差分値を算出する差分回路と、ポリゴンの各辺端点
   内部パターン情報の終点アドレスから始点アドレスを減
   算して差分値を算出し、この差分値を前記差分回路で算
   出した差分値で除算する微差分演算回路と、この微差分
   演算回路の値を内部パターン情報の初期値に加算する補
   間演算回路とからなることを特徴とする請求項１に記載
   の画像処理装置。
7. 【請求項７】 基本パターンを格納したマッピングメモ
   リと、ポリゴンを構成するＸ，Ｙの２端点情報及び内部
   パターン情報の各端点情報を格納した端点メモリと、上
   記端点メモリからの２端点情報及びマッピングパターン
   情報の各端点情報の所定アドレスに基いて、ポリゴンの
   外形のアドレス情報及びポリゴンに対応してマッピング
   パターン情報の外形処理を行なう外形処理手段と、上記
   外形処理手段にて算出された対向する２辺間アドレスを
   外形アドレス情報に基いて演算し、ポリゴンの外形に対
   応してマッピングパターン情報のアドレスを演算する内
   部図形描画処理手段と、図形の画像情報を表示する表示
   手段と、を備え、供給される図形の輪郭点情報に基き、
   マッピングメモリのパターンを変形させて、画像信号を
   出力することを特徴とする画像処理装置。
8. 【請求項８】 ポリゴンを構成するＸ，Ｙの２端点情報
   及び各ポリゴンの優先度を示すデータを格納した端点メ
   モリ、上記端点メモリからの２端点情報の所定アドレス
   に基いて、ポリゴンの外形のアドレス情報の外形処理を
   行なう外形処理手段、上記外形処理手段にて算出された
   対向する２辺間アドレスを優先度の高い順に取り込み、
   各ポリゴンの外形の２辺間アドレスに基づいて可視ポリ
   ゴンか非可視ポリゴンかを判定し、非可視ポリゴンか可
   視ポリゴンかを選別する非可視面除去手段、前記外形ア
   ドレス情報に基いて演算し、ポリゴンの外形に対応して
   ポリゴン内部情報を演算する内部図形描画処理手段、画
   像情報を表示する表示手段、を備え、前記非可視面除去
   手段にて可視ポリゴンと判定されたポリゴンのみ前記内
   部図形描画処理手段にて、ポリゴン内部情報を演算し、
   画像信号を出力することを特徴とする画像処理装置。
9. 【請求項９】 上記非可視面除去手段は、外形処理手段
   にて算出された対向する２辺間アドレスの始点アドレス
   と終点アドレスとを格納する記憶手段と、この始点アド
   レスと取り込まれたポリゴン始点アドレスとを比較する
   第１の比較手段、前記記憶手段に格納された終点アドレ
   スと取り込まれたポリゴン終点アドレスとを比較する第
   ２の比較手段、前記第１の比較手段にて取り込まれたポ
   リゴンの始点アドレスが小さい場合に前記記憶手段の始
   点アドレスを取り込んだポリゴンの始点アドレスに書き
   替える手段、前記第２の比較手段にて取り込まれたポリ
   ゴンの終点アドレスが大きい場合に前記記憶手段の終点
   アドレスを取り込んだポリゴンの終点アドレスに書き替
   える手段、を備え、前記第１の比較手段にて取り込まれ
   たポリゴンの始点アドレスが大きく且つ前記第２の比較
   手段にて取り込まれたポリゴンの終点アドレスが小さい
   場合に、非可視ポリゴンとして判定することを特徴とす
   る請求項８に記載の画像処理装置。
10. 【請求項１０】 ポリゴンを構成するＸ，Ｙの２端点情
    報及び各ポリゴンの優先度を示すデータを格納した端点
    メモリと、上記端点メモリからの２端点情報の所定アド
    レスに基いて、各水平操作線と交差するポリゴンの外形
    のアドレス情報を算出する外形処理手段と、上記外形処
    理手段にて算出された対向する２辺間アドレスを優先度
    を伴い記憶する記憶手段、この記憶手段より優先度の高
    い順に２辺間アドレスを取り込み、各ポリゴンの外形の
    ２辺間アドレスに基づいて可視ポリゴンか非可視ポリゴ
    ンかを判定し、非可視ポリゴンか可視ポリゴンかを選別
    する非可視面除去手段と、前記外形アドレス情報に基い
    て演算し、ポリゴンの外形に対応してポリゴン内部情報
    を演算する内部図形描画処理手段と、画像情報を表示す
    る表示手段と、を備え、前記非可視面除去手段にて可視
    ポリゴンと判定されたポリゴンのみ前記内部図形描画処
    理手段にて、ポリゴン内部情報を演算し、画像信号を出
    力することを特徴とする画像処理装置。
11. 【請求項１１】 上記非可視面除去手段は、取り込まれ
    たポリゴンの始点アドレスと終点アドレスとを格納する
    記憶手段、この記憶手段に格納されたデータをアドレス
    として第１方向から始点アドレスの位置までの領域を指
    示する第１の論理回路、この記憶手段に格納されたデー
    タをアドレスとして第２方向から終点アドレスの位置ま
    での領域を指示する第２の論理回路、この第１及び第２
    の論理回路の出力の論理積を取る論理積手段と、この論
    理積手段からのデータを順次取り込むフリップフロップ
    と、このフリップフロップのインバータ出力と論理積手
    段の出力の論理積を取る第２の論理積手段と、この第２
    の論理積手段の出力の論理和を取る論理和手段と、を備
    えてなることを特徴とする請求項１０に記載の画像処理
    装置。
12. 【請求項１２】 同一のパターンが繰り返される場合、
    少なくともその繰り返しパターンの最小単位の基本パタ
    ーンを格納したマッピングメモリと、ポリゴンを構成す
    るＸ，Ｙの２端点情報、内部パターン情報の各端点情
    報、内部パターン情報が同一のパターンが繰り返される
    か否か識別する情報、及びマッピングメモリのどの領域
    を繰り返し用いるか指定する領域使用情報を格納した端
    点メモリと、上記端点メモリからの２端点情報及びマッ
    ピングパターン情報の各端点情報の所定アドレスに基い
    て、ポリゴンの外形のアドレス情報及びポリゴンに対応
    してマッピングパターン情報の外形処理を行なう外形処
    理手段と、上記外形処理手段にて算出された対向する２
    辺間アドレスを外形アドレス情報に基いて演算し、ポリ
    ゴンの外形に対応してマッピングパターン情報のアドレ
    スを演算し、この演算したマッピングパターン情報と指
    定された上記マッピングメモリの領域使用情報とを合成
    してマッピングアドレスを算出する内部図形描画処理手
    段と、図形の画像情報を表示する表示手段と、を備え、
    上記算出したマッピングアドレスに基づきマッピングメ
    モリから最小単位の基本パターン繰り返し読み出して、
    供給される図形の輪郭点情報に基き内部パターンを変形
    させて画像信号を出力することを特徴とする画像処理装
    置。
13. 【請求項１３】 上記内部パターン情報は、マッピング
    パターン情報の各端点情報のアドレスと、マッピングメ
    モリのどの領域を繰り返し用いるか指定するためのセグ
    メントアドレスとを備え、内部図形描画処理手段は、マ
    ッピングパターン情報の各端点情報のアドレスを上記外
    形処理手段にて算出された対向する２辺間アドレスを外
    形アドレス情報に基いて演算して、マッピングパターン
    情報のアドレスを算出し、この演算したアドレスとセグ
    メントアドレスとを合成してマッピングアドレスを算出
    することを特徴とする請求項１２に記載の画像処理装
    置。