JPH05110951A - 光電変換装置 - Google Patents
光電変換装置Info
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- JPH05110951A JPH05110951A JP3293895A JP29389591A JPH05110951A JP H05110951 A JPH05110951 A JP H05110951A JP 3293895 A JP3293895 A JP 3293895A JP 29389591 A JP29389591 A JP 29389591A JP H05110951 A JPH05110951 A JP H05110951A
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Abstract
(57)【要約】
【目的】 リフレッシュの遅延を減少し、高速リフレッ
シュを可能とする。 【構成】 複数個の画素と、各画素からの信号が順次出
力される共通の出力信号線４１と、各画素からの信号の
出力間に前記出力信号線４１をリフレッシュするリフレ
ッシュ手段とを有する光電変換装置において、前記出力
信号線の前記リフレッシュ手段として複数のリフレッシ
ュ手段４２，４２′を設ける。
シュを可能とする。 【構成】 複数個の画素と、各画素からの信号が順次出
力される共通の出力信号線４１と、各画素からの信号の
出力間に前記出力信号線４１をリフレッシュするリフレ
ッシュ手段とを有する光電変換装置において、前記出力
信号線の前記リフレッシュ手段として複数のリフレッシ
ュ手段４２，４２′を設ける。
Description
【０００１】
【産業上の利用分野】本発明は光電変換装置に係り、特
に複数個の画素と、各画素からの信号が順次出力される
共通の出力信号線と、各画素からの信号の出力間に前記
出力信号線をリフレッシュするリフレッシュ手段とを有
する光電変換装置に関する。
に複数個の画素と、各画素からの信号が順次出力される
共通の出力信号線と、各画素からの信号の出力間に前記
出力信号線をリフレッシュするリフレッシュ手段とを有
する光電変換装置に関する。
【０００２】
【従来の技術】以下、センサセルを２次元的に配列して
構成される従来の光電変換装置の一例について説明す
る。
構成される従来の光電変換装置の一例について説明す
る。
【０００３】図１１は、センサセルを２次元的に配列し
て構成した従来例の光電変換装置の一構成例を説明する
回路図である。
て構成した従来例の光電変換装置の一構成例を説明する
回路図である。
【０００４】同図に示すように、従来の光電変換装置
は、点線でかこまれた基本光センサセル３０（バイポー
ラトランジスタのコレクタは基板および基板電極に接続
される。）、読出しパルスおよびリフレッシュパルスを
印加するための水平ライン３１，３１′，３１″、読出
しパルスを発生させるための垂直シフトレジスタ３２、
垂直シフトレジスタ３２と水平ライン３１，３１′，３
１″の間のバッファＭＯＳトランジスタ３３，３３′，
３３″、バッファＭＯＳトランジスタ３３，３３′，３
３″のゲートにパルスを印加するための端子３４、リフ
レッシュパルスを印加するためのバッファＭＯＳトラン
ジスタ３５，３５′，３５″、バッファＭＯＳトランジ
スタ３５，３５′，３５″のゲートにパルスを印加する
ための端子３６、リフレッシュパルスを印加するための
端子３７、基本光センサセル３０から蓄積電圧を読出す
ための垂直ライン３８，３８′，３８″、各垂直ライン
を選択するためのパルスを発生する水平シフトレジスタ
３９、各垂直ラインを開閉するためのゲート用ＭＯＳト
ランジスタ４０，４０′，４０″、蓄積電圧をアンプ部
に読出すための出力ライン４１、読出し後に、出力ライ
ン４１に蓄積した電荷をリフレッシュするためのＭＯＳ
トランジスタ４２、ＭＯＳトランジスタ４２へリフレッ
シュパルスを印加するための端子４３、出力信号を増幅
するためのバイポーラ、ＭＯＳ、ＦＥＴ、Ｊ−ＦＥＴ等
のトランジスタ４４、負荷抵抗４５、トランジスタ４４
と電源を接続するための端子４６、トランジスタ４４の
出力端子４７、読出し動作において垂直ライン３８，３
８′，３８″に蓄積された電荷をリフレッシュするため
のＭＯＳトランジスタ４８，４８′，４８″、ＭＯＳト
ランジスタ４８，４８′，４８″のゲートにパルスを印
加するための端子４９、および垂直ライン３８，３
８′，３８″に設けられたＭＯＳ構造等の容量付加手段
としての容量５０，５０′，５０″により構成されてい
る。
は、点線でかこまれた基本光センサセル３０（バイポー
ラトランジスタのコレクタは基板および基板電極に接続
される。）、読出しパルスおよびリフレッシュパルスを
印加するための水平ライン３１，３１′，３１″、読出
しパルスを発生させるための垂直シフトレジスタ３２、
垂直シフトレジスタ３２と水平ライン３１，３１′，３
１″の間のバッファＭＯＳトランジスタ３３，３３′，
３３″、バッファＭＯＳトランジスタ３３，３３′，３
３″のゲートにパルスを印加するための端子３４、リフ
レッシュパルスを印加するためのバッファＭＯＳトラン
ジスタ３５，３５′，３５″、バッファＭＯＳトランジ
スタ３５，３５′，３５″のゲートにパルスを印加する
ための端子３６、リフレッシュパルスを印加するための
端子３７、基本光センサセル３０から蓄積電圧を読出す
ための垂直ライン３８，３８′，３８″、各垂直ライン
を選択するためのパルスを発生する水平シフトレジスタ
３９、各垂直ラインを開閉するためのゲート用ＭＯＳト
ランジスタ４０，４０′，４０″、蓄積電圧をアンプ部
に読出すための出力ライン４１、読出し後に、出力ライ
ン４１に蓄積した電荷をリフレッシュするためのＭＯＳ
トランジスタ４２、ＭＯＳトランジスタ４２へリフレッ
シュパルスを印加するための端子４３、出力信号を増幅
するためのバイポーラ、ＭＯＳ、ＦＥＴ、Ｊ−ＦＥＴ等
のトランジスタ４４、負荷抵抗４５、トランジスタ４４
と電源を接続するための端子４６、トランジスタ４４の
出力端子４７、読出し動作において垂直ライン３８，３
８′，３８″に蓄積された電荷をリフレッシュするため
のＭＯＳトランジスタ４８，４８′，４８″、ＭＯＳト
ランジスタ４８，４８′，４８″のゲートにパルスを印
加するための端子４９、および垂直ライン３８，３
８′，３８″に設けられたＭＯＳ構造等の容量付加手段
としての容量５０，５０′，５０″により構成されてい
る。
【０００５】次に、上記光電変換装置の読出し動作につ
いて説明する。
いて説明する。
【０００６】今、信号電圧は容量５０，５０′、５０″
に蓄積されている。そして、水平シフトレジスタ３９の
出力によりゲート用ＭＯＳトランジスタ４０，４０′，
４０″のうち１つが導通状態となり、出力信号は出力ラ
イン４１を通して、出力トランジスタ４４に入り、電流
増幅されて出力端子４７から出力される。この様に信号
が読出された後、出力ライン４１には配線容量に起因す
る信号電荷が残っているので、ＭＯＳトランジスタ４２
のゲート端子４３にパルスを印加し、ＭＯＳトランジス
タ４２を導通状態にして出力ライン４１を接地して、こ
の残留した信号電荷をリフレッシュする。
に蓄積されている。そして、水平シフトレジスタ３９の
出力によりゲート用ＭＯＳトランジスタ４０，４０′，
４０″のうち１つが導通状態となり、出力信号は出力ラ
イン４１を通して、出力トランジスタ４４に入り、電流
増幅されて出力端子４７から出力される。この様に信号
が読出された後、出力ライン４１には配線容量に起因す
る信号電荷が残っているので、ＭＯＳトランジスタ４２
のゲート端子４３にパルスを印加し、ＭＯＳトランジス
タ４２を導通状態にして出力ライン４１を接地して、こ
の残留した信号電荷をリフレッシュする。
【０００７】以下同様にして、スイッチングＭＯＳトラ
ンジスタ４０′，４０″を順次導通させて垂直ライン３
８′，３８″の信号出力を読出す。この様にして水平に
並んだ一ライン分の各光センサセルからの信号を読出し
た後、垂直ライン３８，３８′，３８″には、出力ライ
ン４１と同様、それの配線容量に起因する信号電荷が残
留しているので、各垂直ライン３８，３８′，３８″に
接続されたＭＯＳトランジスタ４８，４８′，４８″
を、それのゲート端子４９にパルスを印加して導通さ
せ、この残留信号電荷をリフレッシュする。
ンジスタ４０′，４０″を順次導通させて垂直ライン３
８′，３８″の信号出力を読出す。この様にして水平に
並んだ一ライン分の各光センサセルからの信号を読出し
た後、垂直ライン３８，３８′，３８″には、出力ライ
ン４１と同様、それの配線容量に起因する信号電荷が残
留しているので、各垂直ライン３８，３８′，３８″に
接続されたＭＯＳトランジスタ４８，４８′，４８″
を、それのゲート端子４９にパルスを印加して導通さ
せ、この残留信号電荷をリフレッシュする。
【０００８】
【発明が解決しようとしている課題】しかしながら、上
記従来の光電変換装置ではリフレッシュ用ＭＯＳトラン
ジスタ４２が１個出力増幅器の直前に配置され、そのリ
フレッシュ用ＭＯＳトランジスタ４２により出力ライン
４１をリフレッシュするために次のような問題があっ
た。 （１）水平方向の画素数が多くなると、出力ライン４１
の配線遅延のためリフレッシュ時間がかかる為、高速リ
フレッシュが実現できない。 （２）水平方向の画素数が多くなると、出力ライン４１
に信号を読出すための水平走査クロックの遅延時間が大
きくなり、出力ライン４１に読出された信号とリフレッ
シュとの位相がずれてしまう為、高速リフレッシュが実
現できない。
記従来の光電変換装置ではリフレッシュ用ＭＯＳトラン
ジスタ４２が１個出力増幅器の直前に配置され、そのリ
フレッシュ用ＭＯＳトランジスタ４２により出力ライン
４１をリフレッシュするために次のような問題があっ
た。 （１）水平方向の画素数が多くなると、出力ライン４１
の配線遅延のためリフレッシュ時間がかかる為、高速リ
フレッシュが実現できない。 （２）水平方向の画素数が多くなると、出力ライン４１
に信号を読出すための水平走査クロックの遅延時間が大
きくなり、出力ライン４１に読出された信号とリフレッ
シュとの位相がずれてしまう為、高速リフレッシュが実
現できない。
【０００９】
【課題を解決するための手段】本発明者らは上記問題点
を解決すべく検討を重ねた結果、上記問題が、 （１）出力ラインのリフレッシュ用ＭＯＳトランジスタ
が１個のみ配置されている。 （２）（１）の条件において、走査クロック遅延と相関
のないリフレッシュパルスを用いて出力ラインのリフレ
ッシュを行なっている。 という点にあることを見出し、本発明に到達したもので
ある。
を解決すべく検討を重ねた結果、上記問題が、 （１）出力ラインのリフレッシュ用ＭＯＳトランジスタ
が１個のみ配置されている。 （２）（１）の条件において、走査クロック遅延と相関
のないリフレッシュパルスを用いて出力ラインのリフレ
ッシュを行なっている。 という点にあることを見出し、本発明に到達したもので
ある。
【００１０】本発明の光電変換装置は、複数個の画素
と、各画素からの信号が順次出力される共通の出力信号
線と、各画素からの信号の出力間に前記出力信号線をリ
フレッシュする前記リフレッシュ手段とを有する光電変
換装置において、前記出力信号線の前記リフレッシュ手
段を複数個設けたことを特徴とする。
と、各画素からの信号が順次出力される共通の出力信号
線と、各画素からの信号の出力間に前記出力信号線をリ
フレッシュする前記リフレッシュ手段とを有する光電変
換装置において、前記出力信号線の前記リフレッシュ手
段を複数個設けたことを特徴とする。
【００１１】また本発明の光電変換装置は、上記光電変
換装置において、各画素からの信号を共通の出力信号線
に順次出力するための走査手段を有し、前記リフレッシ
ュ手段を制御するクロック信号の遅延時間を、該走査手
段の走査クロック信号の遅延時間と一致させたことを特
徴とする。
換装置において、各画素からの信号を共通の出力信号線
に順次出力するための走査手段を有し、前記リフレッシ
ュ手段を制御するクロック信号の遅延時間を、該走査手
段の走査クロック信号の遅延時間と一致させたことを特
徴とする。
【００１２】
【作用】本発明の光電変換装置は、出力信号線のリフレ
ッシュ手段を複数個設けることで、複数箇所で出力信号
線に残留した電荷のリフレッシュを行ない、リフレッシ
ュの遅延を減少させ、高速リフレッシュを可能とするも
のである。
ッシュ手段を複数個設けることで、複数箇所で出力信号
線に残留した電荷のリフレッシュを行ない、リフレッシ
ュの遅延を減少させ、高速リフレッシュを可能とするも
のである。
【００１３】また本発明の光電変換装置は、上記光電変
換装置において、前記リフレッシュ手段を制御するクロ
ック信号の遅延時間を、各画素からの信号を共通の出力
信号線に順次出力する走査手段の走査クロック信号の遅
延時間と一致させることで、高速リフレッシュを可能と
するものである。
換装置において、前記リフレッシュ手段を制御するクロ
ック信号の遅延時間を、各画素からの信号を共通の出力
信号線に順次出力する走査手段の走査クロック信号の遅
延時間と一致させることで、高速リフレッシュを可能と
するものである。
【００１４】
【実施例】以下、本発明の実施例について図面を用いて
詳細に説明する。 （第１実施例）図１は、光センサセルを２次元的に配列
して構成した本発明による光電変換装置の第１実施例の
回路図である。なお、図１１と同一構成部材について
は、同一符号を付する。
詳細に説明する。 （第１実施例）図１は、光センサセルを２次元的に配列
して構成した本発明による光電変換装置の第１実施例の
回路図である。なお、図１１と同一構成部材について
は、同一符号を付する。
【００１５】本実施例の特徴となる部分は、図１に示す
ように、出力ラインに４１に残留した電荷をリフレッシ
ュするための手段として、二つのＭＯＳトランジスタ４
２，４２′を設けたことにある。本実施例の光電変換装
置の構成を詳細に説明すると、図１に示すように、本実
施例の光電変換装置は、点線でかこまれた基本光センサ
セル３０（バイポーラトランジスタのコレクタは基板お
よび基板電極に接続される。）、読出しパルスおよびリ
フレッシュパルスを印加するための水平ライン３１，３
１′，３１″、読出しパルスを発生させるための垂直シ
フトレジスタ３２、垂直シフトレジスタ３２と水平ライ
ン３１，３１′，３１″との間のバッファＭＯＳトラン
ジスタ３３，３３′，３３″、バッファＭＯＳトランジ
スタ３３，３３′，３３″のゲートにパルスを印加する
ための端子３４、リフレッシュパルスを印加するための
バッファＭＯＳトランジスタ３５，３５′，３５″、バ
ッファＭＯＳトランジスタ３５，３５′，３５″のゲー
トにパルスを印加するための端子３６、リフレッシュパ
ルスを印加するための端子３７、基本光センサセル３０
から蓄積電圧を読出すための垂直ライン３８，３８′，
３８″、各垂直ラインを選択するためのパルスを発生す
る水平シフトレジスタ３９、各垂直ラインを開閉するた
めのゲート用ＭＯＳトランジスタ４０，４０′，４
０″、蓄積電圧をアンプ部に読出すための出力ライン４
１、読出し後に、出力ライン４１に蓄積した電荷をリフ
レッシュするためのＭＯＳトランジスタ４２，４２′、
ＭＯＳトランジスタ４２，４２′へリフレッシュパルス
を印加するための端子４３、出力信号を増幅するための
バイポーラ、ＭＯＳ、ＦＥＴ、Ｊ−ＦＥＴ等のトランジ
スタ４４、負荷抵抗４５、トランジスタ４４と電源を接
続するための端子４６、トランジスタ４４の出力端子４
７、読出し動作において垂直ライン３８，３８′，３
８″に蓄積された電荷をリフレッシュするためのＭＯＳ
トランジスタ４８，４８′，４８″、ＭＯＳトランジス
タ４８，４８′，４８″のゲートにパルスを印加するた
めの端子４９、および垂直ライン３８，３８′，３８″
に設けられたＭＯＳ構造等の容量付加手段としての容量
５０，５０′，５０″により構成されている。
ように、出力ラインに４１に残留した電荷をリフレッシ
ュするための手段として、二つのＭＯＳトランジスタ４
２，４２′を設けたことにある。本実施例の光電変換装
置の構成を詳細に説明すると、図１に示すように、本実
施例の光電変換装置は、点線でかこまれた基本光センサ
セル３０（バイポーラトランジスタのコレクタは基板お
よび基板電極に接続される。）、読出しパルスおよびリ
フレッシュパルスを印加するための水平ライン３１，３
１′，３１″、読出しパルスを発生させるための垂直シ
フトレジスタ３２、垂直シフトレジスタ３２と水平ライ
ン３１，３１′，３１″との間のバッファＭＯＳトラン
ジスタ３３，３３′，３３″、バッファＭＯＳトランジ
スタ３３，３３′，３３″のゲートにパルスを印加する
ための端子３４、リフレッシュパルスを印加するための
バッファＭＯＳトランジスタ３５，３５′，３５″、バ
ッファＭＯＳトランジスタ３５，３５′，３５″のゲー
トにパルスを印加するための端子３６、リフレッシュパ
ルスを印加するための端子３７、基本光センサセル３０
から蓄積電圧を読出すための垂直ライン３８，３８′，
３８″、各垂直ラインを選択するためのパルスを発生す
る水平シフトレジスタ３９、各垂直ラインを開閉するた
めのゲート用ＭＯＳトランジスタ４０，４０′，４
０″、蓄積電圧をアンプ部に読出すための出力ライン４
１、読出し後に、出力ライン４１に蓄積した電荷をリフ
レッシュするためのＭＯＳトランジスタ４２，４２′、
ＭＯＳトランジスタ４２，４２′へリフレッシュパルス
を印加するための端子４３、出力信号を増幅するための
バイポーラ、ＭＯＳ、ＦＥＴ、Ｊ−ＦＥＴ等のトランジ
スタ４４、負荷抵抗４５、トランジスタ４４と電源を接
続するための端子４６、トランジスタ４４の出力端子４
７、読出し動作において垂直ライン３８，３８′，３
８″に蓄積された電荷をリフレッシュするためのＭＯＳ
トランジスタ４８，４８′，４８″、ＭＯＳトランジス
タ４８，４８′，４８″のゲートにパルスを印加するた
めの端子４９、および垂直ライン３８，３８′，３８″
に設けられたＭＯＳ構造等の容量付加手段としての容量
５０，５０′，５０″により構成されている。
【００１６】上記光電変換装置の動作について、図１お
よび図２に示すパルスタイミング図を用いて説明する。
よび図２に示すパルスタイミング図を用いて説明する。
【００１７】図２において、区間６１はリフレッシュ動
作区間、区間６２は蓄積動作区間、区間６３は読出し動
作区間にそれぞれ対応している。
作区間、区間６２は蓄積動作区間、区間６３は読出し動
作区間にそれぞれ対応している。
【００１８】時刻ｔ1 において、基板電位、すなわち光
センサセル部のコレクタ電位６４は、接地電位または正
電位に保たれるが、接地電位又は正電位のいずれにして
も、リフレッシュに要する時間が異なってくるだけであ
り、基本動作に変化はない。端子４９の電位６５はｈｉ
ｇｈレベルであり、ＭＯＳトランジスタ４８，４８′，
４８″は導通状態に保たれ、各光センサセルは、垂直ラ
イン３８，３８′，３８″を通して接地されている。ま
た端子３６には、波形６６のごとくバッファＭＯＳトラ
ンジスタが導通する電圧が印加されており、全画面一括
リフレッシュ用バッファＭＯＳトランジスタ３５，３
５′，３５″は導通状態となっている。この状態で端子
３７に波形６７のごとくパルスが印加されると、水平ラ
イン３１，３１′，３１″を通して各光センサセルのベ
ースに電圧がかかり、すでに説明した様に、リフレッシ
ュ動作に入り、それ以前に蓄積されていた電荷が、完全
リフレッシュモード又は過渡的リフレッシュモードにし
たがってリフレッシュされる。完全リフレッシュモード
になるか又は過渡的リフレッシュモードになるかは波形
６７のパルス幅により決定されるわけである。
センサセル部のコレクタ電位６４は、接地電位または正
電位に保たれるが、接地電位又は正電位のいずれにして
も、リフレッシュに要する時間が異なってくるだけであ
り、基本動作に変化はない。端子４９の電位６５はｈｉ
ｇｈレベルであり、ＭＯＳトランジスタ４８，４８′，
４８″は導通状態に保たれ、各光センサセルは、垂直ラ
イン３８，３８′，３８″を通して接地されている。ま
た端子３６には、波形６６のごとくバッファＭＯＳトラ
ンジスタが導通する電圧が印加されており、全画面一括
リフレッシュ用バッファＭＯＳトランジスタ３５，３
５′，３５″は導通状態となっている。この状態で端子
３７に波形６７のごとくパルスが印加されると、水平ラ
イン３１，３１′，３１″を通して各光センサセルのベ
ースに電圧がかかり、すでに説明した様に、リフレッシ
ュ動作に入り、それ以前に蓄積されていた電荷が、完全
リフレッシュモード又は過渡的リフレッシュモードにし
たがってリフレッシュされる。完全リフレッシュモード
になるか又は過渡的リフレッシュモードになるかは波形
６７のパルス幅により決定されるわけである。
【００１９】時刻ｔ2 において、すでに説明したごと
く、各光センサセルのトランジスタのベースはエミッタ
に対して逆バイアス状態となり、次の蓄積区間６２へ移
る。リフレッシュ区間６１においては、図に示すよう
に、他の印加パルスは全てｌｏｗレベルに保たれてい
る。
く、各光センサセルのトランジスタのベースはエミッタ
に対して逆バイアス状態となり、次の蓄積区間６２へ移
る。リフレッシュ区間６１においては、図に示すよう
に、他の印加パルスは全てｌｏｗレベルに保たれてい
る。
【００２０】蓄積動作区間６２においては、基板電圧、
すなわちトランジスタのコレクタ電位波形６４は正電位
にする。これにより光照射により発生したエレクトロン
・ホール対のうちのエレクトロンを、コレクタ側へ早く
流してしまうことができる。しかし、このコレクタ電位
を正電位に保つことは、ベースをエミッタに対して逆方
向バイアス状態、すなわち負電位にして撮像しているの
で必須条件ではなく、接地電位あるいは若干負電位状態
にしても基本的な蓄積動作に変化はない。
すなわちトランジスタのコレクタ電位波形６４は正電位
にする。これにより光照射により発生したエレクトロン
・ホール対のうちのエレクトロンを、コレクタ側へ早く
流してしまうことができる。しかし、このコレクタ電位
を正電位に保つことは、ベースをエミッタに対して逆方
向バイアス状態、すなわち負電位にして撮像しているの
で必須条件ではなく、接地電位あるいは若干負電位状態
にしても基本的な蓄積動作に変化はない。
【００２１】蓄積動作状態においては、ＭＯＳトランジ
スタ４８，４８′，４８″のゲート端子４９の電位６５
は、リフレッシュ区間と同様、ｈｉｇｈレベルに保た
れ、各ＭＯＳトランジスタは導通状態に保たれる。この
ため、各光センサセルのエミッタは垂直ライン３８，３
８′，３８″を通して接地されている。強い光の照射に
より、ベースにホールが蓄積され、飽和してくると、す
なわちベース電位がエミッタ電位（接地電位）に対して
順方向バイアス状態になってくると、ホールは垂直ライ
ン３８，３８′，３８″を通して流れ、そこでベース電
位変化は停止し、クリップされることになる。したがっ
て、垂直方向にとなり合う光センサセルのエミッタが垂
直ライン３８，３８′，３８″により共通に接続されて
いても、この様に垂直ライン３８，３８′，３８″を接
地しておくと、ブルーミング現象を生ずることはない。
スタ４８，４８′，４８″のゲート端子４９の電位６５
は、リフレッシュ区間と同様、ｈｉｇｈレベルに保た
れ、各ＭＯＳトランジスタは導通状態に保たれる。この
ため、各光センサセルのエミッタは垂直ライン３８，３
８′，３８″を通して接地されている。強い光の照射に
より、ベースにホールが蓄積され、飽和してくると、す
なわちベース電位がエミッタ電位（接地電位）に対して
順方向バイアス状態になってくると、ホールは垂直ライ
ン３８，３８′，３８″を通して流れ、そこでベース電
位変化は停止し、クリップされることになる。したがっ
て、垂直方向にとなり合う光センサセルのエミッタが垂
直ライン３８，３８′，３８″により共通に接続されて
いても、この様に垂直ライン３８，３８′，３８″を接
地しておくと、ブルーミング現象を生ずることはない。
【００２２】このブルーミング現象をさける方法は、Ｍ
ＯＳトランジスタ４８，４８′，４８″を非導通状態に
して、垂直ライン３８，３８′，３８″を浮遊状態して
いても、基板電位、すなわちコレクタ電位６４を若干負
電位にしておき、ホールの蓄積によりベース電位が正電
位方向に変化してきたとき、エミッタより先にコレクタ
側の方へ流れだす様にすることにより達成することも可
能である。
ＯＳトランジスタ４８，４８′，４８″を非導通状態に
して、垂直ライン３８，３８′，３８″を浮遊状態して
いても、基板電位、すなわちコレクタ電位６４を若干負
電位にしておき、ホールの蓄積によりベース電位が正電
位方向に変化してきたとき、エミッタより先にコレクタ
側の方へ流れだす様にすることにより達成することも可
能である。
【００２３】蓄積区間６２に次いで、時間ｔ3 より読出
し区間６３になる。この時刻ｔ3 においてＭＯＳトラン
ジスタ４８，４８′，４８″のゲート端子４９の電位６
５をｌｏｗレベルにし、かつ水平ライン３１，３１′，
３１″のバッファーＭＯＳトランジスタ３３，３３′，
３３″のゲート端子の電位６８をｈｉｇｈレベルにし、
それぞれのＭＯＳトランジスタを導通状態とする。但
し、このゲート端子３４の電位６８をｈｉｇｈレベルに
するタイミングは、時刻ｔ3 であることは必須条件では
なく、それより早い時刻であれば良い。
し区間６３になる。この時刻ｔ3 においてＭＯＳトラン
ジスタ４８，４８′，４８″のゲート端子４９の電位６
５をｌｏｗレベルにし、かつ水平ライン３１，３１′，
３１″のバッファーＭＯＳトランジスタ３３，３３′，
３３″のゲート端子の電位６８をｈｉｇｈレベルにし、
それぞれのＭＯＳトランジスタを導通状態とする。但
し、このゲート端子３４の電位６８をｈｉｇｈレベルに
するタイミングは、時刻ｔ3 であることは必須条件では
なく、それより早い時刻であれば良い。
【００２４】時刻ｔ4 では、垂直シフトレジスタ３２の
出力のうち、水平ライン３１に接続されたものが波形６
９のごとくｈｉｇｈレベルとなり、このとき、ＭＯＳト
ランジスタ３３が導通状態であるから、この水平ライン
３１に接続された３つの各光センサセルの読出しが行な
われる。この読出し動作はすでに前に説明した通りであ
り、各光センサセルのベース領域に蓄積された信号電荷
により発生した信号電圧は、そのまま容量５０，５
０′，５０″が設けられた垂直ライン３８，３８′，３
８″に現われる。このときの垂直シフトレジスタ３２か
らのパルス電圧のパルス幅は、蓄積電圧に対する読出し
電圧が、十分直線性を保つ関係になるパルス幅に設定さ
れる。またパルス電圧は先に説明した様に、Ｖａｉａｓ
分だけエミッタに対して順方向バイアスがかかる様調整
される。
出力のうち、水平ライン３１に接続されたものが波形６
９のごとくｈｉｇｈレベルとなり、このとき、ＭＯＳト
ランジスタ３３が導通状態であるから、この水平ライン
３１に接続された３つの各光センサセルの読出しが行な
われる。この読出し動作はすでに前に説明した通りであ
り、各光センサセルのベース領域に蓄積された信号電荷
により発生した信号電圧は、そのまま容量５０，５
０′，５０″が設けられた垂直ライン３８，３８′，３
８″に現われる。このときの垂直シフトレジスタ３２か
らのパルス電圧のパルス幅は、蓄積電圧に対する読出し
電圧が、十分直線性を保つ関係になるパルス幅に設定さ
れる。またパルス電圧は先に説明した様に、Ｖａｉａｓ
分だけエミッタに対して順方向バイアスがかかる様調整
される。
【００２５】次いで、時刻ｔ5 において、水平シフトレ
ジスタ３９の出力のうち、垂直ライン３８に接続された
ＭＯＳトランジスタ４０のゲートへの出力だけが波形７
０のごとくｈｉｇｈレベルとなり、ＭＯＳトランジスタ
４０が導通状態となり、出力信号は出力ライン４１を通
して、出力トランジスタ４４に入り、電流増幅されて出
力端子４７から出力される。この様に信号が読出された
後、出力ライン４１には配線容量に起因する信号電荷が
残っているので、時刻ｔ6 において、ＭＯＳトランジス
タ４２，４２′のゲート端子４３にパルス波形７１のご
とくパルスを印加し、ＭＯＳトランジスタ４２及び４
２′を導通状態にして出力ライン４１を接地して、この
残留した信号電荷をリフレッシュしてやるわけである。
ジスタ３９の出力のうち、垂直ライン３８に接続された
ＭＯＳトランジスタ４０のゲートへの出力だけが波形７
０のごとくｈｉｇｈレベルとなり、ＭＯＳトランジスタ
４０が導通状態となり、出力信号は出力ライン４１を通
して、出力トランジスタ４４に入り、電流増幅されて出
力端子４７から出力される。この様に信号が読出された
後、出力ライン４１には配線容量に起因する信号電荷が
残っているので、時刻ｔ6 において、ＭＯＳトランジス
タ４２，４２′のゲート端子４３にパルス波形７１のご
とくパルスを印加し、ＭＯＳトランジスタ４２及び４
２′を導通状態にして出力ライン４１を接地して、この
残留した信号電荷をリフレッシュしてやるわけである。
【００２６】この出力ラインのリフレッシュ用ＭＯＳト
ランジスタ４２，４２′はそれぞれ出力ライン４１の両
端に配置される。この様な配置にすることにより、出力
ラインリフレッシュ用ＭＯＳトランジスタによる出力ラ
インのリフレッシュ時間を短縮することができる。すな
わち、従来例では図３の特性図に示すようにリフレッシ
ュ用ＭＯＳトランジスタ４２から離れた垂直ライン４１
上の信号のリフレッシュに時間がかかるのに対し、本実
施例ではリフレッシュ用ＭＯＳトランジスタ４２，４
２′によりリフレッシュ動作が二箇所で行なわれるた
め、図４の特性図に示すように、リフレッシュ用ＭＯＳ
トランジスタ４２から離れた垂直ライン上の信号のリフ
レッシュ時間が改善できる。もちろんこの２つの出力ラ
インフレッシュ用ＭＯＳトランジスタ４２，４２′の配
置は出力ライン上のどこにでも配置が可能であり、それ
ぞれ前記従来例のリフレッシュ時間よりも短いリフレッ
シュ時間でリフレッシュできることは、いうまでもな
い。
ランジスタ４２，４２′はそれぞれ出力ライン４１の両
端に配置される。この様な配置にすることにより、出力
ラインリフレッシュ用ＭＯＳトランジスタによる出力ラ
インのリフレッシュ時間を短縮することができる。すな
わち、従来例では図３の特性図に示すようにリフレッシ
ュ用ＭＯＳトランジスタ４２から離れた垂直ライン４１
上の信号のリフレッシュに時間がかかるのに対し、本実
施例ではリフレッシュ用ＭＯＳトランジスタ４２，４
２′によりリフレッシュ動作が二箇所で行なわれるた
め、図４の特性図に示すように、リフレッシュ用ＭＯＳ
トランジスタ４２から離れた垂直ライン上の信号のリフ
レッシュ時間が改善できる。もちろんこの２つの出力ラ
インフレッシュ用ＭＯＳトランジスタ４２，４２′の配
置は出力ライン上のどこにでも配置が可能であり、それ
ぞれ前記従来例のリフレッシュ時間よりも短いリフレッ
シュ時間でリフレッシュできることは、いうまでもな
い。
【００２７】以下同様にして、スイッチングＭＯＳトラ
ンジスタ４０′，４０″を順次導通させて垂直ライン３
８′，３８″の信号出力を読出す。この様にして水平に
並んだ一ライン分の各光センサセルからの信号を読出し
た後、垂直ライン３８，３８′，３８″には、出力ライ
ン４１と同様、それの配線容量に起因する信号電荷が残
留しているので、時刻ｔ8 において、各垂直ライン３
８，３８′，３８″に接続されたＭＯＳトランジスタ４
８，４８′，４８″を、それのゲート端子４９に波形６
５で示される様にｈｉｇｈレベルにして導通させ、この
残留信号電荷をリフレッシュする。
ンジスタ４０′，４０″を順次導通させて垂直ライン３
８′，３８″の信号出力を読出す。この様にして水平に
並んだ一ライン分の各光センサセルからの信号を読出し
た後、垂直ライン３８，３８′，３８″には、出力ライ
ン４１と同様、それの配線容量に起因する信号電荷が残
留しているので、時刻ｔ8 において、各垂直ライン３
８，３８′，３８″に接続されたＭＯＳトランジスタ４
８，４８′，４８″を、それのゲート端子４９に波形６
５で示される様にｈｉｇｈレベルにして導通させ、この
残留信号電荷をリフレッシュする。
【００２８】次いで、時刻ｔ8 において、垂直シフトレ
ジスタ３２の出力のうち、水平ライン３１′に接続され
た出力が波形６９′のごとくｈｉｇｈレベルとなり、水
平ライン３１′に接続された各光センサセルの蓄積電圧
が容量５０，５０′，５０″が設けられた各垂直ライン
３８，３８′，３８″に読出されるわけである。以下、
順次前と同様の動作により、出力端子４７から信号が読
出される。
ジスタ３２の出力のうち、水平ライン３１′に接続され
た出力が波形６９′のごとくｈｉｇｈレベルとなり、水
平ライン３１′に接続された各光センサセルの蓄積電圧
が容量５０，５０′，５０″が設けられた各垂直ライン
３８，３８′，３８″に読出されるわけである。以下、
順次前と同様の動作により、出力端子４７から信号が読
出される。
【００２９】この様な構成をとることにより、光電変換
装置の出力ラインリフレッシュ時間の短縮ができる効果
がある。 （第２実施例）図５に本発明による光電変換装置の第２
実施例の回路図を示す。なお、図１と同一構成部材につ
いては、同一符号を付して説明を省略する。
装置の出力ラインリフレッシュ時間の短縮ができる効果
がある。 （第２実施例）図５に本発明による光電変換装置の第２
実施例の回路図を示す。なお、図１と同一構成部材につ
いては、同一符号を付して説明を省略する。
【００３０】図５に示すように、本実施例では出力ライ
ン４１に３つ以上のリフレッシュ用ＭＯＳトランジスタ
４２，４２′，４２″を設ける。それらのリフレッシュ
用ＭＯＳトランジスタ４２，４２′，４２″をリフレッ
シュ時に同時に導通させ出力ライン４１を接地させるこ
とによって、リフレッシュ動作を行なわせる。
ン４１に３つ以上のリフレッシュ用ＭＯＳトランジスタ
４２，４２′，４２″を設ける。それらのリフレッシュ
用ＭＯＳトランジスタ４２，４２′，４２″をリフレッ
シュ時に同時に導通させ出力ライン４１を接地させるこ
とによって、リフレッシュ動作を行なわせる。
【００３１】この様な構成をとることにより、第１実施
例より更に高速にリフレッシュ動作が行なえる。更に図
６の様にリフレッシュ用ＭＯＳトランジスタ４２と垂直
ライン開閉用ＭＯＳトランジスタ４０とを隣接して形成
し、双方のドレインを共通の領域で形成可能なようにパ
ターニングすることにより水平ライン容量があまり増加
しない構成がとれる。 （第３実施例）図７に本発明による光電変換装置の第３
実施例の一部回路図を示す。なお、ここでは説明の簡易
化のため一部の回路構成のみ示す。また図１と同一構成
部材については、同一符号を付して説明を省略する。
例より更に高速にリフレッシュ動作が行なえる。更に図
６の様にリフレッシュ用ＭＯＳトランジスタ４２と垂直
ライン開閉用ＭＯＳトランジスタ４０とを隣接して形成
し、双方のドレインを共通の領域で形成可能なようにパ
ターニングすることにより水平ライン容量があまり増加
しない構成がとれる。 （第３実施例）図７に本発明による光電変換装置の第３
実施例の一部回路図を示す。なお、ここでは説明の簡易
化のため一部の回路構成のみ示す。また図１と同一構成
部材については、同一符号を付して説明を省略する。
【００３２】本実施例においては、垂直ライン開閉用Ｍ
ＯＳトランジスタ４０，４０′に１対１に対応した垂直
ラインリフレッシュ用ＭＯＳトランジスタ４２，４２′
を設けており、リフレッシュ用ＭＯＳトランジスタ４
２，４２′のスイッチングタイミングをφ1 ，φ2 同期
型水平シフトレジスタ３９のφ2 同期出力により与え、
各垂直ラインを開閉するためのタイミングにはφ1 同期
出力を与える。
ＯＳトランジスタ４０，４０′に１対１に対応した垂直
ラインリフレッシュ用ＭＯＳトランジスタ４２，４２′
を設けており、リフレッシュ用ＭＯＳトランジスタ４
２，４２′のスイッチングタイミングをφ1 ，φ2 同期
型水平シフトレジスタ３９のφ2 同期出力により与え、
各垂直ラインを開閉するためのタイミングにはφ1 同期
出力を与える。
【００３３】図１１に示した従来例においては、水平シ
フトレジスタ３９の出力と出力ラインリフレッシュ用パ
ルスの遅延差により、図８の従来出力信号９０の様に後
段の画素ほど、信号の確定時間９００が短かくなってし
まう問題があったが、本実施例においては、φ2 同期出
力をリフレッシュ用タイミングとして用い、リフレッシ
ュと信号の遅延時間を等しくすることにより、図８の出
力信号９１の様に信号の確定時間９１０が後段の画素で
あっても十分確保でき、かつ、高速リフレッシュが可能
となる。 （第４実施例）図９に本発明による光電変換装置の第４
実施例の一部回路図を示す。なお、ここでは説明の簡易
化のため一部の回路構成のみ示す。また図１と同一構成
部材については、同一符号を付して説明を省略する。
フトレジスタ３９の出力と出力ラインリフレッシュ用パ
ルスの遅延差により、図８の従来出力信号９０の様に後
段の画素ほど、信号の確定時間９００が短かくなってし
まう問題があったが、本実施例においては、φ2 同期出
力をリフレッシュ用タイミングとして用い、リフレッシ
ュと信号の遅延時間を等しくすることにより、図８の出
力信号９１の様に信号の確定時間９１０が後段の画素で
あっても十分確保でき、かつ、高速リフレッシュが可能
となる。 （第４実施例）図９に本発明による光電変換装置の第４
実施例の一部回路図を示す。なお、ここでは説明の簡易
化のため一部の回路構成のみ示す。また図１と同一構成
部材については、同一符号を付して説明を省略する。
【００３４】本実施例においては、出力ラインのリフレ
ッシュ用ＭＯＳトランジスタ４２，４２′，４２″のゲ
ートはパルス入力端４３から容量６２，６２′と抵抗６
１，６１′によるＣＲ遅延線６９を介してそれぞれ接続
される。ＣＲ遅延線６９は水平シフトレジスタ３９の内
部の遅延量と一致している。この様な構成をとることに
より第３実施例と同様に出力信号を十分確保したリフレ
ッシュ動作が高速に行なえるのはもちろんのこと、垂直
ラインに１対１に対応してリフレッシュ用ＭＯＳトラン
ジスタを配置することなしに２個以上のリフレッシュ用
ＭＯＳトランジスタを配置すれば同様な効果を実現でき
る特徴がある。 （第５実施例）図１０に２画素同時動作における本発明
の第５実施例の一部回路図を示す。なお、ここでは説明
の簡易化のため一部の回路構成のみ示す。また図１と同
一構成部材については、同一符号を付して説明を省略す
る。
ッシュ用ＭＯＳトランジスタ４２，４２′，４２″のゲ
ートはパルス入力端４３から容量６２，６２′と抵抗６
１，６１′によるＣＲ遅延線６９を介してそれぞれ接続
される。ＣＲ遅延線６９は水平シフトレジスタ３９の内
部の遅延量と一致している。この様な構成をとることに
より第３実施例と同様に出力信号を十分確保したリフレ
ッシュ動作が高速に行なえるのはもちろんのこと、垂直
ラインに１対１に対応してリフレッシュ用ＭＯＳトラン
ジスタを配置することなしに２個以上のリフレッシュ用
ＭＯＳトランジスタを配置すれば同様な効果を実現でき
る特徴がある。 （第５実施例）図１０に２画素同時動作における本発明
の第５実施例の一部回路図を示す。なお、ここでは説明
の簡易化のため一部の回路構成のみ示す。また図１と同
一構成部材については、同一符号を付して説明を省略す
る。
【００３５】本実施例においては、２本の出力ライン４
１，４１′があり、それぞれ増幅器５３，５３′に接続
している。又、出力ライン４１，４１′にそれぞれ垂直
ライン開閉用ＭＯＳトランジスタ４０，４０′，４
０″，５１，５１′，５１″と出力ラインのリフレッシ
ュ用ＭＯＳトランジスタ４２，４２′，４２″，５２，
５２′，５２″が１対になり接続され第１実施例の如く
動作する。
１，４１′があり、それぞれ増幅器５３，５３′に接続
している。又、出力ライン４１，４１′にそれぞれ垂直
ライン開閉用ＭＯＳトランジスタ４０，４０′，４
０″，５１，５１′，５１″と出力ラインのリフレッシ
ュ用ＭＯＳトランジスタ４２，４２′，４２″，５２，
５２′，５２″が１対になり接続され第１実施例の如く
動作する。
【００３６】このとき、出力ラインのリフレッシュＭＯ
Ｓトランジスタに与えるタイミングパルスは垂直ライン
開閉用ＭＯＳトランジスタに与えるタイミングパルスよ
り１クロック遅れたタイミングパルスを使う。
Ｓトランジスタに与えるタイミングパルスは垂直ライン
開閉用ＭＯＳトランジスタに与えるタイミングパルスよ
り１クロック遅れたタイミングパルスを使う。
【００３７】この様な構成をとることにより２画素同時
出力動作においても、リフレッシュ動作で信号を損なう
ことなく高速に動作させることができる。
出力動作においても、リフレッシュ動作で信号を損なう
ことなく高速に動作させることができる。
【００３８】
【発明の効果】以上説明したように、本発明によれば、
複数個の画素と、各画素からの信号を順次出力する共通
の出力信号線と、各画素からの信号の出力間に前記出力
信号線をリフレッシュするリフレッシュ手段とを有する
光電変換装置において、前記出力信号線の前記リフレッ
シュ手段を複数個設けたことにより、画素数が増しても
高速にリフレッシュ動作が可能になる効果がある。
複数個の画素と、各画素からの信号を順次出力する共通
の出力信号線と、各画素からの信号の出力間に前記出力
信号線をリフレッシュするリフレッシュ手段とを有する
光電変換装置において、前記出力信号線の前記リフレッ
シュ手段を複数個設けたことにより、画素数が増しても
高速にリフレッシュ動作が可能になる効果がある。
【００３９】また、本発明によれば、リフレッシュ手段
を制御するクロック信号の遅延時間を、各画素からの信
号を共通の出力信号線に順次出力する走査手段の走査ク
ロック信号の遅延時間と一致させることで、高速リフレ
ッシュ動作が可能になる効果がある。
を制御するクロック信号の遅延時間を、各画素からの信
号を共通の出力信号線に順次出力する走査手段の走査ク
ロック信号の遅延時間と一致させることで、高速リフレ
ッシュ動作が可能になる効果がある。
【図１】光センサセルを２次元的に配列して構成した本
発明による光電変換装置の第１実施例の回路図である。
発明による光電変換装置の第１実施例の回路図である。
【図２】上記第１実施例の光電変換装置の動作を説明す
るためのタイミングチャートである。
るためのタイミングチャートである。
【図３】従来例における出力ラインのリフレッシュ効果
を示したグラフである。
を示したグラフである。
【図４】上記第１実施例における出力ラインのリフレッ
シュ効果を示したグラフである。
シュ効果を示したグラフである。
【図５】本発明による光電変換装置の第２実施例の回路
図である。
図である。
【図６】上記第２実施例によるリフレッシュ用ＭＯＳト
ランジスタと垂直ライン開閉用ＭＯＳトランジスタとの
配置を示す構成図である。
ランジスタと垂直ライン開閉用ＭＯＳトランジスタとの
配置を示す構成図である。
【図７】本発明による光電変換装置の第３実施例の一部
回路図である。
回路図である。
【図８】従来の出力信号と上記第３実施例による出力信
号との差異を説明するためのタイミングチャートであ
る。
号との差異を説明するためのタイミングチャートであ
る。
【図９】本発明による光電変換装置の第４実施例の一部
回路図である。
回路図である。
【図１０】２画素同時動作における本発明の第５実施例
の一部回路図である。
の一部回路図である。
【図１１】センサセルを２次元的に配列して構成した従
来例の光電変換装置の構成を説明する回路図である。
来例の光電変換装置の構成を説明する回路図である。
３０ 基本光センサセル、 ３１，３１′，３１″ 水
平ライン、３２ 垂直シフトレジスタ、３３，３３′，
３３″ バッファＭＯＳトランジスタ、３４ 端子、
３５，３５′，３５″バッファＭＯＳトランジスタ、３
６ 端子、 ３７端子、 ３８，３８′，３８″ 垂直
ライン、３９ 水平シフトレジスタ、４０，４０′，４
０″ ゲート用ＭＯＳトランジスタ、４１ 出力ライ
ン、 ４２，４２′，４２″ ＭＯＳトランジスタ、４
３ 端子、 ４４ トランジスタ、 ４５ 負荷抵抗、
４６ 端子、４７ 出力端子、 ４８，４８′，４
８″ ＭＯＳトランジスタ、４９ 端子、 ５０，５
０′，５０″ 容量、５１，５１′，５１″ ゲート用
ＭＯＳトランジスタ、５２，５２′，５２″ ＭＯＳト
ランジスタ、６２，６２′ 容量、 ６１，６１′ 抵
抗、 ６９ ＣＲ遅延線。
平ライン、３２ 垂直シフトレジスタ、３３，３３′，
３３″ バッファＭＯＳトランジスタ、３４ 端子、
３５，３５′，３５″バッファＭＯＳトランジスタ、３
６ 端子、 ３７端子、 ３８，３８′，３８″ 垂直
ライン、３９ 水平シフトレジスタ、４０，４０′，４
０″ ゲート用ＭＯＳトランジスタ、４１ 出力ライ
ン、 ４２，４２′，４２″ ＭＯＳトランジスタ、４
３ 端子、 ４４ トランジスタ、 ４５ 負荷抵抗、
４６ 端子、４７ 出力端子、 ４８，４８′，４
８″ ＭＯＳトランジスタ、４９ 端子、 ５０，５
０′，５０″ 容量、５１，５１′，５１″ ゲート用
ＭＯＳトランジスタ、５２，５２′，５２″ ＭＯＳト
ランジスタ、６２，６２′ 容量、 ６１，６１′ 抵
抗、 ６９ ＣＲ遅延線。
Claims (2)
- 【請求項１】 複数個の画素と、各画素からの信号が順
次出力される共通の出力信号線と、各画素からの信号の
出力間に前記出力信号線をリフレッシュするリフレッシ
ュ手段とを有する光電変換装置において、 前記出力信号線の前記リフレッシュ手段を複数個設けた
ことを特徴とする光電変換装置。 - 【請求項２】 請求項１記載の光電変換装置において、
各画素からの信号を共通の出力信号線に順次出力するた
めの走査手段を有し、 前記リフレッシュ手段を制御するクロック信号の遅延時
間を、該走査手段の走査クロック信号の遅延時間と一致
させたことを特徴とする光電変換装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3293895A JPH05110951A (ja) | 1991-10-15 | 1991-10-15 | 光電変換装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3293895A JPH05110951A (ja) | 1991-10-15 | 1991-10-15 | 光電変換装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH05110951A true JPH05110951A (ja) | 1993-04-30 |
Family
ID=17800545
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP3293895A Pending JPH05110951A (ja) | 1991-10-15 | 1991-10-15 | 光電変換装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH05110951A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| EP0798783A2 (en) * | 1996-03-26 | 1997-10-01 | Canon Kabushiki Kaisha | Photoelectric conversion device and image reading system using the same |
-
1991
- 1991-10-15 JP JP3293895A patent/JPH05110951A/ja active Pending
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| EP0798783A2 (en) * | 1996-03-26 | 1997-10-01 | Canon Kabushiki Kaisha | Photoelectric conversion device and image reading system using the same |
| EP0798783A3 (en) * | 1996-03-26 | 1998-07-29 | Canon Kabushiki Kaisha | Photoelectric conversion device and image reading system using the same |
| US6160260A (en) * | 1996-03-26 | 2000-12-12 | Canon Kabushiki Kaisha | Photoelectric conversion device, and system and image reading method using the device |
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