JPH05102826A - Semiconductor integrated circuit device - Google Patents
Semiconductor integrated circuit deviceInfo
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- JPH05102826A JPH05102826A JP3257368A JP25736891A JPH05102826A JP H05102826 A JPH05102826 A JP H05102826A JP 3257368 A JP3257368 A JP 3257368A JP 25736891 A JP25736891 A JP 25736891A JP H05102826 A JPH05102826 A JP H05102826A
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Abstract
Description
【０００１】[0001]
【産業上の利用分野】本発明は、半導体集積回路装置に
関し、特にＭＯＳ電界効果トランジスタを用いた半導体
集積回路装置に関する。BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a semiconductor integrated circuit device, and more particularly to a semiconductor integrated circuit device using a MOS field effect transistor.
【０００２】[0002]
【従来の技術】従来、この種のＭＯＳ半導体集積回路装
置（以後ＬＳＩと記す）は、ＣＭＯＳ回路を例にとる
と、図３に示すように、ＬＳＩ１の内部では、内部のゲ
ート領域（図示せず）からの出力信号Ｄが、出力バッフ
ァ回路２から、静電保護回路３、パッドやボンディング
ワイヤなどに寄生する容量，インダクタンス，抵抗から
成る寄生回路４、を通じて外部へ伝達され、外部の負荷
容量Ｃを駆動する構成である。2. Description of the Related Art Conventionally, in a MOS semiconductor integrated circuit device of this type (hereinafter referred to as an LSI), taking a CMOS circuit as an example, as shown in FIG. Output signal D from the output buffer circuit 2 is transmitted to the outside from the output buffer circuit 2 through the electrostatic protection circuit 3 and the parasitic circuit 4 including a capacitance, an inductance, and a resistance parasitic on a pad, a bonding wire, and the like, and an external load capacitance. This is a configuration for driving C.
【０００３】出力バッファ回路２の内部は、内部ゲート
領域からの出力信号Ｄが、出力バッファ回路入力端６か
らインバータ回路７に入力され、その出力信号は、充電
側Ｐ型ＭＯＳ電界効果トランジスタ（以後ＭＯＳトラン
ジスタと記す）Ｐと放電側Ｎ型ＭＯＳトランジスタＮの
トーテムポール接続により構成されるインバータ回路に
入力され、出力バッファ回路出力端８に伝達される構成
となっている。In the inside of the output buffer circuit 2, an output signal D from the internal gate region is input to an inverter circuit 7 from an input terminal 6 of the output buffer circuit, and the output signal is a charging side P-type MOS field effect transistor (hereinafter referred to as "charge side P-type MOS field effect transistor"). A MOS transistor) P and a discharge side N-type MOS transistor N are input to an inverter circuit constituted by a totem pole connection and transmitted to an output terminal 8 of an output buffer circuit.
【０００４】この従来の構成では、負荷容量Ｃの条件に
よって出力波形にオーバーシュートやアンダーシュート
が生じてノイズが発生する場合などには、ＬＳＩ１の外
部にダンピング抵抗（図示せず）を入れるなどして調整
する必要がある。In this conventional configuration, a damping resistor (not shown) is provided outside the LSI 1 when noise is generated due to overshoot or undershoot in the output waveform due to the condition of the load capacitance C. Need to be adjusted.
【０００５】[0005]
【発明が解決しようとする課題】上述したように、従来
のＭＯＳＬＳＩにおける出力バッファ回路は、出力の波
形制御ができない構造となっている。このため、外部に
接続された負荷容量が小さく、オーバーシュートやアン
ダーシュートが現れる場合には、ＬＳＩの外部にダンピ
ング抵抗を挿入しなければならず、部品点数が増加する
という問題点がある。As described above, the output buffer circuit in the conventional MOS LSI has a structure in which the output waveform cannot be controlled. Therefore, when the load capacitance connected to the outside is small and an overshoot or an undershoot appears, it is necessary to insert a damping resistor outside the LSI, which causes a problem of increasing the number of parts.
【０００６】また、立上がり側と立下がり側の駆動能力
にアンバランスがあって、ディジタル信号波形のデュー
ティー比がアンバランスになる場合にも、外付けの抵抗
などで調整する必要があるので、部品点数が増加する。
しかも、このようにして調整する場合でも、立上がり波
形と立下がり波形とを別々に調整することができないと
いう点も不都合なことである。Further, even when the driving abilities on the rising side and the falling side are unbalanced and the duty ratio of the digital signal waveform becomes unbalanced, it is necessary to adjust with an external resistor or the like. The points increase.
Moreover, even in the case of adjusting in this way, it is also inconvenient that the rising waveform and the falling waveform cannot be adjusted separately.
【０００７】[0007]
【課題を解決するための手段】本発明の半導体集積回路
装置は、出力端子に充電電流を供給して前記出力端子の
電位レベルを高位に引き上げるプルアップ回路と前記出
力端子から放電電流を引き出して前記出力端子の電位レ
ベルをプルダウンする回路とを含む出力バッファ回路を
有する半導体集積回路において、前記プルアップ回路の
出力端と前記出力端子との間および前記プルダウン回路
の出力端と前記出力端子との間の少なくとも一方に、少
なくとも一個以上の抵抗が直列に接続され、それぞれの
抵抗は、抵抗体の両端間が短絡された抵抗および抵抗体
の両端間が開放された抵抗のいずれかであることを特徴
としている。In a semiconductor integrated circuit device of the present invention, a charging current is supplied to an output terminal to pull up a potential level of the output terminal to a high level, and a discharging current is drawn from the output terminal. In a semiconductor integrated circuit having an output buffer circuit including a circuit for pulling down the potential level of the output terminal, between the output terminal of the pull-up circuit and the output terminal and between the output terminal of the pull-down circuit and the output terminal. At least one resistor is connected in series to at least one of the two, and each resistor is either a resistor short-circuited between both ends of the resistor or an resistor open between both ends of the resistor. It has a feature.
【０００８】[0008]
【作用】本発明の半導体集積回路装置では、設計段階で
は各抵抗を短絡することができるようにしておき、製造
段階で、短絡するかしないかを決めることができるよう
にしておく。In the semiconductor integrated circuit device of the present invention, each resistor can be short-circuited at the designing stage, and it can be decided at the manufacturing stage whether or not to short-circuit.
【０００９】そして、外部の負荷容量の大きさに応じて
短絡配線を開放して抵抗値を調整することによって、出
力信号に負荷容量に応じたディレイを与えて信号波形を
調整する。しかも、立上り波形および立下がり波形を別
々に調整することができる。Then, by opening the short-circuit wiring and adjusting the resistance value according to the magnitude of the external load capacitance, a delay corresponding to the load capacitance is given to the output signal to adjust the signal waveform. Moreover, the rising waveform and the falling waveform can be adjusted separately.
【００１０】[0010]
【実施例】次に、本発明の最適な実施例について図面を
参照して説明する。図１は、本発明の第１の実施例にお
ける出力部分の回路図である。DETAILED DESCRIPTION OF THE PREFERRED EMBODIMENTS Next, an optimum embodiment of the present invention will be described with reference to the drawings. FIG. 1 is a circuit diagram of an output portion in the first embodiment of the present invention.
【００１１】図１を参照すると、本実施例では、ＬＳＩ
内部では、内部のゲート領域（図示せず）からの出力信
号Ｄが出力バッファ回路２から静電保護回路３，パッド
やボンディングワイヤなどに寄生する容量，インダクタ
ンス，抵抗から成る寄生回路４、を通じて、外部へ伝達
され、外部の負荷容量Ｃを駆動する。出力バッファ回路
２内部では、出力信号Ｄが、出力バッファ回路入力端６
からインバータ回路７を通して反転され、充電側Ｐ型Ｍ
ＯＳトランジスタＰのゲートおよび放電側Ｎ型ＭＯＳト
ランジスタＮのゲートに入力される。Referring to FIG. 1, in this embodiment, the LSI
Inside, an output signal D from an internal gate region (not shown) passes from the output buffer circuit 2 to the electrostatic protection circuit 3 and a parasitic circuit 4 including a capacitance, an inductance, and a resistance parasitic on a pad, a bonding wire, and the like. It is transmitted to the outside and drives the external load capacitance C. Inside the output buffer circuit 2, the output signal D is transferred to the output buffer circuit input terminal 6
From the inverter side through the inverter circuit 7
It is inputted to the gate of the OS transistor P and the gate of the discharge side N-type MOS transistor N.
【００１２】充電側Ｐ型ＭＯＳトランジスタＰは、ソー
スが高位電源ライン９に接続されている。ドレインと出
力バッファ回路出力端８との間には、抵抗Ｒ1 と抵抗Ｒ
2 が直列に挿入されている。抵抗Ｒ1 は、短絡配線１４
で短絡され、抵抗Ｒ2 は短絡配線１６で短絡されてい
る。The source of the charge side P-type MOS transistor P is connected to the high potential power line 9. Between the drain and the output terminal 8 of the output buffer circuit, a resistor R 1 and a resistor R
2 is inserted in series. The resistor R 1 has a short-circuit wiring 14
And the resistor R 2 is short-circuited by the short-circuit wiring 16.
【００１３】又、放電側Ｎ型ＭＯＳトランジスタＮは、
ソースが接地ライン１０に接続されている。ドレインと
出力バッファ回路出力端８との間には、抵抗Ｒ3 と抵抗
Ｒ4 とが直列に挿入されている。それぞれの抵抗は、抵
抗Ｒ3 が短絡配線１８で短絡され、抵抗Ｒ4 が短絡配線
２０で短絡されている。そして、充電側Ｐ型ＭＯＳトラ
ンジスタＰのゲートおよび放電側Ｎ型ＭＯＳトランジス
タＮのゲートに入力された信号は再度反転されて出力バ
ッファ回路２の出力端８に伝達される。The discharge side N-type MOS transistor N is
The source is connected to the ground line 10. A resistor R 3 and a resistor R 4 are inserted in series between the drain and the output terminal 8 of the output buffer circuit. In each resistance, the resistance R 3 is short-circuited by the short-circuit wiring 18 and the resistance R 4 is short-circuited by the short-circuit wiring 20. Then, the signals input to the gate of the charge side P-type MOS transistor P and the gate of the discharge side N-type MOS transistor N are inverted again and transmitted to the output terminal 8 of the output buffer circuit 2.
【００１４】出力バッファ回路２をこのような構成にす
ることにより、ＬＳＩ製造時に外部の負荷容量Ｃの値に
応じて、抵抗Ｒ1 の短絡配線１４または抵抗Ｒ2 の短絡
配線１６、或いは、抵抗Ｒ3 の短絡配線１８または抵抗
Ｒ4 の短絡配線２０を切断することができる。そして、
いま仮りに、Ｒ1 ≠Ｒ2 およびＲ3 ≠Ｒ4 であるとする
と、充電側Ｐ型ＭＯＳトランジスタＰのドレインと出力
バッファ回路出力端８との間および放電側Ｎ型ＭＯＳト
ランジスタＮのドレインと出力バッファ回路出力端８と
の間に、それぞれ３種類の抵抗値を設定することができ
る。By configuring the output buffer circuit 2 with such a structure, the short circuit wiring 14 of the resistor R 1 or the short circuit wiring 16 of the resistor R 2 or the resistor R 2 can be used in accordance with the value of the external load capacitance C when manufacturing the LSI. It is possible to disconnect the short-circuit wire 18 of R 3 or the short-circuit wire 20 of the resistor R 4 . And
Now, assuming that R 1 ≠ R 2 and R 3 ≠ R 4, it is assumed that between the drain of the charge side P-type MOS transistor P and the output buffer circuit output terminal 8 and the drain of the discharge side N-type MOS transistor N. Three types of resistance values can be set between the output terminal 8 and the output terminal of the output buffer circuit.
【００１５】例えば、図１において、抵抗Ｒ1 の抵抗値
をＲ1 ，抵抗Ｒ2 の抵抗値をＲ2 ，外部の負荷容量Ｃの
容量値をＣL とすると、充電側Ｐ型ＭＯＳのドレイン−
出力バッファ回路出力端８間に加わる抵抗は、 抵抗Ｒ1 の短絡配線１４だけを切断した場合は、Ｒ
1 。[0015] For example, in FIG. 1, the resistance value R 1 of the resistor R 1, the resistance value R 2 of the resistor R 2, and the capacitance value of the external load capacitance C and C L, the charge-side P-type MOS drain −
The resistance applied between the output terminals 8 of the output buffer circuit is R when the short-circuit wiring 14 of the resistance R 1 is cut off.
1 .
【００１６】 抵抗Ｒ2 の短絡配線１６だけを切断し
た場合は、Ｒ2 。If only the short-circuit wire 16 of the resistor R 2 is cut, R 2 .
【００１７】 抵抗Ｒ1 の短絡配線１４と抵抗Ｒ2 の
短絡配線１６の両方を切断した場合は、（Ｒ1 ＋
Ｒ2 ）。となる。そして、上記の〜の場合、抵抗の
短絡配線を切断しない場合に比べて出力の立上がり波形
は、それぞれ、の場合、Ｒ1 ・ＣL ，の場合、Ｒ2
・ＣL ，の場合（Ｒ1 ＋Ｒ2 ）・ＣL のディレイが与
えられる。いま、Ｒ1 ＝５００Ω，ＣL ＝１５ｐＦとす
ると、の場合には、Ｒ1 ・ＣL ＝５００×（１５×１
０-12 ）＝８（ｎｓ）のディレイが与えられることにな
る。When both the short-circuit wiring 14 of the resistor R 1 and the short-circuit wiring 16 of the resistor R 2 are cut, (R 1 +
R 2 ). Becomes In the cases of (1) to (5) above, the rising waveform of the output is R 1 · C L in the case of, and R 2 in the case of
In the case of C L , (R 1 + R 2 ), a delay of C L is given. Now, assuming that R 1 = 500Ω and C L = 15 pF, in the case of, R 1 · C L = 500 × (15 × 1
A delay of 0 -12 ) = 8 (ns) will be given.
【００１８】本実施例では、充電側Ｐ型ＭＯＳトランジ
スタＰのドレインに付け加えられる抵抗の値と、放電側
Ｎ型ＭＯＳトランジスタのドレインに付け加えられる抵
抗の値とをそれぞれ独立に変えることができるので、立
上がり波形、および立下がり波形別個に波形調整でき
る。In the present embodiment, the value of the resistance added to the drain of the charge side P-type MOS transistor P and the value of the resistance added to the drain of the discharge side N-type MOS transistor can be changed independently. Waveform can be adjusted separately for rising and falling waveforms.
【００１９】次に、本発明の第２の実施例について説明
する。図２は、本発明の第２の実施例における出力部分
の回路図である。Next, a second embodiment of the present invention will be described. FIG. 2 is a circuit diagram of an output portion in the second embodiment of the present invention.
【００２０】図２を参照すると、本実施例では、充電側
Ｐ型ＭＯＳトランジスタＰのドレインと出力バッファ回
路出力端８間に、抵抗Ｒ1 ，抵抗Ｒ2 および抵抗Ｒ5 が
直列に挿入されている。それぞれの抵抗は、抵抗Ｒ1 が
短絡配線１４で短絡され、抵抗Ｒ2 が短絡配線１６で短
絡され、抵抗Ｒ5 が短絡配線２１で短絡されている。Referring to FIG. 2, in this embodiment, resistors R 1 , R 2 and R 5 are inserted in series between the drain of the charge side P-type MOS transistor P and the output terminal 8 of the output buffer circuit. There is. In each resistance, the resistance R 1 is short-circuited by the short-circuit wiring 14, the resistance R 2 is short-circuited by the short-circuit wiring 16, and the resistance R 5 is short-circuited by the short-circuit wiring 21.
【００２１】また、放電側Ｎ型ＭＯＳトランジスタＮの
ドレインと出力バッファ回路出力端８との間にも同様
に、抵抗Ｒ3 ，抵抗Ｒ4 および抵抗Ｒ6 が直列に挿入さ
れている。それぞれの抵抗は、抵抗Ｒ3 が短絡配線１８
で短絡され、抵抗Ｒ4 が短絡配線２０で短絡され、抵抗
Ｒ6 が短絡配線２２で短絡されている。Similarly, a resistor R 3 , a resistor R 4 and a resistor R 6 are inserted in series between the drain of the discharge side N-type MOS transistor N and the output buffer circuit output terminal 8. For each resistance, the resistance R 3 is short-circuited wiring 18
, The resistor R 4 is short-circuited by the short-circuit wiring 20, and the resistor R 6 is short-circuited by the short-circuit wiring 22.
【００２２】いま、仮りに、抵抗Ｒ1 の抵抗値＜抵抗Ｒ
2 の抵抗値＜抵抗Ｒ5 の抵抗値であり、且つ（抵抗Ｒ1
の抵抗値）＋（抵抗Ｒ2 の抵抗値）≠（抵抗Ｒ5 の抵抗
値）であるとすると、ＬＳＩ製造後の抵抗Ｒ1 ，Ｒ2 お
よびＲ5 の短絡配線１４，１６および２１の切断の組合
せにより、充電側Ｐ型ＭＯＳトランジスタＰのドレイン
と出力バッファ回路出力端８との間には、６種類の抵抗
値を設定することが可能である。Now, assume that the resistance value of the resistor R 1 is less than the resistance R
The resistance value of 2 <the resistance value of the resistance R 5 , and (the resistance R 1
(Resistance value of resistor R) + (resistance value of resistor R 2 ) ≠ (resistance value of resistor R 5 ), the short-circuit wirings 14, 16 and 21 of the resistors R 1 , R 2 and R 5 after manufacturing the LSI are cut off. It is possible to set six kinds of resistance values between the drain of the charging side P-type MOS transistor P and the output terminal 8 of the output buffer circuit by the combination of.
【００２３】このように、出力バッファ回路出力端８
と、充電側Ｐ型ＭＯＳトランジスタＰのドレインまたは
放電側Ｎ型ＭＯＳトランジスタＮのドレインとの間に、
端子間を短絡する配線を有する抵抗の挿入数を増やす
程、出力バッファ回路出力８と充電側Ｐ型ＭＯＳトラン
ジスタＰのドレインまたは放電側Ｎ型ＭＯＳトランジス
タＮのドレイン間に、多種類の抵抗器を設定することが
可能になる。In this way, the output terminal 8 of the output buffer circuit
Between the drain of the charging side P-type MOS transistor P or the drain of the discharging side N-type MOS transistor N,
As the number of resistors having a wiring for short-circuiting between terminals is increased, more types of resistors are provided between the output buffer circuit output 8 and the drain of the charge side P-type MOS transistor P or the discharge side N-type MOS transistor N. It becomes possible to set.
【００２４】尚、抵抗の両端を短絡するか開放するか
は、例えばゲートアレイやスタンダードセル方式のＬＳ
Ｉで、基本の回路の組み合せを変えるようにすることと
同様に、容易に実現することができる。Whether both ends of the resistor are short-circuited or opened is determined by, for example, a gate array or standard cell type LS.
It can be easily realized by changing the combination of basic circuits with I.
【００２５】[0025]
【発明の効果】以上説明したように本発明の半導体集積
回路装置は、金属配線により両端を短絡された抵抗が、
出力バッファ回路の充電側Ｐ型ＭＯＳトランジスタのド
レインと出力バッファ回路出力端との間および放電側Ｎ
型ＭＯＳトランジスタのドレインと出力バッファ回路出
力端との間の少くとも一方に、複数個直列接続された構
造となっている。As described above, in the semiconductor integrated circuit device of the present invention, the resistance whose both ends are short-circuited by the metal wiring is
Between the drain of the charge side P-type MOS transistor of the output buffer circuit and the output end of the output buffer circuit and the discharge side N
A plurality of type MOS transistors are connected in series to at least one of the drain and the output terminal of the output buffer circuit.
【００２６】このことにより本発明によれば、抵抗の短
絡配線を適当な組合せで切断することによって、出力バ
ッファ回路の充電側Ｐ型ＭＯＳトランジスタのドレイン
−出力バッファ回路出力端間または放電側Ｎ型ＭＯＳト
ランジスタのドレイン−出力バッファ出力端間に、外部
の負荷容量に応じた値の抵抗を設定することが可能にな
る。Therefore, according to the present invention, the short circuit wiring of the resistors is cut by an appropriate combination so that the drain side of the charge side P-type MOS transistor of the output buffer circuit and the output side of the output buffer circuit or the discharge side N type. It is possible to set a resistor having a value according to the external load capacitance between the drain of the MOS transistor and the output terminal of the output buffer.
【００２７】従って、半導体集積回路装置の製造工程中
に、外部の負荷容量にあわせて、出力信号のオーバーシ
ュートやアンダーシュート、更にはデューティ比を調整
することができる。しかもこの場合に、外部に抵抗を外
付けする必要がない。Therefore, during the manufacturing process of the semiconductor integrated circuit device, it is possible to adjust the overshoot or undershoot of the output signal and further the duty ratio in accordance with the external load capacitance. Moreover, in this case, it is not necessary to externally attach a resistor.
【００２８】このようなことは、外付けされる抵抗の管
理工数や外付けのための工数減らして電子機器のコスト
を低減するのに大きな利点である。又、電子機器の実装
密度を向上させると共に、接続の信頼性を確保するのに
大きな効果をもたらす。This is a great advantage for reducing the cost of the electronic equipment by reducing the man-hours for managing the externally mounted resistors and the man-hours for externally mounting the resistors. In addition, the mounting density of electronic devices is improved, and a great effect is obtained in ensuring the reliability of connection.
【図１】本発明の第１の実施例における出力部分の回路
図である。FIG. 1 is a circuit diagram of an output portion in a first embodiment of the present invention.
【図２】本発明の第２の実施例における出力部分の回路
図である。FIG. 2 is a circuit diagram of an output portion in a second embodiment of the present invention.
【図３】従来の半導体集積回路における出力部分の回路
図である。FIG. 3 is a circuit diagram of an output portion in a conventional semiconductor integrated circuit.
【符号の説明】 １ ＬＳＩ ２ 出力バッファ回路 ３ 静電保護回路 ４ 寄生回路 ６ 出力バッファ回路入力端 ７ インバータ回路 ８ 出力バッファ回路出力端 ９ 高位電源ライン １０ 接地ライン １４，１６，１８，２０，２１，２２ 短絡配線[Explanation of Codes] 1 LSI 2 Output buffer circuit 3 Electrostatic protection circuit 4 Parasitic circuit 6 Output buffer circuit input terminal 7 Inverter circuit 8 Output buffer circuit output terminal 9 High-level power supply line 10 Ground line 14, 16, 18, 20, 21 , 22 Short-circuit wiring
Claims (1)
端子の電位レベルを高位に引き上げるプルアップ回路と
前記出力端子から放電電流を引き出して前記出力端子の
電位レベルをプルダウンする回路とを含む出力バッファ
回路を有する半導体集積回路において、 前記プルアップ回路の出力端と前記出力端子との間およ
び前記プルダウン回路の出力端と前記出力端子との間の
少なくとも一方に、少なくとも一個以上の抵抗が直列に
接続され、 それぞれの抵抗は、抵抗体の両端間が短絡された抵抗お
よび抵抗体の両端間が開放された抵抗のいずれかである
ことを特徴とする半導体集積回路装置。1. A pull-up circuit for supplying a charging current to an output terminal to raise the potential level of the output terminal to a high level, and a circuit for drawing a discharge current from the output terminal to pull down the potential level of the output terminal. In a semiconductor integrated circuit having an output buffer circuit, at least one resistor is connected in series to at least one of the output terminal of the pull-up circuit and the output terminal and the output terminal of the pull-down circuit and the output terminal. A semiconductor integrated circuit device, wherein each of the resistors is either a resistor short-circuited between both ends of the resistor or a resistor open between both ends of the resistor.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3257368A JPH05102826A (en) | 1991-10-04 | 1991-10-04 | Semiconductor integrated circuit device |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3257368A JPH05102826A (en) | 1991-10-04 | 1991-10-04 | Semiconductor integrated circuit device |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH05102826A true JPH05102826A (en) | 1993-04-23 |
Family
ID=17305418
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP3257368A Pending JPH05102826A (en) | 1991-10-04 | 1991-10-04 | Semiconductor integrated circuit device |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH05102826A (en) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2005136848A (en) * | 2003-10-31 | 2005-05-26 | Maspro Denkoh Corp | Digital signal processing circuit and disturbance wave eliminating apparatus |
| JP2009188189A (en) * | 2008-02-06 | 2009-08-20 | Nec Electronics Corp | Semiconductor integrated circuit device |
| US10530359B2 (en) | 2018-04-25 | 2020-01-07 | Seiko Epson Corporation | Output buffer circuit, oscillator, electronic apparatus, and vehicle |
-
1991
- 1991-10-04 JP JP3257368A patent/JPH05102826A/en active Pending
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| A02 | Decision of refusal |
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