JPH0496133A - 演算処理装置 - Google Patents
演算処理装置Info
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- JPH0496133A JPH0496133A JP20909890A JP20909890A JPH0496133A JP H0496133 A JPH0496133 A JP H0496133A JP 20909890 A JP20909890 A JP 20909890A JP 20909890 A JP20909890 A JP 20909890A JP H0496133 A JPH0496133 A JP H0496133A
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- 230000007246 mechanism Effects 0.000 claims abstract description 42
- 150000001875 compounds Chemical class 0.000 claims description 27
- 239000002131 composite material Substances 0.000 abstract description 11
- GVBNSPFBYXGREE-UHFFFAOYSA-N Visnadine Natural products C1=CC(=O)OC2=C1C=CC1=C2C(OC(C)=O)C(OC(=O)C(C)CC)C(C)(C)O1 GVBNSPFBYXGREE-UHFFFAOYSA-N 0.000 description 14
- 238000010586 diagram Methods 0.000 description 8
- 230000000873 masking effect Effects 0.000 description 4
- 238000000034 method Methods 0.000 description 3
- 239000000470 constituent Substances 0.000 description 1
- 230000000694 effects Effects 0.000 description 1
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- 238000012986 modification Methods 0.000 description 1
- 230000000717 retained effect Effects 0.000 description 1
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
［発明の目的］
（産業上の利用分野）
この発明は、並列に動作可能な複数のパイプライン処理
機構を備えた演算処理装置に関する。
機構を備えた演算処理装置に関する。
（従来の技術）
近年、命令を処理するパイプライン処理機構をｎ個（ｎ
は２以上の整数＞ｍえ、このｎ個のパイプライン処理機
構を用いて１つのロードモジュールの命令ストリームか
ら命令をｎ個ずつ並列に実行していく演算処理装置が開
発されている。
は２以上の整数＞ｍえ、このｎ個のパイプライン処理機
構を用いて１つのロードモジュールの命令ストリームか
ら命令をｎ個ずつ並列に実行していく演算処理装置が開
発されている。
この種の演算処理装Ｒ（並列演算処理装置）は、１サイ
クルにｎ個の命令を実行できることから、高い処理性能
を実現できるものである。
クルにｎ個の命令を実行できることから、高い処理性能
を実現できるものである。
さて、演算処理装置では、条件分岐のための条件を表わ
すコード（条件コード）を保持するのに用いられる条件
コードレジスタが必要となる。
すコード（条件コード）を保持するのに用いられる条件
コードレジスタが必要となる。
従来、この条件コードレジスタは、上記したｎ個のパイ
プライン処理機構を持つ演算処理装置では、ＰＳＷ（プ
ログラムステータスワード）レジスタの一部を割当てる
ことで実現されていた。即ち条件コードレジスタは１つ
であった。この条件コードレジスタへの条件コード設定
は、ｎ個のバイブライン処理機構で並列に実行されてい
るｎ個の命令のいずれかによって指定される。条件分岐
は、条件コードレジスタに設定された条件コードに従っ
て処理される。
プライン処理機構を持つ演算処理装置では、ＰＳＷ（プ
ログラムステータスワード）レジスタの一部を割当てる
ことで実現されていた。即ち条件コードレジスタは１つ
であった。この条件コードレジスタへの条件コード設定
は、ｎ個のバイブライン処理機構で並列に実行されてい
るｎ個の命令のいずれかによって指定される。条件分岐
は、条件コードレジスタに設定された条件コードに従っ
て処理される。
これに対し、条件コードレジスタを持たないで、演算結
果の条件コードを汎用レジスタに格納する演算処理装置
も知られている。このような演算処理装置では、条件分
岐命令は、命令語中で指定されるか或は予め定められて
いる所定の番号の汎用レジスタに格納された条件コード
に従って処理される。
果の条件コードを汎用レジスタに格納する演算処理装置
も知られている。このような演算処理装置では、条件分
岐命令は、命令語中で指定されるか或は予め定められて
いる所定の番号の汎用レジスタに格納された条件コード
に従って処理される。
（発明が解決しようとする課題）
上記したように並列に動作可能なｎ個
（ｎ≧２）のバイブライン処理機構を備えた従来の演算
処理装置では、条件コードレジスタは１つであり、した
がって同時に処理されるｎ個の命令のうちで条件コード
が設定できる命令の個数は１つに制限されていた。即ち
、ｎ個の命令を並列に実行でき、且つそれぞれが条件コ
ードを生成できるものであっても、条件コードとして利
用できるものは１つに限られていた。このため、複数の
条件により分岐するには、各サイクル毎にそれぞれ１つ
の条件による分岐を繰返す必要かあり、ｎ個のバイブラ
イン処理機構を効率的に使用できないという問題かあっ
た。
処理装置では、条件コードレジスタは１つであり、した
がって同時に処理されるｎ個の命令のうちで条件コード
が設定できる命令の個数は１つに制限されていた。即ち
、ｎ個の命令を並列に実行でき、且つそれぞれが条件コ
ードを生成できるものであっても、条件コードとして利
用できるものは１つに限られていた。このため、複数の
条件により分岐するには、各サイクル毎にそれぞれ１つ
の条件による分岐を繰返す必要かあり、ｎ個のバイブラ
イン処理機構を効率的に使用できないという問題かあっ
た。
一方、条件コードレジスタを持たないで、汎用レジスタ
に条件コードを格納する方式の従来の演算処理装置では
、条件コードを格納する汎用レジスタをパイプライン処
理機構毎に違えることによって、ｎ個の条件コードを同
時に設定することが可能となる。しかしながら、条件分
岐命令で参照されるレジスタは。命令語中で或いは予め
（暗黙的に）１つに指定されているので、たとえ複数の
条件生成を並列して行えたとしても、それらの条件を組
合せた条件による分岐を行うには、上記した１つの条件
コードレジスタを持つ演算処理装置の場合と同様に条件
分岐を繰返す必要があった。
に条件コードを格納する方式の従来の演算処理装置では
、条件コードを格納する汎用レジスタをパイプライン処
理機構毎に違えることによって、ｎ個の条件コードを同
時に設定することが可能となる。しかしながら、条件分
岐命令で参照されるレジスタは。命令語中で或いは予め
（暗黙的に）１つに指定されているので、たとえ複数の
条件生成を並列して行えたとしても、それらの条件を組
合せた条件による分岐を行うには、上記した１つの条件
コードレジスタを持つ演算処理装置の場合と同様に条件
分岐を繰返す必要があった。
この発明は上記事情に鑑みてなされたものでその目的は
、命令を処理するバイブライン処理機構をｎ個（ｎは２
以上の整数）備え、このｎ個のバイブライン処理機構を
用いて１つの命令ストリームから命令をｎ個ずつ並列に
実行していく演算処理装置において、各バイブライン処
理機構で並列に条件コードを生成すると共に、この生成
された各条件コードをまとめた１つの複合条件コードを
生成することができ、この複合条件コードに従って処理
を選択することにより、複合条件による条件処理を高速
に行えるようにすることにある。
、命令を処理するバイブライン処理機構をｎ個（ｎは２
以上の整数）備え、このｎ個のバイブライン処理機構を
用いて１つの命令ストリームから命令をｎ個ずつ並列に
実行していく演算処理装置において、各バイブライン処
理機構で並列に条件コードを生成すると共に、この生成
された各条件コードをまとめた１つの複合条件コードを
生成することができ、この複合条件コードに従って処理
を選択することにより、複合条件による条件処理を高速
に行えるようにすることにある。
［発明の構成コ
（課題を解決するための手段）
この発明は、命令を処理するバイブライン処理機構をｎ
個（ｎは２以上の整数）備え、このｎ個のバイブライン
処理機構を用いて１つの命令ストリームから命令をｎ個
ずつ並列に実行していく演算処理装置において、各パイ
プライン処理機構毎に設けられ、対応するバイブライン
処理機構で生成される条件コードを保持するための条件
コードレジスタと、この各パイプライン処理機構毎の条
件コードレジスタにそれぞれ保持されている各条件コー
ドをまとめて１つの複合条件コードを生成する複合条件
生成手段とを設け、この複合条件生成手段によって生成
された複合条件コードに従って処理を行うようにしたこ
とを特徴とするものである。
個（ｎは２以上の整数）備え、このｎ個のバイブライン
処理機構を用いて１つの命令ストリームから命令をｎ個
ずつ並列に実行していく演算処理装置において、各パイ
プライン処理機構毎に設けられ、対応するバイブライン
処理機構で生成される条件コードを保持するための条件
コードレジスタと、この各パイプライン処理機構毎の条
件コードレジスタにそれぞれ保持されている各条件コー
ドをまとめて１つの複合条件コードを生成する複合条件
生成手段とを設け、この複合条件生成手段によって生成
された複合条件コードに従って処理を行うようにしたこ
とを特徴とするものである。
（作用）
この発明によれば、ｎ個のバイブライン処理機構に、そ
れぞれ条件コード生成が可能な命令語かフェッチされ、
各命令語が並列に実行されると、各バイブライン処理機
構でそれぞれ条件コードが生成される。各バイブライン
処理機構で並列に生成された条件コードは対応する条件
コードレジスタに設定される。各条件コードレジスタに
設定された条件コードは複合条件生成手段に供給される
。
れぞれ条件コード生成が可能な命令語かフェッチされ、
各命令語が並列に実行されると、各バイブライン処理機
構でそれぞれ条件コードが生成される。各バイブライン
処理機構で並列に生成された条件コードは対応する条件
コードレジスタに設定される。各条件コードレジスタに
設定された条件コードは複合条件生成手段に供給される
。
この複合条件生成手段は、ｎ個のバイブライン処理機構
のいずれか１つ（例えば先頭のバイブライン処理機構）
にフェッチされた条件分岐命令（の分岐条件フィールド
）に従って、各条件コードレジスタに設定されている条
件コード間の演算を行い、各条件コードをまとめた１つ
の複合条件コードを生成する。そして、この複合条件コ
ードに従って上記の条件分岐命令がパイプライン処理機
構で実行されることにより、複合条件による条件処理が
効率的に行われる。
のいずれか１つ（例えば先頭のバイブライン処理機構）
にフェッチされた条件分岐命令（の分岐条件フィールド
）に従って、各条件コードレジスタに設定されている条
件コード間の演算を行い、各条件コードをまとめた１つ
の複合条件コードを生成する。そして、この複合条件コ
ードに従って上記の条件分岐命令がパイプライン処理機
構で実行されることにより、複合条件による条件処理が
効率的に行われる。
（実施例）
第１図はこの発明の一実施例に係る演算処理装置のブロ
ック構成図である。同図において、１１は図示せぬ主記
憶から先取りされた命令ストリームが格納される命令バ
ッファ、１２は命令バッファ１１に格納されている命令
ストリームをｎ命令、例えば４命令ずつ並列に実行する
ための命令処理機構である。命令処理機構１２は、命令
処理をそれぞれバイブライン方式で行う４つのパイプラ
イン処理機構（以下、単にパイプラインと称する）１３
−１（＃１） 、 １３−２（＃２） 、 １３−３（
＃３） 。
ック構成図である。同図において、１１は図示せぬ主記
憶から先取りされた命令ストリームが格納される命令バ
ッファ、１２は命令バッファ１１に格納されている命令
ストリームをｎ命令、例えば４命令ずつ並列に実行する
ための命令処理機構である。命令処理機構１２は、命令
処理をそれぞれバイブライン方式で行う４つのパイプラ
イン処理機構（以下、単にパイプラインと称する）１３
−１（＃１） 、 １３−２（＃２） 、 １３−３（
＃３） 。
１３−４ （＃ ４ ）を有している。１４−１〜１４
−４はパイプライン１３−１〜１３−４の演算結果を一
時保持するための結果レジスタ（Ｒ） 、１５−１−１
５−４はパイプライン１３−１〜１３−４で生成された
条件コードを保持するための条件コードレジスタである
。この条件コードは、演算結果がＯよりも大きい場合に
真となるＧビットと、０より小さい場合に真となるＬビ
ットから成る。１６は結果レジスタ１４−１〜１４−４
に保持されているパイプライン１３−１〜１３−４の演
算結果の格納等に用いられるレジスタファイル、１７は
条件コードレジスタ１５−１〜１５−４に保持されてい
る条件コードを、例えばパイプライン１３−１で実行さ
れる条件分岐命令中の分岐条件ＢＣに従ってまとめ、１
つの条件コード（以下、複合条件コードと称する）を新
たに生成する複合条件生成回路である。
−４はパイプライン１３−１〜１３−４の演算結果を一
時保持するための結果レジスタ（Ｒ） 、１５−１−１
５−４はパイプライン１３−１〜１３−４で生成された
条件コードを保持するための条件コードレジスタである
。この条件コードは、演算結果がＯよりも大きい場合に
真となるＧビットと、０より小さい場合に真となるＬビ
ットから成る。１６は結果レジスタ１４−１〜１４−４
に保持されているパイプライン１３−１〜１３−４の演
算結果の格納等に用いられるレジスタファイル、１７は
条件コードレジスタ１５−１〜１５−４に保持されてい
る条件コードを、例えばパイプライン１３−１で実行さ
れる条件分岐命令中の分岐条件ＢＣに従ってまとめ、１
つの条件コード（以下、複合条件コードと称する）を新
たに生成する複合条件生成回路である。
分岐命令は、この複合条件生成回路１７で生成された複
合条件コードに従ってパイプライン１３−１にて実行さ
れる。
合条件コードに従ってパイプライン１３−１にて実行さ
れる。
第２図は複合条件の指定が可能な条件分岐命令のフォー
マットを示す。第２図に示す条件分岐命令は、条件分岐
命令であることを指定するための命令コードＯＰと、分
岐条件ＢＣと、条件成立時の分岐先を指定するための分
岐先アドレスＢＡとを有している。分岐条件ＢＣは、ビ
ットｂＯ−ｂ９の１０ビツトから成る。ｂＯは条件コー
ドレジスタ１５−１〜１５−４のＧビットをマスク（選
択）することを共通に指定するビット（ＭＧビット）、
ｂｌは条件コードレジスタ１５−１〜１５−４のＬビッ
トをマスクすることを共通に指定するビット（ＭＬビッ
ト）として、それぞれ用いられる。ｂ２はマスク後のＧ
、Ｌビットをパイプライン別に１ビツトにまとめるため
の演算（ＡＮＤまたはＯＲ演算）を共通に指定するビッ
ト（Ａ１０ビツト）、ｂ３はビットｂ２の指定でバイブ
ライン別にまとめられたビットのレベル反転を共通に指
定するビット（Ｎビット）として、それぞれ用いられる
。ｂ４〜ｂ７はビットｂ３の指定で処理されたパイプラ
イン１３−１〜１３−４別のビットをマスクすることを
指定するビット（Ｍｌ〜Ｍ４ビット）、ｂ８はバイブラ
イン別のマスク後の各ビットを１ビツトにまとめるため
の演算（ＡＮＤまたはＯＲ演算）を指定する゛ビット（
Ａ１０ビツト）、ｂＯはビットｂ８の指定でまとめられ
たビットのレベル反転を指定するビット（Ｎビット）と
して、それぞれ用いられる。
マットを示す。第２図に示す条件分岐命令は、条件分岐
命令であることを指定するための命令コードＯＰと、分
岐条件ＢＣと、条件成立時の分岐先を指定するための分
岐先アドレスＢＡとを有している。分岐条件ＢＣは、ビ
ットｂＯ−ｂ９の１０ビツトから成る。ｂＯは条件コー
ドレジスタ１５−１〜１５−４のＧビットをマスク（選
択）することを共通に指定するビット（ＭＧビット）、
ｂｌは条件コードレジスタ１５−１〜１５−４のＬビッ
トをマスクすることを共通に指定するビット（ＭＬビッ
ト）として、それぞれ用いられる。ｂ２はマスク後のＧ
、Ｌビットをパイプライン別に１ビツトにまとめるため
の演算（ＡＮＤまたはＯＲ演算）を共通に指定するビッ
ト（Ａ１０ビツト）、ｂ３はビットｂ２の指定でバイブ
ライン別にまとめられたビットのレベル反転を共通に指
定するビット（Ｎビット）として、それぞれ用いられる
。ｂ４〜ｂ７はビットｂ３の指定で処理されたパイプラ
イン１３−１〜１３−４別のビットをマスクすることを
指定するビット（Ｍｌ〜Ｍ４ビット）、ｂ８はバイブラ
イン別のマスク後の各ビットを１ビツトにまとめるため
の演算（ＡＮＤまたはＯＲ演算）を指定する゛ビット（
Ａ１０ビツト）、ｂＯはビットｂ８の指定でまとめられ
たビットのレベル反転を指定するビット（Ｎビット）と
して、それぞれ用いられる。
第３図は複合条件生成回路１７の内部構成を示す。第３
図に示す複合条件生成回路１７は、条件コードレジスタ
１５−１−１５−４のＧビットを第２図に示す条件分岐
命令中の分岐条件ＢＣのビットｂ。
図に示す複合条件生成回路１７は、条件コードレジスタ
１５−１−１５−４のＧビットを第２図に示す条件分岐
命令中の分岐条件ＢＣのビットｂ。
（ＭＧビット）によってマスク（選択）するＡＮＤケー
ト３１−１〜３１−４と、条件コードレジスタ１５−１
〜１５−４のＬビットを第２図に示す分岐条件ＢＣのビ
ットｂｌ（ＭＬビット）によってマスクするＡＮＤゲー
ト３２−１〜３２−４と、ＡＮＤ１０Ｒ回路３３−１〜
３３−４とを有しテいル。ＡＮＤ１０ＲＯｏ路３３−ｉ
（ｉ −１〜４）は（パイプライン１３−１に対応す
る）ＡＮＤゲート３１−ｉ、 ３２−ｉの出力ビット間
のＡＮＤまたはＯＲ演算を第２図に示す分岐条件ＢＣの
ビットｂ２（Ａ１０ビツト）に応じて行うものである。
ト３１−１〜３１−４と、条件コードレジスタ１５−１
〜１５−４のＬビットを第２図に示す分岐条件ＢＣのビ
ットｂｌ（ＭＬビット）によってマスクするＡＮＤゲー
ト３２−１〜３２−４と、ＡＮＤ１０Ｒ回路３３−１〜
３３−４とを有しテいル。ＡＮＤ１０ＲＯｏ路３３−ｉ
（ｉ −１〜４）は（パイプライン１３−１に対応す
る）ＡＮＤゲート３１−ｉ、 ３２−ｉの出力ビット間
のＡＮＤまたはＯＲ演算を第２図に示す分岐条件ＢＣの
ビットｂ２（Ａ１０ビツト）に応じて行うものである。
第３図の複合条件生成回路１７はまた、ＡＮＤ１０Ｒ回
路３３−１〜３３−４の出力ビットを第２図に示す分岐
条件ＢＣのビットｂ３（Ｎビット）に応じて反転するＥ
ＸＯＲゲート（排他的論理和ゲート） ３４−１〜３４
−４と、ＥＸＯＲゲート３４−１〜３４−４の出力ビッ
トを第２図に示す分岐条件ＢＣのビットｂ４〜ｂ７（Ｍ
ｌ〜Ｍ４ビット）に応じてマスクするＡＮＤゲート３５
−Ｌ〜３５−４とを有している。
路３３−１〜３３−４の出力ビットを第２図に示す分岐
条件ＢＣのビットｂ３（Ｎビット）に応じて反転するＥ
ＸＯＲゲート（排他的論理和ゲート） ３４−１〜３４
−４と、ＥＸＯＲゲート３４−１〜３４−４の出力ビッ
トを第２図に示す分岐条件ＢＣのビットｂ４〜ｂ７（Ｍ
ｌ〜Ｍ４ビット）に応じてマスクするＡＮＤゲート３５
−Ｌ〜３５−４とを有している。
第３図の複合条件生成回路Ｉ７は更に、ＡＮＤゲート３
５−１〜３５−４の出力ビツト間のＡＮＤまたはＯＲ演
算を第２図に示す分岐条件ＢＣのビットｂｉｔ（Ａ１０
ビツト）に応じて行って１ビツトにまとめるＡＮＤ１０
Ｒ回路３６と、ＡＮＤ１０Ｒ回路３６の出力ビットを第
２図に示す分岐条件ＢＣのビットｂ９（Ｎビット）に応
じて反転するＥＸＯＲゲート３７とを有している。この
ＥＸＯＲゲート３７の出力か複合条件コードとしてパイ
プライン１３−１に供給される。
５−１〜３５−４の出力ビツト間のＡＮＤまたはＯＲ演
算を第２図に示す分岐条件ＢＣのビットｂｉｔ（Ａ１０
ビツト）に応じて行って１ビツトにまとめるＡＮＤ１０
Ｒ回路３６と、ＡＮＤ１０Ｒ回路３６の出力ビットを第
２図に示す分岐条件ＢＣのビットｂ９（Ｎビット）に応
じて反転するＥＸＯＲゲート３７とを有している。この
ＥＸＯＲゲート３７の出力か複合条件コードとしてパイ
プライン１３−１に供給される。
次に、この発明の一実施例の動作を説明する。
まず、命令バッファ１１に先読みされている命令ストリ
ームから条件コードが生成可能な例えば４つの比較命令
が命令処理機構１２に取出され、それぞれ命令処理機構
１２内のパイプライン１３−１〜１３−４に取込まれた
ものとする。これにより各パイプライン１３−１〜１３
−４は自パイプラインに取込まれた比較命令をそれぞれ
並列に実行し、その比較結果に応じてＧ、Ｌの２ビツト
から成る条件コードを生成する。パイプライン１３−１
〜ｌ３−４によって生成された条件コードは、それぞれ
対応する条件コードレジスタ１５−１〜１５−４に保持
される。条件コードレジスタ１５〜１〜１５−４に保持
された条件コードは複合条件生成回路１７に供給される
。
ームから条件コードが生成可能な例えば４つの比較命令
が命令処理機構１２に取出され、それぞれ命令処理機構
１２内のパイプライン１３−１〜１３−４に取込まれた
ものとする。これにより各パイプライン１３−１〜１３
−４は自パイプラインに取込まれた比較命令をそれぞれ
並列に実行し、その比較結果に応じてＧ、Ｌの２ビツト
から成る条件コードを生成する。パイプライン１３−１
〜ｌ３−４によって生成された条件コードは、それぞれ
対応する条件コードレジスタ１５−１〜１５−４に保持
される。条件コードレジスタ１５〜１〜１５−４に保持
された条件コードは複合条件生成回路１７に供給される
。
さて、パイプライン１３−１〜１３−４での比較命令処
理は、命令デコード、オペランドフェッチ、演算、（レ
ジスタファイル１６への）結果書込みの各ステージから
成るパイプライン処理で行われる。
理は、命令デコード、オペランドフェッチ、演算、（レ
ジスタファイル１６への）結果書込みの各ステージから
成るパイプライン処理で行われる。
この比較命令のデコードステージが終了した際に、第２
図に示す条件分岐命令を先頭とする４つの命令（ここで
は、後続の３命令かノーオベレション命令であるものと
する）が命令バッファ１１から命令処理機構１２に取出
されたものとする。この先頭の条件分岐命令はパイプラ
イン１３〜１に取込まれ、残りの３命令はそれぞれ対応
するパイプライン１３−２〜１３−４に取込まれる。こ
れにより各パイプライン１３−１〜１３−４では、比較
命令のオペランドフェッチステージか行われると共に、
後続命令のデコートステージか行われる。ここでパイプ
ライン１３−１での条件分岐命令処理は、命令デコード
、オペランドフェッチ、分岐先アドレスＢＡに基づく分
岐先アドレス計算ステージ、分岐先命令取出しステージ
の各ステージから成るパイプライン処理で行われる。し
たがって、パイプライン１３−１〜１３−４において比
較命令の演算ステージが終了し、同ステージで生成され
た条件コードが上記の如く対応する条件コードレジスタ
１５−１〜１５−４に保持されると、パイプライン１３
−１では後続の条件分岐命令のアドレス計算ステージが
開始される。
図に示す条件分岐命令を先頭とする４つの命令（ここで
は、後続の３命令かノーオベレション命令であるものと
する）が命令バッファ１１から命令処理機構１２に取出
されたものとする。この先頭の条件分岐命令はパイプラ
イン１３〜１に取込まれ、残りの３命令はそれぞれ対応
するパイプライン１３−２〜１３−４に取込まれる。こ
れにより各パイプライン１３−１〜１３−４では、比較
命令のオペランドフェッチステージか行われると共に、
後続命令のデコートステージか行われる。ここでパイプ
ライン１３−１での条件分岐命令処理は、命令デコード
、オペランドフェッチ、分岐先アドレスＢＡに基づく分
岐先アドレス計算ステージ、分岐先命令取出しステージ
の各ステージから成るパイプライン処理で行われる。し
たがって、パイプライン１３−１〜１３−４において比
較命令の演算ステージが終了し、同ステージで生成され
た条件コードが上記の如く対応する条件コードレジスタ
１５−１〜１５−４に保持されると、パイプライン１３
−１では後続の条件分岐命令のアドレス計算ステージが
開始される。
条件分岐命令処理のアドレス計算ステージでは、分岐先
アドレスの計算と共に、以下に述べるように複合条件生
成回路Ｉ７を用いた複合条件コードの生成が行われる。
アドレスの計算と共に、以下に述べるように複合条件生
成回路Ｉ７を用いた複合条件コードの生成が行われる。
まず条件分岐命令処理のアドレス計算ステージでは、条
件分岐命令中の分岐条件ＢＣ（第２図参照）がパイプラ
イン１３−１から複合条件生成回路１７に供給される。
件分岐命令中の分岐条件ＢＣ（第２図参照）がパイプラ
イン１３−１から複合条件生成回路１７に供給される。
この複合条件生成回路１７には、条件コードレジスタ１
５−１〜１５−４の保持内容、即ち先行する比較命令の
比較結果に応じた各条件コードも供給される。複合条件
生成回路１７は、条件コードレジスタ１５−１〜１５−
４に保持されている各条件コードに、パイプライン１３
−１から与えられる分岐条件ＢＣに従う演算を施しく第
３図参照）、１つの複合条件コード（ここでは１ビツト
）にまとめる。この複合条件コードはパイプラインｌ３
−１に供給され、アドレス計算ステージが終了する。
５−１〜１５−４の保持内容、即ち先行する比較命令の
比較結果に応じた各条件コードも供給される。複合条件
生成回路１７は、条件コードレジスタ１５−１〜１５−
４に保持されている各条件コードに、パイプライン１３
−１から与えられる分岐条件ＢＣに従う演算を施しく第
３図参照）、１つの複合条件コード（ここでは１ビツト
）にまとめる。この複合条件コードはパイプラインｌ３
−１に供給され、アドレス計算ステージが終了する。
パイプライン１３−１では、条件分岐命令処理のアドレ
ス計算ステージが終了すると、分岐先命令取出しステー
ジが開始される。この分岐先命令取出しステージでは、
複合条件生成回路１７から供給される複合条件コードに
従って分岐成立／不成立の判定が行われ、分岐成立であ
れば分岐先命令を先頭とする４命令の取出しが行われる
。したがって本実施例によれば、例えばＡ＞Ｂ且っＣ＞
Ｄ且つＥＬＦ且つＧ＞Ｈといった複数の条件が成立した
場合の分岐処理を１回の条件分岐で実行することができ
る。
ス計算ステージが終了すると、分岐先命令取出しステー
ジが開始される。この分岐先命令取出しステージでは、
複合条件生成回路１７から供給される複合条件コードに
従って分岐成立／不成立の判定が行われ、分岐成立であ
れば分岐先命令を先頭とする４命令の取出しが行われる
。したがって本実施例によれば、例えばＡ＞Ｂ且っＣ＞
Ｄ且つＥＬＦ且つＧ＞Ｈといった複数の条件が成立した
場合の分岐処理を１回の条件分岐で実行することができ
る。
なお、第２図に示す分岐条件ＢＣでは、そのビットｂＯ
〜ｂ３のように同じ条件を全ての条件コードに適用する
ようになっているが、第４図に示す分岐条件ＢＣ’のビ
ットｂＯ〜ｂ３． ｂ４〜ｂ７． ｂ８〜ｂｌｌ 、
ｂ１２〜ｂ１５のように、パイプライン１３−１゜１３
−２．１３−３．１（−４で生成される各条件コード（
条件コードレジスタ１５−１．１５−２． １５−３．
１５−４の各保持内容）について独立した条件生成を指
定することも可能である。即ち、第２図に示す分岐条件
ＢＣに代えて第４図に示す分岐条件ＢＣ’を第１図の演
算処理装置に適用することも可能である。
〜ｂ３のように同じ条件を全ての条件コードに適用する
ようになっているが、第４図に示す分岐条件ＢＣ’のビ
ットｂＯ〜ｂ３． ｂ４〜ｂ７． ｂ８〜ｂｌｌ 、
ｂ１２〜ｂ１５のように、パイプライン１３−１゜１３
−２．１３−３．１（−４で生成される各条件コード（
条件コードレジスタ１５−１．１５−２． １５−３．
１５−４の各保持内容）について独立した条件生成を指
定することも可能である。即ち、第２図に示す分岐条件
ＢＣに代えて第４図に示す分岐条件ＢＣ’を第１図の演
算処理装置に適用することも可能である。
この場合、複合条件生成回路１７に代えて、第５図に示
す構成の複合条件生成回路１７′を用いる必要があるら 第５図の複合条件生成回路１７′は条件コードレジスタ
１５−１−１５−４に保持された各条件コードを第４図
に示す分岐条件ＢＣ’ に従って１つの複合条件コード
にまとめるもので、条件コードレジスタ１５−１．１５
−２．１５−３．１５−４のＧビットを分岐条件ＢＣ’
中のビットｂＯ，ｂ４． ｂ８． ｂ１２ （
ＭＧビット）に応じてマスク（選択）するＡＮＤゲート
５１−１゜５１−２．５１−３．５１−４と、条件コー
ドレジスタ１５−１゜１５−２．１５−３．１５−４の
Ｌビットを分岐条件ＢＣ’中のビットｂｌ、 ｂ５．
ｂ９． ｂ１３ （ＭＬビット）に応してマスクする
ＡＮＤゲート５２−１．５２−２．５２−３５２−４と
を有している。複合条件生成回路１７′ はまた、ＡＮ
Ｄゲート５１−１．５２−１の出力ビツト間。
す構成の複合条件生成回路１７′を用いる必要があるら 第５図の複合条件生成回路１７′は条件コードレジスタ
１５−１−１５−４に保持された各条件コードを第４図
に示す分岐条件ＢＣ’ に従って１つの複合条件コード
にまとめるもので、条件コードレジスタ１５−１．１５
−２．１５−３．１５−４のＧビットを分岐条件ＢＣ’
中のビットｂＯ，ｂ４． ｂ８． ｂ１２ （
ＭＧビット）に応じてマスク（選択）するＡＮＤゲート
５１−１゜５１−２．５１−３．５１−４と、条件コー
ドレジスタ１５−１゜１５−２．１５−３．１５−４の
Ｌビットを分岐条件ＢＣ’中のビットｂｌ、 ｂ５．
ｂ９． ｂ１３ （ＭＬビット）に応してマスクする
ＡＮＤゲート５２−１．５２−２．５２−３５２−４と
を有している。複合条件生成回路１７′ はまた、ＡＮ
Ｄゲート５１−１．５２−１の出力ビツト間。
ＡＮＤゲート５１−２．５２−２の出力ビツト間、ＡＮ
Ｄゲート５１−３．５２−３の出力ビツト間、ＡＮＤゲ
ート５１−４．５２−４の出力ビツト間のそれぞれＡＮ
ＤまたはＯＲ演算を分岐条件ＢＣ’中のビットｂ２．
ｂｅ。
Ｄゲート５１−３．５２−３の出力ビツト間、ＡＮＤゲ
ート５１−４．５２−４の出力ビツト間のそれぞれＡＮ
ＤまたはＯＲ演算を分岐条件ＢＣ’中のビットｂ２．
ｂｅ。
ｂｌＯ、ｂ１４ （Ａ１０ビツト）に応じて行って１
ビツトにまとめるＡＮＤ１０Ｒ回路５３−１．５３−２
゜５３−３．５３−４を有している。複合条件生成回路
１７′は更に、ＡＮＤ１０Ｒ回路５３−１．５３−２．
５３−３゜５３−４の出力ビットを分岐条件ＢＣ’中の
ビットｂ３゜ｂ７． ｂｌｌ 、 ｂ１５ （Ｎビッ
ト）に応じて反転するＥＸＯＲゲート５４−１． ５４
−２． ５４−３． ５４−４と、ＥＸＯＲゲート５４
−１．５４−２．５４−３．５４−４の出力ビツト間の
ＡＮＤまたはＯＲ演算を分岐条件ＢＣ’ 中のビットｂ
ｌＢ （Ａ ／ Ｏビット）に応じて行って１ビツト
の複合条件コードにまとめるＡＮＤ１０Ｒ回路５５とを
有している。
ビツトにまとめるＡＮＤ１０Ｒ回路５３−１．５３−２
゜５３−３．５３−４を有している。複合条件生成回路
１７′は更に、ＡＮＤ１０Ｒ回路５３−１．５３−２．
５３−３゜５３−４の出力ビットを分岐条件ＢＣ’中の
ビットｂ３゜ｂ７． ｂｌｌ 、 ｂ１５ （Ｎビッ
ト）に応じて反転するＥＸＯＲゲート５４−１． ５４
−２． ５４−３． ５４−４と、ＥＸＯＲゲート５４
−１．５４−２．５４−３．５４−４の出力ビツト間の
ＡＮＤまたはＯＲ演算を分岐条件ＢＣ’ 中のビットｂ
ｌＢ （Ａ ／ Ｏビット）に応じて行って１ビツト
の複合条件コードにまとめるＡＮＤ１０Ｒ回路５５とを
有している。
第２図に示す分岐条件ＢＣと第４図に示す分岐条件ＢＣ
’ とを比較すると、分岐条件ＢＣではビットｂＯ〜ｂ
３のように同じ条件を全ての条件コードに適用するため
、複合条件コード生成に組入れる条件コードを選択する
ビットｂ４〜ｂ７（Ｍｌ〜Ｍ４ビット）が必要となるが
、全体の構成ビット数は分岐条件ＢＣ’より少なくて済
む。一方、分岐条件ＢＣ’ は各条件コードについて独
立した条件生成を指定するために、分岐条件ＢＣより多
くのビット数を必要となるものの、細かな条件生成指定
が可能となる。
’ とを比較すると、分岐条件ＢＣではビットｂＯ〜ｂ
３のように同じ条件を全ての条件コードに適用するため
、複合条件コード生成に組入れる条件コードを選択する
ビットｂ４〜ｂ７（Ｍｌ〜Ｍ４ビット）が必要となるが
、全体の構成ビット数は分岐条件ＢＣ’より少なくて済
む。一方、分岐条件ＢＣ’ は各条件コードについて独
立した条件生成を指定するために、分岐条件ＢＣより多
くのビット数を必要となるものの、細かな条件生成指定
が可能となる。
以上は、並列に動作可能なパイプライン（パイプライン
処理機構）が４つの場合について説明したが、本発明は
パイプライン数が複数の演算処理装置全般に適用可能で
ある。また、複合条件コードが１ビツトである場合につ
いて説明したが、複数ビット構成の複合条件コードを生
成して、１回の分岐処理で多方向分岐を行うようにする
ことも可能である。
処理機構）が４つの場合について説明したが、本発明は
パイプライン数が複数の演算処理装置全般に適用可能で
ある。また、複合条件コードが１ビツトである場合につ
いて説明したが、複数ビット構成の複合条件コードを生
成して、１回の分岐処理で多方向分岐を行うようにする
ことも可能である。
［発明の効果］
以上詳述したようにこの発明によれば、命令を処理する
パイプライン処理機構をｎ個（ｎ≧２）備え、このｎ個
のパイプライン処理機構を用いて１つの命令スト１九−
ムから命令をｎ個ずつ並列に実行していく演算処理装置
において、各パイプライン処理機構で並列に条件コード
を生成して、対応する条件コードレジスタに一時保持し
、各条件フードレジスタに保持された条件コードをまと
めて１つの複合条件コードを生成する構成としたので、
この複合条件コードに従って処理を選択することにより
、複合条件による条件処理を高速に行うことができる。
パイプライン処理機構をｎ個（ｎ≧２）備え、このｎ個
のパイプライン処理機構を用いて１つの命令スト１九−
ムから命令をｎ個ずつ並列に実行していく演算処理装置
において、各パイプライン処理機構で並列に条件コード
を生成して、対応する条件コードレジスタに一時保持し
、各条件フードレジスタに保持された条件コードをまと
めて１つの複合条件コードを生成する構成としたので、
この複合条件コードに従って処理を選択することにより
、複合条件による条件処理を高速に行うことができる。
第１図はこの発明の一実施例に係る演算処理装置のブロ
ック構成図、第２図は同実施例で適用される条件分岐命
令のフォーマット図、第３図は同実施例で適用される複
合条件生成回路の内部構成を示す図、第４図は第２図に
示す条件分岐命令中の分岐条件の変形例を示すフォーマ
ット図、第５図は第４図に示すフォーマットの分岐条件
を適用する場合の複合条件生成回路の内部構成を示す図
である。 １１・・・命令バッファ、１２・・・命令処理機構、１
３−１〜１３−４・・バイブライン（パイプライン処理
機構）、１５−１〜１５−４・・・条件コードレジスタ
、１６・・・レジスタファイル、１７．１７’・・・複
合条件生成回路、ＢＣ。 ＢＣ’ ・・・分岐条件。
ック構成図、第２図は同実施例で適用される条件分岐命
令のフォーマット図、第３図は同実施例で適用される複
合条件生成回路の内部構成を示す図、第４図は第２図に
示す条件分岐命令中の分岐条件の変形例を示すフォーマ
ット図、第５図は第４図に示すフォーマットの分岐条件
を適用する場合の複合条件生成回路の内部構成を示す図
である。 １１・・・命令バッファ、１２・・・命令処理機構、１
３−１〜１３−４・・バイブライン（パイプライン処理
機構）、１５−１〜１５−４・・・条件コードレジスタ
、１６・・・レジスタファイル、１７．１７’・・・複
合条件生成回路、ＢＣ。 ＢＣ’ ・・・分岐条件。
Claims (1)
- 【特許請求の範囲】 命令を処理するパイプライン処理機構をｎ個（ｎは２
以上の整数）備え、このｎ個のパイプライン処理機構を
用いて１つの命令ストリームから命令をｎ個ずつ並列に
実行していく演算処理装置において、 上記各パイプライン処理機構毎に設けられ、対応するパ
イプライン処理機構で生成される条件コードを保持する
ための条件コードレジスタと、この各パイプライン処理
機構毎の条件コードレジスタにそれぞれ保持されている
各条件コードをまとめて１つの複合条件コードを生成す
る複合条件生成手段と、 を具備し、上記複合条件生成手段によって生成された複
合条件コードに従って処理を行うようにしたことを特徴
とする演算処理装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2209098A JP2793342B2 (ja) | 1990-08-09 | 1990-08-09 | 演算処理装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2209098A JP2793342B2 (ja) | 1990-08-09 | 1990-08-09 | 演算処理装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH0496133A true JPH0496133A (ja) | 1992-03-27 |
| JP2793342B2 JP2793342B2 (ja) | 1998-09-03 |
Family
ID=16567259
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2209098A Expired - Fee Related JP2793342B2 (ja) | 1990-08-09 | 1990-08-09 | 演算処理装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2793342B2 (ja) |
Cited By (7)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH04184535A (ja) * | 1990-11-20 | 1992-07-01 | Toshiba Corp | 並列演算装置 |
| EP0682309A2 (en) * | 1994-04-28 | 1995-11-15 | International Business Machines Corporation | Data processing system adapted for single instruction branching on multiple condition codes from plural processing elements |
| WO1998033115A1 (fr) * | 1997-01-24 | 1998-07-30 | Mitsubishi Denki Kabushiki Kaisha | Processeur de donnees |
| WO2006112045A1 (ja) * | 2005-03-31 | 2006-10-26 | Matsushita Electric Industrial Co., Ltd. | 演算処理装置 |
| JP2008524723A (ja) * | 2004-12-17 | 2008-07-10 | インテル・コーポレーション | 単一命令複数データ実行エンジンのフラグレジスタのための評価ユニット |
| JP2010501937A (ja) * | 2006-08-18 | 2010-01-21 | クゥアルコム・インコーポレイテッド | スカラー／ベクトル命令を使用したデータ処理システムおよび方法 |
| US7904698B2 (en) | 2005-02-14 | 2011-03-08 | Koninklijke Philips Electronics N.V. | Electronic parallel processing circuit for performing jump instructions |
Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6043751A (ja) * | 1983-08-18 | 1985-03-08 | Hitachi Ltd | 情報処理装置 |
| JPH047711A (ja) * | 1990-04-26 | 1992-01-13 | Toyoda Mach Works Ltd | 工具経路自動創成装置 |
-
1990
- 1990-08-09 JP JP2209098A patent/JP2793342B2/ja not_active Expired - Fee Related
Patent Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6043751A (ja) * | 1983-08-18 | 1985-03-08 | Hitachi Ltd | 情報処理装置 |
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Cited By (15)
| Publication number | Priority date | Publication date | Assignee | Title |
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| JPH04184535A (ja) * | 1990-11-20 | 1992-07-01 | Toshiba Corp | 並列演算装置 |
| EP0682309A2 (en) * | 1994-04-28 | 1995-11-15 | International Business Machines Corporation | Data processing system adapted for single instruction branching on multiple condition codes from plural processing elements |
| EP0682309A3 (en) * | 1994-04-28 | 1997-01-22 | Ibm | Data processing system suitable for branching a single instruction by means of several condition codes from several processing elements. |
| US5659722A (en) * | 1994-04-28 | 1997-08-19 | International Business Machines Corporation | Multiple condition code branching system in a multi-processor environment |
| WO1998033115A1 (fr) * | 1997-01-24 | 1998-07-30 | Mitsubishi Denki Kabushiki Kaisha | Processeur de donnees |
| US6484253B1 (en) | 1997-01-24 | 2002-11-19 | Mitsubishi Denki Kabushiki Kaisha | Data processor |
| JP4901754B2 (ja) * | 2004-12-17 | 2012-03-21 | インテル・コーポレーション | 単一命令複数データ実行エンジンのフラグレジスタのための評価ユニット |
| JP2008524723A (ja) * | 2004-12-17 | 2008-07-10 | インテル・コーポレーション | 単一命令複数データ実行エンジンのフラグレジスタのための評価ユニット |
| US7904698B2 (en) | 2005-02-14 | 2011-03-08 | Koninklijke Philips Electronics N.V. | Electronic parallel processing circuit for performing jump instructions |
| US8086830B2 (en) | 2005-03-31 | 2011-12-27 | Panasonic Corporation | Arithmetic processing apparatus |
| WO2006112045A1 (ja) * | 2005-03-31 | 2006-10-26 | Matsushita Electric Industrial Co., Ltd. | 演算処理装置 |
| JP2010501937A (ja) * | 2006-08-18 | 2010-01-21 | クゥアルコム・インコーポレイテッド | スカラー／ベクトル命令を使用したデータ処理システムおよび方法 |
| US8190854B2 (en) | 2006-08-18 | 2012-05-29 | Qualcomm Incorporated | System and method of processing data using scalar/vector instructions |
| CN103207773A (zh) * | 2006-08-18 | 2013-07-17 | 高通股份有限公司 | 使用标量/向量指令处理数据的系统和方法 |
| JP2013175218A (ja) * | 2006-08-18 | 2013-09-05 | Qualcomm Inc | スカラー／ベクトル命令を使用したデータ処理システムおよび方法 |
Also Published As
| Publication number | Publication date |
|---|---|
| JP2793342B2 (ja) | 1998-09-03 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| LAPS | Cancellation because of no payment of annual fees |