JPH0461689A - Semiconductor memory - Google Patents
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Abstract
Description
【発明の詳細な説明】
〔産業上の利用分野〕
この発明は、半導体記憶装置に関し、特に、ＳＲＡＭ
（Ｓｔａｔｉｃ Ｒａｎｄｏ−＾Ｃｃｅｓｓ Ｍｅｍｏ
ｒｙ）の小型化を図ったものである。[Detailed Description of the Invention] [Industrial Application Field] The present invention relates to a semiconductor memory device, and in particular to an SRAM.
(Static Rando-＾Ccess Memo
ry) is designed to be more compact.
従来のＳＲＡＭとしては、例えば、第４図（ａ）又は（
ｂ）に示すようなものがある。As a conventional SRAM, for example, FIG. 4(a) or (
There are some as shown in b).
即ち、第４図（ａ）に示すＳＲＡＭは、二つの抵抗Ｒ＋
、Ｒｔと、四つのＮチャネルＭＯ５（ＭｅｔａｌＯｘｉ
ｄｅ Ｓｅｍ１ｃｏｎｄｕｃｔｏｒ） トランジスタＴ
、 〜Ｔ、との六つの素子から構成されていて、電源ｖ
ａｎ及び接地ＧＮＤ間を、抵抗Ｒ１及びトランジスタＴ
。That is, the SRAM shown in FIG. 4(a) has two resistors R+
, Rt and four N-channel MO5 (MetalOxi
de Sem1conductor) Transistor T
, ~T, and the power supply v
A resistor R1 and a transistor T are connected between an and ground GND.
.
と、抵抗Ｒｔ及びトランジスタＴ４とで接続し、抵抗Ｒ
１及びトランジスタ１３間をトランジスタＴ、を介して
ビット線Ｂ１に接続し、抵抗Ｒ２及びトランジスタＴ４
をトランジスタＴ、を介してビット線Ｂｏに接続し、さ
らにトランジスタＴ。is connected to resistor Rt and transistor T4, and resistor Rt is connected to resistor Rt and transistor T4.
1 and transistor 13 are connected to bit line B1 via transistor T, and resistor R2 and transistor T4.
is connected to the bit line Bo via a transistor T, and further connected to a transistor T.
及びＴ２のゲートをワード線Ｗに、トランジスタＴ３の
ゲートを抵抗Ｒ１及びトランジスタＴ４間に、トランジ
スタＴ４のゲートを抵抗Ｒ１及びトランジスタＴ１間に
接続している。and T2 are connected to the word line W, the gate of the transistor T3 is connected between the resistor R1 and the transistor T4, and the gate of the transistor T4 is connected between the resistor R1 and the transistor T1.
また、第４図（ロ）に示すＳＲＡＭは、同図（ａ）に示
すＳＲＡＭにおいて、抵抗Ｒ１に代えてＰチャネルＭＯ
Ｓ）ランリスクＴ、を用い、抵抗Ｒ２に代えてＰチャネ
ルＭＯＳＩ−ランリスクＴ、を用い、さらに、トランジ
スタＴ３及びＴ、のゲートを共通とし、トランジスタＴ
４及びＴｂのゲートを共通として、二つのＣＭ ＯＳ
（Ｃｏａ＋ｐｌｅ＋５ｅｎｔａｒｙ ＭＯＳ）インバー
タ１及び２をたすき掛にしたメモリセルを形成している
。Furthermore, the SRAM shown in FIG. 4(b) has a P-channel MO instead of the resistor R1 in the SRAM shown in FIG. 4(a).
S) Using a run risk T, using a P-channel MOSI-run risk T in place of the resistor R2, and using a common gate for the transistors T3 and T.
4 and Tb gates in common, two CM OS
(Coa+ple+5entery MOS) A memory cell is formed in which inverters 1 and 2 are crossed.
そして、このような従来のＳＲＡＭは、メモリセルに電
源を供給し続けている限りデータが保持されるので、Ｄ
ＲＡ Ｍ （Ｄｙｎａｓｔｉｃ ＲＡＭ）とは異なり
、一定周期毎のリフレッシュが不要であるという利点が
ある。Conventional SRAMs retain data as long as power is supplied to the memory cells, so D
Unlike RAM (Dynamic RAM), it has the advantage of not requiring refreshing at regular intervals.
しかしながら、従来のＳＲＡＭは、そのメモリセルに通
常水つの素子を使用しているため、１つのトランジスタ
と１つの容量とで構成できるＤＲＡＭと比較して集積度
が低い（１／４程度）という課題がある。However, because conventional SRAMs usually use one element in their memory cells, they have a lower degree of integration (about 1/4) than DRAMs, which can be configured with one transistor and one capacitor. There is.
この発明は、このような従来の技術が有する未解決の課
題に着目してなされたものであり、上述したＳＲＡＭの
利点を生かしたまま、集積度の向上が図られる半導体記
憶装置を提供することを目的としている。The present invention has been made by focusing on such unresolved problems of the conventional technology, and an object of the present invention is to provide a semiconductor memory device that can improve the degree of integration while taking advantage of the above-mentioned advantages of SRAM. It is an object.
上記目的を達成するために、この発明は、サイリスタの
アノード側のＮ形層をＭＯＳ形トランジスタを介してビ
ット線に接続するとともに、前記ＭＯＳ形トランジスタ
のゲートをワード線に接続し、さらに、前記サイリスタ
のアノード及びカソードを電圧可変のデータ書込保持用
電源に接続した。In order to achieve the above object, the present invention connects the N-type layer on the anode side of the thyristor to the bit line via a MOS transistor, connects the gate of the MOS transistor to the word line, and The anode and cathode of the thyristor were connected to a variable voltage power supply for data writing and holding.
サイリスタがオフであってアノード及びカソード間に微
量の電流しか流れなければ、サイリスタのアノード側の
Ｎ形層の電位は、アノード及びカソード間電圧から約０
．７■だけ降下した値となるが、サイリスタがオンとな
ってアノード及びカソード間に多量の電流が流れると、
上記Ｎ形層の電位は、サイリスタのカソード側端子の電
位がＯＶであれば約０．７Ｖとなる。When the thyristor is off and only a small amount of current flows between the anode and cathode, the potential of the N-type layer on the anode side of the thyristor is approximately 0 from the voltage between the anode and cathode.
．． The value drops by 7■, but when the thyristor is turned on and a large amount of current flows between the anode and cathode,
The potential of the N-type layer is about 0.7V if the potential of the cathode side terminal of the thyristor is OV.
つまり、データ書込保持用電源の電圧を適宜調整してサ
イリスタをオフ又はオンとすると、サイリスタのアノー
ド側のＮ形層の電位は上記二つのいずれかの状態になり
、この二つの状態が論理値°“ビ°又は“０°゛に対応
する。In other words, when the thyristor is turned off or on by adjusting the voltage of the power supply for data writing and holding as appropriate, the potential of the N-type layer on the anode side of the thyristor will be in one of the two states mentioned above, and these two states are logical. Corresponds to the value °“bi°” or “0°”.
そして、ワード線によってＭＯＳ形トランジスタをオン
とすれば、上記Ｎ形層とビット線との間は接続されるか
ら、サイリスタに記憶されたデータがビット線を介して
読み出される。When the MOS transistor is turned on by the word line, the N-type layer and the bit line are connected, so that the data stored in the thyristor is read out via the bit line.
さらに、サイリスタは、アノード及びカソード間電圧を
所定の範囲で保持し続ければ、オン又はオフの状態を維
持するから、データ書込保持用電源の電圧を適宜調整す
れば、上記Ｎ形層に記憶されているデータは保持される
。Furthermore, if the voltage between the anode and the cathode is maintained within a predetermined range, the thyristor will maintain its on or off state. data will be retained.
以下、この発明の実施例を図面に基づいて説明する。 Embodiments of the present invention will be described below based on the drawings.
第１図乃至第３図は、本発明の一実施例を示す図である
。1 to 3 are diagrams showing one embodiment of the present invention.
先ず、構成を説明すると、第１図に示すように、電圧可
変の電源ｖｃｅと接地ＧＮＤとの間に、アノード側を電
源ｖｃｃに接続し且つカソード側を接地ＧＮＤに接続し
た状態でサイリスタ３が配設されている。First, to explain the configuration, as shown in FIG. 1, a thyristor 3 is connected between a variable voltage power supply VCE and the ground GND, with the anode side connected to the power supply VCC and the cathode side connected to the ground GND. It is arranged.
そして、サイリスタ３の上段側のトランジスタＴ１゜の
ベース（即ち、下段側のトランジスタ丁目のコレクタ）
がＮチャネルのＭＯＳ形トランジスタ（以下、ＮＭＯＳ
トランジスタと称す。）Ｔ１□を介してビット＆９！
Ｂに接続され、さらに、ＮＭＯＳトランジスタＴ、ｔの
ゲートがワード線Ｗに接続されている。Then, the base of the transistor T1° on the upper stage side of the thyristor 3 (that is, the collector of the transistor T1° on the lower stage side)
is an N-channel MOS transistor (hereinafter referred to as NMOS)
It is called a transistor. ) Bit & 9 via T1□!
Further, the gates of NMOS transistors T and t are connected to word line W.
第２図は、第１図に示す回路の断面構造の一例を示して
いる。FIG. 2 shows an example of the cross-sectional structure of the circuit shown in FIG.
即ち、Ｐ形層Ｐ、及びＰ２と、Ｎ形層Ｎ１及びＮ！とが
交互に重なり合ってサイリスタ３が構成されていて、Ｐ
形層Ｐ、、Ｎ形層ＮＩ及びＰ形層Ｐ２でＰＮＰ接合のト
ランジスタＴ、。が構成され、Ｎ形層Ｎ、、Ｐ形層Ｐ２
及びＮ形層ＮＺでＮＰＮ接合のトランジスタＴ、が構成
されている。That is, P-type layers P and P2 and N-type layers N1 and N! The thyristor 3 is constructed by overlapping alternately, and P
A transistor T, in a PNP junction with a type layer P,, an N type layer NI and a P type layer P2. is composed of an N-type layer N, , a P-type layer P2
The N-type layer NZ constitutes an NPN junction transistor T.
そして、Ｐ形層Ｐｔ内には、Ｎ形ＮＮ、が設けられてい
て、サイリスタ３のアノード側のＮ形層Ｎ１とＮ形層Ｎ
、ｌと間にゲート酸化膜４及びゲート電極５を形成して
、ＮＭＯＳトランジスタＴ１ｔが構成されている。In the P-type layer Pt, an N-type NN is provided, and an N-type layer N1 and an N-type layer N1 on the anode side of the thyristor 3 are provided.
, l, and a gate oxide film 4 and a gate electrode 5 are formed between them to form an NMOS transistor T1t.
さらに、Ｐ形層Ｐ、が電源■。、に接続され、Ｎ形層Ｎ
２が接地ＧＮＤに接続され、ゲート電極５がワード線Ｗ
に接続され、Ｎ形層Ｎ３がビット線Ｂに接続されている
。Furthermore, the P-type layer P is a power supply ■. , connected to the N-type layer N
2 is connected to the ground GND, and the gate electrode 5 is connected to the word line W.
The N-type layer N3 is connected to the bit line B.
ここで、本実施例では、電源ＶＣＣ及び接地ＧＮＤによ
って、データ書込保持用電源が構成されている。In this embodiment, the power supply VCC and the ground GND constitute a power supply for data writing and holding.
次に、本実施例の動作を説明する。Next, the operation of this embodiment will be explained.
第３図は、サイリスタ３の特性を示すグラフであり、横
軸はサイリスタ３の端子間（アノード及びカソード間）
電圧ＶＡＩＩ（本実施例では電源ＶＣＣの電圧）、縦軸
はサイリスタ３の端子間を流れる電流！である。FIG. 3 is a graph showing the characteristics of the thyristor 3, and the horizontal axis is between the terminals of the thyristor 3 (between the anode and the cathode).
The voltage VAII (in this example, the voltage of the power supply VCC), and the vertical axis is the current flowing between the terminals of the thyristor 3! It is.
即ち、サイリスタ３の端子間電圧■ＡＫがブレークオー
バ電圧Ｖ、。以下であれば、Ｎ形層Ｎ１及びＰ形層Ｐ２
間が逆バイアスであるため、サイリスタ３はオフであっ
て高抵抗状態であるから、電流■はほとんど流れない。That is, the voltage between the terminals of the thyristor 3 AK is the breakover voltage V. If below, the N-type layer N1 and the P-type layer P2
Since the thyristor 3 is off and in a high resistance state due to the reverse bias between the two, almost no current (2) flows.
しかし、端子間電圧ＶＡＩＩがブレークオーバ電圧ＶＩ
Ｇを越えると、サイリスタ３がオンとなって低抵抗状態
となり、電流■が急激に増大し、−旦オン状態となった
後は、端子間電圧ＶＡＩＩが下限電圧■、以下とならな
い限り、サイリスタ３はオン状態を維持する。つまり、
オン状態のサイリスタ３をオフとするには、端子間電圧
■□を、下限電圧■、以下（例えば、ＯＶ）とすればよ
い。However, the terminal voltage VAII is the breakover voltage VI
When the voltage exceeds G, the thyristor 3 turns on and enters a low resistance state, and the current ■ rapidly increases. 3 remains on. In other words,
In order to turn off the thyristor 3 in the on state, the inter-terminal voltage ■□ may be set to the lower limit voltage ■ or less (for example, OV).
そして、サイリスタ３がオフ状態であると、Ｎ形層Ｎ１
の電位は、端子間電圧ＶＡＫから約０．７■だけ降下し
た値となり、これを論理値゛１”に対応させるとともに
、サイリスタ３がオン状態であると、Ｎ形層Ｎ、の電位
は約０．７■であり、これを論理値“０“°に対応させ
る。Then, when the thyristor 3 is in the off state, the N-type layer N1
The potential of the N-type layer N is approximately 0.7 cm lower than the terminal voltage VAK, and this corresponds to the logical value "1". 0.7■, which corresponds to the logical value "0"°.
サイリスタ３に論理値″′１″゛を書き込むには、ワー
ド線Ｗを“Ｌ”レベルとしてＮＭＯＳトランジスタＴＩ
！をオフとするとともに、電源ＶＣＣの電位を下げるこ
とにより端子間電圧Ｖ０を０■とした後、電源■。、の
電位を上げることにより端子間電圧■□をブレークオー
バ電圧ＶＩＯ及び下限電圧ＶＬ間の所定のデータ保持電
圧■。に保持する。To write the logic value "'1" into the thyristor 3, the word line W is set to "L" level and the NMOS transistor TI
! After turning off the terminal voltage V0 to 0■ by lowering the potential of the power supply VCC, the power supply ■ is turned off. , by increasing the potential of the terminal voltage ■□ to a predetermined data retention voltage ■ between the breakover voltage VIO and the lower limit voltage VL. to hold.
また、サイリスタ３に論理値“０°゛を書き込むには、
同様にＮＭＯＳトランジスタＴ目をオフとするとともに
、電源ＶＣＣの電位を上げることにより端子間電圧Ｖ□
をブレークオーバ電圧■、。以上に上げてサイリスタ３
をオン状態とした後、端子間電圧■□をデータ保持電圧
■。に保持する。Also, to write the logical value “0°” to thyristor 3,
Similarly, by turning off the T-th NMOS transistor and increasing the potential of the power supply VCC, the voltage between the terminals V□
■ Breakover voltage. Raise it above thyristor 3
After turning on, the voltage between the terminals ■□ becomes the data retention voltage ■. to hold.
そして、サイリスタ３に記憶されているデータを読み出
すには、端子間電圧■□をデータ保持電圧Ｖ、に保持し
た状態で、ワード線Ｗを立ち上げてＮＭＯＳ）ランリス
クＴ’＋ｚをオンとし、Ｎ形層Ｎ、とビット線Ｂとを接
続して、その時のビット線Ｂの電位を読み取ればよい。Then, in order to read the data stored in the thyristor 3, with the inter-terminal voltage ■□ held at the data holding voltage V, the word line W is turned on and the NMOS) run risk T'+z is turned on. It is sufficient to connect the N-type layer N and the bit line B and read the potential of the bit line B at that time.
このように、本実施例の構成であれば、従来のＳＲＡＭ
と同様に、サイリスタ３に電源ＶＣＣを適宜供給し続け
ている限りデータが保持されるため、リフレッシュが不
要である。In this way, with the configuration of this embodiment, the conventional SRAM
Similarly, as long as the power supply VCC continues to be appropriately supplied to the thyristor 3, the data is retained, so refreshing is not necessary.
しかも、第１図及び第２図からも明らかなように、従来
のＳＲＡＭに比べて非常に少ない素子数で構成できると
ともに、その構造も簡易であるため、集積度の向上及び
コスト低減が図られる。Furthermore, as is clear from Figures 1 and 2, it can be constructed with a much smaller number of elements than conventional SRAMs, and its structure is simple, leading to improved integration and cost reduction. .
以上説明したように、本発明によれば、リフレッシュが
不要であるという従来のＳＲＡＭの利点を生かしたまま
、少ない素子数で構成できて集積度が向上するという効
果がある。As described above, according to the present invention, while taking advantage of the advantage of the conventional SRAM that refresh is not required, it can be configured with a small number of elements and the degree of integration is improved.
第１図は本発明の一実施例の構成を示す回路図、第２図
は本実施例の構成を示す断面図、第３図はサイリスタの
特性を示すグラフ、第４図（ａ）及び（ｂ）は従来のＳ
ＲＡＭの例を示す回路図である。
３・・・サイリスタ、Ｂ・・・ビット線、Ｗ・・・ワー
ド線、ＶＣＣ・・・電源、ＧＮＤ・・・接地、Ｔ、、、
Ｔ、、・・・トランジスタ、ＴＩ！・・・ＮＭＯＳトラ
ンジスタ、Ｐ、、Ｐ。FIG. 1 is a circuit diagram showing the configuration of an embodiment of the present invention, FIG. 2 is a sectional view showing the configuration of this embodiment, FIG. 3 is a graph showing the characteristics of the thyristor, and FIGS. b) is the conventional S
It is a circuit diagram showing an example of RAM. 3...Thyristor, B...bit line, W...word line, VCC...power supply, GND...ground, T...
T...Transistor, TI! ...NMOS transistor, P,,P.
Claims (1)
ンジスタを介してビット線に接続するとともに、前記Ｍ
ＯＳ形トランジスタのゲートをワード線に接続し、さら
に、前記サイリスタのアノード及びカソードを電圧可変
のデータ書込保持用電源に接続したことを特徴とする半
導体記憶装置。(1) Connect the N-type layer on the anode side of the thyristor to the bit line via a MOS transistor, and
1. A semiconductor memory device, wherein a gate of an OS type transistor is connected to a word line, and an anode and a cathode of the thyristor are connected to a voltage variable data write/hold power source.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2171127A JPH0461689A (en) | 1990-06-28 | 1990-06-28 | Semiconductor memory |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2171127A JPH0461689A (en) | 1990-06-28 | 1990-06-28 | Semiconductor memory |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0461689A true JPH0461689A (en) | 1992-02-27 |
Family
ID=15917485
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2171127A Pending JPH0461689A (en) | 1990-06-28 | 1990-06-28 | Semiconductor memory |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0461689A (en) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2003320700A (en) * | 2002-04-30 | 2003-11-11 | Nippon Sheet Glass Co Ltd | Light emitting element array chip, optically writing head and method for driving optically writing head |
| KR100713904B1 (en) * | 2001-06-29 | 2007-05-07 | 주식회사 하이닉스반도체 | Method for fabricating semiconductor device |
| JP2008028353A (en) * | 2006-06-22 | 2008-02-07 | Sony Corp | Semiconductor device, and driving method thereof |
-
1990
- 1990-06-28 JP JP2171127A patent/JPH0461689A/en active Pending
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100713904B1 (en) * | 2001-06-29 | 2007-05-07 | 주식회사 하이닉스반도체 | Method for fabricating semiconductor device |
| JP2003320700A (en) * | 2002-04-30 | 2003-11-11 | Nippon Sheet Glass Co Ltd | Light emitting element array chip, optically writing head and method for driving optically writing head |
| JP2008028353A (en) * | 2006-06-22 | 2008-02-07 | Sony Corp | Semiconductor device, and driving method thereof |
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