JPH04578Y2 - - Google Patents
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Description
【考案の詳細な説明】
(産業上の利用分野)
本考案はMOS FETを用い広帯域の高周波電
力をSEPP(Single Ended Push Pull)回路によ
り電力増幅する回路に関する。[Detailed Description of the Invention] (Field of Industrial Application) The present invention relates to a circuit that uses MOS FETs to amplify broadband high-frequency power using a SEPP (Single Ended Push Pull) circuit.
(従来技術)
従来この種の電力増幅回路としては第3図及び
第4図に示すものが知られている。第3図におい
て、入力端子1に入力された入力信号は、入力ト
ランスT1の2次巻線S1,S2によつて互いに
逆相に分割され、MOS FET TR1,TR2の各
ゲート、ソース間を励振する。トランジスタTR
1,TR2は負荷に対して交流的に並列接続とな
り交流出力端子として一つであるSEPP動作を行
ない、増幅された出力信号は出力結合コンデンサ
C3,C4で結合され、出力トランスT2でイン
ピーダンス変換後出力端子2へ出力される。(Prior Art) Conventionally, as this type of power amplifier circuit, those shown in FIGS. 3 and 4 are known. In Fig. 3, the input signal input to input terminal 1 is divided into opposite phases by secondary windings S1 and S2 of input transformer T1, and is excited between the gates and sources of MOS FETs TR1 and TR2. do. transistor tr
1. TR2 is connected in parallel to the load in AC mode and performs one SEPP operation as an AC output terminal, and the amplified output signal is combined by output coupling capacitors C3 and C4, and after impedance conversion by output transformer T2. It is output to output terminal 2.
端子3はゲートバイアス電源用端子、端子4は
ドレイン電源用端子である。符号C1,C2はゲ
ートバイアス用DCカツトコンデンサ、C5は電
源用側路コンデンサである。符号CH1はゲート
バイアス電圧供給用チヨークコイル、CH2,
CH3はMOS FETドレイン電流供給用チヨーク
コイルである。また、符号R1,R2はゲート終
端抵抗である。 Terminal 3 is a gate bias power supply terminal, and terminal 4 is a drain power supply terminal. C1 and C2 are gate bias DC cut capacitors, and C5 is a power supply bypass capacitor. Symbol CH1 is a gate bias voltage supplying coil, CH2,
CH3 is a choke coil for supplying MOS FET drain current. Further, symbols R1 and R2 are gate termination resistors.
(考案が解決しようとする問題点)
第3図に示すような従来増幅回路において解決
しなければならない問題点は次のようなものであ
る。(Problems to be solved by the invention) The problems to be solved in the conventional amplifier circuit as shown in FIG. 3 are as follows.
第1に、この種のSEPP回路ではトランジスタ
TR1のソース端子が増巾器の出力端子であるた
め、2次巻線S1には出力電圧が重畳していて、
第4図に示すような巻線S1,S2,P1の各巻
線間に存在する静電容量を通じて巻線S2に出力
電圧が帰還してしまう。各々のMOS FETの励
振電圧がゲート、ソース端子間に均一に印加され
なければ良好な出力特性を得る事が出来ないの
で、上記帰還現象に起因してトランジスタTR
1,TR2の励振電圧および位相に差が生ずる
と、プツシユプルバランスが悪化し、出力波形に
歪が発生し、広帯域アンプにおける高次高調波が
増大すると同時に能率も悪化する。 First, in this kind of SEPP circuit, the transistor
Since the source terminal of TR1 is the output terminal of the amplifier, the output voltage is superimposed on the secondary winding S1.
The output voltage is fed back to the winding S2 through the capacitance existing between the windings S1, S2, and P1 as shown in FIG. Good output characteristics cannot be obtained unless the excitation voltage of each MOS FET is uniformly applied between the gate and source terminals.
1. If there is a difference in the excitation voltage and phase of TR2, the push-pull balance will deteriorate, distortion will occur in the output waveform, high-order harmonics will increase in the broadband amplifier, and efficiency will also deteriorate.
第二に、MOS FETの絶縁ゲートには電流が
流れないため理論的には励振電力は零であるが、
ゲート、ソース間に入力容量Cgが存在するため、
高周波においてはこの入力容量に励振電流が流れ
てしまう。広帯域増幅器ではこの入力容量のた
め、高域程励振電力力が必要なうえ、入力端子1
でのインピーダンス特性が容量性となる。このた
め、ゲートソース間と並列にゲート終端抵抗R
1,R2を挿入しているが、使用帯域内におい
て、均一に良好な入力インピーダンス特性を得よ
うとするなら、この抵抗値は使用最高周波数での
入力容量のリアクタンス値に対して充分低い値で
なければならないし、帯域内での電力利得を均一
にしようとするなら、利得を補償する回路や負帰
還回路を用いる必要があり、回路が複雑となり電
力利得は低下する欠点があつた。 Second, since no current flows through the insulated gate of the MOS FET, theoretically the excitation power is zero, but
Since there is an input capacitance Cg between the gate and source,
At high frequencies, an excitation current flows through this input capacitor. Because of this input capacitance, wideband amplifiers require more excitation power at higher frequencies, and the input terminal 1
The impedance characteristic becomes capacitive. For this reason, the gate termination resistor R is connected in parallel between the gate and the source.
1, R2 is inserted, but if you want to obtain uniformly good input impedance characteristics within the band of use, this resistance value should be sufficiently low compared to the reactance value of the input capacitance at the highest frequency of use. In order to make the power gain uniform within the band, it is necessary to use a gain compensation circuit or a negative feedback circuit, which has the disadvantage that the circuit becomes complicated and the power gain decreases.
第三には、第3図の回路ではMOS FET TR
1,TR2のドレイン電流を供給するためのチヨ
ークコイルCH2,CH3が必要となる事である。
チヨークコイルCH2,CH3は小形化にするた
めダストコアやフエライトコアに巻線されるが、
直流の重畳した高周波電流により励磁されるた
め、コアの磁気飽和が発生し易く、低域周波数で
のインダクタンス不足を招き、出力特性が悪化す
るという欠点があつた。又、入力トランスT1の
構成如何によつては帰還電圧の位相回りが激しく
なるため、寄生振動や自己発振が発生し易くなり
増幅器の動作が著しく不安定となる不都合があ
る。 Thirdly, in the circuit shown in Figure 3, the MOS FET TR
1. Chiyork coils CH2 and CH3 are required to supply the drain current of TR2.
Chiyoke coils CH2 and CH3 are wound around dust cores or ferrite cores to make them more compact.
Because it is excited by a high-frequency current with a superimposed direct current, magnetic saturation of the core is likely to occur, leading to a lack of inductance at low frequencies and deteriorating output characteristics. Furthermore, depending on the configuration of the input transformer T1, the phase rotation of the feedback voltage becomes severe, which causes parasitic vibration and self-oscillation to easily occur, resulting in a disadvantage that the operation of the amplifier becomes extremely unstable.
本考案は、かかる従来技術の欠点を解消するも
のであつて、電力利得が高く、出力特性の良好な
かつ回路構成の比較的簡単な広帯域電力増幅回路
を提供することを目的とする。 SUMMARY OF THE INVENTION It is an object of the present invention to overcome the drawbacks of the prior art, and to provide a wideband power amplifier circuit with high power gain, good output characteristics, and a relatively simple circuit configuration.
(問題点を解決するための手段)
本考案によれば、1次、2次巻線間を静電シー
ルドした入力トランスと、L−Cで構成したロー
パスフイルタを入力回路に備えることによつて、
二つのMOS FETの励振電圧を均一にし、良好
なプツシユプルバランスを得て、出力波形歪を減
少させ、最低限の励振電力で励振出来るように電
力利得を高め、出力トランスの巻線を利用して
MOS FETのドレイン電流を供給する事により
チヨークコイルCH2,CH3を不要として回路
構成を簡素化し、かつ安定に能率良く動作し良好
な増幅出力を得る事を特徴とする。(Means for solving the problem) According to the present invention, by providing the input circuit with an input transformer with electrostatic shielding between the primary and secondary windings and a low-pass filter composed of L-C. ,
Equalizes the excitation voltage of the two MOS FETs, obtains a good push-pull balance, reduces output waveform distortion, increases the power gain so that excitation can be performed with the minimum excitation power, and utilizes the winding of the output transformer. do
By supplying the drain current of the MOS FET, the circuit configuration is simplified by eliminating the need for the choke coils CH2 and CH3, and it is characterized by stable and efficient operation and obtaining a good amplified output.
(実施例)
以下図面に示す本考案の一実施例につき詳説す
る。第3図において述べた部材と同一もしくは同
等のものには第3図に用いたものと同一の符号を
用いた。T3は入力バラントランス、5はL1,
L2,C6からなるローパスフイルター、T4,
T5はゲート入力トランス、R3,R4はゲート
終端抵抗、T6は出力トランスである。次に、動
作において、まず、増幅器の入力側回路から説明
すれば、入力端子1から入力された入力信号はバ
ラントランT3で不平衝平衡変換後、コイルL1
およびL2を通りゲート入力トランスT4および
T5の1次巻線を励磁する。ゲート入力トランス
2次側に現われた電圧はMOS FET TR1およ
びTR2のゲート・ソース間を励振し、ゲート終
端抵抗で終端される。トランスT4,T5の1次
巻線2次巻線比は1:1であり、トランス2次側
の負荷はゲート終端抵抗R3又はR4とゲート入
力容量Cgであるため、第1図の入力側の回路は
第2図の等価回路に表わされるように平衡π形の
3次ローパスフイルタとなる。(Example) An example of the present invention shown in the drawings will be described in detail below. Components that are the same as or equivalent to those described in FIG. 3 are designated by the same reference numerals as used in FIG. 3. T3 is the input balun transformer, 5 is L1,
Low pass filter consisting of L2, C6, T4,
T5 is a gate input transformer, R3 and R4 are gate termination resistors, and T6 is an output transformer. Next, in the operation, first, to explain from the input side circuit of the amplifier, the input signal input from the input terminal 1 is unbalanced and balanced converted by the balun transformer T3, and then the input signal is converted to the coil L1.
and L2 to excite the primary windings of gate input transformers T4 and T5. The voltage appearing on the secondary side of the gate input transformer excites between the gates and sources of MOS FETs TR1 and TR2, and is terminated at the gate termination resistor. The primary winding/secondary winding ratio of the transformers T4 and T5 is 1:1, and the load on the secondary side of the transformer is the gate termination resistor R3 or R4 and the gate input capacitance Cg, so the input side in Fig. 1 is The circuit becomes a balanced π-type third-order low-pass filter as shown in the equivalent circuit of FIG.
入力端子でのインピーダンスのうねりと通過域
リツプルを許容値内にし、カツトオフ周波数を使
用帯域外になるようにL1,L2,C6,R3,
R4の各値を決めれば帯域内では、入力信号は減
衰する事なくTR1およびTR2のゲートに印加
される。 L1, L2, C6, R3,
If each value of R4 is determined, the input signal is applied to the gates of TR1 and TR2 without attenuation within the band.
本回路では、第3図での回路と同等の入力イン
ピーダンス特性と出力周波数特性とするとき、ゲ
ート終端抵抗R3,R4の値は第3図の抵抗R
1,R2の値の2倍以上に大きく出来るため、電
力利得は第3図の回路の場合の2倍以上となる。 In this circuit, when the input impedance characteristics and output frequency characteristics are the same as those in the circuit shown in Fig. 3, the values of the gate termination resistors R3 and R4 are the same as the resistance R shown in Fig. 3.
Since the value of 1, R2 can be increased to more than twice the value, the power gain is more than twice that of the circuit shown in FIG.
また、ゲート入力トランスT4,T5は別個の
フエライトコアに巻線されたトランスであり、1
次巻線、2次巻線間に静電シールドが施してある
ため、第3図の入力トランスT1のように出力の
電圧が下側のMOS FET TR2の入力に帰還す
るような事はない。このため不都合な発振現象も
生じなくなり、又、入力回路も全て平衡回路とな
つているため、励振バランスが良く、TR1と
TR2の励振電圧は等しくなり、位相ずれが生じ
ないため、能率良くプツシユプル増巾が行なわれ
て、出力の高調波含有率は非常に小さくなる。 Further, gate input transformers T4 and T5 are transformers wound on separate ferrite cores, and 1
Since an electrostatic shield is provided between the next winding and the secondary winding, the output voltage will not be fed back to the input of the lower MOS FET TR2, unlike the input transformer T1 shown in FIG. This eliminates any undesirable oscillation phenomena, and since all the input circuits are balanced circuits, the excitation balance is good and TR1 and
Since the excitation voltages of TR2 are equal and no phase shift occurs, push-pull amplification is performed efficiently and the harmonic content of the output becomes extremely small.
次に出力側回路であるが、出力トランスT6に
は二つの1次巻線P2,P3があり、ひとつの同
じフエライトコアに同じ巻線数で巻いてある。ま
た、巻線P2にはMOS FET TR1のドレイン
DC電流が流れ、巻線P3にはMOS FET TR2
のドレインDC電流が流れるが、この二つの電流
は互いに逆向きに流れ、直流による磁束が打消し
合うため、フエライトコアの磁気飽和が発生しな
いため、出力特性の悪化が防止される。また、第
3図の回路のようなチヨークコイルCH2,CH
3と結合コンデンサC4が不要となるため、回路
構成の簡素化に有効である。 Next, regarding the output side circuit, the output transformer T6 has two primary windings P2 and P3, which are wound with the same number of turns around the same ferrite core. In addition, the drain of MOS FET TR1 is connected to winding P2.
DC current flows and winding P3 has MOS FET TR2
The drain DC current flows, but these two currents flow in opposite directions, and the magnetic flux caused by the DC cancels out, so magnetic saturation of the ferrite core does not occur, and deterioration of the output characteristics is prevented. In addition, the circuit coils CH2 and CH like the circuit in Figure 3 can be used.
3 and the coupling capacitor C4 are unnecessary, which is effective in simplifying the circuit configuration.
(考案の効果)
以上説明したように、本考案によればMOS
FETのゲート入力容量にもかかわらず、高い電
力利得を得る事が出来るため、励振電力は従来回
路に比して半分以下となり、又二つのMOS
FETの励振バランスが良いため無駄なドレイン
電流が流れず、能率が向上し、出力波形歪が減少
するため高調波除去回路が簡単になり、二つの
MOS FETのドレイン電流は出力トランスの1
次巻線を利用して流れるため、ドレイン電流供給
用チヨークコイルが不要となつて回路が単純にな
り、増幅器としての電気的特性が大巾に向上する
利点がある。(Effect of the invention) As explained above, according to the invention, MOS
Despite the gate input capacitance of the FET, it is possible to obtain a high power gain, so the excitation power is less than half that of the conventional circuit, and the two MOS
Since the excitation balance of the FET is good, unnecessary drain current does not flow, improving efficiency, and reducing output waveform distortion, simplifying the harmonic removal circuit.
The drain current of the MOS FET is 1 of the output transformer.
Since the current flows through the secondary winding, there is no need for a drain current supply drain coil, which simplifies the circuit, and has the advantage of greatly improving the electrical characteristics of the amplifier.
第1図は本考案の一実施例を示す回路図、第2
図は第1図における入力回路の等価回路図、第3
図は従来のMOS FETを使用したSEPP形広帯域
増幅回路図、及び第4図は第3図における入力ト
ランスの巻線間静電結合状態を示す図面である。
1……増幅回路入力端子、2……増幅回路出力
端子、3……ゲートバイアス電源端子、4……ド
レイン電源端子、T1……入力トランス、T2…
…出力トランス、P1……T1,1次巻線、S
1,S2……T1,2次巻線、CH1……ゲート
バイアス電圧供給用チヨークコイル、CH2,
CH3……ドレイン電流供給用チヨークコイル、
R1,R2……ゲート終端抵抗、TR1,TR2
……MOS FET、C1,C2……ゲートバイア
スDCカツトコンデンサ、C3,C4……出力結
合コンデンサ、C5……ドレイン電源用側路コン
デンサ、T3……バラントランス、5……ローパ
スフイルタ、L1,L2……ローパスフイルタ用
コイル、C6……ローパスフイルタ用コンデン
サ、T4,T5……ゲート入力トランス、T6…
…出力トランス、P2,P3……T6用1次巻
線、R3,R4……ゲート終端抵抗。
Figure 1 is a circuit diagram showing one embodiment of the present invention;
The figure is an equivalent circuit diagram of the input circuit in Figure 1, and Figure 3 is an equivalent circuit diagram of the input circuit in Figure 1.
The figure is a diagram of a SEPP type broadband amplifier circuit using conventional MOS FETs, and FIG. 4 is a drawing showing the state of capacitive coupling between the windings of the input transformer in FIG. 3. 1...Amplification circuit input terminal, 2...Amplification circuit output terminal, 3...Gate bias power supply terminal, 4...Drain power supply terminal, T1...Input transformer, T2...
...Output transformer, P1...T1, primary winding, S
1, S2...T1, secondary winding, CH1...chiyoke coil for gate bias voltage supply, CH2,
CH3...Chiyoke coil for drain current supply,
R1, R2...Gate termination resistance, TR1, TR2
...MOS FET, C1, C2...gate bias DC cut capacitor, C3, C4...output coupling capacitor, C5...drain power supply bypass capacitor, T3...balance transformer, 5...low pass filter, L1, L2 ...Low pass filter coil, C6...Low pass filter capacitor, T4, T5...Gate input transformer, T6...
...Output transformer, P2, P3...Primary winding for T6, R3, R4...Gate termination resistance.
Claims (1)
ぞれ別々のチヨークコイルに直列接続され、互い
に並列接続された形の一対のMOS FETが、負
荷に対して交流的に並列接続となつて交流出力端
子が一つであるシングル・エンド・プツシユ・プ
ル(SEPP)回路による高周波用の広帯域電力増
幅回路において、入力回路には、前記一対の
MOS FETのそれぞれのゲート端子に接続され、
1次2次巻線間が静電シールドされた2個のゲー
ト入力トランスと、該2個のゲート入力トランス
のそれぞれの1次側に接続され前記MOS FET
のゲート入力容量を含めてコイルとコンデンサで
構成される平衡形のローパスフイルタとを備え、
かつ出力回路には、直流電源に対して前記チヨク
コイルに代えて互いに逆相に巻かれた一対の1次
巻線がそれぞれ前記MOS FETに直列接続され
た出力トランスを備えたことを特徴とする広帯域
電力増幅回路。 It is a transformer input type, and a pair of MOS FETs are connected in series to separate CHI York coils for the DC power supply, and connected in parallel to each other, and are connected in parallel to the load for the AC output terminal. In a high-frequency broadband power amplifier circuit using a single-ended push-pull (SEPP) circuit, the input circuit includes the pair of
Connected to each gate terminal of MOS FET,
Two gate input transformers whose primary and secondary windings are electrostatically shielded, and the MOS FET connected to the primary side of each of the two gate input transformers.
Equipped with a balanced low-pass filter consisting of a coil and a capacitor, including the gate input capacitance of
and the output circuit is equipped with an output transformer in which a pair of primary windings wound in opposite phases to each other in place of the DC power supply coil are each connected in series with the MOS FET. Power amplifier circuit.
Priority Applications (1)
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|---|---|---|---|
| JP10779485U JPH04578Y2 (en) | 1985-07-15 | 1985-07-15 |
Applications Claiming Priority (1)
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Publications (2)
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| JP10779485U Expired JPH04578Y2 (en) | 1985-07-15 | 1985-07-15 |
Country Status (1)
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Families Citing this family (3)
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|---|---|---|---|---|
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-
1985
- 1985-07-15 JP JP10779485U patent/JPH04578Y2/ja not_active Expired
Also Published As
| Publication number | Publication date |
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