JPH0444768B2 - - Google Patents
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- JPH0444768B2 JPH0444768B2 JP59037332A JP3733284A JPH0444768B2 JP H0444768 B2 JPH0444768 B2 JP H0444768B2 JP 59037332 A JP59037332 A JP 59037332A JP 3733284 A JP3733284 A JP 3733284A JP H0444768 B2 JPH0444768 B2 JP H0444768B2
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Classifications
-
- G—PHYSICS
- G05—CONTROLLING; REGULATING
- G05B—CONTROL OR REGULATING SYSTEMS IN GENERAL; FUNCTIONAL ELEMENTS OF SUCH SYSTEMS; MONITORING OR TESTING ARRANGEMENTS FOR SUCH SYSTEMS OR ELEMENTS
- G05B19/00—Programme-control systems
- G05B19/02—Programme-control systems electric
- G05B19/04—Programme control other than numerical control, i.e. in sequence controllers or logic controllers
- G05B19/05—Programmable logic controllers, e.g. simulating logic interconnections of signals according to ladder diagrams or function charts
- G05B19/058—Safety, monitoring
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- Physics & Mathematics (AREA)
- General Physics & Mathematics (AREA)
- Engineering & Computer Science (AREA)
- Automation & Control Theory (AREA)
- Programmable Controllers (AREA)
- Tests Of Electronic Circuits (AREA)
- Testing And Monitoring For Control Systems (AREA)
Description
【発明の詳細な説明】
〔発明の属する技術分野〕
この発明は、デイジタル入出力装置(Di/Dp)
を所定の態様で制御するプログラムコントローラ
(以下、単にPCともいう。)のデイジタル入出力
データを収集し、その時間的推移をタイムチヤー
ト形式で表示することにより、プログラムコント
ローラの動作を試験する試験装置に関する。[Detailed description of the invention] [Technical field to which the invention pertains] This invention relates to a digital input/output device (D i /D p )
A test device that tests the operation of a program controller (hereinafter also simply referred to as a PC) by collecting digital input/output data of the program controller (hereinafter also simply referred to as a PC) that controls the program controller in a predetermined manner and displaying the temporal changes in time chart format. Regarding.
一般に、PCによつて制御されるDi/Dpには、
動作速度の早いものと遅いものとがあるため、そ
のデータをサンプリングする周期はそれぞれの動
作速度に合わせることが望ましく、したがつて、
PCではその制御対象によつて任意の周期を選択
してサンプリングができるようにされている。し
かしながら、このサンプリング周期をPCの動作
周期よりも大きく設定すると、条件成立に至るデ
ータの推移を見逃してしまい、その試験ができな
くなるという欠点を有している。
In general, D i /D p controlled by a PC is:
Since some operate at fast speeds and others operate at slow speeds, it is desirable to match the data sampling period to each operating speed.
The PC allows sampling to be performed by selecting an arbitrary period depending on the object to be controlled. However, if this sampling period is set to be larger than the operating period of the PC, the data transition that leads to the establishment of the condition will be overlooked, making it impossible to perform the test.
この発明はこのような欠点を除去すべくなされ
たもので、プログラムコントローラの動作を、通
常は制御対象である入出力装置に合う時間的推移
で知ることができるようにするとともに、データ
が変化する直前においては、プログラムコントロ
ーラの動作周期に合つた時間的推移で知ることが
できるようにして、条件成立に至るデータの見逃
しを防止することが可能なプログラムコントロー
ラ試験装置を提供することを目的とするものであ
る。
This invention was made to eliminate these drawbacks, and it makes it possible to know the operation of a program controller in terms of a time course that matches the input/output device that is normally controlled, and also allows data to change. It is an object of the present invention to provide a program controller testing device that can prevent data that leads to the establishment of a condition from being overlooked by making it possible to know the last minute from a temporal transition that matches the operating cycle of the program controller. It is something.
この発明は、プログラマブルコントローラのデ
イジタル入出力データをその動作周期で取り込ん
で記憶するとともに、制御対象に合つた所定周期
でもデータを記憶することにより、入出力データ
の推移を通常は制御対象に合つた周期で、また、
所定の条件が成立する直前についてはプログラム
コントローラの動作周期でそれぞれ表示し得るよ
うにしたものである。
This invention captures and stores the digital input/output data of a programmable controller at its operating cycle, and also stores the data at a predetermined cycle that suits the controlled object, so that the transition of the input/output data can be normally adjusted to suit the controlled object. Periodically, also
The time immediately before a predetermined condition is satisfied can be displayed at each operating cycle of the program controller.
第1図はこの発明の実施例を示す構成図、第1
A図は第1図の入出力番号(NO)記憶部の構成
を示す構成図、第1B図は同じく表示条件記憶部
の構成を示す構成図、第1C図は同じくデータ収
集部の構成を示す構成図、第1D図は同じく詳細
データ記憶部の構成を示す構成図、第2図は表示
例を示すタイムチヤートである。第1図におい
て、1はキーボード、2は入出力NO記憶部、3
はサンプリング周期記憶部、4は条件記憶部、5
はタイマ部、6はデータ収集部、7はデイジタル
入出力部(Di/Dp)、8は詳細データ記憶部、9
はデータ記憶部、10は条件比較部、11は表示
部である。
FIG. 1 is a configuration diagram showing an embodiment of the present invention.
Figure A is a configuration diagram showing the configuration of the input/output number (NO) storage unit in Figure 1, Figure 1B is a configuration diagram showing the configuration of the display condition storage unit, and Figure 1C is also a configuration diagram showing the configuration of the data collection unit. Similarly, FIG. 1D is a configuration diagram showing the configuration of the detailed data storage section, and FIG. 2 is a time chart showing a display example. In Figure 1, 1 is the keyboard, 2 is the input/output NO storage unit, and 3 is the keyboard.
is a sampling period storage section, 4 is a condition storage section, 5
is a timer section, 6 is a data collection section, 7 is a digital input/output section (D i /D p ), 8 is a detailed data storage section, 9
10 is a data storage section, 10 is a condition comparison section, and 11 is a display section.
キーボード1は、データを収集すべき入出力装
置の番号(NO)、サンプリング周期、表示条件
の設定等を行ない、入出力NO記憶部2は第1A
図の如く構成され、キーボード1にて指定された
入出力装置NOを記憶する。サンプリング周期記
憶部3は、キーボード1により指定された入出力
装置NO毎に、その入出力データをプログラムコ
ントローラの動作周期の何倍の周期でデータを収
集するのかを記憶し、表示条件記憶部4は第1B
図の如く構成され、入出力NO記憶部2に記憶さ
れた各入出力装置がどんな状態(ON、OFF)に
なつたときにデータ収集を停止するかを、各入出
力装置毎に“1”,“0”のON、OFFデータとし
て記憶する。タイマ部5は、プログラムコントロ
ーラの動作周期信号S1と、これをサンプリング周
期記憶部3に記憶された記憶値倍にしたサンプリ
ング周期信号S2とを出力し、データ収集部6はこ
の動作周期信号S1またはサンプリング周期信号S2
が与えられたとき、入出力NO記憶部2に記憶さ
れた番号の入出力データをDi/Dp7から読み込
んで、第1C図の如く記憶する。このとき、動作
周期信号S1とともに読み込まれる入出力データ
は、第1D図の如く詳細データ記憶部8に記憶さ
れる一方、サンプリング周期信号S2とともに読み
込まれる入力データは、詳細データ記憶部8と同
様に構成されるデータ記憶部9に記憶される。な
お、第1D図に示されるポイタPは現時点の入出
力データ格納位置を示すもので、これは入出力デ
ータが格納される毎に+1されるが、格納位置の
最後に来たら再び最初に戻る如く構成されてい
る。条件比較部10は、動作周期信号S1とともに
読み込まれる入出力部7からのデータと、表示条
件記憶部4に記憶された停止条件データとを比較
し、一致したとき条件成立信号S3を出力してデー
タ収集部6によるデータの収集を停止させるとと
もに、表示部11をしてデータ記憶部8または9
の内容を表示させる。なお、このとき表示される
データは、データ記憶部8または9のポインタに
て示される位置迄の内容であり、具体的には第2
図の如きタイムチヤート形式で表示される。ま
た、記憶部8または、9のいずれの内容を表示す
るかは、オペレータの指示によつて選択し得るよ
うにされている。 The keyboard 1 is used to set the number (NO) of the input/output device from which data should be collected, sampling period, display conditions, etc.
It is configured as shown in the figure, and stores the input/output device number specified on the keyboard 1. The sampling cycle storage unit 3 stores, for each input/output device number specified by the keyboard 1, the frequency at which the input/output data is collected, which is multiple times the operation cycle of the program controller, and displays the display condition storage unit 4. is 1st B
It is configured as shown in the figure, and the state (ON, OFF) of each input/output device stored in the input/output NO storage unit 2 is set as "1" for each input/output device to indicate when data collection will be stopped. , “0” is stored as ON/OFF data. The timer unit 5 outputs the operating cycle signal S 1 of the program controller and the sampling cycle signal S 2 which is multiplied by the value stored in the sampling cycle storage unit 3, and the data collecting unit 6 outputs this operating cycle signal S 2 . S 1 or sampling period signal S 2
is given, the input/output data of the number stored in the input/output NO storage section 2 is read from D i /D p 7 and stored as shown in FIG. 1C. At this time, the input/output data read together with the operating period signal S 1 is stored in the detailed data storage section 8 as shown in FIG. 1D, while the input data read together with the sampling period signal S 2 is stored in the detailed data storage section 8. The data is stored in a data storage section 9 having a similar structure. Note that the pointer P shown in Figure 1D indicates the current input/output data storage position, which is incremented by 1 each time input/output data is stored, but when it reaches the end of the storage position, it returns to the beginning again. It is structured as follows. The condition comparison unit 10 compares the data from the input/output unit 7 read together with the operation cycle signal S 1 and the stop condition data stored in the display condition storage unit 4, and outputs a condition fulfillment signal S 3 when they match. to stop data collection by the data collection unit 6, and display the display unit 11 to display the data storage unit 8 or 9.
Display the contents of. Note that the data displayed at this time is the content up to the position indicated by the pointer in the data storage unit 8 or 9, and specifically, the data displayed in the second
It is displayed in a time chart format as shown in the figure. Further, the content of the storage section 8 or 9 to be displayed can be selected by an operator's instruction.
ここで、例えば第2図に示される時刻tの如
く、第1の入出力装置の入出力データが“0”か
ら“1”に変化する点のデータ推移を表示しよう
とするときは、第1A図に示される入出力番号記
憶部2には入出力番号“1”が登録されるととも
に、第1B図に示される表示条件記憶部4の第1
入出力装置に対応する部分に“1”が記憶され
る。なお、このとき、サンプリング周期記憶部3
には、第1入出力装置の動作速度に適したサンプ
リング周期nが設定されることは云う迄もない。
このような設定が行なわれた後、データ収集部6
による入出力データの収集が第1C図の如く行な
われると、動作周期信号S1をもつて第1入出力装
置の詳細データが記憶部8に第1D図の如く格納
される一方、動作周期信号S1のn倍の周期(信号
S2)をもつて第1入出力装置のデータが記憶部9
に格納される。そして、時刻tにおいて、第1入
出力装置の表示条件記憶部4に設定された条件デ
ータと、データ収集部6を介して得られた条件デ
ータと、データ収集部6を介して得られた第1入
出力装置のデータとが一致したことが条件比較部
10にて検出されると、条件成立信号S3を出力し
てデータ収集部6によるデータ収集を停止させる
とともに、表示部11を駆動し、記憶部9または
8の内容を表示させる。この場合、データ記憶部
9だけであると、そのサンプリング周期の設定如
何によつては、第1入出力装置の時刻tにおける
“0”から“1”へのデータ推移を見逃すおそれ
があることから、詳細データ記憶部8によつてこ
れを防止しているものである。もつとも、詳細デ
ータ記憶部8の容量が無限にあれば如何なる場合
にも対処することができるが、それでは余りにも
容量がぼう大になり過ぎて実用的では無いので、
この実施例の如く構成することによつて、メモリ
容量の節約を図つているということができる。 Here, when trying to display the data transition at the point where the input/output data of the first input/output device changes from "0" to "1", such as time t shown in FIG. The input/output number "1" is registered in the input/output number storage section 2 shown in the figure, and the first number of the display condition storage section 4 shown in FIG.
“1” is stored in the portion corresponding to the input/output device. Note that at this time, the sampling period storage unit 3
Needless to say, the sampling period n suitable for the operating speed of the first input/output device is set.
After these settings are made, the data collection unit 6
When the input/output data is collected as shown in FIG. 1C, the detailed data of the first input/output device is stored in the storage unit 8 as shown in FIG. 1D with the operation cycle signal S1, while the operation cycle signal S 1 times n times the period (signal
S 2 ), the data of the first input/output device is stored in the storage section 9.
is stored in Then, at time t, the condition data set in the display condition storage section 4 of the first input/output device, the condition data obtained via the data collection section 6, and the condition data obtained via the data collection section 6 are combined. When the condition comparison unit 10 detects that the data of the input/output device 1 match, the condition comparison unit 10 outputs a condition fulfillment signal S3 to stop the data collection by the data collection unit 6, and also drives the display unit 11. , the contents of the storage section 9 or 8 are displayed. In this case, if only the data storage section 9 is used, depending on the setting of its sampling period, there is a risk of missing the data transition from "0" to "1" at time t of the first input/output device. This is prevented by the detailed data storage section 8. Of course, if the detailed data storage section 8 had an infinite capacity, it would be possible to deal with any situation, but that would make the capacity too large to be practical.
By configuring as in this embodiment, it can be said that memory capacity is saved.
以下、第3を参照して動作を具体的に説明す
る。なお第3図は、本発明の実施例の動作例説明
図である。 The operation will be specifically explained below with reference to the third example. Note that FIG. 3 is an explanatory diagram of an example of operation of the embodiment of the present invention.
実施例における第1メモリ(詳細データ記憶部
8)には、コントローラの動作周期にてサンプリ
ングされたデータがサイクリツクに記憶され、第
2メモリ(詳細データ記憶部9)には、前記動作
周期の所定値倍(制御対象に応じて決定される)
にてサンプリングされたデータがサイクリツクに
記憶される。 The first memory (detailed data storage section 8) in the embodiment cyclically stores data sampled at the operating cycle of the controller, and the second memory (detailed data storage section 9) stores data sampled at the operating cycle of the controller. Value multiplication (determined according to the controlled object)
Data sampled at is stored cyclically.
第2のメモリのサンプリング周期を第1メモリ
のサンプリング周期の例えば3倍とした場合に、
第n入力No.のサンプリング状態は、第3図aのよ
うになり、これを記憶する第1、2メモリの記憶
内容は、それぞれ第3図bのようになる。 If the sampling period of the second memory is, for example, three times the sampling period of the first memory,
The sampling state of the n-th input number is as shown in FIG. 3a, and the storage contents of the first and second memories storing this are as shown in FIG. 3b, respectively.
なお、第1メモリの記憶容量を10データ分とし
た場合、A10からのデータはA1からのデータとサ
イクリツクに置き換えられる。第2メモリも同様
にサイクリツクに置き換えられる。従つて部分的
には同じデータが記憶されることになる。この第
12メモリの記憶内容に基づくタイムチヤートは第
3図cのようになる。 Note that when the storage capacity of the first memory is set to 10 data, the data from A10 is replaced by the data from A1 and cyclic data. The second memory is similarly replaced by a cyclic one. Therefore, partially the same data will be stored. This first
12 The time chart based on the stored contents of the memory is as shown in Figure 3c.
第3図から明らかなように、制御対象に応じて
決定される動作周期にサンプリングされたデータ
を記憶する第2メモリ(データ記憶部9)を設け
ることにより、限られたメモリ容量にて制御対象
である入出力装置に合う長時間にわたるタイムチ
ヤートを表示することができる。 As is clear from FIG. 3, by providing a second memory (data storage unit 9) that stores data sampled at an operation cycle determined according to the controlled object, the controlled object can be controlled using a limited memory capacity. It is possible to display a time chart over a long period of time that matches the input/output device.
但し、このタイムチヤートでは詳しいこと(詳
細)がわからないので、コントローラの動作周期
にてサンプリングされたデータを記憶する第1メ
モリ(詳細データ記憶部8)を設け、この第1メ
モリの記憶内容もタイムチヤートで表示できるよ
うにして条件成立に至る詳細データがわかるよう
にしているわけである。 However, since this time chart does not provide detailed information, a first memory (detailed data storage section 8) is provided to store data sampled at the operating cycle of the controller, and the stored contents of this first memory are also time sensitive. The detailed data that led to the fulfillment of the conditions can be seen on the chart.
本発明は、限られた記憶容量のメモリを用いて
制御対象である入出力装置に合う長時間のタイム
チヤートおよび条件成立に至る詳細データのタイ
ムチヤートの両方を表示可能としたコントローラ
の試験装置の提供を目的としたものであること
は、先にも述べた通りである。 The present invention provides a controller testing device that is capable of displaying both a long-term time chart suitable for an input/output device to be controlled and a time chart of detailed data leading to the establishment of conditions using a memory with a limited storage capacity. As stated earlier, the purpose is to provide information.
この発明によれば、プログラムコントローラの
入出力データを、プログラムコントローラの動作
周期およびそのn倍の周期でそれぞれ記憶する2
種類の記憶部を設けることにより、制御対象に合
つた時間推移でデータを表示することが可能にな
るとともに、条件成立に至る直前のデータを詳細
に表示することができるのでデータの推移を見逃
すおそれがなくなるという利点がもたらされるも
のである。
According to the present invention, the input/output data of the program controller is stored at the operating cycle of the program controller and at a cycle n times the operating cycle of the program controller.
By providing a storage unit for each type, it is possible to display data with a time transition that suits the controlled object, and the data immediately before the condition is satisfied can be displayed in detail, so there is no risk of overlooking data transitions. This has the advantage of eliminating
第1図はこの発明の実施例を示す構成図、第1
A図は第1図の入出力番号記憶部の構成を示す構
成図、第1B図は同じく表示条件記憶部の構成を
示す構成図、第1C図は同じくデータ収集部の構
成を示す構成図、第1D図は同じく詳細データ記
憶部の構成を示す構成図、第2図は表示例を示す
タイムチヤート、第3図は本発明の一実施例の動
作例説明図、である。
符号説明、1……キーボード、2……入出力番
号記憶部、3……サンプリング周期記憶部、4…
…表示条件記憶部、5……タイマ部、6……デー
タ収集部、7……デイジタル入出力装置(Di/
Dp)、8……詳細データ記憶部、9……データ記
憶部、10……条件比較部、11……表示部。
FIG. 1 is a configuration diagram showing an embodiment of the present invention.
Figure A is a configuration diagram showing the configuration of the input/output number storage unit in Figure 1, Figure 1B is a configuration diagram showing the configuration of the display condition storage unit, and Figure 1C is a configuration diagram showing the configuration of the data collection unit. FIG. 1D is a block diagram showing the structure of the detailed data storage section, FIG. 2 is a time chart showing an example of display, and FIG. 3 is a diagram illustrating an example of operation of an embodiment of the present invention. Description of symbols, 1...keyboard, 2...input/output number storage section, 3...sampling cycle storage section, 4...
...Display condition storage unit, 5...Timer unit, 6...Data collection unit, 7...Digital input/output device (D i /
D p ), 8... Detailed data storage section, 9... Data storage section, 10... Condition comparison section, 11... Display section.
Claims (1)
を入出力するプログラムコントローラの、該入出
力データを収集しその時間的推移をタイムチヤー
ト形式で表示することにより、前記プログラムコ
ントローラの動作を試験する試験装置であつて、 プログラムコントローラの前記動作周期で収集
される入出力データを各制御対象対応に記憶する
第1のメモリと、該第1のメモリによつて収集さ
れるデータのうち各制御対象に適する前記動作周
期の所定値倍の周期で収集されるデータだけを各
制御対象対応に記憶する第2のメモリと、前記第
1のメモリに記憶されるデータが予め設定された
条件を満たすか否かを個々に判断し該条件を満た
したときデータの収集を停止させる条件判別手段
と、前記第1のメモリに記憶されたデータと第2
のメモリに記憶されたデータとを選択的に切り換
え表示する表示手段と、を有して成ることを特徴
とするプログラムコントローラ試験装置。[Scope of Claims] 1. By collecting input/output data of a program controller that inputs/outputs data related to each controlled object in a predetermined operation cycle and displaying its temporal changes in a time chart format, the program controller can be operated. A test device for testing operation, comprising: a first memory for storing input/output data collected in the operation cycle of a program controller corresponding to each controlled object; a second memory that stores only data collected at a cycle that is a predetermined value times the operating cycle that is suitable for each controlled object, and the data that is stored in the first memory is set in advance; condition determination means for individually determining whether or not a condition is satisfied and stopping data collection when the condition is satisfied;
1. A program controller testing device comprising: display means for selectively switching and displaying data stored in a memory of the program controller.
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP59037332A JPS60183610A (en) | 1984-03-01 | 1984-03-01 | Test device for program controller |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP59037332A JPS60183610A (en) | 1984-03-01 | 1984-03-01 | Test device for program controller |
Publications (2)
Publication Number | Publication Date |
---|---|
JPS60183610A JPS60183610A (en) | 1985-09-19 |
JPH0444768B2 true JPH0444768B2 (en) | 1992-07-22 |
Family
ID=12494671
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP59037332A Granted JPS60183610A (en) | 1984-03-01 | 1984-03-01 | Test device for program controller |
Country Status (1)
Country | Link |
---|---|
JP (1) | JPS60183610A (en) |
-
1984
- 1984-03-01 JP JP59037332A patent/JPS60183610A/en active Granted
Also Published As
Publication number | Publication date |
---|---|
JPS60183610A (en) | 1985-09-19 |
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