JPH04368020A - Frequency synthesizer - Google Patents
Frequency synthesizerInfo
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- JPH04368020A JPH04368020A JP3169156A JP16915691A JPH04368020A JP H04368020 A JPH04368020 A JP H04368020A JP 3169156 A JP3169156 A JP 3169156A JP 16915691 A JP16915691 A JP 16915691A JP H04368020 A JPH04368020 A JP H04368020A
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Landscapes
- Stabilization Of Oscillater, Synchronisation, Frequency Synthesizers (AREA)
Abstract
Description
【0001】0001
【産業上の利用分野】本発明は、小型,低消費電力かつ
高速に周波数が切り換えられる周波数シンセサイザの構
成に関し、特に移動通信用無線装置の局部発振器へ適用
可能な周波数シンセサイザに関する。BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to the structure of a frequency synthesizer that is small in size, has low power consumption, and can switch frequencies at high speed, and particularly relates to a frequency synthesizer that can be applied to a local oscillator of a mobile communication radio device.
【0002】0002
【従来の技術】移動通信用の無線装置は、複数の異なる
周波数で送受信を行うため、内部の局部発振器に周波数
シンセサイザを使用している。この周波数シンセサイザ
は図12に示すような位相同期ループ(以下、PLL)
を構成している。電圧制御発振回路(以下、VCO)の
出力周波数は入力の直流電圧(制御電圧)にしたがって
変化する。移動通信等に使用する局部発振器はPPMオ
ーダーの周波数安定度を必要とするが、VCO単体でこ
のような周波数安定度を実現するのは困難である。これ
を安定化するために、PLLを構成して出力周波数の安
定度を基準発振器の安定度まで高めている。この周波数
シンセサイザの出力周波数は、可変分周回路の分周比N
により切り換えられる。PLLは基準発振回路の出力周
波数frefと可変分周回路の出力周波数f0/Nとが
等しくなるように動作するので、2. Description of the Related Art Radio equipment for mobile communication uses a frequency synthesizer as an internal local oscillator in order to perform transmission and reception at a plurality of different frequencies. This frequency synthesizer is a phase-locked loop (hereinafter referred to as PLL) as shown in Figure 12.
It consists of The output frequency of a voltage controlled oscillator circuit (hereinafter referred to as VCO) changes according to the input DC voltage (control voltage). Local oscillators used in mobile communications and the like require frequency stability on the PPM order, but it is difficult to achieve such frequency stability with a single VCO. In order to stabilize this, a PLL is configured to increase the stability of the output frequency to that of the reference oscillator. The output frequency of this frequency synthesizer is determined by the frequency division ratio N of the variable frequency divider circuit.
It can be switched by Since the PLL operates so that the output frequency fref of the reference oscillation circuit and the output frequency f0/N of the variable frequency divider circuit are equal,
【0003】0003
【数1】[Math 1]
【0004】0004
【数2】[Math 2]
【0005】となる。分周比は整数であるから、出力周
波数frefの間隔で設定できる。このような周波数シ
ンセサイザを移動無線用通信装置に搭載するためには回
路の小型化が重要となる。このため、回路の集積化を容
易に行えるように、位相比較回路や可変分周回路はディ
ジタル回路で実現されている。このように、従来使用さ
れている位相比較回路はディジタル回路で実現されてい
るが、検出した位相差をパルス幅に比例して出力するよ
うな半アナログ的なものである。その動作例について図
13に示す。可変分周回路出力信号が基準発振回路出力
信号に比べて遅れている場合、位相比較回路はその位相
差に比例したパルス幅の遅れ信号Dを出力する。また、
可変分周回路出力信号が基準発振回路出力信号に比べて
進んでいる場合は、位相比較回路はその位相差に比例し
たパルス幅の進み信号Uを出力する。このように検出し
た位相差を図14に示すようなループフィルタに加え、
このループフィルタ出力をVCOの制御電圧としていた
。
このように従来の位相比較回路は、半アナログ的な動作
であるため、後段に接続されるループフィルタはアナロ
グ回路で実現されている。したがって、ループフィルタ
を含めた回路のディジタル化が困難となる。[0005] Since the frequency division ratio is an integer, it can be set at intervals of the output frequency fref. In order to incorporate such a frequency synthesizer into a mobile radio communication device, it is important to miniaturize the circuit. For this reason, the phase comparator circuit and the variable frequency divider circuit are implemented using digital circuits to facilitate circuit integration. In this way, conventionally used phase comparator circuits are implemented as digital circuits, but they are semi-analog circuits that output the detected phase difference in proportion to the pulse width. An example of its operation is shown in FIG. When the variable frequency divider circuit output signal lags behind the reference oscillation circuit output signal, the phase comparator circuit outputs a lag signal D having a pulse width proportional to the phase difference. Also,
If the variable frequency divider circuit output signal leads the reference oscillation circuit output signal, the phase comparator circuit outputs a lead signal U having a pulse width proportional to the phase difference. The phase difference detected in this way is added to a loop filter as shown in Fig. 14,
This loop filter output was used as the control voltage of the VCO. As described above, since the conventional phase comparison circuit operates in a semi-analog manner, the loop filter connected to the subsequent stage is realized by an analog circuit. Therefore, it becomes difficult to digitize the circuit including the loop filter.
【0006】一方、移動通信用の無線装置において、無
線周波数を高速で切り換える必要性が近年高まってきて
いる。このため、周波数シンセサイザの周波数の高速切
換が必要となっている。上記したように、周波数シンセ
サイザはPLLによる負帰還ループを構成しているので
、希望周波数に切り換えるためにはループの特性に依存
した一定の切換時間を必要とする。図12の構成で、移
動通信用の800MHZ帯シンセサイザを設計すると、
周波数を25MHZ切り換えるための切換時間は約20
msとなる。しかし1ms以下の周波数切換時間を要求
されるシステムも具体化しつつある。このような周波数
切換の高速化を図るため、従来、図15に示すようなシ
ンセサイザが提案されている(特願昭63−21858
6号)。このシンセサイザは、A/D変換回路,D/A
変換回路及び設定回路と図12のPLL回路から構成さ
れる。さらに設定回路は、電圧設定回路と分周比設定回
路とから構成され、マイクロプロセッサやROM,RA
M等のディジタル回路で実現される。このシンセサイザ
の周波数切換は、分周比Nの変更と同時にD/A変換回
路からVCOの制御電圧をプリセットする。プリセット
する電圧は、希望周波数に相当するVCO制御電圧であ
るため、周波数切換に伴いループフィルタの出力電圧は
変化しない。したがって周波数を高速に切り換えること
ができる。On the other hand, in recent years, there has been an increasing need for high-speed switching of radio frequencies in wireless devices for mobile communication. Therefore, high-speed switching of the frequency of the frequency synthesizer is required. As described above, since the frequency synthesizer constitutes a negative feedback loop using a PLL, a certain switching time depending on the characteristics of the loop is required in order to switch to a desired frequency. When designing an 800MHz band synthesizer for mobile communication with the configuration shown in Figure 12,
The switching time to switch the frequency to 25MHz is approximately 20
ms. However, systems that require a frequency switching time of 1 ms or less are also taking shape. In order to speed up such frequency switching, a synthesizer as shown in FIG. 15 has been proposed (Japanese Patent Application No. 63-21858).
No. 6). This synthesizer includes an A/D conversion circuit, a D/A
It is composed of a conversion circuit, a setting circuit, and a PLL circuit shown in FIG. Furthermore, the setting circuit is composed of a voltage setting circuit and a frequency division ratio setting circuit, and is connected to a microprocessor, ROM, RA
This is realized using a digital circuit such as M. This frequency switching of the synthesizer presets the control voltage of the VCO from the D/A conversion circuit at the same time as the frequency division ratio N is changed. Since the preset voltage is the VCO control voltage corresponding to the desired frequency, the output voltage of the loop filter does not change with frequency switching. Therefore, the frequency can be switched at high speed.
【0007】図15の構成で分周比設定回路は、外部か
ら周波数データを入力すると、その周波数に相当する分
周比Nを可変分周回路に設定する。また、電圧設定回路
は、外部からの周波数データを入力すると、VCOにプ
リセットすべき制御電圧データをD/A変換回路に設定
する。或る周波数fに対応するVCOの制御電圧VC(
f)は、D/A変換回路からのプリセット電圧をVPR
ST、PLL回路の制御電圧をVPLLとすると、In the configuration shown in FIG. 15, when frequency data is input from the outside, the frequency division ratio setting circuit sets a frequency division ratio N corresponding to the frequency in the variable frequency division circuit. Moreover, when the voltage setting circuit receives external frequency data, it sets control voltage data to be preset in the VCO in the D/A conversion circuit. The control voltage VC of the VCO corresponding to a certain frequency f (
f) is the preset voltage from the D/A conversion circuit
If the control voltage of ST and PLL circuit is VPLL,
【0
008】0
008]
【数3】[Math 3]
【0009】となり、VPLLは周波数にかかわらず一
定となる。このように、VCOの制御電圧をD/A変換
回路を使用してPLL回路に設定すれば、VCOの制御
電圧対出力周波数特性が変化しない限り、出力周波数の
変更にかかわらずループフィルタの出力電圧VPLLは
変わらない。しかし、周辺温度が大きく変動するとVC
Oの出力周波数対制御電圧特性が変化する。このため、
D/A変換回路でVCOの制御電圧をプリセットしても
、ループフィルタの出力電圧は周波数にかかわらず一定
とならず、VPLLは周波数に依存するのでVPLL(
f)となる。
この場合、周波数切換に伴いループフィルタ出力電圧が
変化することになり、周波数切換が高速に行えなくなる
。これを防止するために、電圧設定回路は、A/D変換
回路を用いてVCOの出力周波数対制御電圧特性を監視
する。電圧設定回路は、A/D変換回路を用いてループ
フィルタ出力電圧の変化を読み込み、この結果によりD
/A変換回路に設定すべきデータを修正し、常に高速に
周波数を切り換えられるようにする。このようなVCO
の出力周波数対制御電圧特性の変化に対する補償方法は
既に特願平1−273773号に示されている。このよ
うにPLL回路にVCOの制御電圧をプリセットするプ
リセット回路を設ければ、周波数が高速に切り換えられ
る。しかし、A/D変換回路とD/A変換回路の変換特
性に相違があると、その差はVCO特性変動の補償誤差
となり、広い温度範囲で高速に周波数が切り換えられな
くなる。また、小型化や低消費電力化を考慮するとプリ
セット回路の回路規模を小さくすることが望ましい。##EQU1## The VPLL is constant regardless of the frequency. In this way, if the control voltage of the VCO is set in the PLL circuit using a D/A conversion circuit, the output voltage of the loop filter will be controlled regardless of the change in the output frequency, as long as the control voltage vs. output frequency characteristic of the VCO does not change. VPLL remains unchanged. However, if the ambient temperature fluctuates significantly, the VC
The output frequency vs. control voltage characteristic of O changes. For this reason,
Even if the control voltage of the VCO is preset by the D/A conversion circuit, the output voltage of the loop filter will not be constant regardless of the frequency, and since VPLL depends on the frequency, VPLL (
f). In this case, the loop filter output voltage changes with frequency switching, making it impossible to perform frequency switching at high speed. To prevent this, the voltage setting circuit uses an A/D conversion circuit to monitor the output frequency versus control voltage characteristics of the VCO. The voltage setting circuit uses an A/D conversion circuit to read changes in the loop filter output voltage, and based on this result, D
Modify the data to be set in the /A conversion circuit so that the frequency can always be switched at high speed. A VCO like this
A method of compensating for changes in output frequency vs. control voltage characteristics has already been disclosed in Japanese Patent Application No. 1-273773. If a preset circuit for presetting the control voltage of the VCO is provided in the PLL circuit in this manner, the frequency can be switched at high speed. However, if there is a difference in conversion characteristics between the A/D conversion circuit and the D/A conversion circuit, the difference results in a compensation error for VCO characteristic fluctuations, making it impossible to switch the frequency at high speed over a wide temperature range. Furthermore, in consideration of miniaturization and lower power consumption, it is desirable to reduce the circuit scale of the preset circuit.
【0010】0010
【発明が解決しようとする課題】移動通信用無線装置に
搭載される周波数シンセサイザは、小型でなければなら
ない。このため、集積化が容易な回路構成としなければ
ならないが、従来は主要な回路がディジタル化できない
ので、集積化が難しく装置を小型に構成できないという
欠点があった。また、周波数切換時間の短縮は、従来、
図15に示すような構成で実現されているが、A/D変
換回路とD/A変換回路とで変換特性に差を生じると、
VCO特性変動が高精度で補償できないという欠点があ
った。さらに、周波数切換の高速化に伴って回路規模が
増大し、装置を低消費電力化できないという欠点があっ
た。A frequency synthesizer mounted on a mobile communication radio device must be small. For this reason, it is necessary to have a circuit configuration that is easy to integrate, but in the past, since the main circuits could not be digitized, it was difficult to integrate and the device could not be made compact. In addition, shortening the frequency switching time can be achieved by
This is realized with the configuration shown in FIG. 15, but if there is a difference in conversion characteristics between the A/D conversion circuit and the D/A conversion circuit,
There was a drawback that VCO characteristic fluctuations could not be compensated with high precision. Furthermore, as the speed of frequency switching increases, the circuit size increases, making it impossible to reduce the power consumption of the device.
【0011】[0011]
【課題を解決するための手段】上述の課題を解決するた
め、位相比較回路をカウンタ回路とラッチ回路とにより
構成してディジタル化するとともに、その後段に接続さ
れるループフィルタもディジタル回路で構成するように
したものである。[Means for solving the problem] In order to solve the above problem, the phase comparison circuit is constructed from a counter circuit and a latch circuit and is digitized, and the loop filter connected to the subsequent stage is also constructed from a digital circuit. This is how it was done.
【0012】0012
【作用】したがって、従来の周波数シンセサイザの主要
回路である位相比較回路及びループフィルタがディジタ
ル化されるため、従来、使用されていたA/D変換回路
が不要となる。この結果、A/D変換回路とD/A変換
回路との間の変換特性の差に起因するVCO特性変動の
補償誤差を無くすることができ、温度変動によりVCO
の特性が変動しても常に高速の周波数切換が可能となる
。[Operation] Therefore, since the phase comparator circuit and loop filter, which are the main circuits of the conventional frequency synthesizer, are digitized, the conventional A/D conversion circuit is no longer necessary. As a result, it is possible to eliminate compensation errors for VCO characteristic fluctuations caused by differences in conversion characteristics between the A/D conversion circuit and the D/A conversion circuit, and
High-speed frequency switching is always possible even if the characteristics of
【0013】[0013]
【実施例】以下、本発明について図面を参照して説明す
る。図1は本発明の一実施例を示すブロック図である。
図12の従来例と異なる点は位相比較回路をカウンタ回
路とラッチ回路1とで構成し、この後段に接続するルー
プフィルタをディジタル化している点である。また、デ
ィジタルループフィルタ出力をVCOの制御電圧とする
ため、D/A変換回路をディジタルループフィルタの後
段に接続している。なお、可変分周回路は従来と同様で
ある。以下にディジタル位相比較回路を中心に各回路の
動作を説明する。位相比較回路は、従来においてもディ
ジタル化されたものが一般的に使用されている。しかし
、位相差をパルス幅で表す半アナログ的な構成であった
。これに対し、図1に示す本構成のディジタル位相比較
回路は、カウンタ回路と第1のラッチ回路とから構成さ
れる。カウンタとして8ビットのカウンタを使用した場
合のディジタル位相比較回路の動作を図2に示す。カウ
ンタは、基準発振回路の出力パルスをカウントし、その
カウント結果を8ビットのパラレルデータとして出力す
る。図2の鋸波状の信号は、8ビットのカウント値を表
しており、厳密に表現するならば基準発振回路の出力パ
ルスに同期した階段状の鋸波となっている。カウント値
の最大値は8ビットデータであるから「255」であり
、入力パルスの数が「255」を越えると「0」に戻る
。また、カウンタのカウント値が「0」から「255」
を一巡する繰り返し周期1/frefは、基準発振回路
の出力周波数をfCLK、カウンタのビット数をmとす
ると、DESCRIPTION OF THE PREFERRED EMBODIMENTS The present invention will be explained below with reference to the drawings. FIG. 1 is a block diagram showing one embodiment of the present invention. The difference from the conventional example shown in FIG. 12 is that the phase comparator circuit is composed of a counter circuit and a latch circuit 1, and the loop filter connected to the subsequent stage is digitalized. Further, in order to use the digital loop filter output as the control voltage of the VCO, a D/A conversion circuit is connected to the downstream of the digital loop filter. Note that the variable frequency divider circuit is the same as the conventional one. The operation of each circuit will be explained below, focusing on the digital phase comparator circuit. Digital phase comparison circuits have generally been used in the past as well. However, it had a semi-analog configuration in which the phase difference was expressed as a pulse width. On the other hand, the digital phase comparison circuit of this configuration shown in FIG. 1 is composed of a counter circuit and a first latch circuit. FIG. 2 shows the operation of the digital phase comparison circuit when an 8-bit counter is used as the counter. The counter counts the output pulses of the reference oscillation circuit and outputs the count result as 8-bit parallel data. The sawtooth signal in FIG. 2 represents an 8-bit count value, and to be more precise, it is a step-like sawtooth signal synchronized with the output pulse of the reference oscillation circuit. The maximum value of the count value is "255" since it is 8-bit data, and returns to "0" when the number of input pulses exceeds "255". Also, the count value of the counter is from "0" to "255".
The repetition period 1/fref for one round is as follows, where fCLK is the output frequency of the reference oscillation circuit, and m is the number of bits of the counter.
【0014】[0014]
【数4】[Math 4]
【0015】となり、これは図12に示したシンセサイ
ザのfrefに相当する。図2の例では8ビットカウン
タの値は、オフセットバイナリで位相を表しており、こ
れが+πradから−πradの位相に相当する。図2
は位相同期状態における可変分周回路出力とカウンタ出
力値であるところの基準位相φrefを表している。回
路全体は、可変分周回路出力の立ち上がりが基準位相0
radに一致するような負帰還ループとなっている。デ
ィジタル位相比較回路のカウント値であるところの基準
位相φrefと可変分周回路出力との位相差検出は、可
変分周回路出力(Latch1)でカウンタ回路のカウ
ント値をラッチすることにより行う。本構成のPLL回
路の同期過程は、従来のシンセサイザと同様であり、デ
ィジタルループフィルタに積分要素を加えれば、PLL
回路は2次系として振る舞い、定常状態において可変分
周回路出力の立ち上がりは基準位相0radと一致する
。定常状態における周波数f0は、This corresponds to fref of the synthesizer shown in FIG. In the example of FIG. 2, the value of the 8-bit counter represents the phase in offset binary, which corresponds to the phase from +πrad to −πrad. Figure 2
represents the variable frequency divider circuit output and the reference phase φref, which is the counter output value, in a phase synchronized state. In the entire circuit, the rising edge of the variable frequency divider circuit output is the reference phase 0.
This is a negative feedback loop that matches rad. Detection of the phase difference between the reference phase φref, which is the count value of the digital phase comparison circuit, and the variable frequency divider circuit output is performed by latching the count value of the counter circuit with the variable frequency divider circuit output (Latch1). The synchronization process of the PLL circuit with this configuration is similar to that of a conventional synthesizer, and if an integral element is added to the digital loop filter, the PLL circuit
The circuit behaves as a secondary system, and the rise of the variable frequency divider circuit output coincides with the reference phase 0rad in a steady state. The frequency f0 in steady state is
【0016】[0016]
【数5】[Math 5]
【0017】のように表せる。以上に述べたディジタル
位相比較回路の出力は、ディジタルループフィルタに加
えられる。ディジタルループフィルタを周波数領域で図
14のアナログループフィルタと同様の周波数特性に設
計すれば、図1のPLL回路は図12の従来例と同様に
動作する。なお、ディジタルループフィルタの実現方法
は次の第2の実施例において詳細に説明する。以上の説
明のように本実施例により、VCOと基準発振回路を除
く部分を全てディジタル化することができる。一方、従
来のアナログループフィルタ内部のコンデンサは、マイ
クロファラッド程度にしなければならないのでIC化に
よる小型化は困難である。It can be expressed as follows. The output of the digital phase comparison circuit described above is applied to a digital loop filter. If the digital loop filter is designed to have the same frequency characteristics as the analog loop filter of FIG. 14 in the frequency domain, the PLL circuit of FIG. 1 will operate in the same manner as the conventional example of FIG. 12. Note that a method for realizing the digital loop filter will be explained in detail in the following second embodiment. As described above, according to this embodiment, all parts except the VCO and the reference oscillation circuit can be digitized. On the other hand, since the capacitor inside a conventional analog loop filter must be on the order of microfarads, it is difficult to miniaturize it by using an IC.
【0018】次に第2の実施例について説明する。この
第2実施例は、ディジタルループフィルタ回路に必要な
タイミング信号の供給方法に関するものであり、その構
成を図3に示す。図1と異なる点は、可変分周回路の後
段にタイミング回路を設け、この回路がディジタル位相
比較回路,ディジタルループフィルタ回路にラッチ信号
を供給している。次に、ディジタルループフィルタの実
現方法をアナログ形のループフィルタと対比して説明す
る。従来、PLL周波数シンセサイザで用いられている
アナログ形のループフィルタは、図14のような構成で
あり、この伝達関数F(s)は、低周波領域では無限大
となり、高周波領域ではR1/R2となる一定の値とな
り、Next, a second embodiment will be explained. This second embodiment relates to a method of supplying a timing signal necessary to a digital loop filter circuit, and its configuration is shown in FIG. The difference from FIG. 1 is that a timing circuit is provided after the variable frequency divider circuit, and this circuit supplies latch signals to the digital phase comparator circuit and the digital loop filter circuit. Next, a method for implementing a digital loop filter will be explained in comparison with an analog type loop filter. Conventionally, an analog loop filter used in a PLL frequency synthesizer has a configuration as shown in FIG. becomes a constant value,
【0019】[0019]
【数6】[Math 6]
【0020】のように表せる。ディジタルループフィル
タ回路は、これと同様の周波数特性を有するように実現
する。ディジタルループフィルタ回路の実施例を図4に
示す。フィルタ入力信号の積分は、ディジタル加算回路
2とラッチ回路2とにより行う。また、フィルタの高周
波域の利得を得るために、ディジタル加算回路3は、積
分結果であるラッチ2の出力とフィルタ入力信号とを加
算して出力する。さらに、第1,第2の重み回路は、入
力値をそれぞれK1倍,K2倍する回路である。このフ
ィルタの伝達関数F(s)は、第2のラッチ回路のラッ
チ周期をflatch2とすれば、It can be expressed as follows. A digital loop filter circuit is realized to have frequency characteristics similar to this. An embodiment of the digital loop filter circuit is shown in FIG. Integration of the filter input signal is performed by a digital adder circuit 2 and a latch circuit 2. Furthermore, in order to obtain a gain in the high frequency range of the filter, the digital addition circuit 3 adds the output of the latch 2, which is the integration result, and the filter input signal and outputs the result. Furthermore, the first and second weighting circuits are circuits that multiply the input value by K1 and K2, respectively. The transfer function F(s) of this filter is expressed as follows, assuming that the latch period of the second latch circuit is flatch2.
【0021】[0021]
【数7】[Math 7]
【0022】のように表せる。したがってK1,K2,
flatch2を適当に選べば、アナログ形のフィルタ
と同様の特性を実現できる。なお、ラッチ3はディジタ
ル加算回路3の桁上げ信号伝搬時間中における不確定な
信号の出力を避けるために設けてある。タイミング回路
は、位相比較回路と上記のループフィルタにラッチ信号
を供給する。これらラッチ信号のタイミングの一例を図
5に示す。タイミング回路は、可変分周回路の出力信号
の立ち上がりを検出して、この直後にLatch1の立
ち上がりにより位相をラッチする。次に、ループフィル
タにLatch2を出力して積分を行い、最後に確定し
たループフィルタ出力をLatch3でラッチする。図
5の例において、Latch2のラッチ周期flatc
h2は可変分周回路出力周波数と同じになっているが、
flatch2は適当な値に選ぶことができる。したが
って、ディジタルループタイミングはK1,K2,fl
atch2を可変してその特性を適当に設定できる。以
上のようなタイミング回路を設ければ図4のようなディ
ジタルループフィルタを使用してPLLを構成できる。It can be expressed as follows. Therefore, K1, K2,
If flatch2 is selected appropriately, characteristics similar to those of an analog type filter can be achieved. Note that the latch 3 is provided to avoid outputting an uncertain signal during the carry signal propagation time of the digital adder circuit 3. The timing circuit supplies a latch signal to the phase comparator circuit and the loop filter described above. An example of the timing of these latch signals is shown in FIG. The timing circuit detects the rising edge of the output signal of the variable frequency divider circuit, and latches the phase immediately after this by the rising edge of Latch1. Next, Latch2 is output to the loop filter to perform integration, and finally the determined loop filter output is latched at Latch3. In the example of FIG. 5, the latch period of Latch2 is flatc
h2 is the same as the variable frequency divider circuit output frequency,
flatch2 can be selected to an appropriate value. Therefore, the digital loop timing is K1, K2, fl
By varying atch2, its characteristics can be set appropriately. If a timing circuit as described above is provided, a PLL can be configured using a digital loop filter as shown in FIG.
【0023】次に、第3の実施例について説明する。こ
の実施例はPLL周波数シンセサイザにおける周波数切
換の高速化に関するものである。この例を図6に示す。
本構成が図15の従来例の高速切換周波数シンセサイザ
と異なる点は、PLL回路をディジタル化したため、電
圧設定回路入力に設けていたA/D変換回路を削除して
いる。また、ディジタル加算回路を使用してVCO制御
電圧をプリセットしている。本実施例において周波数を
高速に切り換えるためには、図15に示した従来の高速
切換周波数シンセサイザと同様に、可変分周回路の分周
比Nの変更と同時にVCO制御電圧をプリセットする。
従来は、電圧設定回路出力とループフィルタ出力をアナ
ログの加算回路で加算してその加算出力をVCO制御電
圧としているが、本実施例では、プリセット回路にD/
A変換回路を持たず、電圧設定回路出力のディジタル値
をディジタル加算回路を用いてディジタルループフィル
タ出力と加算し、その加算結果をD/A変換回路でVC
O制御電圧に変換する。VCO制御電圧VCは、電圧設
定回路出力をVPRST(f),ディジタルループフィ
ルタ出力をVPLLとすれば、Next, a third embodiment will be explained. This embodiment relates to speeding up frequency switching in a PLL frequency synthesizer. An example of this is shown in FIG. This configuration differs from the conventional high-speed switching frequency synthesizer shown in FIG. 15 in that the PLL circuit is digitized, so the A/D conversion circuit provided at the input of the voltage setting circuit is eliminated. Additionally, a digital adder circuit is used to preset the VCO control voltage. In order to switch the frequency at high speed in this embodiment, the VCO control voltage is preset at the same time as the frequency division ratio N of the variable frequency divider circuit is changed, similar to the conventional high speed switching frequency synthesizer shown in FIG. Conventionally, the output of the voltage setting circuit and the output of the loop filter are added by an analog adder circuit and the added output is used as the VCO control voltage, but in this embodiment, the preset circuit includes a D/
Without an A conversion circuit, the digital value of the voltage setting circuit output is added to the digital loop filter output using a digital addition circuit, and the addition result is added to the VC using a D/A conversion circuit.
Convert to O control voltage. The VCO control voltage VC is as follows, assuming that the voltage setting circuit output is VPRST(f) and the digital loop filter output is VPLL.
【0024】[0024]
【数8】[Math. 8]
【0025】と表される。したがって、希望周波数に相
当したVPRST(f)を設定すれば、出力周波数にか
かわらずVPLLは一定であり、高速に周波数を切り換
えることができる。また、VCOの出力周波数対制御電
圧特性の変動を監視するため、電圧設定回路はループフ
ィルタ出力VPLLを監視しなけばならない。従来の高
速切換周波数シンセサイザの電圧設定回路はA/D変換
回路を使用してループフィルタ出力を監視しているのに
対し、本実施例ではループフィルタ出力がディジタル量
であるため、電圧設定回路はA/D変換回路を使用しな
いでループフィルタ出力を監視する。It is expressed as follows. Therefore, if VPRST(f) corresponding to the desired frequency is set, VPLL is constant regardless of the output frequency, and the frequency can be switched at high speed. Additionally, in order to monitor variations in the output frequency vs. control voltage characteristics of the VCO, the voltage setting circuit must monitor the loop filter output VPLL. While the voltage setting circuit of a conventional high-speed switching frequency synthesizer uses an A/D conversion circuit to monitor the loop filter output, in this embodiment, the loop filter output is a digital quantity, so the voltage setting circuit is To monitor loop filter output without using an A/D conversion circuit.
【0026】次にこのシンセサイザの第4の実施例を図
7に示す。上記第3実施例と異なる点は、ディジタル加
算回路1の出力を電圧設定回路に入力していることであ
る。第3実施例で説明したように、VCOの制御電圧対
出力周波数の変化は、ディジタルループフィルタ出力V
PLLの測定により監視する。この監視はディジタル加
算回路出力を測定しても同様に行える。ただし、この場
合、ディジタル加算回路出力はVCOの制御電圧VCと
なるので、VPLLは、Next, a fourth embodiment of this synthesizer is shown in FIG. The difference from the third embodiment is that the output of the digital adder circuit 1 is input to the voltage setting circuit. As explained in the third embodiment, the change in VCO control voltage versus output frequency is determined by the digital loop filter output V
Monitor by measuring PLL. This monitoring can be similarly performed by measuring the output of the digital adder circuit. However, in this case, the digital adder circuit output becomes the control voltage VC of the VCO, so the VPLL is
【0027】[0027]
【数9】[Math. 9]
【0028】のように、測定値であるVC(f)から電
圧設定回路出力であるVPRST(f)を差し引く必要
がある。次にこのシンセサイザの第5の実施例を図8に
示す。この実施例は上記第3実施例において、可変分周
回路出力にタイミング回路を挿入した構成である。そし
てタイミング回路は、可変分周器出力の立ち上がり、ま
たは立ち下がりを検出してディジタル位相比較回路とデ
ィジタルループフィルタにラッチ信号を供給する。この
タイミング回路の動作は第2実施例と同様に行えば良い
。As shown in the following, it is necessary to subtract the voltage setting circuit output VPRST(f) from the measured value VC(f). Next, a fifth embodiment of this synthesizer is shown in FIG. This embodiment has a configuration in which a timing circuit is inserted into the output of the variable frequency divider circuit in the third embodiment. The timing circuit detects the rise or fall of the variable frequency divider output and supplies a latch signal to the digital phase comparison circuit and the digital loop filter. The operation of this timing circuit may be performed in the same manner as in the second embodiment.
【0029】次にこのシンセサイザの第6の実施例を図
9に示す。上記第5実施例と異なる点は、ディジタル加
算回路1の出力を電圧設定回路に入力していることであ
る。ディジタルループフィルタ出力VPLLの算出は第
3実施例と同様に行えば良い。Next, a sixth embodiment of this synthesizer is shown in FIG. The difference from the fifth embodiment is that the output of the digital adder circuit 1 is input to the voltage setting circuit. The digital loop filter output VPLL may be calculated in the same manner as in the third embodiment.
【0030】次にこのシンセサイザの第7の実施例を図
10に示す。本実施例は、図6の実施例にリセット制御
回路を付加した構成である。上記したように、周波数を
高速で切り換えるために、図6の実施例は可変分周回路
の分周比の設定と同時に、電圧設定回路がD/A変換回
路にVCOの制御電圧をプリセットする。しかし、次に
述べる理由により周波数切換時に出力周波数が変動する
。Next, a seventh embodiment of this synthesizer is shown in FIG. This embodiment has a configuration in which a reset control circuit is added to the embodiment of FIG. As described above, in order to switch the frequency at high speed, in the embodiment of FIG. 6, the voltage setting circuit presets the control voltage of the VCO in the D/A conversion circuit at the same time as setting the frequency division ratio of the variable frequency dividing circuit. However, the output frequency fluctuates during frequency switching due to the following reasons.
【0031】周波数切換時には、D/A変換回路にVC
Oの制御電圧を設定するが、D/A変換回路は、入力デ
ータをセットしてからこれをアナログ電圧値に変換する
ために時間を必要とする。この時間は、通常、基準周波
数frefに比べて短く、出力周波数はこの時間で希望
周波数に到達する。しかし、時間により可変分周回路出
力の位相が微妙に変化する。この位相差を生じると、P
LLはこれを修正するため、出力周波数が変動してしま
う。この位相差は分周比に比例して大きくなる。特に移
動通信の場合分周比は30000以上と大きいため、周
波数切換時の位相差が問題となる。[0031] At the time of frequency switching, VC is applied to the D/A conversion circuit.
The control voltage of O is set, but the D/A conversion circuit requires time to set the input data and then convert it into an analog voltage value. This time is usually shorter than the reference frequency fref, and the output frequency reaches the desired frequency within this time. However, the phase of the output of the variable frequency divider circuit changes slightly over time. When this phase difference occurs, P
Since LL corrects this, the output frequency fluctuates. This phase difference increases in proportion to the frequency division ratio. Particularly in the case of mobile communications, the frequency division ratio is as large as 30,000 or more, so the phase difference at the time of frequency switching becomes a problem.
【0032】この問題を解決するため、リセット制御回
路を設けて周波数切換時に可変分周回路をリセットする
。図10において、リセット制御回路は、ゼロ位相検出
回路とパルス発生回路とからなる。次に周波数切換時の
タイミングを図11に示す。周波数をf1からf2へ切
り換える場合、分周比NとD/A変換回路出力電圧VP
RSTの設定と同時に、リセット制御回路は可変分周回
路にリセット信号を送出する。この例で、可変分周回路
のリセットは、リセット信号の「H」レベルで初期状態
にリセット、「L」レベルでリセット解除となり初期状
態から動作を開始する。図11において、リセット信号
が「H」レベルから「L」レベルへ変化する時刻は、基
準信号の位相φrefがゼロになる時刻に同期させる。
このように、リセット信号をφrefに同期させれば、
周波数切換時に可変分周回路出力信号と基準信号φre
fの位相差をゼロにできる。To solve this problem, a reset control circuit is provided to reset the variable frequency divider circuit when switching frequencies. In FIG. 10, the reset control circuit consists of a zero phase detection circuit and a pulse generation circuit. Next, the timing at the time of frequency switching is shown in FIG. When switching the frequency from f1 to f2, the frequency division ratio N and the D/A conversion circuit output voltage VP
Simultaneously with setting RST, the reset control circuit sends a reset signal to the variable frequency divider circuit. In this example, the variable frequency divider circuit is reset to the initial state by the "H" level of the reset signal, and is released from reset by the "L" level of the reset signal, and starts operating from the initial state. In FIG. 11, the time when the reset signal changes from the "H" level to the "L" level is synchronized with the time when the phase φref of the reference signal becomes zero. In this way, if the reset signal is synchronized with φref,
Variable frequency divider circuit output signal and reference signal φre when switching frequency
The phase difference of f can be made zero.
【0033】図10のリセット制御回路において、ゼロ
位相検出回路はφrefのゼロを検出する回路である。
このような位相の検出は、例えばマグニチュードコンパ
レータを使用すれば良い。また、位相を図11に示すよ
うなオフセットバイナリで表した場合は、最上位ビット
が「0」から「1」に立ち上がる時刻を検出するように
しても良い。パルス発生回路は、ゼロ位相検出回路の検
出結果を得て出力信号を「H」から「L」にすれば図1
1に示すリセット信号を発生できる。このように、リセ
ット制御回路を設ければ、周波数切換時の位相変動に起
因する周波数変動を抑えることができ、周波数を高速に
切り換えることができる。In the reset control circuit of FIG. 10, the zero phase detection circuit is a circuit that detects zero of φref. Such phase detection may be performed using, for example, a magnitude comparator. Furthermore, when the phase is expressed in offset binary as shown in FIG. 11, the time at which the most significant bit rises from "0" to "1" may be detected. The pulse generation circuit obtains the detection result of the zero phase detection circuit and changes the output signal from "H" to "L" as shown in Figure 1.
The reset signal shown in 1 can be generated. In this way, by providing the reset control circuit, it is possible to suppress frequency fluctuations caused by phase fluctuations during frequency switching, and it is possible to switch frequencies at high speed.
【0034】[0034]
【発明の効果】以上説明したように、本発明は、周波数
シンセサイザの主要回路をディジタル化したので、IC
化による回路の小型化を実現できる。また、従来、A/
D変換回路を使用していたが、ディジタル化に伴いA/
D変換回路を不要にできる。これにより、A/D変換回
路とD/A変換回路の変換特性の差に起因するVCO特
性変動の補償誤差を無くすることができる。また、周波
数切換の高速化に伴う回路規模の増大を抑制でき、した
がって消費電力の低減が可能となる。このように、本発
明に係る周波数シンセサイザは、小型かつ低消費電力化
を必須とし、かつ高速の周波数切換を必要とする移動通
信用無線装置に好適である。また、移動通信用無線装置
は、温度等の劣悪な環境下で使用されることが多く、こ
のような場合においても安定した動作を行うことができ
る。[Effects of the Invention] As explained above, the present invention digitizes the main circuit of a frequency synthesizer, so
It is possible to realize circuit miniaturization by Also, conventionally, A/
A D conversion circuit was used, but with digitalization, A/
A D conversion circuit can be eliminated. This makes it possible to eliminate compensation errors for VCO characteristic fluctuations caused by differences in conversion characteristics between the A/D conversion circuit and the D/A conversion circuit. Furthermore, it is possible to suppress an increase in circuit scale due to faster frequency switching, and thus it is possible to reduce power consumption. As described above, the frequency synthesizer according to the present invention is suitable for mobile communication radio equipment that requires small size and low power consumption, and that requires high-speed frequency switching. Furthermore, mobile communication wireless devices are often used in environments with poor temperatures, and can operate stably even in such cases.
【図1】本発明に係る周波数シンセサイザの一実施例を
示すブロック図である。FIG. 1 is a block diagram showing an embodiment of a frequency synthesizer according to the present invention.
【図2】上記周波数シンセサイザを構成する位相比較回
路の動作を示すタイミングチャートである。FIG. 2 is a timing chart showing the operation of a phase comparator circuit that constitutes the frequency synthesizer.
【図3】上記周波数シンセサイザの第2実施例を示すブ
ロック図である。FIG. 3 is a block diagram showing a second embodiment of the frequency synthesizer.
【図4】上記周波数シンセサイザを構成するディジタル
ループフィルタのブロック図である。FIG. 4 is a block diagram of a digital loop filter that constitutes the frequency synthesizer.
【図5】上記周波数シンセサイザの各部の動作を示すタ
イミングチャートである。FIG. 5 is a timing chart showing the operation of each part of the frequency synthesizer.
【図6】上記周波数シンセサイザの第3実施例を示すブ
ロック図である。FIG. 6 is a block diagram showing a third embodiment of the frequency synthesizer.
【図7】上記周波数シンセサイザの第4実施例を示すブ
ロック図である。FIG. 7 is a block diagram showing a fourth embodiment of the frequency synthesizer.
【図8】上記周波数シンセサイザの第5実施例を示すブ
ロック図である。FIG. 8 is a block diagram showing a fifth embodiment of the frequency synthesizer.
【図9】上記周波数シンセサイザの第6実施例を示すブ
ロック図である。FIG. 9 is a block diagram showing a sixth embodiment of the frequency synthesizer.
【図10】上記周波数シンセサイザの第7実施例を示す
ブロック図である。FIG. 10 is a block diagram showing a seventh embodiment of the frequency synthesizer.
【図11】上記周波数シンセサイザのリセット制御回路
の動作を示すタイミングチャートである。FIG. 11 is a timing chart showing the operation of the reset control circuit of the frequency synthesizer.
【図12】従来の周波数シンセサイザのブロック図であ
る。FIG. 12 is a block diagram of a conventional frequency synthesizer.
【図13】従来の周波数シンセサイザを構成する位相比
較回路の動作を示すタイミングチャートである。FIG. 13 is a timing chart showing the operation of a phase comparator circuit that constitutes a conventional frequency synthesizer.
【図14】従来の周波数シンセサイザを構成要素である
アナログループフィルタの回路図である。FIG. 14 is a circuit diagram of an analog loop filter whose component is a conventional frequency synthesizer.
【図15】従来の高速切換周波数シンセサイザのブロッ
ク図である。FIG. 15 is a block diagram of a conventional fast switching frequency synthesizer.
1 基準発振回路
4 電圧制御発振回路(VCO)5 可変
分周回路
15 カウンタ回路
13 電圧設定回路
14 分周比設定回路
16,23,25 ラッチ回路
17 ディジタルループフィルタ18 D
/A変換回路
19 タイミング回路
20,21 重み付け回路
22,24,26 加算回路
27 ゼロ位相検出回路
28 パルス発生回路1 Reference oscillation circuit 4 Voltage controlled oscillation circuit (VCO) 5 Variable frequency divider circuit 15 Counter circuit 13 Voltage setting circuit 14 Frequency division ratio setting circuit 16, 23, 25 Latch circuit 17 Digital loop filter 18 D
/A conversion circuit 19 Timing circuits 20, 21 Weighting circuits 22, 24, 26 Addition circuit 27 Zero phase detection circuit 28 Pulse generation circuit
Claims (3)
基準発振回路の出力信号の位相に同期させる位相同期ル
ープを有する周波数シンセサイザにおいて、予め指定さ
れた分周比で前記電圧制御発振回路の発振信号を分周す
る可変分周回路と、前記基準発振回路の出力信号パルス
を数えるカウンタ回路と、該カウンタ回路のカウント値
を前記可変分周回路の出力信号で保持するラッチ回路と
、該ラッチ回路の出力データを時間と共に変化させるデ
ィジタルループフィルタ回路と、該ディジタルループフ
ィルタ回路の出力をアナログ電圧値に変換しこのアナロ
グ電圧値を前記電圧制御発振回路の制御電圧とするD/
A変換回路とを具備し、前記位相同期ループを構成する
ようにしたことを特徴とする周波数シンセサイザ。1. A frequency synthesizer having a phase-locked loop that synchronizes the phase of an oscillation signal of a voltage-controlled oscillation circuit with the phase of an output signal of a reference oscillation circuit, wherein the voltage-controlled oscillation circuit oscillates at a predetermined frequency division ratio. A variable frequency divider circuit that divides a signal, a counter circuit that counts output signal pulses of the reference oscillation circuit, a latch circuit that holds the count value of the counter circuit with an output signal of the variable frequency divider circuit, and the latch circuit. a digital loop filter circuit that changes the output data of the digital loop filter circuit with time; and a digital loop filter circuit that converts the output of the digital loop filter circuit into an analog voltage value and uses the analog voltage value as the control voltage of the voltage controlled oscillation circuit.
A frequency synthesizer, comprising: an A conversion circuit and forming the phase-locked loop.
基準発振回路の出力信号の位相に同期させる位相同期ル
ープを有する周波数シンセサイザにおいて、予め指定さ
れた分周比で前記電圧制御発振回路の発振信号を分周す
る可変分周回路と、前記基準発振回路の出力信号パルス
を数えるカウンタ回路と、該カウンタ回路のカウント値
を前記可変分周回路の出力信号で保持するラッチ回路と
、該ラッチ回路の出力データを時間と共に変化させるデ
ィジタルループフィルタ回路と、該ディジタルループフ
ィルタ回路の出力を一方の入力とするディジタル加算回
路と、該ディジタル加算回路の出力をアナログ電圧値に
変換しこのアナログ電圧値を前記電圧制御発振回路の制
御電圧とするD/A変換回路と、希望発振周波数に相当
する電圧制御発振器制御データを出力しこの電圧制御発
振器制御データを前記ディジタル加算回路の他方の入力
に加える電圧設定回路と、前記希望発振周波数に相当す
る前記可変分周回路の分周比を生成する分周比設定回路
とを具備し、前記電圧制御発振回路における制御電圧と
発振周波数との関係の変化を、前記電圧設定回路が前記
ディジタルループフィルタ回路の出力の変化として検出
し、この検出結果を参照して該電圧設定回路の出力を修
正するようにしたことを特徴とする周波数シンセサイザ
。2. A frequency synthesizer having a phase-locked loop that synchronizes the phase of an oscillation signal of a voltage-controlled oscillation circuit with the phase of an output signal of a reference oscillation circuit, wherein the voltage-controlled oscillation circuit oscillates at a predetermined frequency division ratio. A variable frequency divider circuit that divides a signal, a counter circuit that counts output signal pulses of the reference oscillation circuit, a latch circuit that holds the count value of the counter circuit with an output signal of the variable frequency divider circuit, and the latch circuit. a digital loop filter circuit that changes output data over time; a digital addition circuit that takes the output of the digital loop filter circuit as one input; and a digital addition circuit that converts the output of the digital addition circuit into an analog voltage value. A D/A converter circuit that serves as a control voltage for the voltage controlled oscillation circuit, and a voltage setting that outputs voltage controlled oscillator control data corresponding to a desired oscillation frequency and applies this voltage controlled oscillator control data to the other input of the digital addition circuit. circuit, and a frequency division ratio setting circuit that generates a frequency division ratio of the variable frequency divider circuit corresponding to the desired oscillation frequency, the change in the relationship between the control voltage and the oscillation frequency in the voltage controlled oscillation circuit, A frequency synthesizer characterized in that the voltage setting circuit detects a change in the output of the digital loop filter circuit, and corrects the output of the voltage setting circuit by referring to the detection result.
おいて、前記カウンタ回路の出力信号における唯一の特
定信号を検出して前記可変分周回路をリセットする機能
を有するリセット制御回路を具備し、周波数切換時に前
記可変分周回路の分周比と前記D/A変換回路に設定さ
れる制御電圧とを設定すると共に、前記リセット制御回
路の出力するリセット信号により前記可変分周回路をリ
セットするようにしたことを特徴とする周波数シンセサ
イザ。3. The frequency synthesizer according to claim 2, further comprising a reset control circuit having a function of detecting a unique specific signal in the output signal of the counter circuit and resetting the variable frequency divider circuit, and The frequency division ratio of the variable frequency divider circuit and the control voltage set to the D/A conversion circuit are set, and the variable frequency divider circuit is reset by a reset signal output from the reset control circuit. A frequency synthesizer featuring:
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP3169156A JPH04368020A (en) | 1991-06-14 | 1991-06-14 | Frequency synthesizer |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP3169156A JPH04368020A (en) | 1991-06-14 | 1991-06-14 | Frequency synthesizer |
Publications (1)
Publication Number | Publication Date |
---|---|
JPH04368020A true JPH04368020A (en) | 1992-12-21 |
Family
ID=15881327
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP3169156A Pending JPH04368020A (en) | 1991-06-14 | 1991-06-14 | Frequency synthesizer |
Country Status (1)
Country | Link |
---|---|
JP (1) | JPH04368020A (en) |
Cited By (3)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPH07297707A (en) * | 1994-04-27 | 1995-11-10 | Nec Corp | Phase locked loop oscillator circuit |
JP2007088625A (en) * | 2005-09-20 | 2007-04-05 | Kyushu Institute Of Technology | Pll synchronous circuit |
WO2007072731A1 (en) * | 2005-12-20 | 2007-06-28 | Advantest Corporation | Oscillation circuit, testing apparatus and electronic device |
-
1991
- 1991-06-14 JP JP3169156A patent/JPH04368020A/en active Pending
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