JPH04334123A - 半導体集積回路 - Google Patents
半導体集積回路Info
- Publication number
- JPH04334123A JPH04334123A JP3133578A JP13357891A JPH04334123A JP H04334123 A JPH04334123 A JP H04334123A JP 3133578 A JP3133578 A JP 3133578A JP 13357891 A JP13357891 A JP 13357891A JP H04334123 A JPH04334123 A JP H04334123A
- Authority
- JP
- Japan
- Prior art keywords
- input
- input pin
- level
- circuit
- fixed
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
- 239000004065 semiconductor Substances 0.000 title claims description 9
- 230000005540 biological transmission Effects 0.000 description 39
- 238000004549 pulsed laser deposition Methods 0.000 description 5
- 238000004519 manufacturing process Methods 0.000 description 3
- 238000010586 diagram Methods 0.000 description 1
Landscapes
- Design And Manufacture Of Integrated Circuits (AREA)
- Logic Circuits (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【０００１】
【産業上の利用分野】この発明は、プログラマブル・ロ
ジック・デバイス等の半導体集積回路に関する。
ジック・デバイス等の半導体集積回路に関する。
【０００２】
【従来の技術】従来のプログラマブル・ロジック・デバ
イス（以下、ＰＬＤという）の入力固定ピンは回路基板
上でＨレベルやＬレベルに固定されるように配線されて
いる。また、ＣＭＯＳでＰＬＤを構成した場合、ＣＭＯ
Ｓの空入力ピンは、ＨレベルかＬレベルに入力固定され
なければならないが、これもまた、回路基板上でＨレベ
ルやＬレベルに固定されるように配線されていた。
イス（以下、ＰＬＤという）の入力固定ピンは回路基板
上でＨレベルやＬレベルに固定されるように配線されて
いる。また、ＣＭＯＳでＰＬＤを構成した場合、ＣＭＯ
Ｓの空入力ピンは、ＨレベルかＬレベルに入力固定され
なければならないが、これもまた、回路基板上でＨレベ
ルやＬレベルに固定されるように配線されていた。
【０００３】
【発明が解決しようとする課題】ＰＬＤの入力ピンをＨ
レベルかＬレベルに常に固定して使いたい場合、外部側
で入力ピンをＨレベルまたはＬレベルに基板配線しなけ
ればならない。また、ＣＭＯＳのＰＬＤでは、空き入力
ピンは周知のようにＨレベルかＬレベルに固定される必
要があるが、これもまた、外部でＨやＬに基板配線しな
ければならない。
レベルかＬレベルに常に固定して使いたい場合、外部側
で入力ピンをＨレベルまたはＬレベルに基板配線しなけ
ればならない。また、ＣＭＯＳのＰＬＤでは、空き入力
ピンは周知のようにＨレベルかＬレベルに固定される必
要があるが、これもまた、外部でＨやＬに基板配線しな
ければならない。
【０００４】しかしながら、ＰＬＤを用いた回路基板を
評価する際に、１ピン１ピンを上述のようにＨレベルや
Ｌレベルになるように配線するのは、非常に手間がかか
る。また、回路基板の量産時に設計変更等が生じた場合
、入力ピンが外部配線によってＨレベルかＬレベルに入
力固定されてしまっていると、回路基板を変更しなけれ
ばならなくなり、ＰＬＤとしての自由に論理を組むこと
ができるというメリットがなくなってしまう。
評価する際に、１ピン１ピンを上述のようにＨレベルや
Ｌレベルになるように配線するのは、非常に手間がかか
る。また、回路基板の量産時に設計変更等が生じた場合
、入力ピンが外部配線によってＨレベルかＬレベルに入
力固定されてしまっていると、回路基板を変更しなけれ
ばならなくなり、ＰＬＤとしての自由に論理を組むこと
ができるというメリットがなくなってしまう。
【０００５】この発明は、外部の回路基板上で入力ピン
を配線することなしに、入力ピンを固定することができ
る半導体集積回路を提供することを目的とする。
を配線することなしに、入力ピンを固定することができ
る半導体集積回路を提供することを目的とする。
【０００６】
【課題を解決するための手段】この発明による第１の半
導体集積回路は、入力ピンを入力固定するか否かの情報
が記憶される記憶手段と、記憶手段に記憶されている情
報に従って、入力ピンが入力固定される回路と入力ピン
が入力固定されない回路とに対する入力ピンの接続を切
り換える切替回路とを備えていることを特徴とする。
導体集積回路は、入力ピンを入力固定するか否かの情報
が記憶される記憶手段と、記憶手段に記憶されている情
報に従って、入力ピンが入力固定される回路と入力ピン
が入力固定されない回路とに対する入力ピンの接続を切
り換える切替回路とを備えていることを特徴とする。
【０００７】この発明による第２の半導体集積回路は、
入力ピンを入力固定するか否かおよび入力ピンを固定す
る場合にはＨレベルに固定するかまたはＬレベルに固定
するかの情報が記憶される記憶手段と、記憶手段に記憶
されている情報に従って、入力ピンがＨレベルに入力固
定される回路と入力ピンがＬレベルに入力固定される回
路と入力ピンが入力固定されない回路とに対する入力ピ
ンの接続を切り換える切替回路とを備えていることを特
徴とする。
入力ピンを入力固定するか否かおよび入力ピンを固定す
る場合にはＨレベルに固定するかまたはＬレベルに固定
するかの情報が記憶される記憶手段と、記憶手段に記憶
されている情報に従って、入力ピンがＨレベルに入力固
定される回路と入力ピンがＬレベルに入力固定される回
路と入力ピンが入力固定されない回路とに対する入力ピ
ンの接続を切り換える切替回路とを備えていることを特
徴とする。
【０００８】
【作用】この発明による第１の半導体集積回路では、入
力ピンを入力固定するか否かの情報が記憶される記憶手
段に記憶されている情報に従って、入力ピンが入力固定
される回路と入力ピンが入力固定されない回路とに対す
る入力ピンの接続が切り換えられる。
力ピンを入力固定するか否かの情報が記憶される記憶手
段に記憶されている情報に従って、入力ピンが入力固定
される回路と入力ピンが入力固定されない回路とに対す
る入力ピンの接続が切り換えられる。
【０００９】この発明による第２の半導体集積回路では
、入力ピンを入力固定するか否かおよび入力ピンを固定
する場合にはＨレベルに固定するかまたはＬレベルに固
定するかの情報が記憶される記憶手段に記憶されている
情報に従って、入力ピンがＨレベルに入力固定される回
路と入力ピンがＬレベルに入力固定される回路と入力ピ
ンが入力固定されない回路とに対する入力ピンの接続が
切り換えられる。
、入力ピンを入力固定するか否かおよび入力ピンを固定
する場合にはＨレベルに固定するかまたはＬレベルに固
定するかの情報が記憶される記憶手段に記憶されている
情報に従って、入力ピンがＨレベルに入力固定される回
路と入力ピンがＬレベルに入力固定される回路と入力ピ
ンが入力固定されない回路とに対する入力ピンの接続が
切り換えられる。
【００１０】
【実施例】以下、図面を参照して、この発明の実施例に
ついて説明する。
ついて説明する。
【００１１】図１において、１は入力ピン、２は入力保
護回路、１０〜１４はトランスミッションゲート、３、
４はインバータである。また、２０は内部論理回路であ
り、２１は内部論理回路２０の入力段に設けられたイン
バータである。
護回路、１０〜１４はトランスミッションゲート、３、
４はインバータである。また、２０は内部論理回路であ
り、２１は内部論理回路２０の入力段に設けられたイン
バータである。
【００１２】５Ａ、５Ｂはヒューズ、ＥＰＲＯＭ、ＥＥ
ＰＲＯＭ等の不揮発性メモリからなる記憶手段である。 また、６Ａ、６Ｂはそれぞれ記憶手段５Ａ、５Ｂに接続
されたセンスアンプである。各センスアンプ６Ａ、６Ｂ
は、それに接続された記憶手段５Ａ、５Ｂがプログラム
されているとＬを、プログラムされていないとＨを出力
する。
ＰＲＯＭ等の不揮発性メモリからなる記憶手段である。 また、６Ａ、６Ｂはそれぞれ記憶手段５Ａ、５Ｂに接続
されたセンスアンプである。各センスアンプ６Ａ、６Ｂ
は、それに接続された記憶手段５Ａ、５Ｂがプログラム
されているとＬを、プログラムされていないとＨを出力
する。
【００１３】入力ピン１を空ピンや入力固定ピンとしな
い場合には、記憶手段５Ａをプログラムしないでおく。 この際、記憶手段５Ｂのプログラム如何は問わない。こ
の場合、記憶手段５Ａがプログラムされていないので、
センスアンプで６ＡからＨレベルの信号が出力される。
い場合には、記憶手段５Ａをプログラムしないでおく。 この際、記憶手段５Ｂのプログラム如何は問わない。こ
の場合、記憶手段５Ａがプログラムされていないので、
センスアンプで６ＡからＨレベルの信号が出力される。
【００１４】従って、トランスミッションゲート１０の
Ｐチャネル側にＬレベルの信号が、Ｎチャネル側にＨレ
ベルの信号が入力し、トランスミッションゲート１０が
開状態となる。一方、トランスミッションゲート１１お
よび１４のＰチャネル側にＨレベルの信号が、Ｎチャネ
ル側にＬレベルの信号が入力し、トランスミッションゲ
ート１１および１４は閉状態となる。
Ｐチャネル側にＬレベルの信号が、Ｎチャネル側にＨレ
ベルの信号が入力し、トランスミッションゲート１０が
開状態となる。一方、トランスミッションゲート１１お
よび１４のＰチャネル側にＨレベルの信号が、Ｎチャネ
ル側にＬレベルの信号が入力し、トランスミッションゲ
ート１１および１４は閉状態となる。
【００１５】この結果、入力ピン１からの入力信号がト
ランスミッションゲート１０を通って、そのまま内部論
理回路２０に送られる。
ランスミッションゲート１０を通って、そのまま内部論
理回路２０に送られる。
【００１６】入力ピン１を空ピンまたは入力固定ピンと
する場合には、記憶手段５Ａをプログラムする。この際
、入力ピン１をＨレベルに固定したいときは、さらに記
憶手段５Ｂをプログラムする。また、入力ピン１をＬレ
ベルに固定したいときは、記憶手段５Ｂをプログラムし
ない。
する場合には、記憶手段５Ａをプログラムする。この際
、入力ピン１をＨレベルに固定したいときは、さらに記
憶手段５Ｂをプログラムする。また、入力ピン１をＬレ
ベルに固定したいときは、記憶手段５Ｂをプログラムし
ない。
【００１７】記憶手段５Ａ、５Ｂがともにプログラムさ
れている場合は、センスアンプ６Ａ、６ＢからＬレベル
の信号が出力される。従って、トランスミッションゲー
ト１０のＰチャネル側にＨレベルの信号が、Ｎチャネル
側にＬレベルの信号が入力し、トランスミッションゲー
ト１０が閉状態となる。トランスミッションゲート１１
および１４のＰチャネル側にＬレベルの信号が、Ｎチャ
ネル側にＨレベルの信号が入力し、トランスミッション
ゲート１１および１４は開状態となる。
れている場合は、センスアンプ６Ａ、６ＢからＬレベル
の信号が出力される。従って、トランスミッションゲー
ト１０のＰチャネル側にＨレベルの信号が、Ｎチャネル
側にＬレベルの信号が入力し、トランスミッションゲー
ト１０が閉状態となる。トランスミッションゲート１１
および１４のＰチャネル側にＬレベルの信号が、Ｎチャ
ネル側にＨレベルの信号が入力し、トランスミッション
ゲート１１および１４は開状態となる。
【００１８】また、トランスミッションゲート１２のＰ
チャネル側にＨレベルの信号が、Ｎチャネル側にＬレベ
ルの信号が入力し、トランスミッションゲート１２が閉
状態となる。また、トランスミッションゲート１３のＰ
チャネル側にＬレベルの信号が、Ｎチャネル側にＨレベ
ルの信号が入力し、トランスミッションゲート１３は開
状態となる。
チャネル側にＨレベルの信号が、Ｎチャネル側にＬレベ
ルの信号が入力し、トランスミッションゲート１２が閉
状態となる。また、トランスミッションゲート１３のＰ
チャネル側にＬレベルの信号が、Ｎチャネル側にＨレベ
ルの信号が入力し、トランスミッションゲート１３は開
状態となる。
【００１９】つまり、トランスミッションゲート１０お
よび１２が閉じ、トランスミッションゲート１３および
１４が開いているので、内部論理回路２０はトランスミ
ッションゲート１３および１４を介してＧＮＤに接続さ
れる。この結果、内部論理回路２０には、Ｌレベルの信
号が入力される。
よび１２が閉じ、トランスミッションゲート１３および
１４が開いているので、内部論理回路２０はトランスミ
ッションゲート１３および１４を介してＧＮＤに接続さ
れる。この結果、内部論理回路２０には、Ｌレベルの信
号が入力される。
【００２０】記憶手段５Ａだけがプログラムされ、記憶
手段５Ｂがプログラムされていない場合には、センスア
ンプ６ＡからＬレベルの信号が出力され、センスアンプ
６ＢからＨレベルの信号が出力される。従って、トラン
スミッションゲート１０のＰチャネル側にＨレベルの信
号が、Ｎチャネル側にＬレベルの信号が入力し、トラン
スミッションゲート１０が閉状態となる。トランスミッ
ションゲート１１および１４のＰチャネル側にＬレベル
の信号が、Ｎチャネル側にＨレベルの信号が入力し、ト
ランスミッションゲート１１および１４は開状態となる
。
手段５Ｂがプログラムされていない場合には、センスア
ンプ６ＡからＬレベルの信号が出力され、センスアンプ
６ＢからＨレベルの信号が出力される。従って、トラン
スミッションゲート１０のＰチャネル側にＨレベルの信
号が、Ｎチャネル側にＬレベルの信号が入力し、トラン
スミッションゲート１０が閉状態となる。トランスミッ
ションゲート１１および１４のＰチャネル側にＬレベル
の信号が、Ｎチャネル側にＨレベルの信号が入力し、ト
ランスミッションゲート１１および１４は開状態となる
。
【００２１】また、トランスミッションゲート１２のＰ
チャネル側にＬレベルの信号が、Ｎチャネル側にＨレベ
ルの信号が入力し、トランスミッションゲート１２が開
状態となる。また、トランスミッションゲート１３のＰ
チャネル側にＨレベルの信号が、Ｎチャネル側にＬレベ
ルの信号が入力し、トランスミッションゲート１３は閉
状態となる。
チャネル側にＬレベルの信号が、Ｎチャネル側にＨレベ
ルの信号が入力し、トランスミッションゲート１２が開
状態となる。また、トランスミッションゲート１３のＰ
チャネル側にＨレベルの信号が、Ｎチャネル側にＬレベ
ルの信号が入力し、トランスミッションゲート１３は閉
状態となる。
【００２２】つまり、トランスミッションゲート１０お
よび１３が閉じ、トランスミッションゲート１１および
１２が開いているので、内部論理回路２０はトランスミ
ッションゲート１３および１４を介して＋Ｖｃに接続さ
れる。この結果、内部論理回路２０には、Ｈレベルの信
号が入力される。
よび１３が閉じ、トランスミッションゲート１１および
１２が開いているので、内部論理回路２０はトランスミ
ッションゲート１３および１４を介して＋Ｖｃに接続さ
れる。この結果、内部論理回路２０には、Ｈレベルの信
号が入力される。
【００２３】このように、この実施例によれば、入力ピ
ン１をＨレベルまたはＬレベルに固定して使用する場合
、ＣＭＯＳの空入力ピンを処理する場合に、外部の回路
基板上で入力ピン１をＨレベルまたはＬレベルに配線す
ることなしに、内部のみで入力ピン１をＨレベルまたは
Ｌレベルに固定できる。このため、回路基板を製作、評
価時に入力固定ピンや空ピンを１ピンずつ配線する必要
がなくなる。
ン１をＨレベルまたはＬレベルに固定して使用する場合
、ＣＭＯＳの空入力ピンを処理する場合に、外部の回路
基板上で入力ピン１をＨレベルまたはＬレベルに配線す
ることなしに、内部のみで入力ピン１をＨレベルまたは
Ｌレベルに固定できる。このため、回路基板を製作、評
価時に入力固定ピンや空ピンを１ピンずつ配線する必要
がなくなる。
【００２４】また、記憶手段５Ａ、５Ｂとして、ＥＰＲ
ＯＭやＥ２ ＰＲＯＭといったものを用いると、記憶情
報を消去できるので、何度でも入力ピン固定情報を記憶
できる。このため、入力ピン１をＨレベルまたはＬレベ
ルに固定しなおしたり、空ピンを入力ピンにしなおした
りすることができ、量産時などに回路変更があった場合
でも、費用のかかる回路基板変更をしなくて済む。
ＯＭやＥ２ ＰＲＯＭといったものを用いると、記憶情
報を消去できるので、何度でも入力ピン固定情報を記憶
できる。このため、入力ピン１をＨレベルまたはＬレベ
ルに固定しなおしたり、空ピンを入力ピンにしなおした
りすることができ、量産時などに回路変更があった場合
でも、費用のかかる回路基板変更をしなくて済む。
【００２５】
【発明の効果】この発明によれば、外部の回路基板上で
入力ピンを配線することなしに、入力ピンを固定するこ
とができる。
入力ピンを配線することなしに、入力ピンを固定するこ
とができる。
【図１】この発明の実施例を示す電気回路図である。
１ 入力ピン
５Ａ 記憶手段
５Ｂ 記憶手段
１０ トランスミッションゲート
１１ トランスミッションゲート
１２ トランスミッションゲート
１３ トランスミッションゲート
１４ トランスミッションゲート
Claims (2)
- 【請求項１】 入力ピンを入力固定するか否かの情報
が記憶される記憶手段と、この記憶手段に記憶されてい
る情報に従って、入力ピンが入力固定される回路と入力
ピンが入力固定されない回路とに対する入力ピンの接続
を切り換える切替回路と、を備えている半導体集積回路
。 - 【請求項２】 入力ピンを入力固定するか否かおよび
入力ピンを固定する場合にはＨレベルに固定するかまた
はＬレベルに固定するかの情報が記憶される記憶手段と
、この記憶手段に記憶されている情報に従って、入力ピ
ンがＨレベルに入力固定される回路と入力ピンがＬレベ
ルに入力固定される回路と入力ピンが入力固定されない
回路とに対する入力ピンの接続を切り換える切替回路と
、を備えている半導体集積回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3133578A JPH04334123A (ja) | 1991-05-09 | 1991-05-09 | 半導体集積回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3133578A JPH04334123A (ja) | 1991-05-09 | 1991-05-09 | 半導体集積回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH04334123A true JPH04334123A (ja) | 1992-11-20 |
Family
ID=15108091
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP3133578A Pending JPH04334123A (ja) | 1991-05-09 | 1991-05-09 | 半導体集積回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH04334123A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2010147606A (ja) * | 2008-12-16 | 2010-07-01 | Rohm Co Ltd | 半導体装置 |
-
1991
- 1991-05-09 JP JP3133578A patent/JPH04334123A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2010147606A (ja) * | 2008-12-16 | 2010-07-01 | Rohm Co Ltd | 半導体装置 |
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