JPH04326142A - キャッシュ記憶装置の性能評価方法 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は、キャッシュ記憶装置を
備える電子計算機システムの性能評価方法に関する。

【０００２】

【従来の技術】（１）キャッシュ記憶装置の機能電子計
算機ハードウェアにおけるキャッシュ記憶装置は、高速
に動作するＩＰと低速な主記憶装置の間に位置する。キ
ャッシュ記憶装置は、主記憶装置の持つデータを部分的
に転送・保持しておき、ＩＰから要求されるデータを高
速に読みだし、ＩＰに転送する。すなわち、ＩＰと主記
憶装置の間の速度差を埋める緩衝装置として動作する。 キャッシュ記憶装置の基本的な構造は、「キャッシュ　
　メモリーズ（Ｃａｃｈｅ　Ｍｅｍｏｒｉｅｓ）」，エ
ーシーエム　　コンピューティング　　サーベイズ，１
４巻，３号（ＡＣＭ　Ｃｏｍｐｕｔｉｎｇ　Ｓｕｒｖｅ
ｙｓ，　Ｖｏｌ．１４　Ｎｏ．３　（Ｓｅｐｔ．１９８
２）に紹介されている。

【０００３】汎用大型計算機であるＭ−６８ｘＨ（日立
製作所製）は、３階層のキャッシュ記憶方式を採用して
いる。図２に４台ＩＰ（ＱＰ：Ｑｕａｄｒｕｐｌｅ　Ｐ
ｒｏｃｅｓｓｏｒ）　構成であるＭ−６８４Ｈのシステ
ム構成概略図を示す。ＩＰ（１〜４）に固有のキャッシ
ュ記憶であるＢＳ（Ｂｕｆｆｅｒ　Ｓｔｏｒａｇｅ）（
１２）は各々のＩＰに付随し、演算処理装置ＡＬＵ（Ａ
ｒｉｔｈｍｅｔｉｃ／Ｌｏｇｉｃ　Ｕｎｉｔ）（１１）
からのメモリアクセスを処理する。ＩＰ共有キャッシュ
記憶であるＷＳ（Ｗｏｒｋ　Ｓｔｏｒａｇｅ）（５５）
はシステム制御装置ＳＣ（Ｓｙｓｔｅｍ　Ｃｏｎｔｒｏ
ｌ）（５〜６）内に位置し、複数のＢＳからの要求を処
理する。主記憶ＭＳ　（Ｍａｉｎ　Ｓｔｏｒａｇｅ）　
（７〜８）はアクセス可能なメモリ全てを装備する。

【０００４】ＢＳやＷＳを構成するメモリ素子は主記憶
を構成する素子より高速に動作し、ＡＬＵなどの処理に
遅延を起こさないように設計される。しかし、高速な素
子であるが故に高価であり、また実装上の制約もあるの
で、主記憶容量よりはるかに小さな容量しか実装されな
い。例えば、Ｍ−６８ｘＨではＭＳが最大２ＧＢ実装可
能であるのに対し、ＷＳはＳＣあたり１ＭＢ、ＢＳはＩ
Ｐあたり２５６ＫＢ実装される。

【０００５】ＢＳ−ＷＳ間はブロック　（Ｂｌｏｃｋ：
６４Ｂ）　と呼ぶ単位で転送を行ない、ＷＳ−ＭＳ間は
ライン　（Ｌｉｎｅ：２５６Ｂ）単位で転送を行なう。 ＢＳに存在しないデータはＷＳよりＢＴ　（Ｂｌｏｃｋ
　Ｔｒａｎｓｆｅｒ）　動作によりブロック単位で転送
し、ＢＳに登録する。ＷＳに存在しないデータはＭＳよ
りＬＴ（Ｌｉｎｅ　Ｔｒａｎｓｆｅｒ）　動作によりラ
イン単位で転送し、ＷＳに登録する。ＢＳ−ＷＳ間は各
々３２Ｂのデータ転送パスで結合されており、またＷＳ
−ＭＳ間も同じく３２Ｂのデータ転送パスで結合されて
いる。

【０００６】ＭＳはメモリ素子のアクセス速度が遅く、
データ転送幅を拡張してもＬＴが高速化しないため、Ｂ
Ｓ−ＷＳと同じデータ転送幅となっている。

【０００７】Ｍシリーズの最大構成では２台のＳＣを相
互接続し２ＳＣ構成となるため、ＳＣ−ＳＣ間のデータ
転送も行なわれる。すなわち、ＩＰから要求されたデー
タの所在を検索した時に、最も最近更新されたものがＭ
Ｓではなく他系のＳＣに存在した場合、ＬＢＢ　（Ｌｉ
ｎｅ　Ｂａｃｋ　Ｂｙｐａｓｓ）　動作によりＳＣ−Ｓ
Ｃ間でライン単位の転送を行なう。ＬＢＢは独自のデー
タ転送パスを持たず、ＷＳ−ＭＳ間のライン転送パスと
ＭＳ−ＭＳｚ間のデータ転送パスを利用し、ＭＳ経由で
ライン転送を実現している。

【０００８】キャッシュ記憶のストア動作時における制
御方式にはストアスルー方式とストアイン方式があり、
Ｍ−６８ｘＨではＢＳストアスルー，ＷＳストアイン方
式が採用されている。ストアスルー方式とはキャッシュ
記憶に対するストア動作、すなわちデータの書き込み時
に自身のキャッシュ内のデータを更新するとともに、自
身より主記憶に近いキャッシュ記憶や主記憶にも同一の
書き込みを反映する方式である。一方ストアイン方式で
は、自身のキャッシュ内のデータは更新するが、自身よ
り主記憶に近いキャッシュ記憶や主記憶には書き込みを
反映しない。Ｍシリーズ機では、ＢＳに対するストア動
作はストアスルー制御によりＷＳに反映するが、ＷＳに
対するストア動作はＭＳに反映しない。よって、ストア
動作の結果としてＢＳとＷＳに最新データがあるが、Ｍ
Ｓには更新前の古いデータしかない。

【０００９】ＷＳ−ＭＳ間におけるデータの一致制御を
行なうため、ＳＣにＷＡＡ　（Ｗｏｒｋ　ｓｔｏｒａｇ
ｅ　Ａｄｄｒｅｓｓ　Ａｒｒａｙ）（５１），ＥＸＡ　
（ＥＸｃｌｕｓｉｖｅ−ｂｉｔ　Ａｒｒａｙ）（５４）
，ＬＣＡ　（Ｌｉｎｅ　Ｃｈａｎｇｅ−ｂｉｔ　Ａｒｒ
ａｙ）（５３），ＲＡ　（Ｒｅｐｌａｃｅｍｅｎｔ　Ａ
ｒｒａｙ）（５２）を設ける。これにより、ＷＳのライ
ン単位に登録アドレス，ＥＸビット，Ｃビットを配し、
またＷＳキャッシュのリプレースを制御する。

【００１０】ＷＡＡは、ＷＳに登録されるラインのアド
レスを記録する。ＳＣでは、ＩＰから要求のあったアド
レスとＷＡＡ登録アドレスを比較し、ＩＮＷＳ（ＩＮ　
ＷｏｒｋＳｔｏｒａｇｅ）　かＮＩＷＳ　（Ｎｏｔ　Ｉ
ｎ　Ｗｏｒｋ　Ｓｔｏｒａｇｅ）　かを判定する。

【００１１】ＥＸビットはＷＡＡのライン毎に割り当て
られ、ＢＳより命令のオペランドとしてＢＴ要求があっ
た場合、ＷＡＡの登録ラインの各々に対応して立てる。 命令を格納する領域としてフェッチされたデータは、内
容が更新される確率が少ない（０ではない）が、命令の
オペランドを格納する領域としてフェッチされたデータ
はストアによってデータの内容が更新される確率が高い
。 そこで、命令として要求されたデータは、ＥＸ＝０とし
て複数のＢＳに重複して登録されても良いが、オペラン
ドとして要求されたデータはＥＸ＝１として唯一のＢＳ
にのみ登録し、データフェッチのたびに他ＢＳを無効化
する、ＢＩ（Ｂｌｏｃｋ　Ｉｎｖａｌｉｄａｔｅ）の頻
度を減らす。ＢＩとは、あるＢＳからのオペランド要求
に対しては、同一データの写しを持つ他のＢＳへ当該デ
ータの無効化要求を発行する動作である。また、２ＳＣ
構成の場合、ＥＸビットが０であるラインは両ＳＣで共
有可能であるが、ＥＸビットが１であるラインはＳＣ単
位で排他登録を行なう。ＥＸビットが０であるラインに
対してストア、すなわちデータの更新要求があった場合
には、２ＳＣ間で問い合わせＳＴＮＥＸ　（ＳＴｏｒｅ
　ｉＮ　ｎｏｎ−ＥＸ）　を行ない、必要であれば他系
ＳＣで当該データを持つＢＳへのキャンセルＸＢＣ　（
Ｘ−ｓｃ　Ｂｌｏｃｋ　Ｃａｎｃｅｌ）　やＬＢＢを行
なう。

【００１２】Ｃビットは各ラインに割り当てられ、当該
ラインにデータ更新が行なわれたか否かを記録する。Ｗ
Ｓをリプレースする場合、ＬＢの必要があるか否かはＣ
ビットにより決定する。

【００１３】ＲＡはキャッシュのリプレースを制御する
。Ｍシリーズ機のＢＳやＷＳは４ロー構成を取り、同一
の部分アドレスを持つデータを４ブロック又は４ライン
登録できる。ＲＡは、４ローすべてにデータが登録され
ているときに、同一部分アドレスの５つ目のデータを登
録する必要がある場合、いずれのローに当該データを登
録するかをＬＲＵ（Ｌｅａｓｔ　Ｒｅｃｅｎｔｌｙ　Ｕ
ｓｅｄ）アルゴリズムにより決定する。このアルゴリズ
ムは、現在まででアクセスされていない時間が最も長い
ローを記録するものであり、同一部分アドレスの４ロー
に対し、アクセスがある毎にこの記録を更新する。

【００１４】ＢＳとＷＳではストアスルー制御により常
に内容が一致しているので、リプレースなどによりＢＳ
のブロックを無効化する場合でも、当該ブロックをＷＳ
に書き戻す必要はない。ＷＳのリプレースによるライン
無効化の場合、当該ラインが書き換えられている、すな
わちＣ＝１である場合には、ＬＢ　（Ｌｉｎｅ　Ｂａｃ
ｋ）　動作としてＷＳからＭＳに当該ラインを転送する
。

【００１５】（２）キャッシュ記憶装置の性能評価性能
評価に関しては、「キャシュ　　エバリュエーション　
　アンド　　ジ　　インパクト　　オブ　　ワークロー
ド　　チョイス（Ｃａｃｈｅ　Ｅｖａｌｕａｔｉｏｎ　
ａｎｄ　ｔｈｅ　Ｉｍｐａｃｔ　ｏｆ　Ｗｏｒｋｌｏａ
ｄ　Ｃｈｏｉｃｅ），プロシーディング　　オブ　　ザ
　　トゥエルブス　　マニュアルシンボジウム，アイイ
ーイーイー８５ＣＨ２　　１４４−４（Ｐｒｏｃｅｅｄ
ｉｎｇ　ｏｆ　ｔｈｅ１２ｔｈ　Ａｎｎｕａｌ　Ｓｙｍ
ｐｏｓｉｕｍ，　ＩＥＥＥ　Ｎｏ．８５ＣＨ２　　１４
４−４），（Ｊｕｎｅ　１９８５）」などに掲載されて
いる。電子計算機システムを高速化するためには、キャ
ッシュ記憶装置の動作特性を把握する必要がある。この
特性には、キャッシュのミス率，登録されているデータ
のアドレス分布，キャッシュのリプレース率などのパラ
メータが含まれる。これらのパラメータを測定するため
、従来から多くのツールや方式が提案され、開発された
。これらは、大きくハードウェアを使用したものと、ソ
フトウェアを使用したものに分類される。

【００１６】まず、ハードウェアによるパラメータ測定
は、ハードウェアモニタと呼ぶ装置を使用する。ハード
ウェアモニタは、ハードウェア装置に付属した装置であ
り、キャッシュミスなど測定すべき事象をカウンタ増加
により測定する。ハードウェアモニタは命令実行の論理
と並列に動作しているため、ハードウェアモニタによる
命令実行オーバヘッドはない。ただし、数秒間の間に起
こる事象の平均的な数字しか示されず、また専用の論理
を予め組み込んでおく必要があるため、柔軟性に欠ける
。

【００１７】次に、ソフトウェアによるキャッシュ記憶
装置の動作シミュレーションを行なうツールがある。こ
れは、１命令を実行する毎に命令トラップを起こし、ト
レーステープなどに実行命令の履歴を取得する。取得さ
れた履歴により、シミュレーション対象のキャッシュ（
ソフトウェアで模擬する）に対しメモリリクエストを発
行して、シミュレーションを実行する。この結果、キャ
ッシュミス率などの統計情報が取得できる。これらのツ
ールでは、履歴を取得する際に命令トラップのオーバヘ
ッドが大きく、実際の走行状態に比べ１／１００〜１／
１０００の性能となる。

【００１８】

【発明が解決しようとする課題】従来のキャッシュ記憶
装置の性能評価方式は、動作が遅く、また正確なシミュ
レーションができない。

【００１９】まず、ハードウェアモニタなどハードウェ
アによる性能測定では、論理を組み込む必要があるため
、測定項目の変更が困難である。また現状論理の情報を
取得するのみで、制御方法を変更した場合の性能見積り
はできない。

【００２０】次に、ソフトウェアによるシミュレーショ
ンでは、動作が遅く、時間がかかる。また、マルチプロ
セッサでの動作では、複数のプロセッサで動作する実時
間の命令列を採取できない。

【００２１】本発明の目的は、従来より高速に、しかも
取得したいパラメータをあまり労力をかけずに取得する
ことにある。

【００２２】本発明のさらに他の目的は、制御方式を変
更した場合のキャッシュ記憶装置の性能パラメータ取得
を高速に行なうことである。

【００２３】

【課題を解決するための手段】上記目的達成のため、本
発明の性能評価方式では、当該ＩＰから当該主記憶装置
に対するアクセス要求の履歴を取得する装置やプログラ
ム手段を備え、また当該主記憶装置のメモリ領域内に、
当該キャッシュ記憶装置のタグメモリや制御方式を模擬
する手段を備え、当該手段は、取得したアクセス要求を
与えることで、当該キャッシュ記憶装置におけるキャッ
シュミスなどの事象を模擬し、更に当該キャッシュ記憶
模擬手段における当該事象の統計量を取得する手段を備
える。

【００２４】また、当該キャッシュ記憶装置の制御方式
と異なる制御を行なう、キャッシュ記憶の模擬手段を備
える。

【００２５】更に、アクセス履歴の取得装置によって取
得した履歴を、主記憶，拡張記憶または２次記憶媒体に
複写する手段と、当該履歴の取得とは別の時刻に、キャ
ッシュ記憶の模擬手段に対し、主記憶，拡張記憶または
２次記憶媒体に記録されたアクセス要求を与える手段を
備える。

【００２６】また、キャッシュ記憶模擬手段におけるタ
グメモリの初期設定時に、キャッシュ記憶装置のタグメ
モリの内容を読みだし、当該読みだし結果を当該キャッ
シュ記憶の模擬手段のタグメモリに複写する手段を備え
る。

【００２７】更に、ＩＰがスーパバイザ状態で命令を実
行していることを取得する手段や、オペレーティングシ
ステムが管理するプログラムモジュールのアドレス割当
て情報を取得する手段を備え、統計量を、スーパバイザ
状態時と通常状態時に分割して取得する。

【００２８】

【作用】まず、実際のソフトウェアが稼働している状態
でメモリアクセスの履歴を取得するため、マルチプロセ
ッサ環境のためのソフトウェアの補正をする必要がない
。

【００２９】また、メモリアクセス履歴をＨＳＡ内でシ
ミュレーションするので、トレーステープを取る必要が
なく、測定対象となるソフトウェアの稼働終了と同時に
測定終了となる。

【００３０】更に、キャッシュ記憶の制御方式を変更し
た場合の高精度なシミュレーションが可能である。

【００３１】

【実施例】（１）全体の構成 本発明の全体構成を図１に示す。本発明では、ＩＰ（１
）内に格納されているμＰ（１１）を改造し、ＭＳ（２
）内のＨＳＡ　（Ｈａｒｄｗａｒｅ　Ｓｙｓｔｅｍ　Ａ
ｒｅａ）（２２）に格納されたキャッシュ動作シミュレ
ータ（２２３）を起動し、同じくＨＳＡ（２２）内に展
開されているシミュレーション対象システム（２２４）
を動作させることを特徴とする。命令実行の際には、Ｍ
Ｓ（２）のＳＵＡ（Ｓｏｆｔｗａｒｅ　Ｕｓｅｒ　Ａｒ
ｅａ）（２１）内に格納されている実行命令列（２１１
）を、ＩＰ（１）内のキャッシュメモリＢＳ（Ｂｕｆｆ
ｅｒ　Ｓｔｏｒａｇｅ）（１３）に転送し（３１）、こ
れをＡＬＵ（１２）で解読し、実行する。ＡＬＵの動作
はμＰに記述されている。この時改造μＰはＨＳＡ内に
、ＡＬＵが実行したメモリアクセス（２２１，２２２）
を実行命令毎に格納する（３２）。また改造μＰはＨＳ
Ａ内のキャッシュ動作シミュレータ（２２３）を起動す
る（３３）。シミュレータはメモリアクセス履歴（２２
１，２２２）をＨＳＡ内に展開されているシミュレーシ
ョン対象システム（２２４）に対して適用する（３４）
。このシミュレーションの結果、得られた統計情報（２
２５）がＨＳＡ内に格納される（３５）。

【００３２】本発明のキャッシュ記憶シミュレータは、
（１）ＩＰのメモリアクセス履歴を取得する改造マイク
ロプログラム（μＰ）、（２）取得したメモリアクセス
履歴によりキャッシュ記憶の動作を模擬するシミュレー
タ、（３）シミュレータの動作結果を出力する編集出力
プログラム、より構成される。以下各々について説明す
る。

【００３３】（１−１）　改造μＰ 改造μＰは、ＩＰの動作を制御するために従来用いてい
るμＰを部分的に変更・追加したものである。メモリ内
容を参照するＬ（ロード）命令や内容を更新するＳＴ（
ストア）命令などがＩＰで実行される毎に、この改造μ
Ｐはメモリアクセスの履歴情報を取得する。この履歴情
報は、アクセスの種類（参照か更新）、アクセスの仮想
アドレス，アクセスの実アドレスから構成され、主記憶
装置内のＨＳＡ（Ｈａｒｄｗａｒｅ　Ｓｙｓｔｅｍ　Ａ
ｒｅａ）領域に格納される。

【００３４】ＨＳＡは、主記憶内にあるハードウェア専
用のメモリ領域であり、接続するＩＰの台数や主記憶の
容量などのハードウェア構成情報や、ＩＰとＩＯＰ（Ｉ
ｎｐｕｔ／Ｏｕｔｐｕｔ　Ｐｒｏｃｅｓｓｏｒ：外部記
憶装置などとの入出力を司るプロセッサ）　の連絡用テ
ーブル情報などが格納される。ＨＳＡの構造を図３に示
す。ＨＳＡ（１）は大きくＨＳＡＣＡ　（ＨＳＡ　Ｃｏ
ｍｍｏｎ　Ａｒｅａ）（１１），ＨＳＡＭＣＡ（ＨＳＡ
　Ｍａｃｒｏ　ＣｏｄｅＡｒｅａ）（１２），ＩＯＰ使
用領域（１３）に区別される。ＨＳＡはＭＳ内の高アド
レスに存在し、その開始アドレスはＨＳＡＯＲＧ（２）
で指定される。本発明のキャッシュ動作シミュレータは
ＨＳＡＭＣＡ内に展開され、シミュレータ部（１２２）
，作業領域（１２３〜１２５），ＩＰやＳＣをシミュレ
ートするリソースの部分（１２６〜１２９）から成る。 また通常の、機械語命令をシミュレートするマクロコー
ドは、ＤＸＲコード部（１２１）に格納される。

【００３５】ＯＳやアプリケーションプログラムはＨＳ
Ａをアクセスできず、ＨＳＡ領域のアドレス指定はアド
レス例外となる。主記憶領域のうちＨＳＡ以外、すなわ
ちＯＳによって管理される領域をＳＵＡ　（Ｓｏｆｔ−
ｗａｒｅ　Ｕｓｅｒ　Ａｒｅａ）　と呼ぶ。μＰがＳＵ
ＡではなくＨＳＡをデータ領域として使用することによ
り、ＯＳなどのソフトウェアと主記憶領域共有をめぐっ
て連絡することなく、独自のメモリ領域を用いて独立に
動作することができる。

【００３６】Ｌ命令とＳＴ命令を実行する改造μＰの処
理フローチャートを図４に示す。通常のμＰによるＬ命
令では、オペランドアドレスのデータをＩＰ内の汎用レ
ジスタに転送する。このため、まず命令をメモリよりフ
ェッチし（１１）、命令の種類やオペランドをデコード
する（１２）。次にオペランドのアドレスを計算し（１
３）、命令の種類を判定する（１４）。Ｌ命令であれば
、オペランドに指定されたデータをメモリから汎用レジ
スタに転送し（１５）、ＳＴ命令であればオペランドデ
ータを逆に汎用レジスタからメモリに格納する（１６）
。通常のμＰではここまでで処理を終え、次の命令を実
行する。これに対し改造μＰでは、次にシミュレーショ
ン用のデータを採取するモードか否かを判定する（１７
）。もしそうであれば、要求の種類，要求の仮想アドレ
ス，要求の実アドレスなどで構成される情報をＨＳＡに
保存する（１８）。これを終えて、次の命令を実行する
。

【００３７】改造μＰからキャッシュ動作シミュレータ
へは、この実行命令毎のメモリアクセス履歴情報が受け
渡される。履歴情報のデータ形式を図５に示す。１命令
に対応するデータ（１）は、命令の種類を示すＦＭＴ（
１１），フェッチ時のアドレスとデータ長を示す領域（
１０１〜１０３），ストア時のアドレスとデータ長を示
す領域（１０４〜１０６），分岐時の分岐元と分岐先の
アドレスを示す領域（１０７〜１１０）などに分類され
る。１行が４バイトあり、１６行でデータを構成するの
で、１命令当たり６４バイトのデータを取得することに
なる。

【００３８】ＨＳＡの領域には最大１０命令分の情報が
格納され、１０命令分の履歴情報が改造μＰにより格納
された時点でキャッシュ動作シミュレータに動作を渡す
。格納命令の個数をカウントし、ＨＳＡ内の格納アドレ
スを計算するため、改造μＰはＬＳにカウンタを持ち、
命令実行ごとにこれをインクリメントする。

【００３９】（１−２）　キャッシュ動作シミュレータ
本発明のシミュレータは、キャッシュ記憶装置のタグメ
モリを模擬するメモリ領域と、キャッシュ記憶装置の動
作を制御する論理をシミュレートするプログラムからな
り、すべてマクロコードで記述されている。

【００４０】マクロコードとは、機械語命令をシミュレ
ートするサブルーチンである。特殊用途向けの命令や、
ＯＳ記述用の特殊命令は、使用頻度が少なく、実行性能
もあまり要求されない。このような命令は、μＰで記述
せず、機械語命令で記述できるようにしたのがマクロコ
ードである。マクロコードは、特定の命令コードをデコ
ードした場合などにμＰから呼び出され、ＨＳＡに展開
されたサブルーチンを実行する。本発明のシミュレータ
は、シミュレータ本体，作業領域，シミュレート対象リ
ソースなどをマクロコードで記述することにより、ＳＵ
Ａを用いずＨＳＡ内でシミュレーションを行ない、実行
中のソフトウェアと相互干渉をせずに性能評価を実行で
きる。

【００４１】キャッシュ記憶装置のシミュレーションに
必要なデータ構造は、キャッシュ記憶装置に必要なデー
タのうちアドレス部，更新判定部，リプレース判定部、
である。キャッシュ動作のシミュレーションでは、キャ
ッシュでのヒットかミスの判定，データの登録と追い出
しのみをシミュレートし、データそのものの更新などは
扱わないので、キャッシュデータは不要である。

【００４２】セットアソシアティブ方式のストアインキ
ャッシュをシミュレートする手順を図６に示す。まずメ
モリリクエストがある（１１）と、当該データのアドレ
スがキャッシュに登録されているか否かを判定する（１
２）。登録されていなかった場合、同一カラムアドレス
のローに全て有効なデータが登録されているか、すなわ
ち全ローがＶ＝１であるか否かを判定する（１３）。全
ローがＶ＝１の場合、ＬＲＵ（Ｌｅａｓｔ　Ｒｅｃｅｎ
ｔｌｙＵｓｅｄ）アルゴリズムによりキャッシュから主
記憶に書き戻すローを決定する（１４）。次に当該ロー
がＳＴ処理によりデータが更新されているか否か、すな
わち当該データに対しＣ＝１か否かを判定する（１５）
。Ｃ＝１の場合、キャッシュから主記憶への書き戻しを
行ない（１７）、そうでない場合は書き戻しを行なわな
い。全ローがＶ＝１でない場合、Ｖ＝０のローを書き込
みローとし（１６）、主記憶からキャッシュへの書き込
みを行なう（１８）。更に、メモリリクエストがデータ
更新であるか否かを判定し（１９）、その場合は当該デ
ータをＣ＝１とする（２０）。

【００４３】同じく、セットアソシアティブ方式のスト
アスルーキャッシュをシミュレートする手順を図７に示
す。ほとんどの手順はストアインと同じであるが、スト
アスルーの場合、まず主記憶への書き戻しが不必要であ
る。なぜならばデータの更新は常に主記憶へ反映されて
おり、キャッシュのデータと主記憶のデータは常に一致
しているからである。また、メモリリクエストがデータ
更新であった場合、常にそれを主記憶に反映する必要が
ある。

【００４４】以上のような手順をシミュレートするプロ
グラムをＨＳＡ内にマクロコードとして格納しておき、
μＰから呼び出してキャッシュ動作のシミュレーション
を行なう。

【００４５】（１−３）制御ジョブ 上述の改造μＰやシミュレータの動作を制御するため、
制御ジョブを用いる。制御ジョブは、改造μＰによる履
歴取得の開始や終了、シミュレータ動作の開始や終了を
司り、シミュレーションの統計結果を出力する。これら
の動作の詳細については次項で詳述する。

【００４６】（２）動作の詳細 次に、シミュレーション全体の動作の詳細を述べる。シ
ミュレーション全体の流れを図８に示す。

【００４７】（２−１）　改造μＰとキャッシュ動作シ
ミュレータのハードウェア格納 シミュレーションの動作開始前に、改造μＰとキャッシ
ュ動作シミュレータをハードウェア内に格納しておく必
要がある。この操作はハードウェアのサービスプロセッ
サにより指示する。改造μＰは、当該μＰが収められた
フロッピディスクなどのメディアをサービスプロセッサ
に挿入し、サービスプロセッサのサービスメニューより
「μＰロード」を選択する。シミュレータも同様にメデ
ィアをサービスプロセッサに挿入し、サービスメニュー
より「マクロコードのロード」を選択する。これらの操
作により、μＰとマクロコードエリアに各々改造μＰと
シミュレータが格納される。

【００４８】（２−２）ＯＳ、負荷ジョブを起動改造μ
Ｐとシミュレータをハードウェアに格納した後、システ
ムを立ち上げる。まずＯＳを立ち上げ、ジョブが実行で
きる環境とする。この後負荷測定の対象となるジョブを
立ち上げる。この時点では、改造μＰは格納されてはい
るが動作モードビットが０であることを認識して、メモ
リアクセスの履歴取得は行なわない。

【００４９】（２−３）制御ジョブを起動負荷ジョブが
安定した状態で、キャッシュ動作シミュレータの制御ジ
ョブを起動する。制御ジョブにおいて、シミュレーショ
ンに必要な以下の動作がなされる。

【００５０】（１）ＨＳＡ内のシミュレータ作業領域初
期化 （２）シミュレータ起動命令発行 改造μＰは、ＨＳＡ内のエリアをシミュレータとの連絡
用に用いる。まずこのエリアを初期化する。また、シミ
ュレータの作業エリアとして、キャッシュのアドレス部
，更新判定部，リプレース判定部があり、これも初期化
する。更に、シミュレーション結果の格納場所も有り、
これも初期化する。

【００５１】次に、シミュレータ起動命令を発行する。 改造μＰおよびキャッシュ動作シミュレータは、このた
めに新設された命令「ＳＳＩＭ」により起動する。この
命令により、改造μＰは１命令実行毎にメモリアクセス
の履歴をＨＳＡに出力開始する。改造μＰによって、命
令実行のオーバヘッドは大幅に増加し、命令の動作速度
は１／５０〜１／１００に低下する。

【００５２】（２−４）　改造μＰがキャッシュ動作シ
ミュレータに制御をわたす １０命令分の履歴を取得した時点で、改造μＰはキャッ
シュ動作シミュレータに制御を渡す。改造μＰは取得し
た履歴の数をＡＬＵ内のＬＳ（Ｌｏｃａｌ　Ｓｔｏｒａ
ｇｅ）　に格納しており、これが１０に達した時点でマ
クロコード呼び出しを行なう。このマクロコードがキャ
ッシュ動作シミュレータの本体である。

【００５３】（２−５）　メモリアクセス履歴をもとに
キャッシュシミュレーション 改造μＰからマクロコード呼出により呼び出されたシミ
ュレータはメモリアクセス履歴をシミュレートする。シ
ミュレータは実際のキャッシュ記憶装置の制御方式をシ
ミュレートしており、キャッシュミスの場合は主記憶装
置や主記憶装置に近いキャッシュ記憶装置よりのデータ
転送をシミュレートする。

【００５４】これらのキャッシュシミュレーションの傍
ら、キャッシュミスなどの回数をカウントし、統計情報
として記録する。これらの数字は、シミュレーション終
了後制御ジョブにより出力される。

【００５５】（２−６）　シミュレートすべき履歴が尽
きたところでμＰに制御を戻す キャッシュ動作シミュレータは、シミュレートすべき履
歴の残数をカウントしており、これが０になった時点で
改造μＰに制御を戻す。これは、マクロコードの記述仕
様で予め定められたトラップをかけることにより制御が
戻る。

【００５６】制御を戻された改造μＰは、シミュレーシ
ョンビットがＯＮであることをチェックし、再び命令毎
にメモリアクセス履歴をＨＳＡに出力する。すなわち（
２−３）の後半に戻る。この、（２−３）から（２−６
）までのループが、ＨＳＡ内のシミュレーションビット
がＯＦＦになるまで繰り返される。

【００５７】（２−７）　所定時間経過後、制御ジョブ
がシミュレーションモードをＯＦＦ、「ＥＳＩＭ」命令
発行。

【００５８】予め定められた時間の後、制御ジョブがシ
ミュレーションモードをＯＦＦにし、シミュレーション
を終了させる命令「ＥＳＩＭ」を発行する。これにより
、改造μＰはメモリアクセス履歴取得のためのトラップ
を終了し、またキャッシュ動作シミュレータは改造μＰ
による呼び出しを受けなくなる。

【００５９】（２−８）　制御ジョブがＨＳＡ内にシミ
ュレータが残した統計情報を編集し、出力する。

【００６０】

【発明の効果】本発明のキャッシュ動作シミュレータに
より、従来より高速にキャッシュ動作をシミュレートし
、性能パラメータを取得できる。また制御方式を変更し
た場合のキャッシュ記憶装置の性能パラメータ取得を容
易に行なうことでできる。

【図面の簡単な説明】

【図１】図１は本発明のシミュレータの全体構成。

【図２】図２はキャッシュの構成例として汎用大型期Ｍ
−６８４Ｈのキャッシュの構成。

【図３】図３はＨＳＡの構造。

【図４】図４は命令実行のためのμＰの処理フローチャ
ート。

【図５】図５は改造μＰとシミュレータの間で受け渡さ
れるデータの形式。

【図６】図６はストアイン方式キャッシュのシミュレー
ションフローチャート。

【図７】図７はストアスルー方式キャッシュのシミュレ
ーションフローチャート。

【図８】図８はシミュレーション全体の動作の流れを示
す。

Claims (7)

【特許請求の範囲】
1. 【請求項１】命令プロセッサ（ＩＰ）と、当該ＩＰに接
   続するキャッシュ記憶装置と、当該キャッシュ記憶装置
   に接続する主記憶装置からなる電子計算機において、当
   該ＩＰから当該主記憶装置に対するアクセス要求の履歴
   を取得する装置と、当該主記憶装置のメモリ領域内に、
   当該キャッシュ記憶装置のタグメモリや制御方式を模擬
   する手段を備え、当該手段は、取得したアクセス要求を
   与えることで、当該キャッシュ記憶装置におけるキャッ
   シュミスなどの事象を模擬し、また当該キャッシュ記憶
   模擬手段における当該事象の統計量を取得する手段を備
   えることを特徴とする、キャッシュ記憶装置の性能評価
   方法。
2. 【請求項２】請求項１記載の性能評価方法において、当
   該ＩＰから当該主記憶装置に対するアクセス要求の履歴
   を取得するプログラム手段を備えることを特徴とする、
   キャッシュ記憶装置の性能評価方法。
3. 【請求項３】請求項１記載の性能評価方式において、当
   該キャッシュ記憶装置の制御方式と異なる制御を行なう
   、キャッシュ記憶の模擬手段を備えることを特徴とする
   、キャッシュ記憶装置の性能評価方法。
4. 【請求項４】請求項１記載の性能評価方法において、請
   求項１記載のアクセス履歴の取得装置によって取得した
   履歴を、主記憶、拡張記憶または２次記憶媒体に複写す
   る手段と、当該履歴の取得とは別の時刻に、請求項１記
   載のキャッシュ記憶の模擬手段に対し、主記憶，拡張記
   憶または２次記憶媒体に記録されたアクセス要求を与え
   る手段を備えることを特徴とする、キャッシュ記憶装置
   の性能評価方法。
5. 【請求項５】請求項１記載の性能評価方式において、請
   求項１記載のキャッシュ記憶模擬手段におけるタグメモ
   リの初期設定時に、請求項１記載のキャッシュ記憶装置
   のタグメモリの内容を読みだし、当該読みだし結果を当
   該キャッシュ記憶の模擬手段のタグメモリに複写する手
   段を備えることを特徴とする、キャッシュ記憶装置の性
   能評価方法。
6. 【請求項６】請求項１記載の性能評価方式において、請
   求項１記載のＩＰがスーパバイザ状態で命令を実行して
   いることを取得する手段を備え、当該手段は、請求項１
   記載の統計量を、スーパバイザ状態時と通常状態時に分
   割して取得することを特徴とする、キャッシュ記憶装置
   の性能評価方法。
7. 【請求項７】請求項１記載の性能評価方式において、オ
   ペレーティングシステムが管理するプログラムモジュー
   ルのアドレス割当て情報を取得する手段を備え、当該手
   段は、請求項１記載の統計量を、プログラムモジュール
   毎に取得することを特徴とする、キャッシュ記憶装置の
   性能評価方法。