JPH04322441A - Semiconductor integrated circuit device, its inspecting method and inspecting device for use therein - Google Patents
Semiconductor integrated circuit device, its inspecting method and inspecting device for use thereinInfo
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- JPH04322441A JPH04322441A JP9198391A JP9198391A JPH04322441A JP H04322441 A JPH04322441 A JP H04322441A JP 9198391 A JP9198391 A JP 9198391A JP 9198391 A JP9198391 A JP 9198391A JP H04322441 A JPH04322441 A JP H04322441A
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Landscapes
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- Testing Or Measuring Of Semiconductors Or The Like (AREA)
Abstract
Description
【0001】0001
【産業上の利用分野】本発明は半導体集積回路装置の電
気的特性検査等の検査技術に関する。BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to testing techniques such as electrical characteristic testing of semiconductor integrated circuit devices.
【0002】0002
【従来の技術】本願に関係するかもしれない従来技術と
しては以下のようなものがある。すなわち、ウェハ(W
afer)全体でプローブテスト(Probe Te
st)、テストバーンイン(Test Burn−i
n)またはエイジングテスト(Aging Test
)を実行しようとするものには、日本特願平1−117
461号、同特開昭59−99733号、同62−14
3436号、同60−167343号、同62−221
126号、同62−287637号、同62−2936
29号、同63−204621号、同64−18233
号等がある。例えば、前記日本特開昭62−28763
7号には、ウェハ上にテスト信号発生回路を設けること
によりウェハ全体にたいしてダイナミックバーンイン(
Dynamic Burn−in)が可能なセルフテ
スト技術が開示されている。2. Description of the Related Art Conventional technologies that may be related to the present application include the following. That is, the wafer (W
Probe test (Probe Te)
st), Test Burn-i
n) or Aging Test
), Japanese Patent Application No. 1-117
No. 461, JP-A-59-99733, JP-A No. 62-14
No. 3436, No. 60-167343, No. 62-221
No. 126, No. 62-287637, No. 62-2936
No. 29, No. 63-204621, No. 64-18233
There are numbers etc. For example, the above-mentioned Japanese Patent Application Publication No. 62-28763
No. 7 has a dynamic burn-in (dynamic burn-in) for the entire wafer by providing a test signal generation circuit on the wafer.
A self-test technique that allows dynamic burn-in is disclosed.
【0003】更にプロービング(Probing)のス
ループット向上等のためにプローブカード(Probe
Card)に各種の機能を保持させるものとしては
、日本実開昭62−98234号、同60−12573
6号、同特開平1−95529号等がある。例えば、前
記日本特開昭62−123732号には、プローバ(P
rober)本体とプローブカード間での信号のやり取
りを簡素化してプローブテストのスピードアップ(Sp
eedup)を図るために、前記プローバ本体の検査回
路を前記プローブカード側に移したプローブカードが開
示されている。[0003] Furthermore, in order to improve the throughput of probing, a probe card (probe card) is used.
Japanese Utility Model Publication No. 62-98234 and No. 60-12573 are examples of devices that allow the Card) to retain various functions.
No. 6, JP-A No. 1-95529, etc. For example, in the Japanese Patent Application Publication No. 62-123732, there is a prober (P
Speed up probe tests by simplifying signal exchange between the main body (rober) and the probe card (Sp
A probe card has been disclosed in which the test circuit of the prober body is moved to the probe card side in order to improve the quality of the probe.
【0004】更に同様の目的で被検査体であるウェハま
たはチップ側にセルフテストまたはテスト結果記憶等の
ための付加的な機能を持たせるものに、上記以外に日本
特開平2−170069号、同2−3948号、同1−
169938号、同特開昭64−8637号、同61−
156747号、同61−12000号、同60−31
35号、同58−96744号等がある。例えば、前記
日本特開昭64−8637号には、ウェハテスト後のマ
ーキング(Marking)を省略するためにウェハ上
に不揮発性メモリを形成したウェハが開示されている。[0004] In addition to the above, Japanese Patent Application Laid-Open No. 2-170069 and JP-A-2-170069 provide additional functions such as self-testing or test result storage to the wafer or chip that is the object to be inspected for the same purpose. No. 2-3948, same 1-
No. 169938, JP-A-64-8637, JP-A No. 61-
No. 156747, No. 61-12000, No. 60-31
No. 35, No. 58-96744, etc. For example, Japanese Patent Application Laid-Open No. 64-8637 discloses a wafer in which a non-volatile memory is formed on the wafer in order to omit marking after wafer testing.
【0005】更に被テストチップ等への入力信号のタイ
ミング(Timing)を調整することによって前記チ
ップ等をテストモード(Test Mode)に設定
するものに、日本特開昭64−39039号、同59−
99269号等がある。[0005] Furthermore, Japanese Patent Application Laid-Open Nos. 64-39039 and 59-100 disclose methods for setting the chip, etc. to test mode (Test Mode) by adjusting the timing of input signals to the chip, etc. to be tested.
There are No. 99269, etc.
【0006】更にプローブ針に形状記憶合金を利用した
ものに、日本特開平1−282466号等がある。[0006] Further, there is a probe needle using a shape memory alloy as disclosed in Japanese Patent Application Laid-Open No. 1-282466.
【0007】更にプローブカードにTAB(Tape
Automated Bonding)技術を利用した
ものに、日本特開昭59−141239号、同54−1
6183号等がある。Furthermore, TAB (Tape) is attached to the probe card.
Japanese Patent Application Publication Nos. 59-141239 and 54-1 utilize automated bonding (Automated Bonding) technology.
There are issues such as No. 6183.
【0008】[0008]
【発明が解決しようとする課題】しかし、これらの技術
は、高集積メモリチップ等を多数集積したウェハのいわ
ゆるウェハテストに実際に適用して高いスループット(
Throughput)を得るほどには具体化されてい
ない。[Problems to be Solved by the Invention] However, these techniques have not been applied in practice to so-called wafer testing of wafers on which a large number of highly integrated memory chips, etc. are integrated.
throughput).
【0009】従って、本発明の一つの目的は、高集積メ
モリチップ等を多数集積したウェハの全ウェハを高スル
ープットでテスト可能とすることにある。[0009] Accordingly, one object of the present invention is to enable high throughput testing of all wafers in which a large number of highly integrated memory chips and the like are integrated.
【0010】0010
【課題を解決するための手段】このような目的を達成す
るための本発明の概要の一つを簡単に説明すれば以下の
とうりである。[Means for Solving the Problems] One of the outlines of the present invention for achieving the above object is briefly explained as follows.
【0011】すなわち、前記ウェハテスト時に前記ウェ
ハ上に形成された多数のメモリチップを一斉にセルフテ
ストし、それらの合否判定を前記ウェハ上で行う半導体
集積回路装置の電気的試験技術である。That is, this is an electrical testing technique for semiconductor integrated circuit devices in which a large number of memory chips formed on the wafer are self-tested at the same time during the wafer test, and a pass/fail judgment is made on the wafer.
【0012】0012
【作用】すなわち、上記構成によれば、高集積メモリの
ウェハテストに際して、ほぼ全てのチップに少数のプロ
ーブピンを立てることによって、各チップについてその
ピンの一つからセルフテスト始動信号を入力することに
より全チップについて一斉にテストを実行することによ
り、短時間でメモリテストを完了することができる。[Operation] That is, according to the above configuration, when performing a wafer test of a highly integrated memory, by setting up a small number of probe pins on almost every chip, a self-test start signal can be inputted from one of the pins for each chip. By executing the test on all chips at once, the memory test can be completed in a short time.
【0013】[0013]
【実施例】以下、具体的な実施例について説明する。こ
れらの実施例及び図面において同一の参照番号で示すも
のは、同一または類似の機能を有することお示す。但し
、とくに、そうでない旨記載している場合はこのかぎり
でない。[Examples] Specific examples will be described below. Identical reference numerals in these embodiments and figures indicate identical or similar functions. However, this does not apply if it is specifically stated to the contrary.
【0014】(1) 実施例1
図1は本発明のウェハテスト(Wafer Test
)の状態を示すプローバ(Prober)の側面説明図
である。同図において、1はプローバ、2は上記ウェハ
を所定のテスト位置に移動位置合わせするためのXY移
動ステージ(Stage)またはXYステージ、3は被
測定ウェハ、4は数百から千数百本のプローブピン(P
robe Pin)、5は上記プローブピンを支持す
るプローブカード(Probe Card)、6はテ
スタ(Tester)と上記プローブカード間を結ぶイ
ンターフェースバス(Interface Bus)
、7はプロービングテスト(Probing Tes
t)制御回路を含むテスタである。(1) Example 1 FIG. 1 shows a wafer test of the present invention.
) is an explanatory side view of the prober. In the figure, 1 is a prober, 2 is an XY moving stage or XY stage for moving and aligning the wafer to a predetermined test position, 3 is a wafer to be measured, and 4 is from several hundred to several thousand pieces. Probe pin (P
5 is a probe card that supports the probe pin, 6 is an interface bus that connects the tester and the probe card.
, 7 is a probing test.
t) A tester including a control circuit.
【0015】図2は上記本発明のテスト状態の要部を示
す斜視図である。同図において、8は上記プローブピン
と上記インターフェースバスを相互接続するための多層
電源信号配線である。FIG. 2 is a perspective view showing the main part of the test state of the present invention. In the figure, reference numeral 8 denotes a multilayer power signal wiring for interconnecting the probe pins and the interface bus.
【0016】図3は上記プローブカード5の模式正断面
図である。FIG. 3 is a schematic front sectional view of the probe card 5. As shown in FIG.
【0017】図4は上記被測定ウェハ3上の多数のチッ
プ(Chip)領域のうちの一つのチップ領域を示す上
面図である。同図において、10は被測定メモリチップ
(Memory Chip)、11はメモリマット(
Memory Mat)、12は周辺回路、13は本
発明のテストに使用するボンディングパッド(Bond
ing Pad)である。これらの5個のパッドを以
後「特定パッド」と呼ぶ。これらのボンディングパッド
はVcc及びVssの電源端子、RAS ̄及びDout
の通常信号端子、TSで特定されるテスト信号端子から
なる。
これらの端子のうちTS以外は組立後の外部ピンの一部
を構成する。TS端子については、本実施例では組立後
の外部ピンに対応するものがない場合について説明する
が、いずれかの外部ピンに対応させることも可能である
。これらの外部ピンの数は、例えば、4M×1タイプの
DRAMでは18ピンである。FIG. 4 is a top view showing one chip area out of a large number of chip areas on the wafer 3 to be measured. In the figure, 10 is a memory chip to be measured, and 11 is a memory mat (
12 is a peripheral circuit, 13 is a bonding pad used for testing the present invention.
ing Pad). These five pads will be referred to as "specific pads" hereinafter. These bonding pads are the power supply terminals for Vcc and Vss, RAS ̄ and Dout.
It consists of a normal signal terminal and a test signal terminal specified by TS. Of these terminals, the terminals other than TS form part of the external pins after assembly. Regarding the TS terminal, in this embodiment, a case will be described in which there is no corresponding external pin after assembly, but it is also possible to make it correspond to any external pin. The number of these external pins is, for example, 18 pins in a 4M×1 type DRAM.
【0018】図5は上記チップ上に本発明のテストのた
めに設けられたテスト回路のレイアウト(Layout
)を示すためのチップ上面図である。同図において、2
0はセルフテスト(Self−test)回路である。FIG. 5 shows the layout of the test circuit provided on the above chip for testing the present invention.
) is a top view of the chip. In the same figure, 2
0 is a self-test circuit.
【0019】図6は半導体装置の製造プロセス(Pro
cess)における本発明の位置を示すプロセスフロー
(Process Flow)図である。同図におい
て、31は半導体集積回路のウェハ工程、32はウェハ
状態で各チップのDC特性を電気的にテストするDCテ
スト工程、33は同様にウェハ状態で各チップのAC特
性その他を電気的にテストするACテスト工程、34は
これらを総称するウェハテスト工程、35はダイシング
(Dicing)によりウェハを個々のチップに分割す
るウェハ分割工程、36は前記チップにリード(Lea
d)等を取り付けて封止等のパッケージング(Pack
aging)を行う組立工程、37は組立が完了した前
記チップ単位で前記ウェハテストと類似の電気的特性テ
ストを行う選別テスト工程である。FIG. 6 shows a semiconductor device manufacturing process (Pro
FIG. 2 is a process flow diagram showing the position of the present invention in the process. In the figure, 31 is a wafer process for semiconductor integrated circuits, 32 is a DC test process for electrically testing the DC characteristics of each chip in the wafer state, and 33 is also for electrically testing the AC characteristics and other characteristics of each chip in the wafer state. 34 is a wafer test process for testing, 35 is a wafer dividing process for dividing the wafer into individual chips by dicing, and 36 is for attaching leads to the chips.
d) Packaging such as sealing by attaching etc.
37 is a selection test step in which an electrical characteristic test similar to the wafer test is performed on the assembled chip unit.
【0020】図7は本発明のDRAM(Dynamic
Random Access Memory)
の波形図である。同図において、RAS ̄はロウ−アド
レス−ストローブ(Row Address st
robe)信号、CAS ̄はカラム−アドレス−ストロ
ーブ(Column Address strob
e)信号、WE ̄はライト−イネーブル(Write
Enable)信号、TSは本発明のウェハテスト始
動のためのテスト信号である。FIG. 7 shows a DRAM (Dynamic RAM) according to the present invention.
Random Access Memory)
FIG. In the same figure, RAS ̄ is a row address strobe (Row Address strobe).
robe) signal, CAS ̄ is the column address strobe (Column Address strobe) signal.
e) Signal WE ̄ is write-enable (Write
The Enable) signal and TS are test signals for starting the wafer test of the present invention.
【0021】図8は本発明のDRAMのチップ領域の回
路構成を示すメモリ回路ブロック(Block)図であ
る。同図において、41は単位チップ領域、42は多数
のメモリセル(Memory Cell)を集積した
メモリ−マトリクス(Memory matrix)
領域、43は行(Row)アドレス信号を対応するワー
ド線に割り振るためのXデコーダ(X Decode
r)、44は同様に列アドレス信号を対応するデータ線
に割り振るためのYデコーダ(Y Decoder)
、45はアドレス−マルチプレックス砲式で2回転送さ
れてくる行及び列アドレス信号をそれぞれ上記行アドレ
スデコーダ及び列アドレスデコーダに振り分けるための
アドレス−バッファ(Address Buffer
)、46はRAS ̄およびCAS ̄等信号から通常動作
、リフレッシュ動作、及びテスト動作(セルフテストを
含む)等に必要な内部タイミング信号を発生するための
クロック−ジェネレータ(Clock Genera
tor)、47はテストされる全ビットをカウントため
のプログラム−カウンタ(Program Coun
ter)、48はリフレッシュ動作において順次リフレ
ッシュすべき行アドレス及びテスト動作のときに順次書
き込み又は読みだしを行う行アドレス等をカウントする
ためのリフレッシュ−カウンタ(Refresh C
ounter)、49はテストのための各種データパタ
ーンを発生するためのデータ−ジェネレータ(Data
Generator)、50は本発明のセルフテスト動
作を制御及びテストパターンを発生するためのテスト制
御回路及びパターン(Pattern)ROM、51は
各種の動作モードにおいてメモリセルへのデータの書き
込み読みだしを行うための書き込み読み出し回路、52
はテスト動作時に書き込まれたデータと読みだされたデ
ータの間の一致不一致を判定するための判定回路である
。FIG. 8 is a memory circuit block diagram showing the circuit configuration of the chip area of the DRAM of the present invention. In the figure, 41 is a unit chip area, and 42 is a memory matrix in which a large number of memory cells are integrated.
The area 43 is an X decoder for allocating row address signals to corresponding word lines.
r), 44 is a Y decoder for allocating column address signals to corresponding data lines.
, 45 is an address buffer for distributing row and column address signals transferred twice in an address multiplex type to the row address decoder and column address decoder, respectively.
), 46 is a clock generator for generating internal timing signals necessary for normal operation, refresh operation, test operation (including self-test), etc. from signals such as RAS and CAS.
47 is a program counter for counting all the bits to be tested.
ter), 48 is a refresh counter (Refresh C
49 is a data generator for generating various data patterns for testing.
50 is a test control circuit and pattern ROM for controlling the self-test operation of the present invention and generating test patterns, and 51 is for reading and writing data to and from memory cells in various operation modes. write/read circuit, 52
is a determination circuit for determining whether or not data written and data read out match each other during a test operation.
【0022】図9は前記パターンROMの一部のROM
パターンの内容を例示するROMパターン図である。FIG. 9 shows a part of the pattern ROM.
FIG. 3 is a ROM pattern diagram illustrating the contents of a pattern.
【0023】次にこれらの図をもとに本発明の実施手順
を説明する。先ず、ウェハ工程31(図6)が完了した
(ほぼ完了を含む)Siウェハ3(例えば8インチウェ
ハ)を図1のようにテストステージ2上に載置する。こ
のSiウェハ上面には数百個の単位チップ領域を含む。
次に、図1のように上記各チップ10の特定パッド13
にプローブピン4を当てて電気的接触がとられた状態に
保持する。この状態でテスター7はセルフテストの起動
手続きに対応する第1の起動信号を上記複数の特定パッ
ドを通して各チップに供給する。先ず、各チップに電源
が供給された状態で待機状態の各チップごとのスタンバ
イ(Standby)消費電流が所定の範囲にあるか否
かが上記テスタ7によって測定される(第1のDCテス
ト)。これらのテスト結果は上記テスタ7のテスト結果
メモリにストア(Store)される。このスタンバイ
電流が正常であった各チップに対して、上記テスタは次
のステップに移るように上記複数の特定パッドを介して
次のテストのための第2の起動信号を送出する。この第
2の起動信号を受けた各チップは自動的に書き込み状態
にされ、一定の書き込み動作を繰り返している状態で動
作時消費電流の測定が上記Vcc及びVssの電源端子
を介して上記テスタ7により実行される(第2のDCテ
スト)。このテスト結果は上と同様に上記テスタの上記
テスト結果メモリにストアされる。この動作時消費電流
の値が所定の範囲にあるものについては先と同様にテス
タ7は図7に示すようなタイミングでRAS ̄及びTS
端子を介して第3の起動信号を送出する。各チップはこ
の第3の起動信号に基づいて図7に示すように各チップ
内部においてCAS ̄及びWE ̄等のタイミング信号を
順次発生して所定テストパターンのACファンクション
(Function)テストを実行する。テストパター
ンについては図9にマーチングパターン(Marchi
ng Pattern)を例示する。なお、テストパ
ターンはマーチングに限らずチェッカーボード(Che
cker Board)等も選択的に実施させること
もできる。これらの各種パターンテストの結果は図8に
示すように判定回路52で判定され、書き込みデータと
それらに対応する読みだしデータが一つでも不一致の場
合は不良と判定し、その結果はず8のDout端子から
上記テスタの上記テスト結果メモリに向けて送出され、
そこにストアされる。その後、図7に示すように各チッ
プはその内部において自動的にリセットされる。Next, the procedure for implementing the present invention will be explained based on these figures. First, a Si wafer 3 (for example, an 8-inch wafer) on which the wafer process 31 (FIG. 6) has been completed (including almost completed) is placed on the test stage 2 as shown in FIG. The upper surface of this Si wafer includes several hundred unit chip areas. Next, as shown in FIG.
The probe pin 4 is applied to the probe pin 4 to maintain electrical contact. In this state, the tester 7 supplies a first activation signal corresponding to the self-test activation procedure to each chip through the plurality of specific pads. First, with power supplied to each chip, the tester 7 measures whether the standby current consumption of each chip in a standby state is within a predetermined range (first DC test). These test results are stored in the test result memory of the tester 7. For each chip whose standby current is normal, the tester sends out a second activation signal for the next test via the plurality of specific pads so as to proceed to the next step. Each chip that receives this second activation signal is automatically put into a write state, and while a certain write operation is being repeated, the current consumption during operation is measured by the tester 7 via the Vcc and Vss power supply terminals. (second DC test). This test result is stored in the test result memory of the tester as above. If the value of the current consumption during operation is within a predetermined range, the tester 7 will measure RAS ̄ and TS at the timing shown in FIG.
A third activation signal is sent via the terminal. Based on this third activation signal, each chip sequentially generates timing signals such as CAS and WE within each chip, as shown in FIG. 7, and executes an AC function test of a predetermined test pattern. The test pattern is shown in Figure 9.
ng Pattern). In addition, the test pattern is not limited to marching, but also checkerboard (Che
cker board) etc. can also be selectively implemented. The results of these various pattern tests are judged by the judgment circuit 52 as shown in FIG. is sent from the terminal to the test result memory of the tester,
It will be stored there. Thereafter, each chip is automatically reset internally as shown in FIG.
【0024】更に上記図7及び図8に基づいて回路動作
の説明を行う。TS端子及びRAS ̄端子から入力され
た第1の起動信号に基づいてテスト制御回路はそのチッ
プを待機状態に設定する。その状態で待機時の電源電流
の測定が完了すると上記テスタ7からTS端子及びRA
S ̄端子を介して第2の起動信号が入力される。この信
号に基づいてテスト制御回路50はプログラムカウンタ
47、リフレッシュカウンタ48、データジェネレータ
49その他を制御して一定の書き込み状態に設定する。
その状態において動作時の電源電流が測定される。更に
、TS端子及びRAS ̄端子を介して図7に示すように
第3の起動信号が入力されるクロックジェネレータ46
はCAS ̄及びWE ̄等のタイミング信号を発生する。
一方、パターンROM50は上記起動信号に基づいて所
望のテストパターンを発生する。更に、プログラムカウ
ンタ47は被検査メモリの全ビットを順次カウントアッ
プする。アドレスの方は、リフレッシュカウンタ48に
より順次発生される。データはアドレスに対応してデー
タジェネレータから同様に発生される。これらの結果の
合否判定は、読み出し時にビットごとの判定を判定回路
52により実施し、全てのデータが一致したときには合
格の、一つでも一致しないときは不合格の信号を上記D
out端子から送出して上記テスタ7の上記テスト結果
メモリにストアする。その後、テスト制御回路50はそ
のチップをリセット状態に設定し、セルフテストを完了
する。Further, the circuit operation will be explained based on FIGS. 7 and 8. The test control circuit sets the chip in a standby state based on the first activation signal input from the TS terminal and the RAS terminal. When the measurement of the standby power supply current is completed in this state, the tester 7 connects the TS terminal and the RA terminal.
A second activation signal is input via the S ̄ terminal. Based on this signal, the test control circuit 50 controls the program counter 47, refresh counter 48, data generator 49, and others to set a certain writing state. In this state, the power supply current during operation is measured. Further, as shown in FIG. 7, a clock generator 46 receives a third activation signal via the TS terminal and the RAS terminal.
generates timing signals such as CAS ̄ and WE ̄. On the other hand, the pattern ROM 50 generates a desired test pattern based on the activation signal. Further, the program counter 47 sequentially counts up all bits of the memory under test. Addresses are sequentially generated by the refresh counter 48. Data is similarly generated from the data generator in response to the address. Pass/fail judgment of these results is carried out by the judgment circuit 52 for each bit at the time of reading, and when all the data match, a pass signal is passed, and when even one data does not match, a fail signal is sent to the above D.
It is sent from the out terminal and stored in the test result memory of the tester 7. Test control circuit 50 then sets the chip in a reset state and completes the self-test.
【0025】[0025]
【発明の効果】本願において開示される発明のうち代表
的なものによって得られるものの効果を記載すれば以下
のとうりである。Effects of the Invention The effects obtained by typical inventions disclosed in this application are as follows.
【0026】すなわち、高集積メモリのウェハテストに
際して、ほぼ全てのチップに少数のプローブピンを立て
ることによって、各チップについてそのピンの一つから
セルフテスト始動信号を入力することにより全チップに
ついて一斉にテストを実行することにより、短時間でメ
モリテストを完了することができる。That is, when testing a wafer of highly integrated memory, by setting up a small number of probe pins on almost all chips, and inputting a self-test start signal from one of the pins for each chip, all chips can be tested at once. By executing the test, the memory test can be completed in a short time.
【0027】以上、本願発明の背景となった技術分野、
すなわち、メモリテストについて説明したが、本発明は
それに限定されることなく本発明の要旨を逸脱しない範
囲で種々変形可能であることはいうまでもない。例えば
、マイクロコンピュータ(Microcomputer
)IC、ロジック(Logic)IC、リニア(Lin
ear)ICなどにも適用できる。[0027] As described above, the technical field that is the background of the present invention,
That is, although the memory test has been described, it goes without saying that the present invention is not limited thereto and can be modified in various ways without departing from the gist of the present invention. For example, a microcomputer
) IC, Logic IC, Linear (Lin)
It can also be applied to ear) IC, etc.
【図1】本発明のウェハテストの状態を示すプローバの
側面説明図である。FIG. 1 is an explanatory side view of a prober showing the state of a wafer test according to the present invention.
【図2】上記本発明のテスト状態の要部を示す斜視図で
ある。FIG. 2 is a perspective view showing a main part of the test state of the present invention.
【図3】プローブカードの模式正断面図である。FIG. 3 is a schematic front sectional view of the probe card.
【図4】被測定ウェハ上の多数のチップ領域のうちの一
つのチップ領域を示す上面図である。FIG. 4 is a top view showing one chip area among a number of chip areas on a wafer to be measured.
【図5】上記チップ上に本発明のテストのために設けら
れたテスト回路のレイアウトを示すためのチップ上面図
である。FIG. 5 is a top view of the chip showing the layout of a test circuit provided on the chip for testing the present invention.
【図6】半導体装置の製造プロセスにおける本発明の位
置を示すプロセスフロー図である。FIG. 6 is a process flow diagram showing the position of the present invention in the manufacturing process of a semiconductor device.
【図7】本発明のDRAMの波形図である。FIG. 7 is a waveform diagram of the DRAM of the present invention.
【図8】本発明のDRAMのチップ領域の回路構成を示
すメモリ回路ブロック図である。FIG. 8 is a memory circuit block diagram showing the circuit configuration of the chip area of the DRAM of the present invention.
【図9】パターンROMの一部のROMパターンの内容
を例示するROMパターン図である。FIG. 9 is a ROM pattern diagram illustrating the contents of some ROM patterns of a pattern ROM.
1…プローバ、2…XYステージ、3…被測定ウェハ、
4…プローブピン、5…プローブカード、6…インター
フェースバス、7…テスタ、8…多層電源信号配線、1
0…被測定チップ、11…メモリマット、12…周辺回
路、13…ボンディングパット、20…セルフテスト回
路、31…ウェハプロセス、32…DCテスト、33…
ACテスト、34…ウェハテスト、35…ウェハ分割、
36…組立、37…選別テスト、41…チップ領域、4
2…メモリマトリクス、43…Xデコーダ、44…Yデ
コーダ、45…アドレスバッファ、46…クロックジェ
ネレータ、47…プログラムカウンタ、48…リフレッ
シュカウンタ、49…データジェネレータ、50…テス
ト制御回路及びパターンROM、51…書き込み読み出
し回路、52…判定回路。1... Prober, 2... XY stage, 3... Wafer to be measured,
4...Probe pin, 5...Probe card, 6...Interface bus, 7...Tester, 8...Multilayer power signal wiring, 1
0... Chip under test, 11... Memory mat, 12... Peripheral circuit, 13... Bonding pad, 20... Self test circuit, 31... Wafer process, 32... DC test, 33...
AC test, 34...Wafer test, 35...Wafer division,
36... Assembly, 37... Sorting test, 41... Chip area, 4
2... Memory matrix, 43... X decoder, 44... Y decoder, 45... Address buffer, 46... Clock generator, 47... Program counter, 48... Refresh counter, 49... Data generator, 50... Test control circuit and pattern ROM, 51 ...Writing/reading circuit, 52... Judgment circuit.
Claims (9)
モリ装置ウェハの電気的テスト方法: (a)半導体集積回路メモリ装置を半導体ウェハ上に形
成するためのウェハ工程を完了した多数のメモリチップ
領域を有する集積回路ウェハをテストステージに載置す
る工程; (b)上記多数のメモリチップのうちテストすべきチッ
プのほぼ全てに対して、組立後の上記各チップの外部ピ
ン数の半分以下の数の外部テスト端子を接触させる工程
; (c)上記(b)の状態にて上記各チップに接触させた
上記複数の外部テスト端子のうち少なくとも一つのテス
ト始動信号用外部テスト端子よりDCテスト始動信号を
入力する工程; (d)上記DCテスト始動信号に基づいて上記各チップ
をテストに必要な所定の動作状態に上記各チップ内部に
おいて自動的に設定する工程; (e)上記(d)の所定の動作状態において所望のDC
特性を測定する工程。1. A method for electrically testing a semiconductor integrated circuit memory device wafer comprising the following steps: (a) testing a large number of memory chip areas that have completed a wafer process for forming semiconductor integrated circuit memory devices on a semiconductor wafer; (b) For almost all of the chips to be tested among the large number of memory chips, the number of external pins of each chip is less than half the number of external pins of each of the chips after assembly. Step of bringing the external test terminal into contact; (c) Applying a DC test start signal from at least one test start signal external test terminal among the plurality of external test terminals brought into contact with each of the chips in the state of (b) above. (d) automatically setting each of the chips to a predetermined operating state necessary for the test based on the DC test start signal; (e) the predetermined step of (d) above; Desired DC in operating condition
The process of measuring a property.
電力又は消費電流である請求項1の半導体集積回路メモ
リ装置ウェハの電気的テスト方法。2. The method of electrically testing a semiconductor integrated circuit memory device wafer according to claim 1, wherein said desired DC characteristic is power consumption or current consumption of each of said chips.
部テスト端子のうち上記テスト始動信号用外部テスト端
子以外の少なくとも一つの電源供給用外部テスト端子を
介して行われる請求項2の半導体集積回路メモリ装置ウ
ェハの電気的テスト方法。3. The semiconductor device according to claim 2, wherein the measurement of the desired DC characteristic is performed through at least one external test terminal for power supply other than the external test terminal for the test start signal among the plurality of external test terminals. A method for electrically testing integrated circuit memory device wafers.
モリ装置ウェハの電気的テスト方法: (a)半導体集積回路メモリ装置を半導体ウェハ上に形
成するためのウェハ工程を完了した多数のメモリチップ
領域を有する集積回路ウェハをテストステージに載置す
る工程; (b)上記多数のメモリチップのうちテストすべきチッ
プのほぼ全てに対して、組立後の上記各チップの外部ピ
ン数の半分以下の数の外部テスト端子を接触させる工程
; (c)上記(b)の状態にて上記各チップに接触させた
上記複数の外部テスト端子のうち少なくとも一つのテス
ト始動信号用外部テスト端子よりACテスト始動信号を
入力する工程; (d)上記ACテスト始動信号に基づいて上記各チップ
を所定のACテストのテストモードに対応する動作状態
に上記各チップ内部において自動的に設定し、上記各チ
ップ内部において自動的に順次上記テストモードのAC
特性を測定を実行する工程。4. A method for electrically testing a semiconductor integrated circuit memory device wafer comprising the following steps: (a) testing a large number of memory chip areas that have completed a wafer process for forming semiconductor integrated circuit memory devices on a semiconductor wafer; (b) For almost all of the chips to be tested among the large number of memory chips, the number of external pins of each chip is less than half the number of external pins of each of the chips after assembly. Step of bringing the external test terminal into contact; (c) Applying an AC test start signal from at least one test start signal external test terminal among the plurality of external test terminals brought into contact with each of the chips in the state of (b) above. (d) Automatically set each chip to an operating state corresponding to the test mode of a predetermined AC test based on the AC test start signal; AC in the above test mode
The process of performing measurements on a property.
トである請求項4の半導体集積回路メモリ装置ウェハの
電気的テスト方法。5. The method of electrically testing a semiconductor integrated circuit memory device wafer according to claim 4, wherein said AC test is an AC function test.
ンの発生及び読み出された記憶データの成否の判定は上
記各チップ内において行われる請求項5の半導体集積回
路メモリ装置ウェハの電気的テスト方法。6. The method of electrically testing a semiconductor integrated circuit memory device wafer according to claim 5, wherein generation of a test pattern corresponding to said test mode and determination of success or failure of read stored data are performed within each of said chips.
端子のうち少なくとも一つの外部テスト端子を介して上
記ウェハの外部に出力される請求項6の半導体集積回路
メモリ装置ウェハの電気的テスト方法。7. The method for electrically testing a semiconductor integrated circuit memory device wafer according to claim 6, wherein the test result is output to the outside of the wafer through at least one external test terminal among the plurality of external test terminals. .
ップをほぼ同時にテストするフルウェハテスト方法にお
いて、DCテストとACテストを連続的に実行すること
を特徴とするウェハ状態における多数のメモリチップの
フルウェハテスト方法。8. A full wafer test method for testing a large number of memory chips formed on a semiconductor wafer almost simultaneously, characterized in that a DC test and an AC test are continuously executed on a large number of memory chips in a wafer state. Full wafer test method.
上記ウェハ上の各チップ内において発生されることを特
徴とする請求項8のウェハ状態における多数のメモリチ
ップのフルウェハテスト方法。9. A full wafer testing method for a large number of memory chips in a wafer state as claimed in claim 8, wherein a test pattern necessary for said AC test is generated within each chip on said wafer.
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP9198391A JPH04322441A (en) | 1991-04-23 | 1991-04-23 | Semiconductor integrated circuit device, its inspecting method and inspecting device for use therein |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP9198391A JPH04322441A (en) | 1991-04-23 | 1991-04-23 | Semiconductor integrated circuit device, its inspecting method and inspecting device for use therein |
Publications (1)
Publication Number | Publication Date |
---|---|
JPH04322441A true JPH04322441A (en) | 1992-11-12 |
Family
ID=14041719
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP9198391A Pending JPH04322441A (en) | 1991-04-23 | 1991-04-23 | Semiconductor integrated circuit device, its inspecting method and inspecting device for use therein |
Country Status (1)
Country | Link |
---|---|
JP (1) | JPH04322441A (en) |
Cited By (2)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US5862147A (en) * | 1996-04-22 | 1999-01-19 | Nec Corporation | Semiconductor device on semiconductor wafer having simple wirings for test and capable of being tested in a short time |
WO2007017956A1 (en) * | 2005-08-09 | 2007-02-15 | Kabushiki Kaisha Nihon Micronics | Probe assembly |
-
1991
- 1991-04-23 JP JP9198391A patent/JPH04322441A/en active Pending
Cited By (2)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US5862147A (en) * | 1996-04-22 | 1999-01-19 | Nec Corporation | Semiconductor device on semiconductor wafer having simple wirings for test and capable of being tested in a short time |
WO2007017956A1 (en) * | 2005-08-09 | 2007-02-15 | Kabushiki Kaisha Nihon Micronics | Probe assembly |
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