JPH04262452A - プログラムの命令の並列処理のための方法およびプロセッサ - Google Patents

プログラムの命令の並列処理のための方法およびプロセッサ

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JPH04262452A
JPH04262452A JP3268785A JP26878591A JPH04262452A JP H04262452 A JPH04262452 A JP H04262452A JP 3268785 A JP3268785 A JP 3268785A JP 26878591 A JP26878591 A JP 26878591A JP H04262452 A JPH04262452 A JP H04262452A
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JP
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processor
instruction
instructions
processor element
elements
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JP3268785A
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Alfons-Josef Wahr
アルフオンス‐ヨーゼフ　ワール
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Siemens AG
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Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】
【０００１】
【産業上の利用分野】本発明はプログラムの命令を並列
処理するための方法およびこの方法を実施するためのプ
ロセッサに関する。
【０００２】
【従来の技術】計算機アーキテクチュアでＳＩＭＤ（単
一命令‐多重データ）計算機、ベクトル計算機およびＭ
ＩＭＤ（多重命令‐多重データ）計算機は知られている
。これらは、多重プロセッサシステムまたは並列計算機
として構成されていてよく、従ってまた小さいプロセス
区間または大きいプロセス区間または全プロセスで並列
に処理し得る点で優れている。同期化点の間にしばしば
数百または数百万の機械命令が処理される。
【０００３】このような計算機システムでは、たとえば
命令の処理が先行の命令の予めの処理を必要とするとき
に生ずるコンフリクトが認識されなければならない。こ
のようなコンフリクトはたとえばコンパイラにより認識
され、またその場合にプログラムが並列進行可能なコン
フリクトなしのプログラム部分に分割される。プログラ
ムの並列処理はこうしてたとえばコンパイラ、コード発
生器またはその他のプログラムによる特別な選別を必要
とする。
【０００４】
【発明が解決しようとする課題】本発明の課題は、付加
の選別プログラムを必要とせずにプログラムを並列に処
理し得る方法およびプロセッサを提供することである。
【０００５】
【課題を解決するための手段】この課題を解決するため
、本発明においては、プログラムのそれぞれｋ（ｋ≦ｎ
）個の命令が並列にプロセッサのｎ個のプロセッサ要素
にその優先順位に関係してプロセッサあたり１つの命令
が処理のために供給され、各プロセッサ要素が独自にそ
の命令を処理し、プロセッサによる命令の処理の際に資
源がアクセスされるならば、このことが後続の低い優先
順位のプロセッサ要素にコンフリクト信号により報知さ
れ、低い優先順位のプロセッサ要素がこの資源にアクセ
スしなければならないならば、そのプロセッサ要素は、
より高い優先順位のプロセッサ要素がそのアクセスを終
了するまで待たなければならないようになっている。ま
たこの方法を実施するためのプロセッサにおいては、プ
ログラムの命令を並列に処理するための、処理優先順位
が相異なるｎ個（ｎは整数）のプロセッサ要素と、プロ
セッサ要素に命令を供給する少なくとも１つの命令機構
と、各プロセッサ要素とデータバスを介して接続されて
いるキャッシュメモリ装置と、プロセッサ要素により実
行すべき命令と予めプロセッサ要素により実行すべき命
令との関係を認識し、関係が存在するときにコンフリク
ト信号を発するための手段とを含んでいる。
【０００６】プログラムを並列処理するためのプロセッ
サはこうしてＣＰＵまたは計算機構として構成されてい
てよい多数のプロセッサ要素から成っている。たとえば
ｎ個（ｎは整数）のプロセッサ要素がプロセッサのなか
に実現されていれば、最大ｎ個の命令が並列に処理され
得る。
【０００７】プロセッサ要素の処理時間が相異なってい
るときには、処理を既に完了しているプロセッサ要素に
、残りのプロセッサ要素がなお動作している間に、新し
い命令を供給することは目的にかなっている。こうして
命令割当てがダイナミックに行われ得る。
【０００８】共通の資源へのアクセス、たとえば先行の
命令により最初に値を書込まれるべきメモリまたはレジ
スタへのアクセスのようなコンフリクトは、このような
命令が認識され、また相応のコンフリクト信号がプロセ
ッサ要素に供給されることにより解消され得る。そのた
めに、個々のプロセッサ要素に優先順位が対応付けられ
ることは目的にかなっている。このようなコンフリクト
が生ずると、プロセッサ要素がたとえば、その内容が後
続の命令により利用されるレジスタまたはメモリへの書
込みアクセスを行う１つの命令を処理し、次いでこのコ
ンフリクト信号が発生され、また低い優先順位のプロセ
ッサ要素に与えられる。当該のプロセッサ要素はその命
令処理を、書込みアクセスが実行され終わるまで待つ。
【０００９】コンフリクトはもちろん命令デコードの際
にも認識され得る。たとえば、このような命令コンフリ
クト状況を確認するために、プリデコードが行われ得る
。
【００１０】複数のプロセッサ要素を有するプロセッサ
はさらに、どの命令枝路が通過されるかが確認される以
前に既に命令処理を開始し得るために、分岐命令の際に
命令を相異なるプロセッサ要素の分岐に割当てることが
可能であるという利点を有する。こうしてプログラムの
処理が加速される。
【００１１】プロセッサのクロックステップあたりアク
ティブなプロセッサ要素はたとえば並列に処理すべき命
令に関係して変化し得る。その場合、アクティブでない
プロセッサ要素はたとえばＮＯＯＰ命令により待ち状態
に移される。
【００１２】本方法を実施するためのプロセッサはｎ個
のプロセッサ要素を有していなければならない。プロセ
ッサ要素はすべて命令機構、キャッシュを有するキャッ
シュメモリ装置、レジスタバンクおよび場合によっては
制御メモリと接続されている。コンフリクト信号は個々
のプロセッサ要素から発生され、またアクティブなプロ
セッサ要素の数に関係してより高い優先順位のプロセッ
サ要素から低い優先順位のプロセッサ要素へ伝達される
。いくつかのプロセッサ要素がアクティブでないならば
、これらのプロセッサ要素にはコンフリクト信号は供給
されてはならない。コンフリクト信号に対する導線中に
マルチプレクサを相応に挿入することにより、個々のプ
ロセッサ要素を迂回することが可能である。
【００１３】本発明の他の構成は従属請求項にあげられ
ている。
【００１４】
【実施例】以下、図面に示されている実施例により本発
明を一層詳細に説明する。
【００１５】図１には現在通常の双命令プロセッサのア
ーキテクチュアが示されている。たとえば、バスＰ１‐
ＭＭおよびＰ０‐ＭＭ（一般にＰＩ‐ＭＭ）を介して主
メモリＭＭと接続されている２つのプロセッサＰ０およ
びＰ１が設けられている。外界（周辺）との通信は周辺
ユニットＩＯＳへの入力／出力バスＰ０‐ＩＯＳまたは
Ｐ１‐ＩＯＳを介して実行される。周辺ユニットＩＯＳ
は同じくたとえばＩＯＳ‐ＭＭバスを介して主メモリと
接続されていてよい。このような計算機アーキテクチュ
アは公知であり、従ってこれ以上に説明する必要はない
。
【００１６】プログラムの並列処理のために、いまプロ
セッサＰ０、Ｐ１の通常のアーキテクチュアが図２のよ
うに変更される。プロセッサはいまただ１つのプロセッ
サ要素、すなわちＣＰＵ、ではなくｎ個（ｎは整数）の
プロセッサ要素を含んでいる。図２の実施例では４つの
プロセッサ要素ＰＥ０ないしＰＥ３が設けられている。 各プロセッサ要素ＰＥは命令を独立に処理することがで
き、それ故命令処理に必要な通常のユニットを有してい
る。各プロセッサ要素ＰＥは命令機構ＩＵと命令バスＩ
Ｂ０ないしＩＢ３を介して接続されている。さらに、デ
ータバスＤＢ０ないしＤＢ３がキャッシュメモリ装置Ｃ
Ａと接続されており、キャッシュメモリ装置ＣＡは通常
の仕方でバスＰＩ‐ＭＭを介して主メモリＭＭと接続さ
れている。キャッシュメモリ装置はマルチポート‐キャ
ッシュメモリを含んでいてよいが、プロセッサ要素ＰＥ
あたり固有のキャッシュメモリを設けることも可能であ
る。
【００１７】プロセッサがマイクロプログラムされてい
るならば、制御メモリＣＳがプロセッサ要素ＰＥのマイ
クロプログラムに対して設けられていなければならない
。ここでも各プロセッサ要素ＰＥは別々のバスＭＩ０な
いしＭＩ３を介して制御メモリＣＳと接続されている。 制御メモリＣＳは再びマルチポート‐制御メモリとして
実現されていてよく、またはプロセッサ要素ＰＥあたり
別々の制御メモリが設けられていてよい。最後に、プロ
セッサ要素ＰＥ０ないしＰＥ３は別々のバスＲＢ０ない
しＲＢ３を介して、マルチポート‐レジスタバンクとし
て実現されていてよいレジスタバンクＲＧと接続されて
いてよい。
【００１８】命令機構ＩＵはデータバスＤＢＩを介して
キャッシュメモリ装置ＣＡと接続されていてよく、また
バスＲＢＩを介してレジスタバンクＲＧと接続されてい
てよい。
【００１９】プログラムの処理すべき命令はキャッシュ
メモリ装置ＣＡから通常の仕方でバスＤＢＩを介して命
令機構ＩＵに伝達される。そのために命令機構ＩＵのな
かに公知の仕方で命令カウンタＩＣが存在している。命
令はそこでデコードされ、また次いで命令バスＩＢ０な
いしＩＢ３を介して別々に個々のプロセッサ要素ＰＥ０
ないしＰＥ３に分配される。プロセッサ要素ＰＥは互い
に独立的に動作し得るので、並列に実施例では４つの命
令が同時に処理されることが可能である。命令の処理の
ために必要なデータはプロセッサ要素ＰＥ０ないしＰＥ
３からデータバスＤＢ０ないしＤＢ３を介してキャッシ
ュメモリ装置ＣＡから通常の仕方で取り出され、または
処理されたデータがデータバスＤＢを介してキャッシュ
メモリ装置ＣＡに伝達される。命令実行の際に必要なレ
ジスタアクセスはレジスタバンクＲＧへのレジスタバス
ＲＢ０ないしＲＢ３を介して行われる。プロセッサ要素
ＰＥがマイクロプログラムされているならば、命令の処
理のために、プロセッサ要素あたり固有の制御メモリが
設けられていないならば、制御メモリＣＳのなかに記憶
されており、そこからマイクロ命令バスＭＩ０ないしＭ
Ｉ３を介して対応付けられているプロセッサ要素に伝達
されるマイクロプログラムが必要である。
【００２０】プロセッサにより特に良好に、一定の命令
長さを有するプログラムが並列に処理され得る。その際
に、命令幅が語幅と等しく、またはそれよりも小さいこ
とは望ましい。ダイナミックに可変な命令長さの際には
プロセッサは同じく目的にかなっているが、命令機構Ｉ
Ｕから命令シーケンスが常にダイナミックに正しく選択
され、またプロセッサ要素ＰＥに向けて伝達されなけれ
ばならない。
【００２１】プロセッサ要素ＰＥは常に並列に命令のセ
ットを供給される。これらの命令は、コンフリクト状況
により阻止されないかぎりは、並列に実行される。コン
フリクト状況での命令の処理に対する順序、従ってまた
優先順位は実施例では左から右へ、すなわち最も高い優
先順位を有するＰＥ０から最も低い優先順位を有するＰ
Ｅ３へ示されている。もちろん優先順位の分配は他の仕
方でも行われ得る。それはしかし常に命令シーケンスの
順序で行なわれる必要がある。
【００２２】プロセッサ要素ＰＥはダイナミックに、す
なわち、もし１つの新しい命令を供給されるときには常
に、命令処理の優先順位を命令完了により回転すること
も可能である。すなわちたとえばプロセッサ要素ＰＥ１
が、その他のプロセッサ要素ＰＥ０、ＰＥ２、ＰＥ３が
なおアクティブである間に、その命令処理を既に完了し
ているならば、プロセッサ要素ＰＥ２が最も高い命令処
理優先順位を受け、またＰＥ１が既に１つの新しい命令
を供給され得る（以下同様）。
【００２３】すべてのプロセッサ要素が命令の処理に対
して必要とされないならば、必要とされないプロセッサ
要素に対する命令機構ＩＵはディスエーブル信号を発生
し、またこれを待ち状態に移し得る。このことはたとえ
ばいわゆるＮＯＯＰ命令を介しても行われ得る。
【００２４】コンフリクト状況が命令の間に生ずるなら
ば、それらが取り扱われなければならない。このような
コンフリクト状況は、命令の処理がプログラム中の先行
の命令の予めの処理を必要とするときには常に与えられ
ている。このようなコンフリクト状況はレジスタ結果計
算の際にその結果使用に対して並列に、またはオペラン
ドの処理の際にオペランド処理の結果の使用に対して並
列に認識され得る。このようなコンフリクト状況は命令
機構のなかで命令プリデコードにより認識され得るが、
個々のプロセッサ要素ＰＥがこのようなコンフリクト状
況を認識し、またこれらの場合に１つのコンフリクト信
号Ｋｉ（ｉ＋１）（ｉ＝０、１…）を発生し、このコン
フリクト信号が優先順位の低いプロセッサ要素に供給さ
れることも可能である。優先順位の低いプロセッサ要素
へのコンフリクト信号Ｋの伝達は図２中にシンボル的に
示されている。プロセッサ要素ＰＥ、たとえばプロセッ
サ要素ＰＥ０が、たとえばキャッシュメモリ装置または
レジスタへの書込みアクセスを必要とし、従ってまた１
つのコンフリクト状況を発生し得る１つの命令を処理す
ることを確認するときには常に、プロセッサ要素ＰＥ０
がコンフリクト信号Ｋ０１を優先順位の低いプロセッサ
要素ＰＥ１およびすべての優先順位の低いプロセッサ要
素ＰＥ２、ＰＥ３に発する。これらのプロセッサ要素は
その場合に、それらがＰＥ０と同一の資源を使用するな
らば、より高い優先順位のプロセッサ要素がその処理を
終了し、従ってまたコンフリクト示されているＫＯ１が
消滅するまで、その命令の処理を待つ。プロセッサ要素
へのコンフリクト信号の伝達はたとえばバスを介して行
われ得る。
【００２５】図３ではプロセッサがマルチプレクサＫＭ
０の追加により拡張されている。このマルチプレクサＫ
Ｍ０により、より高い優先順位のプロセッサ要素のどの
コンフリクト信号Ｋがプロセッサ要素ＰＥ０に伝達され
るべきかが決定され得る。そのためにマルチプレクサＫ
Ｍ０にたとえば命令機構ＩＵから１つの切換信号Ｓ‐Ｅ
Ｎが供給される。こうして、プロセッサのクロックステ
ップあたりアクティブなプロセッサ要素の数を変更する
ことが可能である。すなわちたとえば命令機構ＩＵのな
かにｎよりも少ない命令、たとえばｊ（ｊ≦ｎ）個の命
令が存在しているならば、１つのクロックステップのな
かでプロセッサ要素ＰＥ０ないしＰＥｊ−１のみがたと
えば命令機構ＩＵからのイネーブル信号Ｓ‐ＥＮにより
イネーブルされる。いま、第１のプロセッサ要素ＰＥ０
に正しいコンフリクト信号が供給されることが必要であ
る。マルチプレクサＫＭ０により相応のコンフリクト信
号Ｋが選択され得る。
【００２６】プロセッサの別の実施例が図４に示されて
いる。ここではマルチプレクサＫＭ０に追加して、プロ
セッサ要素ＰＥ０およびＰＥ１にマルチプレクサにより
選択可能な他のプロセッサ要素のコンフリクト信号を供
給することを許すマルチプレクサＫＭ１およびＫＭ２が
設けられている。図４のアーキテクチュアは、条件付き
命令を実行すべきときに目的にかなっている。条件付き
飛越し命令の際、ループ命令の際の条件付き手順呼出し
および条件付き復帰飛越しの際にはプログラム継続とし
て２つの代替が考えられる。条件付き命令の条件に関係
して、第１の枝路の命令もしくは第２の枝路の命令が続
く。この場合に両枝路の命令は並列に後続のプロセッサ
要素に与えられ得る。それによってプログラムの実行が
加速され得る。たとえばこのような条件付き命令がプロ
セッサ要素ＰＥ０のなかで実行されるならば、２つの後
続のプロセッサ要素ＰＥ１およびＰＥ２はそれぞれ１つ
の枝路の１つの命令をロードされ得よう。それに応じて
プロセッサ要素ＰＥ０のコンフリクト信号がプロセッサ
要素ＰＥ１およびＰＥ２に直接に供給される。同じこと
が、他のプロセッサ要素ＰＥが条件付き命令を実行する
ときにも当てはまる。図４からわかるように、各プロセ
ッサ要素のコンフリクト信号Ｋはそれぞれ２つの優先順
位の低いプロセッサ要素に供給され、その際にコンフリ
クト信号を供給されるプロセッサ要素ＰＥがマルチプレ
クサＭを介して選択可能である。
【００２７】１つの望ましい解決策では、これらの状況
に対して付加のプロセッサ要素が追加され、または、使
用されるプロセッサ要素のダイナミックな数の際にも、
その代わりに優先順位の最も低いプロセッサ要素が使用
される。なぜならば、これはより大きい確率で使用され
ないからである。この場合が図５に示されており、ここ
ではプロセッサ要素ＰＥ３のなかに条件付き命令の際に
第２の枝路の第１の命令がロードされる。それに応じて
プロセッサ要素ＰＥ３にマルチプレクサＫＭ１を介して
その他のプロセッサ要素のコンフリクト信号が供給され
る。
【００２８】図面に示されているプロセッサ要素はたと
えば命令機構ＩＵ、キャッシュメモリ装置ＣＡ、制御メ
モリＣＳおよびレジスタバンクＲＧおよびプロセッサ要
素ＰＥのような公知の構成のユニットを含んでいる。こ
れらのユニットの構成および機能について詳細に説明す
る必要はない。
【図面の簡単な説明】
【図１】マイクロプロセッサ計算機の原理回路図である
。
【図２】４つのプロセッサ要素を有する本発明のプロセ
ッサの内部アーキテクチュアである。
【図３】ダイナミックに可変な数のアクティブプロセッ
サの際の４つのプロセッサ要素を有する本発明のプロセ
ッサの内部アーキテクチュアである。
【図４】条件付き命令の際の両代替の処理に対する本発
明のプロセッサのアーキテクチュアである。
【図５】付加のプロセッサ要素が設けられている条件付
き命令の際の両代替の処理に対する本発明のプロセッサ
のアーキテクチュアである。
【符号の説明】
ＣＡ　　　　キャッシュメモリ装置 ＣＳ　　　　制御メモリ ＤＢ　　　　データバス ＩＢ　　　　命令バス ＩＣ　　　　命令カウンタ ＩＯＣ　　周辺ユニット ＩＵ　　　　命令機構 Ｋ　　　　　　コンフリクト信号 ＫＭ　　　　マルチプレクサ Ｐ０、Ｐ１　　　　　　プロセッサ ＰＥ　　　　プロセッサ要素 ＲＧ　　　　レジスタバンク Ｓ‐ＥＮ　　制御信号

Claims (15)

    【特許請求の範囲】
  1. 【請求項１】　　プロセッサによりプログラムの命令を
    並列処理するための方法において、プログラムのそれぞ
    れｋ（ｋ≦ｎ）個の命令が並列にプロセッサのｎ個のプ
    ロセッサ要素（ＰＥ）にその優先順位に関係してプロセ
    ッサあたり１つの命令の処理のために供給され、各プロ
    セッサ要素（ＰＥ）が独自にその命令を処理し、プロセ
    ッサによる命令の処理の際に資源がアクセスされるなら
    ば、このことが後続の低い優先順位のプロセッサ要素に
    コンフリクト信号（Ｋ）により報知され、低い優先順位
    のプロセッサ要素がこの資源にアクセスしなければなら
    ないならば、そのプロセッサ要素は、より高い優先順位
    のプロセッサ要素がそのアクセスを終了するまで待たな
    ければならないことを特徴とするプログラムの命令の並
    列処理のための方法。
  2. 【請求項２】　　すべてのｎ個のプロセッサ要素（ＰＥ
    ）に同時に並列にそれぞれｎ個の命令が供給されること
    を特徴とする請求項１記載の方法。
  3. 【請求項３】　　プロセッサ要素（ＰＥ）がそれ以前の
    命令を処理し終わっているならば、そのプロセッサ要素
    に他のプロセッサ要素に無関係に新しい命令が供給され
    ることを特徴とする請求項２記載の命令機構。
  4. 【請求項４】　　プロセッサ要素の優先順位が命令処理
    に関係して常に、命令の列のなかで最も早い命令を処理
    するプロセッサ要素に与えられていることを特徴とする
    請求項３記載の方法。
  5. 【請求項５】　　クロックステップあたりアクティブプ
    ロセッサ要素の数が可変であり、また非アクティブプロ
    セッサ要素が待ち条件に入ることを特徴とする請求項１
    ないし４の１つに記載の方法。
  6. 【請求項６】　　中央の命令機構（ＩＵ）においてこれ
    が命令を選択し、またプロセッサ要素（ＰＥ）に向けて
    与えることを特徴とする請求項１ないし５の１つに記載
    の方法。
  7. 【請求項７】　　コンフリクト信号が命令機構（ＩＵ）
    のなかで部分的な命令プリデコードの後に発生されるこ
    とを特徴とする請求項１ないし６の１つに記載の命令機
    構。
  8. 【請求項８】　　コンフリクト信号（Ｋ）がプロセッサ
    要素（ＰＥ）のなかで発生され、低い優先順位のプロセ
    ッサ要素に供給されることを特徴とする請求項１ないし
    ６の１つに記載の方法。
  9. 【請求項９】　　分岐命令の際に分岐条件に続く一方の
    枝路の第１の命令が第１のプロセッサ要素のなかに、他
    方の枝路の第１の命令が第２のプロセッサ要素のなかに
    並列にロードされ、そこで並列に処理されることを特徴
    とする請求項１ないし８の１つに記載の方法。
  10. 【請求項１０】　　分岐命令の際に条件付き命令に続く
    第２の枝路の命令が最も低い優先順位のプロセッサ要素
    のなかにロードされることを特徴とする請求項１ないし
    ８の１つに記載の方法。
  11. 【請求項１１】　　プログラムの命令を高速処理するた
    めのプロセッサにおいて、プログラムの命令を並列に処
    理するための、処理優先順位が相異なるｎ個（ｎは整数
    ）のプロセッサ要素（ＰＥ）と、プロセッサ要素に命令
    を供給する少なくとも命令機構（ＩＵ）と、各プロセッ
    サ要素とデータバスを介して接続されているキャッシュ
    メモリ装置と、プロセッサ要素により実行すべき命令と
    予めプロセッサ要素により実行すべき命令との関係を認
    識し、関係が存在するときにコンフリクト信号を発する
    ための手段とを含んでいることを特徴とするプロセッサ
    。
  12. 【請求項１２】　　各プロセッサ要素（ＰＥ）が、プロ
    セッサ要素の作動のために必要なマイクロプログラムを
    含んでいる少なくとも１つの制御メモリ（ＣＳ）と接続
    されていることを特徴とする請求項１１記載のプロセッ
    サ。
  13. 【請求項１３】　　各プロセッサ要素（ＰＥ）がレジス
    タバンク（ＲＧ）と接続されていることを特徴とする請
    求項１１または１２記載のプロセッサ。
  14. 【請求項１４】　　プロセッサ要素のコンフリクト信号
    に対する入力端に、他のプロセッサ要素のコンフリクト
    信号が与えられているマルチプレクサの出力端が接続さ
    れていることを特徴とする請求項１１ないし１３の１つ
    に記載のプロセッサ。
  15. 【請求項１５】　　プロセッサ要素のコンフリクト信号
    が少なくともすぐ次の２つの低い優先順位のプロセッサ
    要素に直接に供給されることを特徴とする請求項１１な
    いし１４の１つに記載のプロセッサ。
JP3268785A 1990-09-26 1991-09-20 プログラムの命令の並列処理のための方法およびプロセッサ Withdrawn JPH04262452A (ja)

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