JPH04258162A - Semiconductor integrated circuit device - Google Patents
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Abstract
Description
【0001】0001
【産業上の利用分野】本発明は、半導体集積回路装置に
関し、特に、MISFETを有する半導体集積回路装置
に適用して有効な技術に関するものである。BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a semiconductor integrated circuit device, and more particularly to a technique that is effective when applied to a semiconductor integrated circuit device having a MISFET.
【0002】0002
【従来の技術】SRAM(Static Random
Access Memory)の1[bit]の情報
を記憶するメモリセルは相補性データ線とワード線との
交差部に配置される。メモリセルは基本的に情報蓄積部
としてのフリップフロップ回路(差動増幅回路)及び転
送用MOSFETで構成される。転送用MOSFETは
、フリップフロップ回路の入出力端子と相補性データ線
との間に配置され、ワード線により動作が制御される。
前記フリップフロップ回路は例えば2個の駆動用MOS
FET及び2個の負荷素子で構成される。[Prior Art] SRAM (Static Random
A memory cell that stores 1 bit of information (Access Memory) is arranged at the intersection of the complementary data line and the word line. A memory cell basically includes a flip-flop circuit (differential amplifier circuit) as an information storage section and a transfer MOSFET. The transfer MOSFET is arranged between the input/output terminal of the flip-flop circuit and the complementary data line, and its operation is controlled by the word line. The flip-flop circuit includes, for example, two driving MOSs.
It consists of a FET and two load elements.
【0003】前記SRAMは、外部装置からのアドレス
信号が入力されると、アドレスバッファ回路、プリデコ
ーダ回路、デコーダ回路の夫々を介在し、所定のアドレ
スのメモリセルが選択される。情報の書込み動作におい
ては、外部装置から情報1又は情報0が入力され、入力
バッファ回路、書込みドライバ回路の夫々を介在し、選
択されたメモリセルに情報が書込まれる。入力バッファ
回路、書込みドライバ回路の夫々の動作はコントロール
バッファ回路から出力される制御系信号で制御される。
コントロールバッファ回路には、外部装置からカラムア
ドレスストローブ信号、ライトイネーブル信号、アウト
プットイネーブル信号等の制御系信号が入力される。When the SRAM receives an address signal from an external device, it selects a memory cell at a predetermined address through an address buffer circuit, a predecoder circuit, and a decoder circuit. In an information write operation, information 1 or information 0 is input from an external device, and the information is written into a selected memory cell through an input buffer circuit and a write driver circuit, respectively. The respective operations of the input buffer circuit and the write driver circuit are controlled by control system signals output from the control buffer circuit. Control system signals such as a column address strobe signal, a write enable signal, and an output enable signal are input to the control buffer circuit from an external device.
【0004】一方、情報の読出し動作においては、アド
レス信号で選択されたメモリセルの情報をセンスアンプ
回路で判定しかつ増幅し、この増幅された情報を出力バ
ッファ回路を介在して外部装置に出力する。出力バッフ
ァ回路の動作は前述のコントロールバッファ回路から出
力される制御系信号で制御される。On the other hand, in an information read operation, information in a memory cell selected by an address signal is determined and amplified by a sense amplifier circuit, and this amplified information is output to an external device via an output buffer circuit. do. The operation of the output buffer circuit is controlled by control system signals output from the control buffer circuit described above.
【0005】前記アドレスバッファ回路、入力バッファ
回路、書込みドライバ回路、センスアンプ回路等の回路
は、SRAMの周辺回路として、SRAMのメモリセル
アレイの周囲に配置される。これらの周辺回路は、高集
積化及び低消費電力化を目的として、相補型MOSFE
T(CMOS)を主体に構成される。Circuits such as the address buffer circuit, input buffer circuit, write driver circuit, and sense amplifier circuit are arranged around the memory cell array of the SRAM as peripheral circuits of the SRAM. These peripheral circuits are constructed using complementary MOSFEs for the purpose of high integration and low power consumption.
Mainly composed of T (CMOS).
【0006】この種のSRAMは、一般的に単一動作電
源電圧例えば5[V]動作電源電圧で駆動されるが、今
後、低消費電力化を主目的として、複数動作電源電圧で
駆動される傾向にある。SRAMの入力バッファ回路、
出力バッファ回路、コントロールバッファ回路、書込み
ドライバ回路、センスアンプ回路、メモリセル等は、回
路の安定動作や高速動作が要求されるので、5[V]動
作電源電圧で駆動される。SRAMのアドレスバッファ
回路、プリデコーダ回路の夫々は、情報の書込み動作又
は読出し動作つまり1回の動作サイクル中において、1
度に動作する回路数(素子数)が多いので、回路動作中
での低消費電力化が要求され、降圧動作電源電圧で駆動
される。降圧動作電源電圧は、SRAMに降圧回路が搭
載され、SRAMに供給される5[V]動作電源電圧を
前述の降圧回路で例えば4[V]に降圧することで得ら
れる。This type of SRAM is generally driven with a single operating power supply voltage, for example, 5 [V], but in the future, it will be driven with multiple operating power supply voltages with the main purpose of reducing power consumption. There is a tendency. SRAM input buffer circuit,
The output buffer circuit, control buffer circuit, write driver circuit, sense amplifier circuit, memory cell, etc. are required to operate stably and at high speed, so they are driven by an operating power supply voltage of 5 [V]. Each of the address buffer circuit and predecoder circuit of the SRAM performs one write operation or one read operation, that is, one operation cycle.
Since the number of circuits (number of elements) operating at a time is large, low power consumption is required during circuit operation, and the device is driven with a step-down operating power supply voltage. The step-down operating power supply voltage is obtained by installing a step-down circuit in the SRAM and stepping down the 5 [V] operating power supply voltage supplied to the SRAM to, for example, 4 [V] using the above-mentioned step-down circuit.
【0007】なお、一般的なSRAMについては、例え
ば、株式会社 サイエンスフォーラム、超LSIデバ
イスハンドブック、昭和58年11月28日発行、第3
05頁以降に記載される。[0007] Regarding general SRAM, for example, Science Forum Co., Ltd., VLSI Device Handbook, published November 28, 1980, Vol.
It is described from page 05 onwards.
【0008】[0008]
【発明が解決しようとする課題】(1)前記SRAMの
周辺回路を構成するすべての若しくは一部の相補型MO
SFET、メモリセルの転送用MOSFET若しくは駆
動用MOSFETの少なくともいずれか一方の夫々はL
DD(Lightly Doped Drain)構造
が採用される。LDD構造を採用するMOSFETはド
レイン領域のチャネル形成領域側の不純物濃度がそれ以
外の領域に比べて低く設定される。つまり、LDD構造
を採用するMOSFETは、ドレイン領域とチャネル形
成領域との間に形成されるpn接合部分の不純物濃度勾
配を緩和し、電界強度を緩和できるので、ホットキャリ
アの発生量を低減し、しきい値電圧の劣化を防止できる
。MOSFETへのLDD構造の採用は、高集積化によ
る微細化に基づき、チャネル長の縮小化及びゲート絶縁
膜の薄膜化がなされるにしたがい必要な要件となる。[Problems to be Solved by the Invention] (1) All or some complementary MOs forming the peripheral circuit of the SRAM
At least one of the SFET, the memory cell transfer MOSFET, or the drive MOSFET is L.
A DD (Lightly Doped Drain) structure is adopted. In a MOSFET employing an LDD structure, the impurity concentration on the channel forming region side of the drain region is set lower than in the other region. In other words, MOSFETs that adopt the LDD structure can reduce the impurity concentration gradient in the pn junction formed between the drain region and the channel formation region, and the electric field strength, thereby reducing the amount of hot carriers generated. Deterioration of threshold voltage can be prevented. The adoption of an LDD structure in a MOSFET becomes a necessary requirement as channel lengths are reduced and gate insulating films are made thinner due to miniaturization due to higher integration.
【0009】SRAMに複数動作電源電圧方式(降圧動
作電源電圧)を採用すると、アドレスバッファ回路、プ
リデコーダ回路等、4[V]降圧動作電源電圧で駆動さ
れる回路において、MOSFETのソース領域−ドレイ
ン領域間に流れる電流量が減少し、MOSFETの駆動
能力が低下する。[0009] When a multiple operating power supply voltage system (step-down operating power supply voltage) is adopted for SRAM, in circuits driven by a 4 [V] step-down operating power supply voltage, such as address buffer circuits and predecoder circuits, the source region and drain of MOSFET are The amount of current flowing between the regions decreases, and the driving ability of the MOSFET decreases.
【0010】特に、LDD構造を採用するMOSFET
は、ドレイン領域のチャネル形成領域側の不純物濃度が
低く設定され、この領域の寄生抵抗値が増大するので、
駆動能力の低下が著しい。[0010] In particular, MOSFETs employing an LDD structure
In this case, the impurity concentration on the channel forming region side of the drain region is set low, and the parasitic resistance value in this region increases.
Driving ability is significantly reduced.
【0011】(2)また、前記MOSFETの駆動能力
を向上する目的で、MOSFETのドレイン領域のチャ
ネル形成領域側の不純物濃度が高く設定されると、5[
V]動作電源電圧で駆動する回路具体的には入力バッフ
ァ回路、書込みドライバ回路等の消費電力が増大する。
つまり、LDD構造を採用するMOSFETは、ドレイ
ン領域のチャネル形成領域側の不純物濃度が高くなり、
この領域の寄生抵抗値が低減されるので、ソース領域−
ドレイン領域間に流れる電流量が増大する。(2) Furthermore, in order to improve the driving ability of the MOSFET, if the impurity concentration on the channel forming region side of the drain region of the MOSFET is set high, 5[
V] Power consumption of circuits driven by the operating power supply voltage, specifically, input buffer circuits, write driver circuits, etc., increases. In other words, in a MOSFET that adopts the LDD structure, the impurity concentration on the channel forming region side of the drain region is high,
Since the parasitic resistance value in this region is reduced, the source region
The amount of current flowing between the drain regions increases.
【0012】しかも、このLDD構造を採用するMOS
FETは、ドレイン領域とチャネル形成領域との間に形
成されるpn接合部分の不純物濃度勾配が急峻になり、
電界強度が高くなるので、ホットキャリアの発生量が増
大し、しきい値電圧が劣化する。[0012] Moreover, MOS adopting this LDD structure
In FETs, the impurity concentration gradient in the pn junction formed between the drain region and the channel forming region is steep;
As the electric field strength increases, the amount of hot carriers generated increases and the threshold voltage deteriorates.
【0013】(3)また、マイクロコンピュータシステ
ムに組込まれるSRAMにおいては情報入力信号として
TTL(Transistor Transistor
Logic)動作レベルを許容した方式で開発される
。現在、TTL動作レベルはロウレベル側が0.8[V
]、ハイレベル側が 2.2[V]に標準化されている
。入力バッファ回路の情報入力信号の初段回路がNOT
回路(CMOSインバータ回路)で構成される場合、p
チャネルMOSFET、nチャネルMOSFETの夫々
は約0.5〜0.6[V]前後のしきい値電圧に設定さ
れる。(3) Furthermore, in an SRAM incorporated in a microcomputer system, TTL (Transistor Transistor) is used as an information input signal.
Logic) is developed in a manner that allows for various operational levels. Currently, the TTL operation level is 0.8[V on the low level side.
], the high level side is standardized to 2.2 [V]. The first stage circuit of the information input signal of the input buffer circuit is NOT
When composed of a circuit (CMOS inverter circuit), p
Each of the channel MOSFET and the n-channel MOSFET is set to a threshold voltage of approximately 0.5 to 0.6 [V].
【0014】このため、入力バッファ回路の初段回路で
あるNOT回路は、TTL動作レベルのハイレベルが入
力されると、pチャネルMOSFET、nチャネルMO
SFETのいずれもが導通し(ON状態になり)、5[
V]動作電源電圧と接地電圧(0[V])との間に直流
的な貫通電流が流れる。この貫通電流は、回路動作に直
接寄与しない無駄な電流であるので、消費電力の増大を
招く。また、貫通電流は、MOSFETのソース領域−
ドレイン領域間に流れる電流が多くなるので、ホットキ
ャリアの発生量が増大し、MOSFETのしきい値電圧
の劣化を生じる。この種の問題点は、単一動作電源電圧
が供給されるSRAMの場合、アドレスバッファ回路の
初段回路においても同様に発生する。Therefore, when the NOT circuit, which is the first stage circuit of the input buffer circuit, receives the high level of the TTL operation level, the p-channel MOSFET and the n-channel MOSFET
All of the SFETs conduct (become ON state), and 5[
V] A DC through current flows between the operating power supply voltage and the ground voltage (0 [V]). This through current is a wasteful current that does not directly contribute to circuit operation, leading to an increase in power consumption. In addition, the through current is caused by the source region of the MOSFET.
Since the current flowing between the drain regions increases, the amount of hot carriers generated increases, resulting in deterioration of the threshold voltage of the MOSFET. In the case of an SRAM to which a single operating power supply voltage is supplied, this kind of problem similarly occurs in the first stage circuit of the address buffer circuit.
【0015】(4)また、SRAMは、動作速度の高速
化を目的として、アドレスバッファ回路の近傍にそれに
直結されたATD(Address Transiti
on Detection )回路を搭載する傾向にあ
る。ATD回路は、例えば、アドレスバッファ回路に入
力されるアドレス信号の切換わりを検知し、この検知に
基づきセンスアンプ回路の差動増幅回路の入力信号レベ
ルを中間にイコライズする制御信号を出力する。センス
アンプ回路の入力信号レベルが中間にイコライズされる
と、メモリセルに記憶された情報である微小電位を前述
の入力信号レベルの中間からハイレベル側、ロウレベル
側のいずれかに増幅する速度を速くできるので、センス
アンプ回路の動作速度の高速化が図れる。(4) Furthermore, in order to increase the operating speed, SRAM has an address transition (ATD) located near the address buffer circuit and directly connected to the address buffer circuit.
on Detection) circuits. The ATD circuit detects, for example, switching of the address signal input to the address buffer circuit, and based on this detection, outputs a control signal that equalizes the input signal level of the differential amplifier circuit of the sense amplifier circuit to an intermediate level. When the input signal level of the sense amplifier circuit is equalized to an intermediate level, the speed at which the minute potential, which is the information stored in the memory cell, is amplified from the intermediate input signal level to either the high level side or the low level side is increased. Therefore, the operating speed of the sense amplifier circuit can be increased.
【0016】前記センスアンプ回路の入力信号レベルの
中間へのイコライズはセンスアンプ回路の一対の入出力
信号端子間を短絡するトランスミッション回路で行われ
る。トランスミッション回路は、nチャネルMOSFE
T、pチャネルMOSFETの夫々のソース領域を相互
に短絡するとともに、ドレイン領域を相互に短絡する構
造であり、双方向に電流が流れる。Equalization of the input signal level of the sense amplifier circuit to an intermediate level is performed by a transmission circuit that short-circuits a pair of input/output signal terminals of the sense amplifier circuit. The transmission circuit is an n-channel MOSFE
The structure is such that the source regions of the T and p-channel MOSFETs are shorted together, and the drain regions are shorted together, so that current flows in both directions.
【0017】前述のATD回路は、情報の書込み動作又
は読出し動作つまり1回の動作サイクル中において、ア
ドレスバッファ回路等他の周辺回路の動作回数に比べて
動作回数が多く(周波数が高く)、動作頻度が高い。ま
た、ATD回路は、情報の書込み動作、読出し動作等の
いずれの動作サイクルにおいても動作するので、動作頻
度が高い。つまり、MISFETのソース領域−ドレイ
ン領域間に電流が流れる回数が多い。このため、単一動
作電源電圧で駆動されるSRAMの場合、ATD回路に
おいて、消費電力の増大を招き、或いはホットキャリア
の発生量の増大に基づくMOSFETのしきい値電圧の
劣化を生じる。The above-mentioned ATD circuit operates more often (has a higher frequency) than other peripheral circuits such as the address buffer circuit during an information write or read operation, that is, one operation cycle. Frequently. Further, since the ATD circuit operates in any operation cycle such as an information write operation or a read operation, the ATD circuit operates frequently. In other words, the number of times that current flows between the source region and the drain region of the MISFET is large. Therefore, in the case of an SRAM driven by a single operating power supply voltage, the power consumption increases in the ATD circuit, or the threshold voltage of the MOSFET deteriorates due to an increase in the amount of hot carriers generated.
【0018】また、同様に、単一動作電源電圧で駆動さ
れるSRAMの場合、前記センスアンプ回路に組込まれ
たトランスミッション回路は、双方向に電流が流れ、こ
の交流的ストレスが加わると、直流的なストレスが加わ
る場合に比べて、ホットキャリアの発生に基づくしきい
値電圧の劣化が著しい。Similarly, in the case of an SRAM driven by a single operating power supply voltage, current flows in both directions in the transmission circuit incorporated in the sense amplifier circuit, and when this alternating current stress is applied, the direct current The threshold voltage deteriorates significantly due to the generation of hot carriers, compared to when stress is applied.
【0019】本発明の目的は、複数のMISFETに相
互に異なる動作電源電圧が供給される半導体集積回路装
置において、高い動作電源電圧が供給されるMISFE
Tの低消費電力化を図るとともに、低い動作電源電圧が
供給されるMISFETの駆動能力を向上することが可
能な技術を提供することにある。An object of the present invention is to provide a semiconductor integrated circuit device in which a plurality of MISFETs are supplied with mutually different operating power supply voltages.
It is an object of the present invention to provide a technology that can reduce the power consumption of T and improve the driving ability of a MISFET that is supplied with a low operating power supply voltage.
【0020】本発明の他の目的は、複数のMISFET
に相互に異なる動作電源電圧が供給される半導体集積回
路装置において、高い動作電源電圧が供給されるMIS
FET、低い動作電源電圧が供給されるMISFETの
夫々のホットキャリア耐圧を向上することが可能な技術
を提供することにある。Another object of the present invention is to provide a plurality of MISFETs.
In semiconductor integrated circuit devices to which mutually different operating power supply voltages are supplied, MIS to which a high operating power supply voltage is supplied
It is an object of the present invention to provide a technology that can improve the hot carrier withstand voltage of each FET and MISFET to which a low operating power supply voltage is supplied.
【0021】本発明の他の目的は、動作時の貫通電流量
が大きいMISFETを有する半導体集積回路装置にお
いて、前記MISFETの動作時の消費電力を低減する
ことが可能な技術を提供することにある。Another object of the present invention is to provide a technique capable of reducing power consumption during operation of a MISFET in a semiconductor integrated circuit device having a MISFET with a large amount of through current during operation. .
【0022】本発明の他の目的は、動作時の貫通電流量
が大きいMISFETを有する半導体集積回路装置にお
いて、前記MISFETのホットキャリア耐圧を向上す
ることが可能な技術を提供することにある。Another object of the present invention is to provide a technique capable of improving the hot carrier breakdown voltage of the MISFET in a semiconductor integrated circuit device having a MISFET with a large amount of through current during operation.
【0023】本発明の他の目的は、動作回数が多い(動
作頻度の高い)MISFETを有する半導体集積回路装
置において、前記MISFETの動作時の消費電力を低
減することが可能な技術を提供することにある。Another object of the present invention is to provide a technique capable of reducing power consumption during operation of a MISFET in a semiconductor integrated circuit device having a MISFET that operates many times (operates frequently). It is in.
【0024】本発明の他の目的は、動作回数が多いMI
SFETを有する半導体集積回路装置において、前記M
ISFETのホットキャリア耐圧を向上することが可能
な技術を提供することにある。Another object of the present invention is to
In a semiconductor integrated circuit device having an SFET, the M
The object of the present invention is to provide a technology that can improve the hot carrier withstand voltage of an ISFET.
【0025】本発明の他の目的は、双方向に電流が流れ
るMISFETを有する半導体集積回路装置において、
前記MISFETの動作時の消費電力を低減することが
可能な技術を提供することにある。Another object of the present invention is to provide a semiconductor integrated circuit device having a MISFET in which current flows bidirectionally.
It is an object of the present invention to provide a technique capable of reducing power consumption during operation of the MISFET.
【0026】本発明の他の目的は、双方向に電流が流れ
るMISFETを有する半導体集積回路装置において、
前記MISFETのホットキャリア耐圧を向上すること
が可能な技術を提供することにある。Another object of the present invention is to provide a semiconductor integrated circuit device having a MISFET in which current flows bidirectionally.
The object of the present invention is to provide a technique that can improve the hot carrier breakdown voltage of the MISFET.
【0027】本発明の前記ならびにその他の目的と新規
な特徴は、本明細書の記述及び添付図面によって明らか
になるであろう。The above and other objects and novel features of the present invention will become apparent from the description of this specification and the accompanying drawings.
【0028】[0028]
【課題を解決するための手段】本願において開示される
発明のうち、代表的なものの概要を簡単に説明すれば下
記のとおりである。[Means for Solving the Problems] Among the inventions disclosed in this application, a brief overview of typical inventions is as follows.
【0029】(1)MISFETを有する半導体集積回
路装置において、第1動作電源電圧を供給する第1MI
SFET、及び前記第1動作電源電圧に比べて低い第2
動作電源電圧を供給する、前記第1MISFETと同一
チャネル導電型の第2MISFETを構成し、前記第1
MISFETのソース領域又はドレイン領域のチャネル
形成領域側の不純物濃度に比べて、前記第2MISFE
Tのソース領域又はドレイン領域のチャネル形成領域側
の不純物濃度を高く構成する。前記第1MISFET、
第2MISFETの夫々はLDD構造で構成される。(1) In a semiconductor integrated circuit device having a MISFET, a first MI supplying a first operating power supply voltage
SFET, and a second operating power supply voltage lower than the first operating power supply voltage.
A second MISFET that supplies an operating power supply voltage and has the same channel conductivity type as the first MISFET is configured;
Compared to the impurity concentration on the channel forming region side of the source region or drain region of the MISFET, the second MISFE
The impurity concentration on the channel forming region side of the source region or drain region of T is configured to be high. the first MISFET;
Each of the second MISFETs has an LDD structure.
【0030】(2)第1MISFET、及びこの第1M
ISFETと同一チャネル導電型で構成されかつ第1M
ISFETに比べて動作時の貫通電流量が大きい第2M
ISFETを有する半導体集積回路装置において、前記
第1MISFETのソース領域又はドレイン領域のチャ
ネル形成領域側の不純物濃度に比べて、前記第2MIS
FETのソース領域又はドレイン領域のチャネル形成領
域側の不純物濃度を低く構成する。(2) First MISFET and this first M
It is constructed of the same channel conductivity type as the ISFET and
The second M has a larger amount of through current during operation than the ISFET.
In a semiconductor integrated circuit device having an ISFET, the second MISFET has a higher impurity concentration than a channel forming region side of the source region or drain region of the first MISFET.
The impurity concentration on the channel forming region side of the source region or drain region of the FET is configured to be low.
【0031】(3)第1MISFET、及びこの第1M
ISFETと同一チャネル導電型で構成されかつ第1M
ISFETに比べて動作回数が多い第2MISFETを
有する半導体集積回路装置において、前記第1MISF
ETのソース領域又はドレイン領域のチャネル形成領域
側の不純物濃度に比べて、前記第2MISFETのソー
ス領域又はドレイン領域のチャネル形成領域側の不純物
濃度を低く構成する。(3) First MISFET and this first M
It is constructed of the same channel conductivity type as the ISFET and
In a semiconductor integrated circuit device having a second MISFET that operates more frequently than the ISFET, the first MISFET
The impurity concentration on the channel forming region side of the source region or drain region of the second MISFET is configured to be lower than the impurity concentration on the channel forming region side of the source region or drain region of the second MISFET.
【0032】(4)ソース領域−ドレイン領域間に一方
向に電流が流れる第1MISFET、及びこの第1MI
SFETと同一チャネル導電型で構成されかつソース領
域−ドレイン領域間に双方向に電流が流れる第2MIS
FETを有する半導体集積回路装置において、前記第1
MISFETのソース領域又はドレイン領域のチャネル
形成領域側の不純物濃度に比べて、前記第2MISFE
Tのソース領域又はドレイン領域のチャネル形成領域側
の不純物濃度を低く構成する。(4) A first MISFET in which current flows in one direction between the source region and the drain region, and this first MISFET
A second MIS configured with the same channel conductivity type as the SFET and in which current flows bidirectionally between the source region and the drain region.
In the semiconductor integrated circuit device having an FET, the first
Compared to the impurity concentration on the channel forming region side of the source region or drain region of the MISFET, the second MISFE
The impurity concentration on the channel forming region side of the source region or drain region of T is configured to be low.
【0033】[0033]
【作用】上述した手段(1)によれば、前記第1MIS
FETに高い電源電圧である第1動作電源電圧を供給し
、ソース領域−ドレイン領域間に流れる電流量を増加し
、第1MISFETの動作速度の高速化を図れるととも
に、第1MISFETのソース領域又はドレイン領域の
チャネル形成領域側の不純物濃度を低く設定し(ソース
領域又はドレイン領域のチャネル形成領域側の寄生抵抗
値を増加し)、ソース領域−ドレイン領域間に流れる電
流量を低減し、消費電力を低減でき、前記第2MISF
ETに低い電源電圧である第2動作電源電圧(降圧電源
)を供給し、ソース領域−ドレイン領域間に流れる電流
量を低減し、消費電力を低減できるとともに、第2MI
SFETのソース領域又はドレイン領域のチャネル形成
領域側の不純物濃度を高く設定し(ソース領域又はドレ
イン領域のチャネル形成領域側の寄生抵抗値を低減し)
、第2MISFETのソース領域−ドレイン領域間に流
れる電流量を増加し、第2MISFETの駆動能力を増
加できるので、半導体集積回路装置の動作速度の高速化
、低消費電力化及び高駆動能力化を図れる。[Operation] According to the above-mentioned means (1), the first MIS
It is possible to supply the first operating power supply voltage, which is a high power supply voltage, to the FET, increase the amount of current flowing between the source region and the drain region, and increase the operating speed of the first MISFET. The impurity concentration on the channel forming region side of the channel forming region is set low (increasing the parasitic resistance value on the channel forming region side of the source or drain region), reducing the amount of current flowing between the source region and the drain region, and reducing power consumption. Yes, the second MISF
By supplying the second operating power supply voltage (step-down power supply), which is a low power supply voltage, to the ET, the amount of current flowing between the source region and the drain region can be reduced, and power consumption can be reduced.
The impurity concentration on the channel forming region side of the source region or drain region of the SFET is set high (to reduce the parasitic resistance value on the channel forming region side of the source region or drain region).
, the amount of current flowing between the source region and the drain region of the second MISFET can be increased, and the driving capacity of the second MISFET can be increased, so that the operating speed of the semiconductor integrated circuit device can be increased, the power consumption can be reduced, and the driving capacity can be increased. .
【0034】また、前記高い電源電圧である第1動作電
源電圧が供給される第1MISFETのドレイン領域と
チャネル形成領域との間に形成されるpn接合部分の不
純物濃度勾配を緩和し、ドレイン領域の近傍の電界強度
を緩和できるので、ホットキャリアの発生量を低減し、
第1MISFETのしきい値電圧の劣化を防止できると
ともに、前記低い電源電圧である第2動作電源電圧が供
給される第2MISFETのソース領域−ドレイン領域
間に流れる電流量が低減されるので、ホットキャリアの
発生量を低減し、しきい値電圧の劣化を防止できる。Furthermore, the impurity concentration gradient of the pn junction formed between the drain region and the channel forming region of the first MISFET to which the first operating power supply voltage, which is the high power supply voltage, is supplied is relaxed, and the impurity concentration gradient of the drain region is reduced. Since the electric field strength in the vicinity can be relaxed, the amount of hot carriers generated can be reduced.
In addition to preventing deterioration of the threshold voltage of the first MISFET, the amount of current flowing between the source region and the drain region of the second MISFET to which the second operating power supply voltage, which is the low power supply voltage, is supplied is reduced. It is possible to reduce the amount of generation and prevent the threshold voltage from deteriorating.
【0035】上述した手段(2)によれば、前記第2M
ISFETのソース領域又はドレイン領域のチャネル形
成領域側の不純物濃度を低く設定し(寄生抵抗値を増加
し)、ソース領域−ドレイン領域間に流れる電流量を低
減できるので、消費電力を低減できる。According to the above-mentioned means (2), the second M
By setting the impurity concentration on the channel forming region side of the source region or drain region of the ISFET to be low (increasing the parasitic resistance value), the amount of current flowing between the source region and the drain region can be reduced, so power consumption can be reduced.
【0036】また、前記第2MISFETのドレイン領
域とチャネル形成領域との間に形成されるpn接合部分
の不純物濃度勾配を緩和し、ドレイン領域の近傍の電界
強度を緩和できるので、ホットキャリアの発生量を低減
し、第2MISFETのしきい値電圧の劣化を防止でき
る。Furthermore, since the impurity concentration gradient in the pn junction formed between the drain region and the channel forming region of the second MISFET can be relaxed, and the electric field strength near the drain region can be relaxed, the amount of hot carriers generated can be reduced. can be reduced, and deterioration of the threshold voltage of the second MISFET can be prevented.
【0037】上述した手段(3)によれば、前記第2M
ISFETのソース領域又はドレイン領域のチャネル形
成領域側の不純物濃度を低く設定し、ソース領域−ドレ
イン領域間に流れる電流量を低減できるので、消費電力
を低減できる。According to the above-mentioned means (3), the second M
Since the impurity concentration on the channel forming region side of the source region or drain region of the ISFET is set low and the amount of current flowing between the source region and the drain region can be reduced, power consumption can be reduced.
【0038】また、前記第2MISFETのドレイン領
域とチャネル形成領域との間に形成されるpn接合部分
の不純物濃度勾配を緩和し、ドレイン領域の近傍の電界
強度を緩和できるので、ホットキャリアの発生量を低減
し、第2MISFETのしきい値電圧の劣化を防止でき
る。Furthermore, since the impurity concentration gradient in the pn junction formed between the drain region and the channel forming region of the second MISFET can be relaxed, and the electric field strength near the drain region can be relaxed, the amount of hot carriers generated can be reduced. can be reduced, and deterioration of the threshold voltage of the second MISFET can be prevented.
【0039】上述した手段(4)によれば、前記第2M
ISFETのドレイン領域とチャネル形成領域との間に
形成されるpn接合部分の不純物濃度勾配を緩和し、ド
レイン領域の近傍の電界強度を緩和できるので、ホット
キャリアの発生量を低減し、第2MISFETのしきい
値電圧の劣化を防止できる。According to the above-mentioned means (4), the second M
The impurity concentration gradient in the pn junction formed between the drain region and the channel forming region of the ISFET can be relaxed, and the electric field strength near the drain region can be relaxed, which reduces the amount of hot carriers generated and improves the efficiency of the second MISFET. Deterioration of threshold voltage can be prevented.
【0040】また、前記第2MISFETのソース領域
又はドレイン領域のチャネル形成領域側の不純物濃度を
低く設定し、ソース領域−ドレイン領域間に流れる電流
量を低減できるので、消費電力を低減できる。Furthermore, since the impurity concentration on the channel forming region side of the source region or drain region of the second MISFET is set low, the amount of current flowing between the source region and the drain region can be reduced, so that power consumption can be reduced.
【0041】以下、本発明の構成について、ATD回路
を搭載するSRAMに本発明を適用した実施例とともに
説明する。The configuration of the present invention will be described below along with an embodiment in which the present invention is applied to an SRAM equipped with an ATD circuit.
【0042】なお、実施例を説明するための全図におい
て、同一機能を有するものは同一符号を付け、その繰り
返しの説明は省略する。In all the figures for explaining the embodiment, parts having the same functions are given the same reference numerals, and repeated explanations thereof will be omitted.
【0043】[0043]
【実施例】(実 施 例 1)本実施例1は、降圧回路
を有する(複数動作電源電圧方式を採用する)SRAM
に本発明を適用した、本発明の第1実施例である。[Example] (Example 1) This example 1 is an SRAM having a step-down circuit (adopting a multiple operation power supply voltage system).
This is a first embodiment of the present invention in which the present invention is applied to.
【0044】本発明の実施例1であるSRAMの構成を
図1(ブロック回路図)で示す。FIG. 1 (block circuit diagram) shows the configuration of an SRAM which is a first embodiment of the present invention.
【0045】図1に示すように、SRAMは、メモリセ
ルアレイ1の周囲に、デコーダ回路2、書込みドライバ
回路12、センスアンプ回路12の夫々の直接周辺回路
が配置される。直接周辺回路はメモリセルアレイ1に配
置されるメモリセル(24)の情報書込み動作、情報読
出し動作の夫々を直接制御する。As shown in FIG. 1, in the SRAM, direct peripheral circuits such as a decoder circuit 2, a write driver circuit 12, and a sense amplifier circuit 12 are arranged around a memory cell array 1. The direct peripheral circuit directly controls each of the information write operation and information read operation of the memory cells (24) arranged in the memory cell array 1.
【0046】デコーダ回路2は、図1に簡略的に示して
あるが、実際にはワード線(WL)を選択するX系デコ
ーダ回路及び相補性データ線(DL)を選択するY系デ
コーダ回路で構成される。このデコーダ回路2には、ア
ドレスバッファ回路3、プリデコーダ回路5の夫々を順
次介在し、外部端子(ボンディングパッド)7に外部装
置から供給されるアドレス信号A0 〜An が供給さ
れる。前述のデコーダ回路2と同様に、アドレス信号A
、アドレスバッファ回路3、プリデコーダ回路5の夫々
は、図1に簡略的に示してあるが、いずれもX系デコー
ダ回路に接続されるX系回路及びY系デコーダ回路に接
続されるY系回路で構成される。Although the decoder circuit 2 is schematically shown in FIG. 1, it actually consists of an X-system decoder circuit that selects a word line (WL) and a Y-system decoder circuit that selects a complementary data line (DL). configured. This decoder circuit 2 is supplied with address signals A0 to An supplied from an external device to external terminals (bonding pads) 7 through an address buffer circuit 3 and a predecoder circuit 5 in sequence. Similar to the decoder circuit 2 described above, the address signal A
, the address buffer circuit 3, and the pre-decoder circuit 5 are each shown in a simplified manner in FIG. Consists of.
【0047】アドレスバッファ回路3は、図2(アドレ
ス系回路の詳細回路図)に示すように、アドレス信号A
が印加される外部端子7毎にそれに連結された複数個の
アドレスバッファ回路3A,3B,…で構成される。こ
の複数個のアドレスバッファ回路3A,3B,…の夫々
はNOT回路(インバータ回路)を複数段直列に連結し
て構成される。本実施例においては、この段数に限定さ
れないが、複数個のアドレスバッファ回路3A,3B,
…の夫々は4段のNOT回路を直列に連結して構成され
る。The address buffer circuit 3 receives the address signal A as shown in FIG. 2 (detailed circuit diagram of the address related circuit).
It is comprised of a plurality of address buffer circuits 3A, 3B, . . . connected to each external terminal 7 to which is applied. Each of the plurality of address buffer circuits 3A, 3B, . . . is constructed by connecting a plurality of stages of NOT circuits (inverter circuits) in series. In this embodiment, although not limited to this number of stages, a plurality of address buffer circuits 3A, 3B,
Each of... is constructed by connecting four stages of NOT circuits in series.
【0048】前記NOT回路はpチャネルMISFET
及びnチャネルMISFETすなわち相補型MISFE
T(CMOS)で構成される。この相補型MISFET
のpチャネルMISFET、nチャネルMISFETの
夫々のゲート電極は、初段回路3A1においては外部端
子7に、次段回路及びそれ以降は前段回路の出力端子に
夫々接続される。pチャネルMISFET、nチャネル
MISFETの夫々のドレイン領域は、相互に接続され
、次段回路への出力端子を構成する。pチャネルMIS
FETのソース領域には降圧動作電源電圧VccLが供
給される。nチャネルMISFETのソース領域には接
地電圧(GND)Vssが供給される。[0048] The NOT circuit is a p-channel MISFET.
and n-channel MISFET or complementary MISFE
It is composed of T (CMOS). This complementary MISFET
The gate electrodes of each of the p-channel MISFET and n-channel MISFET are connected to the external terminal 7 in the first stage circuit 3A1, and to the output terminal of the previous stage circuit in the next stage circuit and thereafter. The drain regions of the p-channel MISFET and n-channel MISFET are connected to each other and constitute an output terminal to the next stage circuit. p-channel MIS
A step-down operation power supply voltage VccL is supplied to the source region of the FET. A ground voltage (GND) Vss is supplied to the source region of the n-channel MISFET.
【0049】前記降圧動作電源電圧VccLは基本的に
1回の動作サイクル中での動作回路数が多い若しくは回
路動作回数が多い(動作頻度が高い又は周波数が高い)
回路での消費電力の低減化を目的として使用される。こ
の降圧動作電源電圧VccLは、図1に示すように、外
部端子7に供給される動作電源電圧VccHが動作電源
配線10を通して降圧回路9に供給され、この降圧回路
9で形成される。降圧回路9で形成された降圧動作電源
電圧VccLは降圧電源配線11を通してアドレスバッ
ファ回路3に供給される。このアドレスバッファ回路3
は1回の動作サイクル中での動作回路数が多い回路であ
る。前記動作電源電圧VccHは例えば5[V](例え
ばマイクロコンピュータシステムで使用される共通動作
電源電圧)を使用する。前記降圧動作電源電圧VccL
は例えば4[V]を使用する。前記接地電圧Vssは例
えば0[V](前記システムで使用される共通接地電圧
)を使用する。したがって、本実施例のSRAMは、動
作電源電圧VccH及び降圧動作電源電圧VccLの2
種類の電源を使用する、複数動作電源電圧方式を採用す
る。The step-down operation power supply voltage VccL basically has a large number of operating circuits or a large number of circuit operations in one operation cycle (high operating frequency or high frequency).
Used for the purpose of reducing power consumption in circuits. As shown in FIG. 1, this step-down operation power supply voltage VccL is formed by the operation power supply voltage VccH supplied to the external terminal 7 being supplied to the step-down circuit 9 through the operation power supply wiring 10. The step-down operation power supply voltage VccL formed by the step-down circuit 9 is supplied to the address buffer circuit 3 through the step-down power supply wiring 11. This address buffer circuit 3
is a circuit with a large number of operating circuits during one operation cycle. The operating power supply voltage VccH is, for example, 5 [V] (for example, a common operating power supply voltage used in microcomputer systems). The step-down operation power supply voltage VccL
For example, 4 [V] is used. The ground voltage Vss is, for example, 0 [V] (common ground voltage used in the system). Therefore, the SRAM of this embodiment has an operating power supply voltage VccH and a step-down operating power supply voltage VccL.
Adopts multiple operating power supply voltage method using different power supplies.
【0050】前記プリデコーダ回路5は、図2に示すよ
うに、NAND回路、NOT回路の夫々を直列に連結し
た回路を複数組配置して構成される。プリデコーダ回路
5のNAND回路、NOT回路の夫々は基本的に相補型
MISFETで構成される。プリデコーダ回路5はアド
レスバッファ回路3と同様に1回の動作サイクル中での
動作回路数が多いので、プリデコーダ回路5を構成する
相補型MISFETのpチャネルMISFETのソース
領域には前記降圧動作電源電圧VccLが供給される。As shown in FIG. 2, the predecoder circuit 5 is constructed by arranging a plurality of circuits in which NAND circuits and NOT circuits are connected in series. Each of the NAND circuit and NOT circuit of the predecoder circuit 5 is basically composed of complementary MISFETs. Like the address buffer circuit 3, the predecoder circuit 5 has a large number of operating circuits in one operation cycle, so the source region of the p-channel MISFET of the complementary MISFET constituting the predecoder circuit 5 is connected to the step-down operating power supply. A voltage VccL is supplied.
【0051】プリデコーダ回路5のNAND回路の入力
信号端子はアドレス信号線18に接続される。このアド
レス信号線18は前述のアドレスバッファ回路3の出力
信号端子に接続される。The input signal terminal of the NAND circuit of the predecoder circuit 5 is connected to the address signal line 18. This address signal line 18 is connected to the output signal terminal of the address buffer circuit 3 described above.
【0052】また、プリデコーダ回路5の出力信号端子
は前述のデコーダ回路2の初段回路2A例えばNOT回
路の入力信号端子に接続される。デコーダ回路2の初段
回路2A、その次段回路及びそれ以降の回路は、基本的
に回路動作の安定性、回路動作の高速性を目的として、
相補型MISFETのpチャネルMISFETのソース
領域には動作電源電圧VccHが供給される。The output signal terminal of the predecoder circuit 5 is connected to the input signal terminal of the first stage circuit 2A of the decoder circuit 2, for example, a NOT circuit. The first stage circuit 2A of the decoder circuit 2, the next stage circuit, and the subsequent circuits are basically designed for the purpose of stability of circuit operation and high speed of circuit operation.
An operating power supply voltage VccH is supplied to the source region of the p-channel MISFET of the complementary MISFET.
【0053】図1、図2の夫々に示すように、前記アド
レスバッファ回路3の近傍にはそれに連結されたATD
回路4が構成される。ATD回路4は、アドレスバッフ
ァ回路3に入力されるアドレス信号Aの切換わりを検知
し、この検知に基づきセンスアンプ回路12の差動増幅
回路(12A,12B,12C)の入力信号レベルを中
間にイコライズする制御信号φATD を出力する。こ
の制御信号φATD に基づき、センスアンプ回路12
の入力信号レベルが中間にイコライズされると、メモリ
セル(24)に記憶された情報である微小電位を前述の
中間レベルからハイレベル側、ロウレベル側のいずれか
に増幅する速度を速くできる。つまり、ATD回路4は
センスアンプ回路12の動作速度すなわち情報の読出し
動作速度を速くできる。As shown in FIGS. 1 and 2, an ATD connected to the address buffer circuit 3 is located near the address buffer circuit 3.
A circuit 4 is configured. The ATD circuit 4 detects switching of the address signal A input to the address buffer circuit 3, and based on this detection, sets the input signal level of the differential amplifier circuit (12A, 12B, 12C) of the sense amplifier circuit 12 to an intermediate level. Outputs an equalizing control signal φATD. Based on this control signal φATD, the sense amplifier circuit 12
When the input signal level is equalized to an intermediate level, it is possible to increase the speed at which the minute potential, which is the information stored in the memory cell (24), is amplified from the aforementioned intermediate level to either the high level side or the low level side. In other words, the ATD circuit 4 can increase the operating speed of the sense amplifier circuit 12, that is, the information read operation speed.
【0054】ATD回路4は、図2に示すように、複数
個のアドレスバッファ回路3A,3B,…毎に配置され
た複数個のATD回路4A,4B,…で構成される。複
数個のATD回路4A,4B,…の夫々は複数個のNO
R回路と複数個のNOT回路とを組合せて構成され、こ
のNOR回路、NOT回路の夫々は基本的には相補型M
ISFETで構成される。ATD回路4は、情報の書込
み動作又は情報の読出し動作つまり1回の動作サイクル
中、複数回の動作が行われる。つまり、アドレスバッフ
ァ回路3に入力されるアドレス信号Aのハイレベルから
ロウレベル若しくはロウレベルからハイレベルへの1回
の切換えに対して、ATD回路4はロウレベルからハイ
レベル及びハイレベルからロウレベルの2回の切換えを
行う(パルス状の制御信号φATD を出力する)。ま
た、ATD回路4は、情報の書込み動作、情報の読出し
動作等のいずれの動作サイクルにおいても、アドレス信
号Aの切換わりがあれば動作する。つまり、SRAMに
おいて、ATD回路4は、最も回路動作回数が多い回路
であり、最も動作頻度が高い回路である。したがって、
ATD回路4のNOR回路、NOT回路の夫々の相補型
MISFETのpチャネルMISFETのソース領域に
は基本的に降圧動作電源電圧VccLが供給される。As shown in FIG. 2, the ATD circuit 4 is composed of a plurality of ATD circuits 4A, 4B, . . . arranged for each of a plurality of address buffer circuits 3A, 3B, . Each of the plurality of ATD circuits 4A, 4B,...
It is constructed by combining an R circuit and a plurality of NOT circuits, and each of the NOR circuit and NOT circuit is basically a complementary M
Consists of ISFET. The ATD circuit 4 performs multiple operations during an information write operation or an information read operation, that is, one operation cycle. In other words, for one switching of the address signal A input to the address buffer circuit 3 from high level to low level or from low level to high level, the ATD circuit 4 switches twice from low level to high level and from high level to low level. Performs switching (outputs pulse-like control signal φATD). Further, the ATD circuit 4 operates if the address signal A is switched in any operation cycle such as an information write operation or an information read operation. In other words, in the SRAM, the ATD circuit 4 is the circuit that operates the most times and is the circuit that operates most frequently. therefore,
Basically, the step-down operation power supply voltage VccL is supplied to the source regions of the p-channel MISFETs of the complementary MISFETs of the NOR circuit and NOT circuit of the ATD circuit 4.
【0055】ATD回路4の入力信号端子はアドレスバ
ッファ回路3の初段回路(例えば3A1)の出力信号端
子若しくは次段回路の入力信号端子に接続される。AT
D回路4の出力信号端子はATDデコーダ回路6の入力
信号端子に接続される。ATDデコーダ回路6はNOR
回路、NOT回路の夫々を直列に連結して構成される。
ATDデコーダ回路6は、ATD回路4の動作毎にAT
D回路4から出力される制御信号φATD を入力し、
しかもこの制御信号φATD をセンスアンプ回路12
に出力するので、回路動作回数が多くなる。したがって
、ATDデコーダ回路6のNOR回路、NOT回路の夫
々の相補型MISFETのpチャネルMISFETのソ
ース領域には降圧動作電源電圧VccLが供給される。The input signal terminal of the ATD circuit 4 is connected to the output signal terminal of the first stage circuit (for example, 3A1) of the address buffer circuit 3 or the input signal terminal of the next stage circuit. A.T.
The output signal terminal of the D circuit 4 is connected to the input signal terminal of the ATD decoder circuit 6. ATD decoder circuit 6 is NOR
It is constructed by connecting each of a circuit and a NOT circuit in series. The ATD decoder circuit 6 performs AT every time the ATD circuit 4 operates.
Input the control signal φATD output from the D circuit 4,
Moreover, this control signal φATD is transmitted to the sense amplifier circuit 12.
The number of circuit operations increases. Therefore, the step-down operation power supply voltage VccL is supplied to the source regions of the p-channel MISFETs of the complementary MISFETs of the NOR circuit and NOT circuit of the ATD decoder circuit 6, respectively.
【0056】前述のアドレスバッファ回路3、プリデコ
ーダ回路5、ATD回路4、ATDデコーダ回路6の夫
々は、直接周辺回路であるデコーダ回路2を制御する間
接周辺回路を構成する。Each of the address buffer circuit 3, predecoder circuit 5, ATD circuit 4, and ATD decoder circuit 6 described above constitutes an indirect peripheral circuit that controls the decoder circuit 2, which is a direct peripheral circuit.
【0057】前記書込みドライバ回路12は、図1に示
すように、入力バッファ回路14を介在し、外部端子1
5から供給される情報入力信号I0 〜In が入力さ
れる。また、書込みドライバ回路12はコントロールバ
ッファ回路16から出力される情報の書込み動作を制御
する制御系信号が入力される。コントロールバッファ回
路16には、外部端子17を介在し、外部装置からのカ
ラムアドレスストローブ信号CS*(*は反転信号を表
わす、以下同様)、ライトイネーブル信号WE*、アウ
トプットイネーブル信号OE*の夫々の制御系信号が入
力される。前記入力バッファ回路14、コントロールバ
ッファ回路16の夫々は、前述のアドレスバッファ回路
3等の同様に、相補型MISFETを主体に構成される
。
これらの相補型MISFETは、入力バッファ回路14
、コントロールバッファ回路16の夫々の回路動作の安
定性の向上及び回路動作速度の高速化を目的として、p
チャネルMISFETのソース領域に動作電源電圧Vc
cHが供給される。The write driver circuit 12, as shown in FIG.
Information input signals I0 to In supplied from 5 are input. Further, the write driver circuit 12 receives a control system signal that controls the write operation of information output from the control buffer circuit 16 . The control buffer circuit 16 receives a column address strobe signal CS* (* represents an inverted signal, the same applies hereinafter), a write enable signal WE*, and an output enable signal OE* from an external device via an external terminal 17. control system signals are input. Each of the input buffer circuit 14 and the control buffer circuit 16 is mainly composed of complementary MISFETs, similarly to the address buffer circuit 3 and the like described above. These complementary MISFETs are connected to the input buffer circuit 14.
, p
The operating power supply voltage Vc is applied to the source region of the channel MISFET.
cH is supplied.
【0058】前記センスアンプ回路12は、図1に示す
ように、出力バッファ回路13を介在し、外部端子15
に情報出力信号O0 〜On を出力する。センスアン
プ回路12、出力バッファ回路13の夫々にはコントロ
ールバッファ回路16から出力される情報の読出し動作
を制御する制御系信号が入力される。As shown in FIG. 1, the sense amplifier circuit 12 is connected to an external terminal 15 with an output buffer circuit 13 interposed therebetween.
The information output signals O0 to On are output to the terminals. A control system signal for controlling the read operation of information output from the control buffer circuit 16 is input to each of the sense amplifier circuit 12 and the output buffer circuit 13.
【0059】前記センスアンプ回路12は、図3(セン
スアンプ回路の詳細回路図)に示すように、差動増幅回
路12A、12B、12C、トランスミッション回路1
2D、12Eの夫々を主体に構成される。差動増幅回路
12A、12Bの夫々は駆動用MISFETのゲート電
極がコモンデータ線CDLに接続される。差動増幅回路
12Aは、メモリセル(24)に記憶された情報を判定
しかつ増幅し、一方の情報のみを差動増幅回路12Cに
出力する。差動増幅回路12Bは、メモリセルに記憶さ
れた情報を判定しかつ増幅し、他方の情報のみを差動増
幅回路12Cに出力する。差動増幅回路12Cは、差動
増幅回路12A、12Bの夫々の情報出力信号をさらに
判定しかつ増幅し、トランスファ回路22、データバス
信号線DBLの夫々を介在して出力バッファ回路13に
出力する。As shown in FIG. 3 (detailed circuit diagram of the sense amplifier circuit), the sense amplifier circuit 12 includes differential amplifier circuits 12A, 12B, and 12C, and a transmission circuit 1.
It is mainly composed of 2D and 12E. In each of the differential amplifier circuits 12A and 12B, the gate electrode of the driving MISFET is connected to the common data line CDL. The differential amplifier circuit 12A determines and amplifies the information stored in the memory cell (24), and outputs only one of the pieces of information to the differential amplifier circuit 12C. The differential amplifier circuit 12B determines and amplifies the information stored in the memory cells, and outputs only the other information to the differential amplifier circuit 12C. The differential amplifier circuit 12C further determines and amplifies the information output signals of the differential amplifier circuits 12A and 12B, and outputs the signals to the output buffer circuit 13 via the transfer circuit 22 and the data bus signal line DBL. .
【0060】前述の差動増幅回路12A、12B、12
Cの夫々は駆動用MISFETとしてのnチャネルMI
SFET及び負荷素子としてのpチャネルMISFET
からなる相補型MISFETで構成される。この相補型
MISFETのpチャネルMISFETのソース領域に
は、回路動作の安定性の向上及び回路動作速度の高速化
を目的として、動作電源電圧VccHが供給される。n
チャネルMISFETのソース領域には接地電圧Vss
が供給される。The aforementioned differential amplifier circuits 12A, 12B, 12
Each of C is an n-channel MISFET as a driving MISFET.
p-channel MISFET as SFET and load element
It is composed of complementary MISFETs. An operating power supply voltage VccH is supplied to the source region of the p-channel MISFET of this complementary MISFET for the purpose of improving the stability of circuit operation and increasing the speed of circuit operation. n
The source region of the channel MISFET is connected to the ground voltage Vss.
is supplied.
【0061】前記センスアンプ回路12のトランスミッ
ション回路12Dは差動増幅回路12A、差動増幅回路
12Bの夫々の入力信号レベルを中間レベルにイコライ
ズする。トランスミッション回路12Eは差動増幅回路
12Cの一対の入力信号レベルを中間レベルにイコライ
ズする。トランスミッション回路12D、12Eの夫々
は、夫々のソース領域が相互に接続されかつ夫々のドレ
イン領域が相互に接続されたpチャネルMISFET及
びnチャネルMISFETで構成され、ゲート電極が前
述のATD回路4から出力される制御信号φATD で
制御される。トランスミッション回路12D、12Eの
夫々は双方向に電流が流れる。The transmission circuit 12D of the sense amplifier circuit 12 equalizes the input signal level of each of the differential amplifier circuits 12A and 12B to an intermediate level. The transmission circuit 12E equalizes the levels of the pair of input signals of the differential amplifier circuit 12C to an intermediate level. Each of the transmission circuits 12D and 12E is composed of a p-channel MISFET and an n-channel MISFET whose source regions are connected to each other and whose drain regions are connected to each other, and whose gate electrodes are connected to the output from the ATD circuit 4 described above. It is controlled by a control signal φATD. Current flows in both directions in each of the transmission circuits 12D and 12E.
【0062】前記コモンデータ線CDLは、図3に示す
ように、相補性の情報信号が印加される2本の信号線で
構成され、この2本の信号線間にはATD回路4から出
力される制御信号φATD で制御されるトランスミッ
ション回路21が構成される。As shown in FIG. 3, the common data line CDL consists of two signal lines to which complementary information signals are applied, and between these two signal lines there is a A transmission circuit 21 is configured which is controlled by a control signal φATD.
【0063】前記トランスファ回路22は、図3に示す
ように、トランスミッション回路22A、22B及びN
OT回路を主体として構成される。The transfer circuit 22 includes transmission circuits 22A, 22B and N, as shown in FIG.
Mainly composed of OT circuits.
【0064】前記データバス信号線DBLは、図3に示
すように、相補性の情報出力信号が伝達される2本の信
号線で構成され、この2本の信号線間には制御信号φA
TD で制御されるトランスミッション回路23が構成
される。As shown in FIG. 3, the data bus signal line DBL is composed of two signal lines to which complementary information output signals are transmitted, and a control signal φA is connected between these two signal lines.
A transmission circuit 23 controlled by TD is configured.
【0065】前記図1に示すメモリセルアレイ1は、図
3及び図4(メモリセルの回路図)に示すように、1[
bit ]の情報を記憶するメモリセル24が行列状に
複数個配列される。メモリセル24は相補性データ線D
Lとワード線WLとの交差部毎に配置される。メモリセ
ル24は、図4に示すように、情報蓄積部としてのフリ
ップフロップ回路(差動増幅回路)及び2個の転送用M
ISFETQtで構成される。フリップフロップ回路は
2個の駆動用MISFETQd及び2個の高抵抗負荷素
子Rで構成される。転送用MISFETQt、駆動用M
ISFETQdの夫々はいずれもnチャネルMISFE
Tで構成される。高抵抗負荷素子Rは基本的には多結晶
珪素膜(若しくは非晶質珪素膜)で構成される。The memory cell array 1 shown in FIG. 1, as shown in FIGS. 3 and 4 (memory cell circuit diagrams),
A plurality of memory cells 24 for storing information of bit] are arranged in a matrix. Memory cell 24 is connected to complementary data line D
It is arranged at each intersection between L and word line WL. As shown in FIG. 4, the memory cell 24 includes a flip-flop circuit (differential amplifier circuit) as an information storage section and two transfer M
It is composed of ISFETQt. The flip-flop circuit is composed of two driving MISFETs Qd and two high resistance load elements R. MISFETQt for transfer, M for drive
Each of ISFETQd is an n-channel MISFE
Consists of T. The high resistance load element R is basically composed of a polycrystalline silicon film (or an amorphous silicon film).
【0066】前記メモリセル24のフリップフロップ回
路には、情報保持特性の安定化、動作マージンの確保、
動作速度の高速化等を目的として、動作電源電圧Vcc
Hが供給される。また、フリップフロップ回路には接地
電圧Vssが供給される。The flip-flop circuit of the memory cell 24 is designed to stabilize information retention characteristics, ensure an operating margin,
For the purpose of increasing the operating speed, etc., the operating power supply voltage Vcc
H is supplied. Further, the ground voltage Vss is supplied to the flip-flop circuit.
【0067】なお、メモリセル24は、高抵抗負荷素子
RをpチャネルMISFETに変え、所謂完全相補型M
ISFET(フルCMOS)で構成してもよい。pチャ
ネルMISFETは、基本的には駆動用MISFETQ
dや転送用MISFETQtと同様に半導体基板の主面
に構成されるが、半導体基板の主面上に積層した多結晶
珪素膜にソース領域、ドレイン領域及びチャネル形成領
域を構成する、SOI構造で構成してもよい。Note that in the memory cell 24, the high resistance load element R is replaced with a p-channel MISFET, and a so-called fully complementary type M
It may be configured with ISFET (full CMOS). The p-channel MISFET is basically a driving MISFETQ.
It is constructed on the main surface of the semiconductor substrate like d and transfer MISFET Qt, but it is constructed with an SOI structure in which the source region, drain region, and channel formation region are formed in a polycrystalline silicon film laminated on the main surface of the semiconductor substrate. You may.
【0068】前記ワード線WLは図1に示すデコーダ回
路2のX系デコーダ回路に接続され、このX系デコーダ
回路は所定のアドレスのメモリセル24に接続されたワ
ード線WLを選択する。The word line WL is connected to the X-system decoder circuit of the decoder circuit 2 shown in FIG. 1, and the X-system decoder circuit selects the word line WL connected to the memory cell 24 at a predetermined address.
【0069】前記相補性データ線DLは、図3に示すよ
うに、一端側が負荷回路19に接続される。この負荷回
路19は、負荷素子としてのnチャネルMISFETを
介在して、動作電源電圧VccHを相補性データ線DL
に供給する。相補性データ線DLの他端側は、前述のコ
モンデータ線CDLを介在してセンスアンプ回路12に
接続されるとともに、Y系スイッチ回路20を介在して
デコーダ回路2のY系デコーダ回路に接続される。Y系
スイッチ回路20はトランスミッション回路を主体に構
成され、このトランスミッション回路はY系デコーダ回
路で動作が制御される。つまり、デコーダ回路2は所定
のアドレスのメモリセル24に接続された相補性データ
線DLを選択できる。The complementary data line DL is connected at one end to the load circuit 19, as shown in FIG. This load circuit 19 connects the operating power supply voltage VccH to the complementary data line DL via an n-channel MISFET as a load element.
supply to. The other end of the complementary data line DL is connected to the sense amplifier circuit 12 via the aforementioned common data line CDL, and is also connected to the Y-system decoder circuit of the decoder circuit 2 via the Y-system switch circuit 20. be done. The Y-system switch circuit 20 is mainly composed of a transmission circuit, and the operation of this transmission circuit is controlled by a Y-system decoder circuit. In other words, the decoder circuit 2 can select the complementary data line DL connected to the memory cell 24 at a predetermined address.
【0070】前述の入力バッファ回路14、出力バッフ
ァ回路13、コントロールバッファ回路16の夫々は、
直接周辺回路である書込みドライバ回路12若しくはセ
ンスアンプ回路12を制御する間接周辺回路を構成する
。Each of the input buffer circuit 14, output buffer circuit 13, and control buffer circuit 16 described above is
An indirect peripheral circuit that controls the write driver circuit 12 or sense amplifier circuit 12, which is a direct peripheral circuit, is configured.
【0071】次に、前述のSRAMの情報の書込み動作
、情報の読出し動作の夫々について、前述の図1及び図
2を使用し、簡単に説明する。Next, the information writing operation and information reading operation of the SRAM described above will be briefly explained using FIGS. 1 and 2 described above.
【0072】まず、SRAMの情報の書込み動作につい
て説明する。First, the writing operation of information in the SRAM will be explained.
【0073】SRAMは、外部装置からのアドレス信号
Aが外部端子7に入力されると、アドレスバッファ回路
3、プリデコーダ回路5、デコーダ回路2の夫々を介在
し、メモリセルアレイ1の所定のアドレスのメモリセル
24を選択する。このメモリセル24の選択は、それを
接続するワード線WL及び相補性データ線DLを選択す
ることでなされる。In the SRAM, when an address signal A from an external device is input to an external terminal 7, the address signal A is inputted to the external terminal 7, and the address signal A is inputted to the external terminal 7, and then the address signal A is inputted to the external terminal 7. Select memory cell 24. This selection of memory cell 24 is performed by selecting the word line WL and complementary data line DL that connect it.
【0074】一方、外部装置から情報1又は情報0の情
報入力信号Iが外部端子15に入力され、入力バッファ
回路14、書込みドライバ回路12の夫々を介在し、選
択されたメモリセル24に情報が書込まれる。この入力
バッファ回路14、書込みドライバ回路12の夫々の動
作はコントロールバッファ回路16から出力される制御
系信号で制御される。On the other hand, an information input signal I of information 1 or information 0 is input from an external device to the external terminal 15, and the information is input to the selected memory cell 24 through the input buffer circuit 14 and write driver circuit 12. written. The operations of the input buffer circuit 14 and the write driver circuit 12 are controlled by control system signals output from the control buffer circuit 16.
【0075】次に、SRAMの情報の読出し動作につい
て説明する。Next, the operation of reading information from the SRAM will be explained.
【0076】SRAMは、外部装置からのアドレス信号
Aが外部端子7に入力されると、アドレスバッファ回路
3、プリデコーダ回路5、デコーダ回路2の夫々を介在
し、メモリセルアレイ1の所定のアドレスのメモリセル
24を選択する。このアドレス信号Aで選択されたメモ
リセル24に記憶される情報はセンスアンプ回路12で
判定されかつ増幅される。この増幅された情報出力信号
は、トランスファ回路22、出力バッファ回路13の夫
々を順次介在し、外部端子15から外部装置に情報出力
信号Oとして出力される。センスアンプ回路12、トラ
ンスファ回路22、出力バッファ回路13の夫々は前述
のコントロールバッファ回路16から出力される制御系
信号で制御される。In the SRAM, when an address signal A from an external device is input to an external terminal 7, the address signal A is inputted to the external terminal 7, and the address signal A is inputted to the external terminal 7, and the address signal A is inputted to the external terminal 7. Select memory cell 24. The information stored in the memory cell 24 selected by this address signal A is determined and amplified by the sense amplifier circuit 12. This amplified information output signal passes through each of the transfer circuit 22 and the output buffer circuit 13 in sequence, and is output as an information output signal O from the external terminal 15 to an external device. Each of the sense amplifier circuit 12, transfer circuit 22, and output buffer circuit 13 is controlled by a control system signal output from the control buffer circuit 16 described above.
【0077】次に、前述のSRAMのメモリセル24、
直接周辺回路、間接周辺回路の夫々を構成する相補型M
ISFETの具体的な構造について、図5(SRAMの
要部断面図)を使用し、簡単に説明する。Next, the aforementioned SRAM memory cell 24,
Complementary type M that constitutes each of the direct peripheral circuit and indirect peripheral circuit
The specific structure of the ISFET will be briefly explained using FIG. 5 (a sectional view of the main part of the SRAM).
【0078】図5に示すように、SRAMは単結晶珪素
からなるn− 型半導体基板30を主体に構成される。
このn− 型半導体基板30のpチャネルMISFET
Qpの形成領域の主面部にはn− 型ウエル領域31が
構成される。n− 型半導体基板30のnチャネルMI
SFETの形成領域の主面部にはp− 型ウエル領域3
2が構成される。As shown in FIG. 5, the SRAM is mainly composed of an n- type semiconductor substrate 30 made of single crystal silicon. The p-channel MISFET of this n-type semiconductor substrate 30
An n-type well region 31 is formed on the main surface of the region where Qp is formed. n-channel MI of n-type semiconductor substrate 30
A p-type well region 3 is provided on the main surface of the SFET formation region.
2 is configured.
【0079】本実施例のSRAMは、相補型MISFE
TのnチャネルMISFETをnチャネルMISFET
Qn1及びQn2の2種類で構成する。一方のnチャネ
ルMISFETQn1は、素子分離絶縁膜(フィールド
絶縁膜)33及びp型チャネルストッパ領域34で周囲
を規定された領域内において、p− 型ウエル領域32
の主面に構成される。つまり、nチャネルMISFET
Qn1は、チャネル形成領域(p− 型ウエル領域32
)、ゲート絶縁膜35、ゲート電極36、ソース領域及
びドレイン領域を主体に構成される。The SRAM of this embodiment is a complementary MISFE
T n-channel MISFET
It consists of two types, Qn1 and Qn2. One n-channel MISFET Qn1 has a p- type well region 32 in a region defined by an element isolation insulating film (field insulating film) 33 and a p-type channel stopper region 34.
consists of the main surface of In other words, n-channel MISFET
Qn1 is a channel forming region (p-type well region 32
), a gate insulating film 35, a gate electrode 36, a source region, and a drain region.
【0080】前記ゲート電極36は例えば多結晶珪素膜
及びその上部に積層されたWSi膜からなる複合膜で構
成される。ゲート電極36は、これ以外に、多結晶珪素
膜、高融点金属膜、高融点金属珪化膜の単層、若しくは
これらの複合膜(前述の場合を除く)で構成してもよい
。The gate electrode 36 is composed of, for example, a composite film consisting of a polycrystalline silicon film and a WSi film laminated on top of the polycrystalline silicon film. In addition to this, the gate electrode 36 may be composed of a single layer of a polycrystalline silicon film, a high melting point metal film, a high melting point metal silicide film, or a composite film of these (except in the case described above).
【0081】前記ソース領域、ドレイン領域の夫々は高
不純物濃度のn+ 型半導体領域41及び低不純物濃度
のn型半導体領域37で構成される。低不純物濃度のn
型半導体領域37は、n+ 型半導体領域41に電気的
に接続され、このn+ 型半導体領域41とチャネル形
成領域との間に(n+ 型半導体領域41のチャネル形
成領域側)に構成される。つまり、このn型半導体領域
37は、所謂LDD部として構成され、LDD構造のn
チャネルMISFETQn1を構成する。LDD構造は
、基本的には、ドレイン領域とチャネル形成領域との間
に形成されるpn接合部分での不純物濃度勾配を緩和し
、この領域の電界強度を緩和できるので、ホットキャリ
アの発生量を低減し、nチャネルMISFETQn1の
しきい値電圧の劣化を防止できる。本実施例のnチャネ
ルMISFETQn1は、この数値に限定されないが、
0.4〜0.6[V]のしきい値電圧に設定される。Each of the source region and drain region is composed of an n + -type semiconductor region 41 with a high impurity concentration and an n-type semiconductor region 37 with a low impurity concentration. n with low impurity concentration
The semiconductor region 37 is electrically connected to the n+ type semiconductor region 41 and is formed between the n+ type semiconductor region 41 and the channel formation region (on the channel formation region side of the n+ type semiconductor region 41). In other words, this n-type semiconductor region 37 is configured as a so-called LDD section, and is an n-type semiconductor region 37 of the LDD structure.
Configure channel MISFETQn1. Basically, the LDD structure can reduce the impurity concentration gradient at the pn junction formed between the drain region and the channel formation region, and the electric field strength in this region, thereby reducing the amount of hot carriers generated. This can prevent the threshold voltage of n-channel MISFET Qn1 from deteriorating. Although the n-channel MISFET Qn1 of this embodiment is not limited to this value,
The threshold voltage is set to 0.4 to 0.6 [V].
【0082】前記ソース領域、ドレイン領域のうち、低
不純物濃度のn型半導体領域37はゲート電極36を不
純物導入マスクとしたイオン打込み法の使用で形成され
る。高不純物濃度のn+ 型半導体領域41はサイドウ
ォールスペーサ40を不純物導入マスクとしたイオン打
込み法の使用で形成される。Among the source and drain regions, the n-type semiconductor region 37 with a low impurity concentration is formed by using the ion implantation method using the gate electrode 36 as an impurity introduction mask. The n+ type semiconductor region 41 with a high impurity concentration is formed by using an ion implantation method using the sidewall spacer 40 as an impurity introduction mask.
【0083】nチャネルMISFETQn1のソース領
域、ドレイン領域の夫々のn+ 型半導体領域41には
配線46が電気的に接続される。配線46は、層間絶縁
膜45上に構成され、層間絶縁膜43及び45に形成さ
れた接続孔を通してn+ 型半導体領域41に接続され
る。
配線46は例えばアルミニウム合金膜で形成される。A wiring 46 is electrically connected to each of the n+ type semiconductor regions 41 of the source region and drain region of the n-channel MISFET Qn1. The wiring 46 is formed on the interlayer insulating film 45 and is connected to the n+ type semiconductor region 41 through connection holes formed in the interlayer insulating films 43 and 45. The wiring 46 is formed of, for example, an aluminum alloy film.
【0084】他方のnチャネルMISFETQn2は、
同様に、素子分離絶縁膜33及びp型チャネルストッパ
領域34で周囲を規定された領域内において、p− 型
ウエル領域32の主面に構成される。つまり、nチャネ
ルMISFETQn2は、チャネル形成領域(p− 型
ウエル領域32)、ゲート絶縁膜35、ゲート電極36
、ソース領域及びドレイン領域を主体に構成される。The other n-channel MISFETQn2 is
Similarly, it is formed on the main surface of the p- type well region 32 in a region surrounded by the element isolation insulating film 33 and the p-type channel stopper region 34. In other words, the n-channel MISFET Qn2 includes a channel forming region (p-type well region 32), a gate insulating film 35, and a gate electrode 36.
, is mainly composed of a source region and a drain region.
【0085】前記ソース領域、ドレイン領域の夫々は高
不純物濃度のn+ 型半導体領域41及び低不純物濃度
のn型半導体領域38で構成される。低不純物濃度のn
型半導体領域38は、前述のnチャネルMISFETQ
n1の低不純物濃度のn型半導体領域37と同様にLD
D構造を構成するが、このn型半導体領域37に比べて
不純物濃度が低く設定される。つまり、nチャネルMI
SFETQn2のn型半導体領域38は、nチャネルM
ISFETQn1のn型半導体領域38に比べて抵抗値
が高く設定される。本実施例のnチャネルMISFET
Qn2は前述のnチャネルMISFETQn1と同様に
例えば0.4〜0.6[V]のしきい値電圧に設定され
る。Each of the source region and drain region is composed of an n+ type semiconductor region 41 with a high impurity concentration and an n type semiconductor region 38 with a low impurity concentration. n with low impurity concentration
type semiconductor region 38 is the aforementioned n-channel MISFETQ.
Similarly to the low impurity concentration n-type semiconductor region 37 of n1, the LD
A D structure is formed, but the impurity concentration is set lower than that of this n-type semiconductor region 37. That is, n-channel MI
The n-type semiconductor region 38 of SFETQn2 is an n-channel M
The resistance value is set higher than that of the n-type semiconductor region 38 of ISFETQn1. n-channel MISFET of this embodiment
Similarly to the aforementioned n-channel MISFET Qn1, Qn2 is set to have a threshold voltage of, for example, 0.4 to 0.6 [V].
【0086】nチャネルMISFETQn2のソース領
域、ドレイン領域の夫々のn+ 型半導体領域41には
配線46が電気的に接続される。A wiring 46 is electrically connected to each of the n+ type semiconductor regions 41 of the source region and drain region of the n-channel MISFET Qn2.
【0087】前記相補型MISFETのpチャネルMI
SFETQpは、素子分離絶縁膜33で周囲を規定され
た領域内において、n− 型ウエル領域31の主面に構
成される。つまり、pチャネルMISFETQpは、チ
ャネル形成領域(n− 型ウエル領域31)、ゲート絶
縁膜35、ゲート電極36、ソース領域及びドレイン領
域を主体に構成される。p channel MI of the complementary MISFET
SFETQp is formed on the main surface of the n- type well region 31 within a region defined by the element isolation insulating film 33. That is, the p-channel MISFET Qp is mainly composed of a channel forming region (n- type well region 31), a gate insulating film 35, a gate electrode 36, a source region, and a drain region.
【0088】前記ソース領域、ドレイン領域の夫々は高
不純物濃度のp+ 型半導体領域42及び低不純物濃度
のp型半導体領域39で構成される。低不純物濃度のp
型半導体領域39は前述のnチャネルMISFETQn
1の低不純物濃度のn型半導体領域37と同様にLDD
構造を構成する。本実施例のpチャネルMISFETQ
pは前述のnチャネルMISFETQn1と同様に例え
ば0.4〜0.6[V]のしきい値電圧に設定される。Each of the source region and drain region is composed of a p + -type semiconductor region 42 with a high impurity concentration and a p-type semiconductor region 39 with a low impurity concentration. p of low impurity concentration
type semiconductor region 39 is the aforementioned n-channel MISFETQn.
Similar to the low impurity concentration n-type semiconductor region 37 of No. 1, the LDD
Configure the structure. p-channel MISFETQ of this embodiment
p is set to a threshold voltage of 0.4 to 0.6 [V], for example, similarly to the above-mentioned n-channel MISFET Qn1.
【0089】pチャネルMISFETQpのソース領域
、ドレイン領域の夫々のp+ 型半導体領域42には配
線46が電気的に接続される。A wiring 46 is electrically connected to each p + -type semiconductor region 42 of the source region and drain region of the p-channel MISFET Qp.
【0090】SRAMは、複数動作電源電圧方式を採用
する場合、前述の図1に示すように、情報の書込み動作
又は情報の読出し動作つまり1回の動作サイクルにおい
て、1度に動作する回路(半導体素子)数が多い回路、
具体的にアドレスバッファ回路3、プリデコーダ回路5
の夫々に降圧動作電源電圧VccLを供給する。つまり
、アドレスバッファ回路3、プリデコーダ回路5の夫々
は、動作時に使用する電流量を低減し、低消費電力化を
図る。同様に、1回の動作サイクルにおいて、1度に動
作する回路数が多く、しかも回路動作回数がSRAMに
おいて最も多い(動作頻度が高い)回路、具体的にはA
TD回路4、ATDデコーダ回路6の夫々に降圧動作電
源電圧VccLが供給される。同様に、ATD回路4、
ATDデコーダ回路6の夫々は低消費電力化が図れる。
つまり、図1に示すアドレスバッファ回路3、プリデコ
ーダ回路5、ATD回路4、ATDデコーダ回路6の夫
々を含む降圧動作電源電圧使用領域8は基本的に低消費
電力化を図る目的で降圧動作電源電圧VccLが供給さ
れる。When an SRAM adopts a multiple operation power supply voltage system, as shown in FIG. circuits with a large number of elements)
Specifically, the address buffer circuit 3 and the predecoder circuit 5
A step-down operating power supply voltage VccL is supplied to each of the two. In other words, each of the address buffer circuit 3 and the predecoder circuit 5 reduces the amount of current used during operation, thereby reducing power consumption. Similarly, in one operation cycle, a large number of circuits operate at once, and the number of circuit operations is the highest (highest operation frequency) in SRAM, specifically, A.
A step-down operation power supply voltage VccL is supplied to each of the TD circuit 4 and the ATD decoder circuit 6. Similarly, the ATD circuit 4,
Each of the ATD decoder circuits 6 can achieve low power consumption. In other words, the step-down operation power supply voltage usage area 8 including each of the address buffer circuit 3, pre-decoder circuit 5, ATD circuit 4, and ATD decoder circuit 6 shown in FIG. A voltage VccL is supplied.
【0091】この降圧動作電源電圧VccLが供給され
る降圧動作電源電圧使用領域8の夫々の回路を構成する
相補型MISFETは、基本的に、不純物濃度が高く設
定されたLDD部であるn型半導体領域37を有するn
チャネルMISFETQn1で構成される。つまり、n
チャネルMISFETQn1は、降圧動作電源電圧Vc
cLの供給で低消費電力化を確保できるとともに、LD
D部であるn型半導体領域37の抵抗値を低くし、ソー
ス領域−ドレイン領域間に流れる電流量を増加できるの
で、駆動能力を向上できる。また、nチャネルMISF
ETQn1は、降圧動作電源電圧VccLの供給に基づ
き、ソース領域−ドレイン領域間に流れる電流量を低減
できるので、若しくはドレイン領域の近傍での電界強度
を低減できるので、ホットキャリアの発生量を低減でき
、しきい値電圧の劣化を防止できる。The complementary MISFETs constituting each circuit in the step-down operation power supply voltage use region 8 to which this step-down operation power supply voltage VccL is supplied are basically n-type semiconductors that are LDD sections with a high impurity concentration. n with area 37
It consists of a channel MISFETQn1. In other words, n
The channel MISFET Qn1 has a step-down operation power supply voltage Vc.
Low power consumption can be ensured by supplying cL, and LD
Since the resistance value of the n-type semiconductor region 37, which is the D portion, can be lowered and the amount of current flowing between the source region and the drain region can be increased, the driving ability can be improved. Also, n-channel MISF
ETQn1 can reduce the amount of current flowing between the source region and the drain region based on the supply of the step-down operating power supply voltage VccL, or reduce the electric field strength near the drain region, thereby reducing the amount of hot carriers generated. , deterioration of threshold voltage can be prevented.
【0092】一方、SRAMは、降圧動作電源電圧使用
領域8以外の領域に配置される回路、具体的にはメモリ
セルアレイ1、デコーダ回路2、書込みドライバ回路1
2、センスアンプ回路12、入力バッファ回路14、出
力バッファ回路13、コントロールバッファ回路16等
に動作電源電圧VccHを供給する。つまり、これらの
回路は基本的に回路動作の安定性、回路動作速度の高速
化の夫々を図る目的で構成される。この動作電源電圧V
ccHが供給される夫々の回路を構成する相補型MIS
FETは、不純物濃度が低く設定されたLDD部である
n型半導体領域38を有するnチャネルMISFETQ
n2で構成される。つまり、nチャネルMISFETQ
n2は、回路動作の安定性、回路動作速度の高速化の夫
々を確保できるとともに、LDD部であるn型半導体領
域38の抵抗値を高くし、ソース領域−ドレイン領域に
流れる電流量を低減できるので、低消費電力化を図れる
。また、nチャネルMISFETQn2は、LDD部で
あるn型半導体領域38の不純物濃度を低く設定したこ
とに基づき、ドレイン領域とチャネル形成領域との間に
形成されるpn接合部分の不純物濃度勾配を緩和し、電
界強度を緩和できるので、ホットキャリアの発生量を低
減でき、しきい値電圧の劣化を防止できる。On the other hand, the SRAM includes circuits arranged in areas other than the step-down operation power supply voltage usage area 8, specifically, the memory cell array 1, the decoder circuit 2, and the write driver circuit 1.
2. Supplying the operating power supply voltage VccH to the sense amplifier circuit 12, input buffer circuit 14, output buffer circuit 13, control buffer circuit 16, etc. In other words, these circuits are basically configured for the purpose of increasing the stability of circuit operation and increasing the speed of circuit operation. This operating power supply voltage V
Complementary MIS that constitutes each circuit to which ccH is supplied
The FET is an n-channel MISFETQ having an n-type semiconductor region 38 which is an LDD portion with a low impurity concentration.
Consists of n2. In other words, n-channel MISFETQ
n2 can ensure the stability of circuit operation and increase the speed of circuit operation, and can also increase the resistance value of the n-type semiconductor region 38, which is the LDD portion, and reduce the amount of current flowing between the source region and the drain region. Therefore, it is possible to reduce power consumption. Furthermore, based on the fact that the impurity concentration of the n-type semiconductor region 38, which is the LDD portion, is set low, the n-channel MISFET Qn2 alleviates the impurity concentration gradient of the pn junction formed between the drain region and the channel formation region. Since the electric field strength can be relaxed, the amount of hot carriers generated can be reduced, and deterioration of the threshold voltage can be prevented.
【0093】次に、前述のSRAMの製造方法について
、図6乃至図9(各製造工程毎に示す要部断面図)を使
用し、簡単に説明する。Next, the above-mentioned SRAM manufacturing method will be briefly explained using FIGS. 6 to 9 (cross-sectional views of main parts shown for each manufacturing process).
【0094】まず、n− 型半導体基板30を用意し、
このn− 型半導体基板30の主面部にn− 型ウエル
領域31、p− 型ウエル領域32の夫々を形成する。First, an n- type semiconductor substrate 30 is prepared,
An n- type well region 31 and a p- type well region 32 are formed on the main surface of this n- type semiconductor substrate 30, respectively.
【0095】次に、前記n− 型ウエル領域31、p−
型ウエル領域32の夫々の非活性領域の主面に素子分
離絶縁膜33を形成する。素子分離絶縁膜33は基板主
面を選択的に熱酸化法で酸化し形成された酸化珪素膜で
形成する。この素子分離絶縁膜33を形成する工程と実
質的に同一製造工程において、素子分離絶縁膜33下の
p− 型ウエル領域32の主面部にp型チャネルストッ
パ領域34が形成される。Next, the n- type well region 31, the p-
An element isolation insulating film 33 is formed on the main surface of each non-active region of the mold well region 32 . The element isolation insulating film 33 is formed of a silicon oxide film formed by selectively oxidizing the main surface of the substrate using a thermal oxidation method. In substantially the same manufacturing process as that for forming element isolation insulating film 33, p-type channel stopper region 34 is formed on the main surface of p- type well region 32 below element isolation insulating film 33.
【0096】次に、前記n− 型ウエル領域31、p−
型ウエル領域32の夫々の活性領域の主面上にゲート
絶縁膜35、ゲート電極36の夫々を順次形成する。ゲ
ート絶縁膜35は基板表面を熱酸化法で酸化した酸化珪
素膜で形成する。ゲート電極36は、CVD法で堆積し
た多結晶珪素膜、スパッタ法若しくはCVD法で堆積し
たWSi膜の夫々を順次積層した複合膜で形成する。Next, the n- type well region 31, the p-
A gate insulating film 35 and a gate electrode 36 are sequentially formed on the main surface of each active region of the type well region 32 . The gate insulating film 35 is formed of a silicon oxide film obtained by oxidizing the substrate surface using a thermal oxidation method. The gate electrode 36 is formed of a composite film in which a polycrystalline silicon film deposited by a CVD method and a WSi film deposited by a sputtering method or a CVD method are sequentially laminated.
【0097】次に、相補型MISFETのうちLDD部
を高い不純物濃度に設定するnチャネルMISFETQ
n1の形成領域において、図6に示すように、p− 型
ウエル領域32の主面部に低不純物濃度のn型半導体領
域37を形成する。n型半導体領域37は例えば2×1
013[atoms/cm2]の不純物濃度のPをイオ
ン打込み法で導入することにより形成される。このPの
導入に際しては、ゲート電極36及び図6に破線で示す
フォトレジスト膜48を不純物導入マスクとして使用す
る。Next, among the complementary MISFETs, an n-channel MISFETQ whose LDD portion is set to a high impurity concentration
In the formation region n1, as shown in FIG. 6, an n-type semiconductor region 37 with a low impurity concentration is formed on the main surface of the p--type well region 32. The n-type semiconductor region 37 is, for example, 2×1
It is formed by introducing P at an impurity concentration of 0.013 [atoms/cm2] by ion implantation. When introducing this P, the gate electrode 36 and the photoresist film 48 shown by broken lines in FIG. 6 are used as impurity introduction masks.
【0098】次に、相補型MISFETのうちLDD部
を低い不純物濃度に設定するnチャネルMISFETQ
n2の形成領域において、図7に示すように、p− 型
ウエル領域32の主面部に低不純物濃度のn型半導体領
域38を形成する。n型半導体領域38は例えば1×1
013[atoms/cm2]の不純物濃度のPをイオ
ン打込み法で導入することにより形成される。このPの
導入に際しては、ゲート電極36及び図7に破線で示す
フォトレジスト膜49を不純物導入マスクとして使用す
る。Next, among the complementary MISFETs, an n-channel MISFETQ whose LDD portion is set to a low impurity concentration
In the formation region n2, as shown in FIG. 7, an n-type semiconductor region 38 with a low impurity concentration is formed on the main surface of the p--type well region 32. For example, the n-type semiconductor region 38 is 1×1
It is formed by introducing P at an impurity concentration of 0.013 [atoms/cm2] by ion implantation. When introducing this P, the gate electrode 36 and the photoresist film 49 shown by broken lines in FIG. 7 are used as impurity introduction masks.
【0099】前述のLDD部であるn型半導体領域37
、38の夫々は基本的に製造工程の順序を入れ変えて形
成してもよい。つまり、予じめ低い不純物濃度に設定さ
れるn型半導体領域38を形成した後に、高い不純物濃
度に設定されるn型半導体領域37を形成してもよい。
また、nチャネルMISFETQn1、Qn2の夫々の
形成領域に予じめ低い不純物濃度に設定されるn型半導
体領域38を形成した後に、nチャネルMISFETQ
n1の形成領域にn型不純物をさらに導入し、この形成
領域のn型半導体領域38を高い不純物濃度に設定され
るn型半導体領域37に形成してもよい。[0099] The n-type semiconductor region 37 which is the LDD section described above
, 38 may be formed by basically changing the order of the manufacturing steps. That is, after forming the n-type semiconductor region 38 which is set to have a low impurity concentration in advance, the n-type semiconductor region 37 which is set to have a high impurity concentration may be formed. Further, after forming an n-type semiconductor region 38 whose impurity concentration is set to be low in advance in the formation region of each of the n-channel MISFETQn1 and Qn2, the n-channel MISFETQ
An n-type impurity may be further introduced into the formation region of n1, and the n-type semiconductor region 38 in this formation region may be formed into the n-type semiconductor region 37 having a high impurity concentration.
【0100】次に、相補型MISFETのうちpチャネ
ルMISFETQpの形成領域において、図8に示すよ
うに、n− 型ウエル領域31の主面部に低不純物濃度
のp型半導体領域(LDD部)39を形成する。このp
型半導体領域39は例えば2×1013[atoms/
cm2]の不純物濃度のBF2 をイオン打込み法で導
入することにより形成される。このBF2 の導入に際
しては、ゲート電極36及び図8に破線で示すフォトレ
ジスト膜50を不純物導入マスクとして使用する。Next, in the formation region of the p-channel MISFET Qp among the complementary MISFETs, as shown in FIG. Form. This p
The type semiconductor region 39 has, for example, 2×10 13 [atoms/
It is formed by introducing BF2 with an impurity concentration of [cm2] by ion implantation. When introducing this BF2, the gate electrode 36 and the photoresist film 50 shown by broken lines in FIG. 8 are used as impurity introduction masks.
【0101】本実施例のSRAMにおいては、相補型M
ISFETのpチャネルMISFETQpを1種類つま
りLDD部となるp型半導体領域39を1種類しか形成
していないが、本発明は、前述のnチャネルMISFE
TQnと同様の趣旨から不純物濃度が異なる2種類のp
型半導体領域39を形成してもよい。In the SRAM of this embodiment, complementary type M
Although only one type of p-channel MISFETQp of the ISFET, that is, only one type of p-type semiconductor region 39 serving as the LDD section, the present invention is applicable to the above-mentioned n-channel MISFET
Two types of p with different impurity concentrations are available for the same purpose as TQn.
A type semiconductor region 39 may also be formed.
【0102】次に、前記nチャネルMISFETQn1
、Qn2、pチャネルMISFETQpの夫々の形成領
域において、ゲート電極36の側壁にサイドウォールス
ペーサ40を形成する。サイドウォールスペーサ40は
、例えばCVD法で酸化珪素膜を堆積し、この堆積した
膜厚に相当する分、酸化珪素膜にRIE等の異方性エッ
チングを施すことにより形成される。Next, the n-channel MISFETQn1
, Qn2, and p-channel MISFET Qp, a sidewall spacer 40 is formed on the sidewall of the gate electrode 36. The sidewall spacer 40 is formed by depositing a silicon oxide film by, for example, the CVD method, and then subjecting the silicon oxide film to anisotropic etching such as RIE to an amount corresponding to the thickness of the deposited film.
【0103】次に、前記nチャネルMISFETQn1
、Qn2の夫々の形成領域において、p− 型ウエル領
域32の活性領域の主面部に高不純物濃度のn+ 型半
導体領域41を形成する。n+ 型半導体領域41は例
えば5×1015[atoms/cm2]の不純物濃度
のAsをイオン打込み法で導入することにより形成され
る。このAsの導入に際しては、サイドウォールスペー
サ40及び図示しないフォトレジスト膜を不純物導入マ
スクとして使用する。前記n+ 型半導体領域41を形
成することにより、nチャネルMISFETQn1、Q
n2の夫々が完成する。Next, the n-channel MISFETQn1
, Qn2, an n + -type semiconductor region 41 with a high impurity concentration is formed on the main surface of the active region of the p - -type well region 32 . The n+ type semiconductor region 41 is formed, for example, by introducing As with an impurity concentration of 5×10 15 [atoms/cm 2 ] by ion implantation. When introducing this As, the sidewall spacer 40 and a photoresist film (not shown) are used as an impurity introduction mask. By forming the n+ type semiconductor region 41, n-channel MISFETs Qn1, Q
Each of n2 is completed.
【0104】次に、前記pチャネルMISFETQpの
形成領域において、図9に示すように、n− 型ウエル
領域31の活性領域の主面部に高不純物濃度のp+ 型
半導体領域42を形成する。p+ 型半導体領域42は
例えば2×1015[atoms/cm2]の不純物濃
度のBF2 をイオン打込み法で導入することにより形
成される。このBF2 の導入に際しては、サイドウォ
ールスペーサ40及び図示しないフォトレジスト膜を不
純物導入マスクとして使用する。前記p+ 型半導体領
域42を形成することにより、pチャネルMISFET
Qpは完成する。Next, in the formation region of the p-channel MISFET Qp, as shown in FIG. 9, a p+ type semiconductor region 42 with a high impurity concentration is formed on the main surface of the active region of the n- type well region 31. The p+ type semiconductor region 42 is formed, for example, by introducing BF2 at an impurity concentration of 2×10 15 [atoms/cm 2 ] by ion implantation. When introducing this BF2, the sidewall spacer 40 and a photoresist film (not shown) are used as an impurity introduction mask. By forming the p+ type semiconductor region 42, a p-channel MISFET
Qp is completed.
【0105】次に、前記nチャネルMISFETQn1
、Qn2、pチャネルMISFETQpの夫々を被覆す
る基板全面上に層間絶縁膜43を形成する。この後、ゲ
ート配線(例えば多結晶珪素膜。この多結晶珪素膜は高
抵抗負荷素子Rや動作電源電圧配線として使用される)
44、層間絶縁膜45、配線46の夫々を順次形成する
。これら一連の製造工程を施すことにより、前述の図1
に示すSRAMは完成する。Next, the n-channel MISFETQn1
, Qn2, and p-channel MISFET Qp, an interlayer insulating film 43 is formed over the entire surface of the substrate. After this, gate wiring (for example, polycrystalline silicon film. This polycrystalline silicon film is used as high resistance load element R and operating power supply voltage wiring)
44, an interlayer insulating film 45, and a wiring 46 are formed in sequence. By performing these series of manufacturing steps, the above-mentioned figure 1
The SRAM shown in is completed.
【0106】このように、nチャネルMISFETQn
を有するSRAMにおいて、動作電源電圧VccH(5
[V])を供給するnチャネルMISFETQn2、及
び前記動作電源電圧VccHに比べて低い降圧動作電源
電圧VccL(4[V])を供給する、前記nチャネル
MISFETQn2と同一チャネル導電型のnチャネル
MISFETQn1を構成し、前記nチャネルMISF
ETQn2のソース領域又はドレイン領域のチャネル形
成領域側(n型半導体領域38)の不純物濃度に比べて
、前記nチャネルMISFETQn1のソース領域又は
ドレイン領域のチャネル形成領域側(n型半導体領域3
7)の不純物濃度を高く構成する。この構成により、前
記nチャネルMISFETQn2に高い電源電圧である
動作電源電圧VccHを供給し、ソース領域−ドレイン
領域間に流れる電流量を増加し、nチャネルMISFE
TQn2の動作速度の高速化を図れるとともに、nチャ
ネルMISFETQn2のソース領域又はドレイン領域
のチャネル形成領域側の不純物濃度を低く設定し(LD
D部の寄生抵抗値を増加し)、ソース領域−ドレイン領
域間に流れる電流量を低減し、消費電力を低減でき、前
記nチャネルMISFETQn1に低い電源電圧である
降圧動作電源電圧VccLを供給し、ソース領域−ドレ
イン領域間に流れる電流量を低減し、消費電力を低減で
きるとともに、nチャネルMISFETQn1のソース
領域又はドレイン領域のチャネル形成領域側の不純物濃
度を高く設定し(LDD部の寄生抵抗値を低減し)、n
チャネルMISFETQn1のソース領域−ドレイン領
域間に流れる電流量を増加し、nチャネルMISFET
Qn1の駆動能力を増加できるので、SRAMの動作速
度の高速化、低消費電力化及び高駆動能力化を図れる。In this way, n-channel MISFETQn
In the SRAM having the operating power supply voltage VccH (5
[V]), and an n-channel MISFET Qn1 of the same channel conductivity type as the n-channel MISFET Qn2, which supplies a step-down operating power supply voltage VccL (4 [V]) lower than the operating power supply voltage VccH. Configure the n-channel MISF
Compared to the impurity concentration on the channel formation region side (n-type semiconductor region 38) of the source region or drain region of the n-channel MISFETQn1, the impurity concentration on the channel formation region side (n-type semiconductor region 38) of the source region or drain region of the n-channel MISFETQn1 is
7) with a high impurity concentration. With this configuration, the operating power supply voltage VccH, which is a high power supply voltage, is supplied to the n-channel MISFET Qn2, increasing the amount of current flowing between the source region and the drain region, and increasing the amount of current flowing between the source region and the drain region.
In addition to increasing the operating speed of TQn2, the impurity concentration on the channel forming region side of the source region or drain region of n-channel MISFET Qn2 is set low (LD
increasing the parasitic resistance value of the D section), reducing the amount of current flowing between the source region and the drain region, reducing power consumption, and supplying the n-channel MISFET Qn1 with a step-down operation power supply voltage VccL, which is a low power supply voltage, The amount of current flowing between the source region and the drain region can be reduced to reduce power consumption, and the impurity concentration on the channel forming region side of the source region or drain region of n-channel MISFET Qn1 can be set high (the parasitic resistance value of the LDD section can be reduced). ), n
The amount of current flowing between the source region and the drain region of channel MISFET Qn1 is increased, and the n-channel MISFET
Since the driving capability of Qn1 can be increased, the operating speed of the SRAM can be increased, power consumption can be reduced, and driving capability can be increased.
【0107】また、前記高い電源電圧である動作電源電
圧VccHが供給されるnチャネルMISFETQn2
のドレイン領域(n型半導体領域38)とチャネル形成
領域との間に形成されるpn接合部分の不純物濃度勾配
を緩和し、ドレイン領域の近傍の電界強度を緩和できる
ので、ホットキャリアの発生量を低減し、nチャネルM
ISFETQn2のしきい値電圧の劣化を防止できると
ともに、前記低い電源電圧である降圧動作電源電圧Vc
cLで駆動されるnチャネルMISFETQn1は、ソ
ース領域−ドレイン領域間に流れる電流量が低減される
ので、ホットキャリアの発生量を低減し、しきい値電圧
の劣化を防止できる。Furthermore, the n-channel MISFETQn2 is supplied with the operating power supply voltage VccH, which is the high power supply voltage.
The impurity concentration gradient in the pn junction formed between the drain region (n-type semiconductor region 38) and the channel formation region can be relaxed, and the electric field strength near the drain region can be relaxed, so the amount of hot carriers generated can be reduced. reduce, n-channel M
It is possible to prevent the threshold voltage of ISFETQn2 from deteriorating, and to reduce the step-down operation power supply voltage Vc, which is the low power supply voltage.
In the n-channel MISFET Qn1 driven by cL, the amount of current flowing between the source region and the drain region is reduced, so the amount of hot carriers generated can be reduced and deterioration of the threshold voltage can be prevented.
【0108】(実 施 例 2)本実施例2は、SRA
Mにおいて、動作時、電源間に貫通電流が流れる特定の
回路の低消費電力化若しくはホットキャリア耐圧の向上
を図った、本発明の第2実施例である。(Example 2) In this example 2, SRA
This is a second embodiment of the present invention in which the power consumption of a specific circuit in which a through current flows between power supplies during operation is reduced or the hot carrier withstand voltage is improved.
【0109】本発明の実施例2であるSRAMは、降圧
回路9を備えない動作電源電圧VccHで駆動される単
一動作電源電圧方式を採用する場合、前記図1、図2の
夫々に示すアドレスバッファ回路3の複数個のアドレス
バッファ回路3A,3B,…の夫々の初段回路(例えば
3A1)の相補型MISFETを低い不純物濃度に設定
されたn型半導体領域38をもつnチャネルMISFE
TQn2で構成する。また、同様に、前記図1に示す入
力バッファ回路14、コントロールバッファ回路16の
夫々の初段回路の相補型MISFETはnチャネルMI
SFETQn2で構成される。これらの初段回路以外の
回路の相補型MISFETは高い不純物濃度に設定され
たn型半導体領域37をもつnチャネルMISFETQ
n1で構成される。When the SRAM according to the second embodiment of the present invention adopts the single operating power supply voltage system driven by the operating power supply voltage VccH without the step-down circuit 9, the address shown in each of FIGS. 1 and 2 is Complementary MISFETs in the first stage circuits (for example, 3A1) of each of the plurality of address buffer circuits 3A, 3B, .
It consists of TQn2. Similarly, the complementary MISFETs in the first stage circuits of the input buffer circuit 14 and control buffer circuit 16 shown in FIG. 1 are n-channel MISFETs.
It is composed of SFETQn2. Complementary MISFETs in circuits other than these first-stage circuits are n-channel MISFETQ having an n-type semiconductor region 37 set to a high impurity concentration.
Consists of n1.
【0110】SRAMはTTL動作レベル(0.8〜2
.2[V])を許容した方式で構成されるので、前記初
段回路の相補型MISFETは、入力信号がハイレベル
のときに、nチャネルMISFETQn、pチャネルM
ISFETQpのいずれもが導通し、動作電源電圧Vc
cH−接地電圧Vss間に貫通電流が流れる。この貫通
電流は、初段回路の相補型MISFETをnチャネルM
ISFETQn2で構成することにより、低い不純物濃
度に設定されたn型半導体領域(LDD部)38で低減
できる。この結果、前記初段回路の相補型MISFET
の低消費電力化若しくはホットキャリア耐圧の向上を図
れる。[0110] SRAM operates at TTL operation level (0.8 to 2
.. 2 [V]), the complementary MISFETs in the first stage circuit are n-channel MISFETQn and p-channel MISFETQn when the input signal is at high level.
Both ISFETQp are conductive and the operating power supply voltage Vc
A through current flows between cH and ground voltage Vss. This through current flows through the n-channel M
By configuring the ISFETQn2, the impurity concentration can be reduced in the n-type semiconductor region (LDD section) 38 set to a low impurity concentration. As a result, the complementary MISFET of the first stage circuit
It is possible to reduce power consumption or improve hot carrier withstand voltage.
【0111】また、SRAMに複数動作電源電圧方式を
採用する場合、アドレスバッファ回路3は降圧動作電源
電圧VccLが供給され、このアドレスバッファ回路3
の初段回路での低消費電力化及びホットキャリア耐圧の
向上が図れるので、入力バッファ回路14、コントロー
ルバッファ回路16の夫々の初段回路の相補型MISF
ETはnチャネルMISFETQn2で構成する。[0111] Furthermore, when a multiple operating power supply voltage system is adopted for the SRAM, the address buffer circuit 3 is supplied with the step-down operating power supply voltage VccL, and this address buffer circuit 3
The complementary MISF of the first stage circuits of the input buffer circuit 14 and the control buffer circuit 16 can reduce power consumption and improve hot carrier withstand voltage in the first stage circuit.
ET is composed of an n-channel MISFETQn2.
【0112】また、SRAMに複数動作電源電圧方式を
採用する場合、前記図1及び図2に示す動作電源電圧V
ccHが供給される回路と降圧動作電源電圧VccLが
供給される降圧動作電源電圧使用領域8との境界部分、
具体的にデコーダ回路2の初段回路2Aの相補型MIS
FETは低い不純物濃度に設定されたn型半導体領域(
LDD部)38をもつnチャネルMISFETQn2で
構成する。この初段回路2Aの相補型MISFETは、
その前段回路となるプリデコーダ回路5の出力段回路が
降圧動作電源電圧VccLで駆動されるので、出力段回
路の出力信号レベルがハイレベル(例えば4[V]−し
きい値電圧)のとき、貫通電流が流れる。この貫通電流
は、初段回路2Aの相補型MISFETをnチャネルM
ISFETQn2で構成することにより、低い不純物濃
度に設定されたn型半導体領域(LDD部)38で低減
できる。この結果、前記初段回路2Aの相補型MISF
ETの低消費電力化若しくはホットキャリア耐圧の向上
を図れる。[0112] Furthermore, when adopting a multiple operating power supply voltage system for SRAM, the operating power supply voltage V shown in FIGS. 1 and 2 above is
A boundary portion between the circuit to which ccH is supplied and the step-down operation power supply voltage use region 8 to which the step-down operation power supply voltage VccL is supplied;
Specifically, the complementary MIS of the first stage circuit 2A of the decoder circuit 2
FET is an n-type semiconductor region (
It is composed of an n-channel MISFETQn2 having an LDD section) 38. The complementary MISFET of this first stage circuit 2A is:
Since the output stage circuit of the predecoder circuit 5, which is the preceding stage circuit, is driven by the step-down operation power supply voltage VccL, when the output signal level of the output stage circuit is at a high level (for example, 4 [V] - threshold voltage), A through current flows. This through current flows through the n-channel M
By configuring the ISFETQn2, the impurity concentration can be reduced in the n-type semiconductor region (LDD section) 38 set to a low impurity concentration. As a result, the complementary MISF of the first stage circuit 2A
It is possible to reduce power consumption of ET or improve hot carrier withstand voltage.
【0113】前記初段回路2A以外の回路の相補型MI
SFETは基本的に高い不純物濃度に設定されたn型半
導体領域(LDD部)37をもつnチャネルMISFE
TQn1で構成される。Complementary MI of circuits other than the first stage circuit 2A
SFET is basically an n-channel MISFE with an n-type semiconductor region (LDD section) 37 set to a high impurity concentration.
Consists of TQn1.
【0114】このように、アドレスバッファ回路3の初
段回路3A1、入力バッファ回路14の初段回路等、動
作時の貫通電流量が大きいnチャネルMISFETQn
を有するSRAMにおいて、前記動作時の貫通電流量が
大きいnチャネルMISFETQnのソース領域又はド
レイン領域のチャネル形成領域側(LDD部)の不純物
濃度を低く構成する(nチャネルMISFETQn2で
構成する)。この構成により、前記nチャネルMISF
ETQn2のソース領域又はドレイン領域のチャネル形
成領域側の不純物濃度を低く設定し(寄生抵抗値を増加
し)、ソース領域−ドレイン領域間に流れる電流量を低
減できるので、消費電力を低減できる。また、前記nチ
ャネルMISFETQn2のドレイン領域(n型半導体
領域38)とチャネル形成領域との間に形成されるpn
接合部分の不純物濃度勾配を緩和し、ドレイン領域の近
傍の電界強度を緩和できるので、ホットキャリアの発生
量を低減し、nチャネルMISFETQn2のしきい値
電圧の劣化を防止できる。In this way, the first stage circuit 3A1 of the address buffer circuit 3, the first stage circuit of the input buffer circuit 14, etc., have n-channel MISFETQn with a large amount of through current during operation.
In the SRAM, the impurity concentration on the channel forming region side (LDD part) of the source or drain region of the n-channel MISFET Qn, which has a large amount of through current during the operation, is configured to be low (configured with the n-channel MISFET Qn2). With this configuration, the n-channel MISF
By setting the impurity concentration on the channel forming region side of the source region or drain region of ETQn2 low (increasing the parasitic resistance value), the amount of current flowing between the source region and the drain region can be reduced, so power consumption can be reduced. Also, a pn formed between the drain region (n-type semiconductor region 38) of the n-channel MISFET Qn2 and the channel formation region
Since the impurity concentration gradient at the junction can be relaxed and the electric field strength near the drain region can be relaxed, the amount of hot carriers generated can be reduced and the threshold voltage of n-channel MISFET Qn2 can be prevented from deteriorating.
【0115】(実 施 例 3)本実施例3は、単一動
作電源電圧方式を採用するSRAMにおいて、回路動作
回数が多い(回路動作頻度が高い)回路の低消費電力化
若しくはホットキャリア耐圧の向上を図った、本発明の
第3実施例である。(Embodiment 3) In the present embodiment 3, in an SRAM that adopts a single operating power supply voltage system, the power consumption of a circuit that operates many times (circuit operation frequency is high) can be reduced or the hot carrier withstand voltage can be increased. This is a third embodiment of the present invention in which improvements have been made.
【0116】本発明の実施例3であるSRAMは、単一
動作電源電圧方式を採用する場合、前記図1、図2の夫
々に示すATD回路4、ATDデコーダ回路6の夫々を
構成する相補型MISFETを低い不純物濃度に設定さ
れたn型半導体領域(LDD部)38をもつnチャネル
MISFETQn2で構成する。ATD回路4、ATD
デコーダ回路6の夫々は、前述の実施例1で説明したよ
うに、回路動作回数が多いので、nチャネルMISFE
TQn2の採用は消費電力を低減できる若しくはホット
キャリア耐圧の向上を図れる。When the SRAM according to the third embodiment of the present invention adopts the single operation power supply voltage method, the SRAM of the complementary type that constitutes each of the ATD circuit 4 and the ATD decoder circuit 6 shown in FIGS. 1 and 2, respectively, is used. The MISFET is constituted by an n-channel MISFETQn2 having an n-type semiconductor region (LDD section) 38 set to a low impurity concentration. ATD circuit 4, ATD
As explained in the first embodiment, each of the decoder circuits 6 operates many times, so each decoder circuit 6 is an n-channel MISFE.
Adoption of TQn2 can reduce power consumption or improve hot carrier withstand voltage.
【0117】このように、ATD回路4、ATDデコー
ダ回路6等、回路動作回数が多いnチャネルMISFE
TQnを有するSRAMにおいて、前記回路動作回数が
多いnチャネルMISFETQnのソース領域又はドレ
イン領域のチャネル形成領域側(LDD部)の不純物濃
度を低く構成する(nチャネルMISFETQn2で構
成する)。この構成により、前記nチャネルMISFE
TQn2のソース領域又はドレイン領域のチャネル形成
領域側(n型半導体領域38)の不純物濃度を低く設定
し、ソース領域−ドレイン領域間に流れる電流量を低減
できるので、消費電力を低減できる。また、前記nチャ
ネルMISFETQn2のドレイン領域とチャネル形成
領域との間に形成されるpn接合部分の不純物濃度勾配
を緩和し、ドレイン領域の近傍の電界強度を緩和できる
ので、ホットキャリアの発生量を低減し、nチャネルM
ISFETQn2のしきい値電圧の劣化を防止できる。In this way, n-channel MISFE circuits that operate many times, such as the ATD circuit 4 and the ATD decoder circuit 6,
In the SRAM having TQn, the impurity concentration on the channel forming region side (LDD part) of the source or drain region of the n-channel MISFETQn, which undergoes many circuit operations, is configured to be low (configured with the n-channel MISFETQn2). With this configuration, the n-channel MISFE
The impurity concentration on the channel formation region side (n-type semiconductor region 38) of the source or drain region of TQn2 is set low, and the amount of current flowing between the source region and the drain region can be reduced, so power consumption can be reduced. In addition, the impurity concentration gradient in the pn junction formed between the drain region and the channel forming region of the n-channel MISFET Qn2 can be relaxed, and the electric field strength near the drain region can be relaxed, thereby reducing the amount of hot carriers generated. and n channel M
Deterioration of the threshold voltage of ISFETQn2 can be prevented.
【0118】(実 施 例 4)本実施例4は、単一動
作電源電圧方式を採用するSRAMにおいて、双方向に
電流が流れる回路の低消費電力化若しくはホットキャリ
ア耐圧の向上を図った、本発明の第4実施例である。(Embodiment 4) Embodiment 4 is an SRAM that employs a single operating power supply voltage method, and is an example of the present invention, which aims to reduce the power consumption of a circuit in which current flows bidirectionally or to improve the hot carrier withstand voltage. This is a fourth embodiment of the invention.
【0119】本発明の実施例4であるSRAMは、単一
動作電源電圧方式を採用する場合、前記図3に示すセン
スアンプ回路12のトランスミッション回路12D、1
2E、Y系スイッチ回路20のトランスミッション回路
、トランスファ回路22のトランスミッション回路22
A、22B、トランスミッション回路21、23の夫々
の相補型MISFETを低い不純物濃度に設定されたn
型半導体領域38をもつnチャネルMISFETQn2
で構成する。これらのトランスミッション回路のnチャ
ネルMISFETQn2は、双方向すなわち交流的に電
流が流れるが、LDD部であるn型半導体領域38を低
い不純物濃度に設定しているので、ホットキャリア耐圧
を向上できる。In the SRAM according to the fourth embodiment of the present invention, when a single operating power supply voltage system is adopted, the transmission circuits 12D and 1 of the sense amplifier circuit 12 shown in FIG.
2E, transmission circuit of Y system switch circuit 20, transmission circuit 22 of transfer circuit 22
The complementary MISFETs of A, 22B, and transmission circuits 21 and 23 are set to low impurity concentrations.
n-channel MISFETQn2 with type semiconductor region 38
Consists of. In the n-channel MISFET Qn2 of these transmission circuits, current flows bidirectionally, that is, in an alternating current manner, but since the n-type semiconductor region 38, which is the LDD portion, is set to have a low impurity concentration, the hot carrier breakdown voltage can be improved.
【0120】このように、トランスミッション回路等、
ソース領域−ドレイン領域間に双方向に電流が流れるn
チャネルMISFETQnを有するSRAMにおいて、
前記nチャネルMISFETQnのソース領域又はドレ
イン領域のチャネル形成領域側(LDD部)の不純物濃
度を低く構成する(nチャネルMISFETQn2で構
成する)。この構成により、前記nチャネルMISFE
TQn2のソース領域又はドレイン領域のチャネル形成
領域側(n型半導体領域38)の不純物濃度を低く設定
し、ソース領域−ドレイン領域間に流れる電流量を低減
できるので、消費電力を低減できる。また、前記nチャ
ネルMISFETQn2のドレイン領域とチャネル形成
領域との間に形成されるpn接合部分の不純物濃度勾配
を緩和し、ドレイン領域の近傍の電界強度を緩和できる
ので、ホットキャリアの発生量を低減し、nチャネルM
ISFETQn2のしきい値電圧の劣化を防止できる。[0120] In this way, transmission circuits etc.
Current flows bidirectionally between the source region and the drain region n
In an SRAM with channel MISFETQn,
The impurity concentration on the channel forming region side (LDD portion) of the source region or drain region of the n-channel MISFETQn is configured to be low (configured by the n-channel MISFETQn2). With this configuration, the n-channel MISFE
The impurity concentration on the channel formation region side (n-type semiconductor region 38) of the source or drain region of TQn2 is set low, and the amount of current flowing between the source region and the drain region can be reduced, so power consumption can be reduced. In addition, the impurity concentration gradient in the pn junction formed between the drain region and the channel forming region of the n-channel MISFET Qn2 can be relaxed, and the electric field strength near the drain region can be relaxed, thereby reducing the amount of hot carriers generated. and n channel M
Deterioration of the threshold voltage of ISFETQn2 can be prevented.
【0121】また、本発明は、前述のトランスミッショ
ン回路以外に双方向に電流が流れるnチャネルMISF
ET、例えばメモリセル24の転送用MISFETQt
をnチャネルMISFETQn2で構成し、それ以外、
例えばメモリセル24の駆動用MISFETQdをnチ
ャネルMISFETQn1で構成してもよい。In addition to the transmission circuit described above, the present invention also provides an n-channel MISF in which current flows bidirectionally.
ET, for example, MISFETQt for transfer of memory cell 24
is composed of n-channel MISFETQn2, and other than that,
For example, the driving MISFETQd of the memory cell 24 may be configured with an n-channel MISFETQn1.
【0122】以上、本発明者によってなされた発明を、
前記実施例に基づき具体的に説明したが、本発明は、前
記実施例に限定されるものではなく、その要旨を逸脱し
ない範囲において種々変更可能であることは勿論である
。[0122] As described above, the invention made by the present inventor is as follows.
Although the present invention has been specifically described based on the above-mentioned embodiments, it goes without saying that the present invention is not limited to the above-mentioned embodiments, and can be modified in various ways without departing from the gist thereof.
【0123】例えば、本発明は、SRAMに限定されず
、DRAM(Dynamic Random Acce
ss Memory)等の半導体記憶装置、論理LSI
等の半導体集積回路装置に広く適用できる。For example, the present invention is not limited to SRAM, but can be applied to DRAM (Dynamic Random Access
Semiconductor storage devices such as ss Memory), logic LSI
It can be widely applied to semiconductor integrated circuit devices such as.
【0124】また、本発明は、相補型MISFETを有
する半導体集積回路装置に限定されず、相補型MISF
ET及びバイポーラトランジスタを混在する半導体集積
回路装置に適用できる。Further, the present invention is not limited to semiconductor integrated circuit devices having complementary MISFETs, but also includes complementary MISFETs.
It can be applied to semiconductor integrated circuit devices that include both ET and bipolar transistors.
【0125】また、本発明は、LDD構造を採用するM
ISFETに変えて、低不純物濃度のn型半導体領域の
主面部に高不純物濃度のn型半導体領域を有する、所謂
ダブルドレイン構造を採用するMISFETに適用でき
る。[0125] The present invention also provides an M
Instead of an ISFET, the present invention can be applied to a MISFET that employs a so-called double drain structure, which has an n-type semiconductor region with a high impurity concentration on the main surface of an n-type semiconductor region with a low impurity concentration.
【0126】[0126]
【発明の効果】本願において開示される発明のうち代表
的なものによって得られる効果を簡単に説明すれば、下
記のとおりである。Effects of the Invention A brief explanation of the effects obtained by typical inventions disclosed in this application is as follows.
【0127】複数のMISFETに相互に異なる動作電
源電圧が供給される半導体集積回路装置において、高い
動作電源電圧が供給されるMISFETの低消費電力化
を図れるとともに、低い動作電源電圧が供給されるMI
SFETの駆動能力を向上できる。In a semiconductor integrated circuit device in which different operating power supply voltages are supplied to a plurality of MISFETs, it is possible to reduce the power consumption of the MISFETs to which a high operating power supply voltage is supplied, and to reduce the power consumption of the MISFETs to which a low operating power supply voltage is supplied.
The driving ability of SFET can be improved.
【0128】前記半導体集積回路装置において、高い動
作電源電圧が供給されるMISFET、低い動作電源電
圧が供給されるMISFETの夫々のホットキャリア耐
圧を向上できる。In the semiconductor integrated circuit device, the hot carrier withstand voltage of each of the MISFET to which a high operating power supply voltage is supplied and the MISFET to which a low operating power supply voltage is supplied can be improved.
【0129】動作時の貫通電流量が大きいMISFET
を有する半導体集積回路装置において、前記MISFE
Tの動作時の消費電力を低減できる。MISFET with large amount of through current during operation
In the semiconductor integrated circuit device having the MISFE
Power consumption during operation of T can be reduced.
【0130】前記半導体集積回路装置において、前記M
ISFETのホットキャリア耐圧を向上できる。[0130] In the semiconductor integrated circuit device, the M
The hot carrier withstand voltage of ISFET can be improved.
【0131】動作回数が多いMISFETを有する半導
体集積回路装置において、前記MISFETの動作時の
消費電力を低減できる。In a semiconductor integrated circuit device having a MISFET that operates many times, power consumption during operation of the MISFET can be reduced.
【0132】前記半導体集積回路装置において、前記M
ISFETのホットキャリア耐圧を向上できる。[0132] In the semiconductor integrated circuit device, the M
The hot carrier withstand voltage of ISFET can be improved.
【0133】双方向に電流が流れるMISFETを有す
る半導体集積回路装置において、前記MISFETの動
作時の消費電力を低減できる。In a semiconductor integrated circuit device having a MISFET through which current flows in both directions, power consumption during operation of the MISFET can be reduced.
【0134】前記半導体集積回路装置において、前記M
ISFETのホットキャリア耐圧を向上できる。[0134] In the semiconductor integrated circuit device, the M
The hot carrier withstand voltage of ISFET can be improved.
【図1】本発明の実施例1であるSRAMの構成を示す
ブロック回路図。FIG. 1 is a block circuit diagram showing the configuration of an SRAM that is a first embodiment of the present invention.
【図2】前記SRAMのアドレス系回路の詳細回路図。FIG. 2 is a detailed circuit diagram of an address related circuit of the SRAM.
【図3】前記SRAMのセンスアンプ回路の詳細回路図
。FIG. 3 is a detailed circuit diagram of the sense amplifier circuit of the SRAM.
【図4】前記SRAMのメモリセルの回路図。FIG. 4 is a circuit diagram of a memory cell of the SRAM.
【図5】前記SRAMの相補型MISFETの要部断面
図。FIG. 5 is a sectional view of a main part of a complementary MISFET of the SRAM.
【図6】前記SRAMの製造方法において、第1工程に
おける相補型MISFETの要部断面図。FIG. 6 is a sectional view of a main part of a complementary MISFET in a first step in the SRAM manufacturing method.
【図7】第2工程における要部断面図。FIG. 7 is a sectional view of main parts in a second step.
【図8】第3工程における要部断面図。FIG. 8 is a sectional view of main parts in the third step.
【図9】第4工程における要部断面図。FIG. 9 is a sectional view of main parts in the fourth step.
2…デコーダ回路、3…アドレスバッファ回路、4…A
TD回路、5…プリデコーダ回路、6…ATDデコーダ
回路、8…降圧動作電源電圧使用領域、9…降圧回路、
10…動作電源電圧配線、11…降圧動作電源電圧配線
、12…センスアンプ回路、2A,3A1…初段回路、
24…メモリセル、12D,12E,21,22A,2
2B,23…トランスミッション回路、30…半導体基
板、31,32…ウエル領域、37,38,39…半導
体領域(LDD部)、41,42…半導体領域、Q…M
ISFET。2...Decoder circuit, 3...Address buffer circuit, 4...A
TD circuit, 5... Predecoder circuit, 6... ATD decoder circuit, 8... Step-down operation power supply voltage usage area, 9... Step-down circuit,
10... Operating power supply voltage wiring, 11... Step-down operating power supply voltage wiring, 12... Sense amplifier circuit, 2A, 3A1... First stage circuit,
24...Memory cell, 12D, 12E, 21, 22A, 2
2B, 23... Transmission circuit, 30... Semiconductor substrate, 31, 32... Well region, 37, 38, 39... Semiconductor region (LDD section), 41, 42... Semiconductor region, Q...M
ISFET.
Claims (5)
装置において、第1動作電源電圧を供給する第1MIS
FET、及び前記第1動作電源電圧に比べて低い第2動
作電源電圧を供給する、前記第1MISFETと同一チ
ャネル導電型の第2MISFETを構成し、前記第1M
ISFETのソース領域又はドレイン領域のチャネル形
成領域側の不純物濃度に比べて、前記第2MISFET
のソース領域又はドレイン領域のチャネル形成領域側の
不純物濃度を高く構成したことを特徴とする半導体集積
回路装置。Claim 1: In a semiconductor integrated circuit device having a MISFET, a first MIS supplies a first operating power supply voltage.
FET, and a second MISFET having the same channel conductivity type as the first MISFET, which supplies a second operating power supply voltage lower than the first operating power supply voltage;
Compared to the impurity concentration on the channel forming region side of the source region or drain region of the ISFET, the second MISFET
1. A semiconductor integrated circuit device characterized in that the impurity concentration on the channel forming region side of the source region or drain region is configured to be high.
SFETと同一チャネル導電型で構成されかつ第1MI
SFETに比べて動作時の貫通電流量が大きい第2MI
SFETを有する半導体集積回路装置において、前記第
1MISFETのソース領域又はドレイン領域のチャネ
ル形成領域側の不純物濃度に比べて、前記第2MISF
ETのソース領域又はドレイン領域のチャネル形成領域
側の不純物濃度を低く構成したことを特徴とする半導体
集積回路装置。Claim 2: A first MISFET and this first MISFET.
The first MI is configured with the same channel conductivity type as the SFET.
The second MI has a larger amount of through current during operation than the SFET.
In a semiconductor integrated circuit device having an SFET, the impurity concentration of the second MISFET is higher than that of the source region or the drain region of the first MISFET on the channel forming region side.
A semiconductor integrated circuit device characterized in that the impurity concentration on the channel forming region side of the source region or drain region of an ET is configured to be low.
SFETと同一チャネル導電型で構成されかつ第1MI
SFETに比べて動作回数が多い第2MISFETを有
する半導体集積回路装置において、前記第1MISFE
Tのソース領域又はドレイン領域のチャネル形成領域側
の不純物濃度に比べて、前記第2MISFETのソース
領域又はドレイン領域のチャネル形成領域側の不純物濃
度を低く構成したことを特徴とする半導体集積回路装置
。Claim 3: A first MISFET and this first MISFET.
The first MI is configured with the same channel conductivity type as the SFET.
In a semiconductor integrated circuit device having a second MISFET that operates more often than the SFET, the first MISFET
A semiconductor integrated circuit device characterized in that the impurity concentration on the channel forming region side of the source region or drain region of the second MISFET is lower than the impurity concentration on the channel forming region side of the source region or drain region of the second MISFET.
に電流が流れる第1MISFET、及びこの第1MIS
FETと同一チャネル導電型で構成されかつソース領域
−ドレイン領域間に双方向に電流が流れる第2MISF
ETを有する半導体集積回路装置において、前記第1M
ISFETのソース領域又はドレイン領域のチャネル形
成領域側の不純物濃度に比べて、前記第2MISFET
のソース領域又はドレイン領域のチャネル形成領域側の
不純物濃度を低く構成したことを特徴とする半導体集積
回路装置。4. A first MISFET in which a current flows in one direction between a source region and a drain region, and the first MISFET.
A second MISF configured with the same channel conductivity type as the FET and in which current flows bidirectionally between the source region and the drain region.
In the semiconductor integrated circuit device having an ET, the first M
Compared to the impurity concentration on the channel forming region side of the source region or drain region of the ISFET, the second MISFET
1. A semiconductor integrated circuit device characterized in that the impurity concentration on the channel forming region side of the source region or drain region is configured to be low.
ETの夫々は、高い不純物濃度の半導体領域及びそれと
チャネル形成領域との間に形成される低い不純物濃度の
半導体領域でソース領域又はドレイン領域を構成する、
LDD構造が採用されることを特徴とする請求項1乃至
請求項4のいずれかに記載の半導体集積回路装置。[Claim 5] The first MISFET and the second MISF
Each of the ETs has a source region or a drain region formed of a semiconductor region with a high impurity concentration and a semiconductor region with a low impurity concentration formed between the semiconductor region and the channel formation region.
5. The semiconductor integrated circuit device according to claim 1, wherein an LDD structure is adopted.
Priority Applications (2)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP3019733A JPH04258162A (en) | 1991-02-13 | 1991-02-13 | Semiconductor integrated circuit device |
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Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP3019733A JPH04258162A (en) | 1991-02-13 | 1991-02-13 | Semiconductor integrated circuit device |
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Publication Number | Publication Date |
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KR (1) | KR920017253A (en) |
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- 1991-02-13 JP JP3019733A patent/JPH04258162A/en active Pending
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