JPH04162433A - Field-effect attenuator device capable of controlling electrical length - Google Patents

Field-effect attenuator device capable of controlling electrical length

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Publication number
JPH04162433A
JPH04162433A JP28738290A JP28738290A JPH04162433A JP H04162433 A JPH04162433 A JP H04162433A JP 28738290 A JP28738290 A JP 28738290A JP 28738290 A JP28738290 A JP 28738290A JP H04162433 A JPH04162433 A JP H04162433A
Authority
JP
Japan
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electrode
gate
semiconductor material
gate electrode
attenuator
Prior art date
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Pending
Application number
JP28738290A
Other languages
Japanese (ja)
Inventor
Bruce Beckwith William
ウィリアム・ブルース・ベックウィズ
Michael Gorio John
ジョン・マイケル・ゴリオ
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Motorola Solutions Inc
Original Assignee
Motorola Inc
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Publication date
Application filed by Motorola Inc filed Critical Motorola Inc
Priority to JP28738290A priority Critical patent/JPH04162433A/en
Publication of JPH04162433A publication Critical patent/JPH04162433A/en
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Abstract

PURPOSE: To enable high-speed digital control operation over wide bands by constituting a gate control line for operating a gate electrode and 1st and 2nd areas of a semiconductor material, so as to control the amount of attenuation applied between input and output electrodes. CONSTITUTION: Ohmic contacts 24 and 26 are arranged on a surface 22 of a semiconductor material 21 at a resistor element 20. An active N-channel semiconductor layer supports a rectifier Schottky gate electrode, including the ohmic contacts 24 and 26 and contacts 30 and 34. Because of the gate electrode, Schottky rectifier bonding, composed of the semiconductor 21 can be provided through a known method by using the gate electrode constituted, by suitably combining a metal such as tungsten, gold and titanium. According to the known method, an N+-region 44 is provided on the lower layer of electrode 24 and an N+-region 48 is provided on the lower layer of an electrode 26 respectively.

Description

【発明の詳細な説明】 (産業上の利用分野) 本発明は、一般に減衰器回路に関し、さらに詳しくは電
界効果技術を用いる可変減衰器デバイスに関する。
DETAILED DESCRIPTION OF THE INVENTION Field of the Invention This invention relates generally to attenuator circuits, and more particularly to variable attenuator devices using field effect technology.

(従来技術および解決すべき課題) 今日のエレクトロニクス分野では、制御信号に応答して
抵抗値を変化させる減衰器回路あるいはコンポーネント
か使用されることか多い。このにうな減衰器は、自動利
得制御(AGC)回路、位置割り出しくpositio
n locating)システム、電話システム、テレ
ビジョン・システム等において有用である。
BACKGROUND OF THE INVENTION Today's electronics applications often use attenuator circuits or components that change resistance in response to control signals. This attenuator uses an automatic gain control (AGC) circuit, position
It is useful in n locating systems, telephone systems, television systems, etc.

高周波(R「)用の従来の電子可変ソリッド・ステート
減衰器は、一般にPINダイオードを使用していた。P
INダイオード減衰器は、各種の回路網構成で組むこと
ができる。電界効果トランジスタ(FET)を有するバ
イアス制御回路が用いられて、各種アナログ制御信号レ
ベルに応じてPINダイオードをバイアスし、それによ
りPTNダイオード回路網が各種抵抗レベルのうちの1
つを与えることができた。離散型PINダイオード減衰
器は優れた性能が可能であるが、一部の用途では過当な
電力を必要とした。ざらに、PINダイオードはモノリ
シック回路に容易に組み込むことができない。
Traditional electronic variable solid-state attenuators for high frequencies (R') commonly used PIN diodes.P
IN diode attenuators can be assembled in a variety of network configurations. A bias control circuit having field effect transistors (FETs) is used to bias the PIN diode in response to various analog control signal levels, thereby causing the PTN diode network to respond to one of the various resistance levels.
I was able to give one. Discrete PIN diode attenuators were capable of superior performance, but required excessive power in some applications. In general, PIN diodes cannot be easily integrated into monolithic circuits.

電子可変減衰器を提供するその他の従来方法では、ガリ
ウムヒ素(GaAS)金属半導体電界効果トランジスタ
(MESFET)などのFETを利用する場合もある。
Other conventional methods of providing electronic variable attenuators may utilize FETs, such as gallium arsenide (GaAS) metal semiconductor field effect transistors (MESFETs).

これらのデバイスは各種の回路網で構成することができ
、各デバイスはバイアス無しに動作できるので、スイッ
チング動作期間以外ではほとんど電力を消費しない。ア
ナログ制御信号がこれらデバイスのゲートに印加され減
衰レベルが調整される。各FETによって与えられる抵
抗値はアナログ信号レベルに応じてデバイスの非空乏化
チャネルの深さを制御することにより調整される。残念
ながら、このように非空乏化チャネルの深さを変化する
ことにより非直線的な伝達特性が生じ、これらデバイス
に印加されるRF信号間の混変調レベルが高くなる。こ
のため、不要な周波数成分が発生し、歪が生じる。
These devices can be configured with a variety of circuit networks, and each device can operate without bias, consuming little power outside of switching operations. Analog control signals are applied to the gates of these devices to adjust the attenuation level. The resistance provided by each FET is adjusted by controlling the depth of the device's non-depleted channel in response to the analog signal level. Unfortunately, varying the depth of the undepleted channel in this manner results in non-linear transfer characteristics and increases the level of intermodulation between the RF signals applied to these devices. Therefore, unnecessary frequency components are generated, resulting in distortion.

このような歪を最小限に抑えるため、ある従来減衰器は
別の回路を利用したが、そのためコスト、寸法および重
量が増加し、信頼性が低下するので望ましくなかった。
To minimize such distortion, some prior art attenuators have utilized separate circuitry, which undesirably increases cost, size and weight, and reduces reliability.

ざらに、従来減衰器はアナログ制御信号レベルを正確に
制御する必要がめった。
In general, conventional attenuators rarely require accurate control of analog control signal levels.

しかし、アナログ信号レベルは温度、半導体の使用年数
、デバイスの個体差によるプロセス・パラメータのばら
つき等により変化する傾向があるので、アナログ制御信
号レベルを正確に制御することは困難である。また、一
部のMESFE下減衰器回路網の同調範囲は限定される
傾向がある。
However, it is difficult to accurately control the analog control signal level because the analog signal level tends to change due to temperature, the age of the semiconductor, variations in process parameters due to individual differences in devices, etc. Also, the tuning range of some MESFE under-attenuator networks tends to be limited.

周波数対応能力が高く回路寸法が小さいため、GaAS
半導体材利を用いるモノリシック・マイクロ波集積回路
(Ht4IC: monolithic microw
aveintegrated circuit)用途が
現在開発されツツある。これらの用途では、現在利用可
能な半導体製造方法と整合性のある電子可変減衰器を必
要とする。上記の従来減衰器は非常に高価なため製造不
可能な場合があり、またスペースを多くとりすぎ、また
これらの用途の一部では不良率が極めて高くなる傾向が
ある。アナログ制御信号を利用する従来の複雑な減衰器
の一部は動作速度が極めて遅いため、MMIC回路固有
の速度特性を利用することができない傾向がある。
GaAS has high frequency response capability and small circuit size.
Monolithic microwave integrated circuit (Ht4IC) using semiconductor materials
Several integrated circuit applications are currently being developed. These applications require electronic variable attenuators that are compatible with currently available semiconductor manufacturing methods. The conventional attenuators described above may be very expensive to manufacture, take up too much space, and tend to have extremely high reject rates in some of these applications. Some conventional complex attenuators that utilize analog control signals operate very slowly and therefore tend not to take advantage of the inherent speed characteristics of MMIC circuits.

(課題を解決するための手段) 従って、本発明の目的は、広帯域で高速デジタル制御動
作が可能な電子可変減衰器を提供することである。
(Means for Solving the Problems) Accordingly, it is an object of the present invention to provide an electronic variable attenuator capable of high-speed digital control operation over a wide band.

本発明の他の目的は、MMIC利用との整合性がとれ、
かつモノリシック集積回路に組むことが可能な電子可変
減衰器を提供することである。
Another object of the present invention is to be compatible with MMIC usage;
and to provide an electronic variable attenuator that can be assembled into a monolithic integrated circuit.

本発明の一例に従った電子可変電界効果減衰器は、入力
電極と出力電極との間に信号路を設ける半導体材料を有
する。重複するグー1〜電極がそれぞれ異なる方向から
半導体材料上に伸びる形で配置される。ゲート電極制御
ラインが、グー1〜電極に選択的に結合される。これら
の制御ラインを調整し、デジタル制御信号を「1」また
はrOJとしてゲート電極に選択的に印加し、グー1へ
電極の下にある半導体領域の導電率を制御し、入力電極
と出力電極との間の導電路の長さを変えることにより減
衰器によって与えられる減衰レベルを制御する。
An electronically variable field effect attenuator according to one example of the invention has a semiconductor material that provides a signal path between an input electrode and an output electrode. Overlapping electrodes are arranged extending from different directions onto the semiconductor material. A gate electrode control line is selectively coupled to the Goo1~ electrode. Adjust these control lines and selectively apply a digital control signal as "1" or rOJ to the gate electrode to control the conductivity of the semiconductor region under the electrode to Goo 1 and connect the input and output electrodes. The level of attenuation provided by the attenuator is controlled by varying the length of the conductive path between the attenuators.

(実施例) 第1図は、幅12、長さ14およ−び深ざ16を有する
半導体抵抗素子10を示す。電流は、表面15と隠れた
裏面との間で矢印の方向に流れると仮定する。抵抗素子
10の抵抗値は、その抵抗素子の形状おにび活性半導体
材料の材料特性によって決まる。具体的には、抵抗Rは
1次で次式の通つとなる: (rho)*L R−(1’> ここで、(rho)は活性半導体材料のバルク抵抗率、
Lは導電路の電気的長さ、Aは半導体活性領域の断面積
である。第1図において、素子10の断面積Aは幅12
と深さ16の積である。
(Example) FIG. 1 shows a semiconductor resistance element 10 having a width 12, a length 14, and a depth 16. It is assumed that the current flows in the direction of the arrow between the front surface 15 and the hidden back surface. The resistance value of resistor element 10 is determined by the shape of the resistor element and the material properties of the active semiconductor material. Specifically, the resistance R is linear and follows the equation: (rho)*L R-(1'> where (rho) is the bulk resistivity of the active semiconductor material;
L is the electrical length of the conductive path and A is the cross-sectional area of the semiconductor active region. In FIG. 1, the cross-sectional area A of the element 10 is the width 12
and depth 16.

素子10の半導体材料のバルク抵抗率は、1次で次のよ
うに計算することができる: (rho)−(2)  uo N ここで、qは電子の電荷、uoは半導体材料の低電界移
動度(low−field mobility)、Nは
半導体の自由キャリア密度(free carrier
 density)である。
The bulk resistivity of the semiconductor material of device 10 can be calculated in first order as: (rho) - (2) uo N where q is the electron charge and uo is the low field transport of the semiconductor material. low-field mobility, N is the free carrier density of the semiconductor
density).

抵抗素子の半導体材料の一部が空乏化されると、半導体
活性領域の断面積Aは活性領域の深さと活性領域の幅の
積となる。
When a portion of the semiconductor material of the resistive element is depleted, the cross-sectional area A of the semiconductor active region is the product of the active region depth and the active region width.

第2図は、本発明の一例に従った電子可変電界効果減衰
器20の構成の上面図を示す。減衰の離散レベルは、デ
バイス20のゲート電極に印加されるデジタル信号「1
」およびrOJの構成に応じてデバイス20によって与
えられる。デバイス20は、標準的なシリコンおるいは
ガリウムヒ素(GaAS)製造技術を含む複数の異なる
技術のうちの1つを用いて製造することができる。多く
のマイクロ波回路用途においては、空乏モード・ガリウ
ムヒ素(GaAs)MESFET技術を用いてデバイス
20を製造するのが有用である。この技術はMMIC製
造方法と整合性かとれている。
FIG. 2 shows a top view of a configuration of an electronically variable field effect attenuator 20 in accordance with an example of the present invention. The discrete levels of attenuation are determined by the digital signal “1” applied to the gate electrode of device 20.
” and is provided by the device 20 depending on the configuration of the rOJ. Device 20 can be manufactured using one of a number of different technologies, including standard silicon or gallium arsenide (GaAS) manufacturing techniques. In many microwave circuit applications, it is useful to fabricate device 20 using depletion mode gallium arsenide (GaAs) MESFET technology. This technology is compatible with MMIC manufacturing methods.

具体的には、デバイス20は、素子10て説明した原理
によって一般的に決まる抵抗をもつ半導体材料を有する
。材料21の長方形の上面22は、第1および第2の平
行端部23.25ならびに第1および第2の平行側部2
7.29を有する。オーム接触“入力電極24は半導体
表面22の端部23の近傍に配置され、出力オーム接触
26は半導体表面22の他の端部25の近傍に配置され
る。
Specifically, device 20 comprises a semiconductor material with a resistance generally determined by the principles described in device 10. The rectangular top surface 22 of the material 21 has first and second parallel ends 23.25 and first and second parallel sides 2.
7.29. An ohmic contact input electrode 24 is located near an end 23 of the semiconductor surface 22 and an output ohmic contact 26 is located near the other end 25 of the semiconductor surface 22.

他の制御機構との相互作用がないと仮定すると、半導体
材料21は、所定の長さLlを有する電流路を一般に電
極24と電極26との間に与える。
Assuming no interaction with other control mechanisms, semiconductor material 21 generally provides a current path between electrodes 24 and 26 with a predetermined length Ll.

並列ショットキ・ゲート電極28,30,32゜34.
36は表面22の上層に配置される。ゲート電極配置可
能な数の実用的な限度は、使用される特定製造技術によ
って決まる。ゲート電極28゜32.36は、第1ゲー
ト電極群を形成し、この電極群は第1側部27から電極
24.26間の通常の電流方向と直交する方向に半導体
表面22で横切って途中まで伸びている。ゲート電極3
0゜34は第2ゲート電極群を形成し、この電極群は第
2側部29から半導体表面22上を横切って途中まで伸
びている。ゲート電極30.34は電極28.32.3
6の間に入るよう配置(inter−digitate
d)されている。電$X30の端31および電極34の
端33の方が、電極28.32.36の端35,37.
39に比べ側部27に近い。各電極群からの電極は第2
図に示すように互いに重複している。
Parallel Schottky gate electrodes 28, 30, 32° 34.
36 is located on top of surface 22. The practical limit to the number of possible gate electrode arrangements is determined by the particular manufacturing technique used. The gate electrodes 28.32.36 form a first group of gate electrodes, which group extends halfway across the semiconductor surface 22 in a direction perpendicular to the normal current direction between the first side 27 and the electrodes 24.26. It is growing up to. Gate electrode 3
0.degree. 34 forms a second group of gate electrodes, which extends halfway across the semiconductor surface 22 from the second side 29. Gate electrode 30.34 is electrode 28.32.3
Arranged so that it falls between 6 (inter-digitate
d) has been done. The end 31 of the electrode X30 and the end 33 of the electrode 34 are the same as the ends 35, 37, .
39 is closer to the side portion 27. The electrodes from each electrode group are
They overlap each other as shown in the figure.

第3図は、第2図のライン40に沿ったデバイス20の
断面図である。具体的には、オーム接触24.26が抵
抗素子20の半導体材料21の表面22に配置される。
FIG. 3 is a cross-sectional view of device 20 along line 40 of FIG. Specifically, ohmic contacts 24 , 26 are arranged on the surface 22 of the semiconductor material 21 of the resistive element 20 .

活性Nチャネル半導体層21は、オーム接触24.26
および接触30゜34を含む整流ショットキ・ゲート電
極を支える。
The active N-channel semiconductor layer 21 has an ohmic contact 24.26
and supports a rectifying Schottky gate electrode including contact 30°34.

ゲート電極によって半導体21とで形成されるショット
キ整流接合は、タングステン、金、チタン等の金属の適
切な組み合わせから成るゲート電極を用いることにより
既知の方法で設けることができる。既知の方法により、
N十領t144が電極24の下層に、そしてN十領10
,48は電極26の下層にそれぞれ′設けられる。
The Schottky rectifying junction formed with the semiconductor 21 by the gate electrode can be provided in a known manner by using a gate electrode made of a suitable combination of metals such as tungsten, gold, titanium, etc. By known methods,
The N ten area t144 is on the lower layer of the electrode 24, and the N ten area 10
, 48 are provided below the electrode 26, respectively.

例えば、ゲート電極34の一部は表面22の上に伸びる
導体となっている。導体の残りの部分41はゲート制御
ラインとみなすことができる。
For example, a portion of gate electrode 34 is a conductor that extends above surface 22. The remaining portion 41 of the conductor can be considered a gate control line.

半導体材料21は半絶縁基板50上に配置される。Semiconductor material 21 is disposed on semi-insulating substrate 50 .

ショットキ・ゲート電極を半導体材料21上に配置する
だけで、有効自由電荷の各接触の真下で半導体材料21
の領域が一部空乏化される。第3図に示すように、接触
34の空乏領域54の長さは52となる。障壁表面22
におけるショットキ金属34と半導体21の電子親和力
が異なるため、このような作用が生じる。形成された空
乏領域は、自動的にゼロ・バイアス電圧状態で存在する
。これらの空乏□領域は、電極24と電極26との間の
導電路の電気的長さ1−1に影響を与えないが、導電路
の深さに影響を与える。
By simply placing a Schottky gate electrode on top of the semiconductor material 21, the semiconductor material 21 is directly below each contact of effective free charge.
The region is partially depleted. As shown in FIG. 3, the length of depletion region 54 of contact 34 is 52. barrier surface 22
This effect occurs because the Schottky metal 34 and the semiconductor 21 have different electron affinities. The formed depletion region automatically exists in a zero bias voltage state. These depletion □ regions do not affect the electrical length 1-1 of the conductive path between electrode 24 and electrode 26, but they do affect the depth of the conductive path.

空乏領域の深さは、例えば電極34などのゲート電極に
印加される電圧のレベルを変化することにより変えるこ
とができる。具体的には、十分な大きさの負電圧がゲー
ト電極34に印加されると、空乏領域が半絶縁基板材料
50の上面58の方向に長さ61だけ延び、空乏領域6
0を形成し、半導体材料21の一部を非導電状態にする
。この状態を生じさせるために必要な電圧は、ピンチオ
フ電圧(Vp)として定義される。ピンチオフされると
、キャリアにあける空乏化によりオーム接触24.26
との間で半導体材料21のライン60に接する極めて抵
抗値の高い領域が形成され、そのためデバイス20の一
部はほぼ非導電状態になる。
The depth of the depletion region can be varied, for example, by varying the level of voltage applied to a gate electrode, such as electrode 34. Specifically, when a negative voltage of sufficient magnitude is applied to the gate electrode 34, the depletion region extends a length 61 in the direction of the top surface 58 of the semi-insulating substrate material 50, and the depletion region 6
0 and renders a portion of the semiconductor material 21 non-conductive. The voltage required to cause this condition is defined as the pinch-off voltage (Vp). When pinched off, ohmic contact 24.26 is created due to depletion in the carrier.
A region of extremely high resistance is formed between and adjacent to line 60 of semiconductor material 21 so that a portion of device 20 is substantially non-conductive.

さらに、例えば接触34に正電圧が印加されると、ゼロ
・バイアス空乏領域54の深さ52は減少し、そのため
オーム接触24.26との間のゲート電極34の下にあ
る電流路の一部の導電率を増加し、デバイス20の少な
くとも一部の導電率がさらに高くなる。同様な説明が、
その他のゲート電極および下層の半導体材料の動作につ
いても当てはまる。
Furthermore, when a positive voltage is applied to contact 34, for example, the depth 52 of zero bias depletion region 54 decreases, so that a portion of the current path under gate electrode 34 between ohmic contacts 24 and 26 decreases. The conductivity of at least a portion of device 20 is further increased. A similar explanation is
This also applies to the operation of other gate electrodes and underlying semiconductor materials.

材料のピンチオフ電圧は、半導体材料の不純物濃度(d
oping density)と活性領域の深さとの関
数である。ガリウムヒ素MESFET技術では、電圧レ
ベルVpは次のように近似的に表すことができる: q N D2 vp−”b i    (,3> 2 (eps) ここで、Dは活性半導体領域の深さ、(esp)は材料
の誘電率、■biは整流接触のビルトイン電圧で、この
電圧は一般的に0.8ボルトである。
The pinch-off voltage of a material is determined by the impurity concentration (d
opening density) and the depth of the active region. In gallium arsenide MESFET technology, the voltage level Vp can be approximately expressed as: q N D2 vp−”b i (,3>2 (eps) where D is the depth of the active semiconductor region, (esp) is the dielectric constant of the material, and ■bi is the built-in voltage of the rectifying contact, which is typically 0.8 volts.

通常の動作状態では、ゲート電極それぞれは、ある瞬間
において2つの電圧レベルのうち1つでバイアスされる
。これら電圧レベルの1つは、デジタル「1」に対応す
る。ゲート電極がこのバイアス・レベルを受取ると、下
層の半導体材料は1オン状態」になりつる。「オン状態
」になると、電流は整流電極の下の半導体材料中を流れ
ることができる。MMIC回路で一般に用いられる空乏
モード・ガリウムヒ素MESFET技術では、このデジ
タル「1」電圧はOボルトであることが好ましい。他の
電圧レベルはデジタルrOJに対応する。ゲート電極が
このバイアスレベルである場合、下層の半導体材料は「
オフ状態」となり、電流は電極の下を流れることかでき
ない。空乏モード・ガリウムヒ素MESFET技術では
、このデジタルrOJ電圧はピンチオフ電圧Vpに等し
いかめるいはVpよりも負である。
Under normal operating conditions, each gate electrode is biased at one of two voltage levels at any given moment. One of these voltage levels corresponds to a digital "1". When the gate electrode receives this bias level, the underlying semiconductor material becomes "on". Once in the "on state", current can flow through the semiconductor material beneath the rectifying electrode. In depletion mode gallium arsenide MESFET technology commonly used in MMIC circuits, this digital "1" voltage is preferably O volts. Other voltage levels correspond to digital rOJ. When the gate electrode is at this bias level, the underlying semiconductor material “
It is in the "off state" and no current can flow under the electrode. In depletion mode gallium arsenide MESFET technology, this digital rOJ voltage is equal to the pinch-off voltage Vp or more negative than Vp.

第4図において、減衰器20の動作モードの1つを説明
する。ゲート電極34.36がデジタル「O」電圧を同
時に受取り、この電圧によりそれぞれの電極の空乏領域
が点線70.72によって示される概略の上部形状を有
するものと仮定する。
In FIG. 4, one mode of operation of the attenuator 20 is illustrated. Assume that gate electrodes 34, 36 simultaneously receive a digital "O" voltage which causes the depletion region of each electrode to have the approximate top shape shown by dotted line 70, 72.

上述のように、これらの領域も基板50に向かって下に
延びる。さらに、他のゲート電極2B。
As mentioned above, these regions also extend down towards the substrate 50. Furthermore, another gate electrode 2B.

30.32がデジタル「1」制御信号を受取ると仮定す
る。これらの条件において、電極24゜26間を流れる
電流は複数の異なる値を有する直列抵抗に遭遇するとみ
なすことができ、ここでこれら複数の直列抵抗は結合し
て1つの合成抵抗となる。第1抵抗R1の電気的長さは
、ライン76によって測られ、R1の幅はライン78に
よって測られる。第2抵抗R2は、点線77においてR
1に接合される。R2の長さはライン79によって測ら
れ、R2の幅は点線81と辺27との間のライン80に
よって測られる。第3抵抗R3の長さは点線81と辺2
9との間のライン82によって測られ、R3の幅はライ
ン84によって測られる。次の抵抗R4の長さは点線8
7.89との間のライン86によって測られ、その幅は
ライン88によって測られる。最後の抵抗R5の長さは
ライン90によって測られ、その幅はライン78によっ
て測られる。従って、電極24.26間の総合抵抗は、
R1+R2+R3+R4+R5の和に等しい。故に、ゲ
ート電極に印加される論理信号を制御してOまたは1に
することにより、電極24.26との間で電流が遭遇す
る有効電気的長さを調整して、総合抵抗値を所望の異な
る値にすることができる。複合抵抗の抵抗値は、式(1
)を用いて1次で計算することができる。
Assume that 30.32 receives a digital "1" control signal. Under these conditions, it can be assumed that the current flowing between the electrodes 24, 26 encounters a plurality of series resistances having different values, where the plurality of series resistances are combined into one composite resistance. The electrical length of first resistor R1 is measured by line 76 and the width of R1 is measured by line 78. The second resistor R2 is R at the dotted line 77.
1. The length of R2 is measured by line 79 and the width of R2 is measured by line 80 between dotted line 81 and side 27. The length of the third resistor R3 is the dotted line 81 and the side 2
9 and the width of R3 is measured by line 84. The length of the next resistor R4 is dotted line 8
7.89 and its width is measured by line 88. The length of the last resistor R5 is measured by line 90 and its width by line 78. Therefore, the total resistance between electrodes 24 and 26 is:
It is equal to the sum of R1+R2+R3+R4+R5. Therefore, by controlling the logic signal applied to the gate electrode to O or 1, the effective electrical length that the current encounters with electrode 24.26 can be adjusted to adjust the overall resistance to the desired value. Can be different values. The resistance value of the composite resistor is calculated using the formula (1
) can be used to calculate in the first order.

また、第5図に示すように、異なるゲート電極をまとめ
て接続することができ、ここで第5図はゲート制御ライ
ン100が電極32,34.36を相互接続し、これら
電極の下におる半導体材料の各部が同時に導電状態ある
いは非導電状態にされることを示している。制御ライン
100によりデジタルrOJか電極36,32.34に
印加されると、一般に電流は第5図のライン102によ
って示される経路を流れる。経路102は導体24.2
6との間の直線経路よりも長いので、経路102により
抵抗は大きくなる。
Also, different gate electrodes can be connected together, as shown in FIG. 5, where a gate control line 100 interconnects electrodes 32, 34, 36, and It shows that parts of the semiconductor material can be made conductive or non-conductive at the same time. When digital rOJ is applied to electrodes 36, 32.34 by control line 100, current generally flows along the path shown by line 102 in FIG. Path 102 is conductor 24.2
Since the path 102 is longer than the straight path between the path 102 and the path 102, the resistance increases.

第6図は、ゲート電極106,108,110゜112
.114を有する可変減衰デバイスの上面図を示す。ゲ
ート制御ライン116は、ゲート電極106..110
,114を相互接続する。これ  □ら平行ゲート電極
間の距離は可変する。具体的には、最小距離は電極10
6と電極108との間でライン120によって測られる
。電極10B。
FIG. 6 shows gate electrodes 106, 108, 110°112
.. 114 shows a top view of a variable attenuation device with 114. Gate control line 116 connects gate electrode 106 . .. 110
, 114 are interconnected. From this □, the distance between parallel gate electrodes can be varied. Specifically, the minimum distance is the electrode 10
6 and electrode 108 by line 120. Electrode 10B.

110間の距離の方がライン122によって示されるよ
うに長く、また電極1”to、112間の距離の方がラ
イン124によって測られるようにさらに長い。最後に
、電極112,114間の距離はライン126によって
示されるように最大である。さらに、ゲート電極106
は仙のゲート電極と比較して半導体材料の幅方向に延び
る長さが短い。電極がrOJを受は取ったとき電極の回
りの導電路の幅を変化させることにより、ゲート電極の
長さを調整して減衰器の減衰特性を調整でき、特定の基
準を満たすことができる。
The distance between electrodes 110 is longer as shown by line 122, and the distance between electrodes 1'' to 112 is even longer as measured by line 124.Finally, the distance between electrodes 112, 114 is maximum as shown by line 126. Additionally, gate electrode 106
The length extending in the width direction of the semiconductor material is shorter than that of the gate electrode. By varying the width of the conductive path around the electrode as it receives and receives rOJ, the length of the gate electrode can be adjusted to adjust the attenuation characteristics of the attenuator to meet specific criteria.

第7図は減衰器130の寸法を示し、この減衰器130
はゲート電極28.32.36がライン132によって
相互接続されていることを除き減衰器20に類似してい
る。図示のデジタル制御信号に対応する入力電極24と
出力電極26との間の抵抗は、以下の表の通りで必る: 論理状態(1−Oボルト、0−−Vp)rho=50オ
ーム/平方 (28,32,36)   34  30   総合R
(オーム)1   0 0 (約)250 上記減衰器20,104.130のゲート電極の下にあ
るチャネル領域は完全にピンチオフ状態あるいは導電状
態にできるので、これらのデバイスは、FETを用い部
分的にピンチオフ・モードで動作するその他の減衰器と
比較して混変調歪が少ない。従って、減衰器20.10
4,130は歪補正回路を必要としない。さらに、これ
ら減衰器の形状を奇生静電容量が最小になるように構成
でき、ガリウムヒ素MMIC回路に適した高速化を図る
ことができる。
FIG. 7 shows the dimensions of the attenuator 130;
is similar to attenuator 20 except that gate electrodes 28, 32, 36 are interconnected by line 132. The resistance between the input electrode 24 and the output electrode 26 corresponding to the digital control signals shown must be as per the table below: Logic state (1-O volts, 0--Vp) rho = 50 ohms/sq. (28, 32, 36) 34 30 Overall R
(Ohms) 100 (Approx.) 250 Since the channel region under the gate electrode of the attenuator 20, 104, 130 above can be completely pinched-off or conductive, these devices can be partially Less intermodulation distortion compared to other attenuators operating in pinch-off mode. Therefore, the attenuator 20.10
No. 4,130 does not require a distortion correction circuit. Furthermore, the shapes of these attenuators can be configured to minimize the parasitic capacitance, and high speeds suitable for gallium arsenide MMIC circuits can be achieved.

減衰器20,104.130をデジタル制御することに
より、アナログ制御に伴う上述の問題が解決される。ま
た、これらの減衰器は広帯域動作が可能であり、例えば
MMIC用途で必要なモノリシック回路で容易に組むこ
とができる。
Digital control of the attenuators 20, 104, 130 overcomes the problems described above with analog control. Additionally, these attenuators are capable of broadband operation and can be easily assembled in monolithic circuits, such as those required in MMIC applications.

本発明は好適な実施例を参照して述べてきたが、形式お
よび詳細の変更は本発明の範囲から逸脱せずに可能でお
ることが当業者により理解される。
Although the invention has been described with reference to preferred embodiments, those skilled in the art will recognize that changes in form and detail may be made without departing from the scope of the invention.

【図面の簡単な説明】[Brief explanation of the drawing]

第1図は、本発明を適用しうる抵抗素子を示す。 第2図は、本発明の一実施例である電界効果減衰器の上
面図でおる。 第3図は、第1図の電界効果減衰器の断面図である。 第4図は、第2図の減衰器の1つの動作モードを示す。 第5図は、相互′接続されたゲート電極を有する他の実
施例の減衰器構成の動作モードを示す。 第6図は、不均等に配置されたゲート電極を有する他の
実施例の減衰器を示す。 第7図は、減衰器の寸法図を示す。 (主要符号の説明) 10、、、抵抗半導体素子、 20、、、電子可変電界効果減衰器、 21、、、半導体材料、 23.25.、、平行端部、 27.29.、、平行側部、 24、、、入力電極(オーム接触)、 26、、、出力電極(オーム接触)、 28’、30,32,34.3610.ショットキ・ゲ
ート電極、 44.48.、、N±領領域 50、、’、半絶縁基板、 54、、、空乏領域、 60、、、空乏領域、 100、、、ゲート制御ライン1 、 104.、、可変減衰器デバイス、106.108
,110,112,114.、。 ゲート電極、 116.、、ゲート制御ライン、 130、、、減衰器。 特許出願人 モトローラ・インコーホレーテッド↑ FIO−4 FIO−6
FIG. 1 shows a resistance element to which the present invention can be applied. FIG. 2 is a top view of a field effect attenuator which is an embodiment of the present invention. 3 is a cross-sectional view of the field effect attenuator of FIG. 1; FIG. FIG. 4 shows one mode of operation of the attenuator of FIG. FIG. 5 illustrates the mode of operation of an alternative embodiment attenuator configuration with interconnected gate electrodes. FIG. 6 shows another embodiment of an attenuator with non-uniformly placed gate electrodes. FIG. 7 shows a dimensional drawing of the attenuator. (Explanation of main symbols) 10. Resistive semiconductor element 20. Electronic variable field effect attenuator 21. Semiconductor material 23.25. ,,parallel ends, 27.29. ,,Parallel sides, 24,,,Input electrode (ohmic contact), 26,,,Output electrode (ohmic contact), 28',30,32,34.3610. Schottky gate electrode, 44.48. ,,N± region 50,,',semi-insulating substrate, 54,,depletion region, 60,,,depletion region,100,,,gate control line 1,104. ,,Variable Attenuator Device, 106.108
, 110, 112, 114. ,. gate electrode, 116. ,,gate control line, 130,,attenuator. Patent applicant Motorola Incorporated ↑ FIO-4 FIO-6

Claims (3)

【特許請求の範囲】[Claims] (1)異なる制御信号に応答して異なる所定の減衰レベ
ルを与える可変減衰器であつて:入力電極; 出力電極; 前記入力電極と出力電極との間に結合され、通常は前記
入力電極と出力電極との間に第1方向を有する第1連続
直線電流路を与える半導体材料であり、前記第1電流路
が所定の電気的長さを有する、ところの半導体材料; 前記第1方向に対し角度を持った第2方向に向かつて前
記半導体材料を横切って途中まで伸びる第1ゲート電極
であり、その下に前記半導体材料の第1領域を有する第
1ゲート電極; 前記第1方向に対し角度を持った第3方向に向かつて前
記半導体材料を横切って途中まで伸びる第2ゲート電極
であり、その下に前記半導体材料の第2領域を有する第
2ゲート電極;および制御信号に応答して前記第1およ
び第2ゲート電極を付勢し、半導体材料の前記第1およ
び第2領域の導電率を同時に変化させ、減衰器の前記入
力電極と出力電極との間の電流路の電気的長さを選択的
に変化させて前記所定の電気的長さと異なるようにする
ゲート制御ラインであり、前記ゲート電極および半導体
材料の前記第1および第2領域を前記入力電極と出力電
極との間に与えられる減衰量を制御するよう動作せしめ
るゲート制御ライン; から構成されることを特徴とする可変減衰器。
(1) A variable attenuator that provides different predetermined levels of attenuation in response to different control signals, comprising: an input electrode; an output electrode; coupled between the input electrode and the output electrode, typically the input electrode and the output electrode; a semiconductor material that provides a first continuous linear current path having a first direction between it and an electrode, the first current path having a predetermined electrical length; an angle with respect to the first direction; a first gate electrode extending part way across the semiconductor material in a second direction with an angle to the first direction; a second gate electrode extending part way across the semiconductor material in a third direction with a second gate electrode having a second region of the semiconductor material thereunder; energizing the first and second gate electrodes to simultaneously change the electrical conductivity of the first and second regions of semiconductor material to increase the electrical length of the current path between the input and output electrodes of the attenuator. a gate control line selectively varied to differ from the predetermined electrical length, the gate control line providing the gate electrode and the first and second regions of semiconductor material between the input and output electrodes; A variable attenuator comprising: a gate control line operated to control the amount of attenuation.
(2)異なるデジタル制御信号に応答して異なる所定の
減衰レベルを与える可変電界効果減衰器であって: 入力電極; 出力電極; それぞれ前記入力電極および出力電極に結合された第1
および第2平行端部、ならびに第1および第2平行側部
を持つ表面を有し、前記入力電極と出力電極との間に所
定の電気的長さを有する第1方向の第1電流路を設けた
半導体材料; 各々前記半導体材料表面の前記第1側部から前記第1方
向に対し角度を持った方向に向かって前記半導体表面を
横切つて途中まで伸びる複数の第1ゲート電極; 前記半導体材料表面の前記第2側部から前記第1方向に
対し角度を持つた方向に向かつて前記半導体表面を横切
つて途中まで伸び、前記複数の第1ゲート電極の間に入
る少なくとも1つの第2ゲート電極;および デジタル信号に応答して前記複数の第1ゲート電極のう
ち少なくとも1つの前記ゲート電極と前記第2ゲート電
極とを同時に付勢して前記入力電極と出力電極との間の
電流路の電気的長さを選択的に変化させて前記所定の電
気的長さと異なるようにし、前記入力電極と出力電極と
の間に与えられる減衰量を制御し所定の減衰レベルのう
ちの1つを与えるゲート制御ライン; から構成されることを特徴とする可変電界効果減衰器。
(2) a variable field effect attenuator that provides different predetermined attenuation levels in response to different digital control signals, comprising: an input electrode; an output electrode; a first electrode coupled to the input electrode and the output electrode, respectively;
and a first current path in a first direction having a surface having a second parallel end and first and second parallel sides and having a predetermined electrical length between the input electrode and the output electrode. a plurality of first gate electrodes each extending halfway across the semiconductor surface from the first side of the semiconductor material surface in a direction at an angle to the first direction; At least one second gate electrode extends partway across the semiconductor surface from the second side of the material surface in a direction at an angle to the first direction, and extends part way across the semiconductor surface and intersects between the plurality of first gate electrodes. a gate electrode; and a current path between the input electrode and the output electrode by simultaneously energizing at least one of the plurality of first gate electrodes and the second gate electrode in response to a digital signal; selectively varying an electrical length to be different from the predetermined electrical length and controlling the amount of attenuation provided between the input electrode and the output electrode to achieve one of the predetermined attenuation levels. A variable field effect attenuator comprising: a gate control line for providing;
(3)各々前記第2側部から前記半導体表面を横切つて
途中まで伸び、 前記複数の第1ゲート電極の間に入る複数の第2ゲート
電極; から構成されることを特徴とする請求項2記載の可変電
界効果減衰器。
(3) a plurality of second gate electrodes each extending halfway across the semiconductor surface from the second side portion and interposed between the plurality of first gate electrodes; 2. The variable field effect attenuator according to 2.
JP28738290A 1990-10-26 1990-10-26 Field-effect attenuator device capable of controlling electrical length Pending JPH04162433A (en)

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Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH07176761A (en) * 1993-12-20 1995-07-14 Nec Corp Field effect transistor

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* Cited by examiner, † Cited by third party
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