JPH04158580A - Polycrystalline silicon thin film transistor - Google Patents
Polycrystalline silicon thin film transistorInfo
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- Thin Film Transistor (AREA)
Abstract
Description
【発明の詳細な説明】
（イ）産業上の利用分野
本発明はアクティブマトリクス型液晶デイスプレィの駆
動素子に用いる多結晶シリコン薄膜トランジスタの素子
構造に関する。DETAILED DESCRIPTION OF THE INVENTION (A) Field of Industrial Application The present invention relates to the element structure of a polycrystalline silicon thin film transistor used as a driving element of an active matrix liquid crystal display.
（ロ）従来の技術
アクティブマトリクス型液晶デイスプレィの駆動素子と
してＭＩＭや薄膜トランジスタ（ＴＦＴ）などが使用さ
れている。(b) Prior Art MIMs, thin film transistors (TFTs), and the like are used as driving elements for active matrix liquid crystal displays.
このうち、ＴＰＴの半導体材料としてはアモルファスシ
リコンや多結晶シリコンなどが使用される。Among these, amorphous silicon, polycrystalline silicon, and the like are used as semiconductor materials for TPT.
多結晶シリコン（ｐｏｌｙ−５ｉ）はアモルファスシリ
コン（ａ−５ｉ）に比べて移動度が高いため、ＴＰＴの
高速化に有利である。Since polycrystalline silicon (poly-5i) has higher mobility than amorphous silicon (a-5i), it is advantageous for increasing the speed of TPT.
しかし、多結晶シリコン薄膜トランジスタ（ｐｏ Ｉ
ｙ−５１ＴＦＴ）の問題点として、オフ電流が大きいこ
とが挙げられる。However, polycrystalline silicon thin film transistors (po I
y-51TFT) is that its off-state current is large.
オフ電流を小さくする対策として、ＴＰＴをデュアルゲ
ート構造にする方法が一般に知られている（Ｒ，Ｅ、
ＰＲＯＡＮＯ，Ｒ，Ｓ、 ＭＩＳＡＧＥ、 Ｄ、 Ｇ、
ＡＳＴ、”Ｄｅｖｅｌｏｐｍｅｎｔ ａｎｄ Ｅｌｅ
ｃｔｒｉｃａｌ Ｐｒｏｐｅｒｔｉｅｓ ｏｆ Ｕｎｄ
ｏｐｅｄＰｏｌｙｃｒｙｓｔａｌｌｉｎｅ ５ｉｌｉｃ
ｏｎ Ｔｈｉｎ−Ｆｉｌｍ ＴｒａｎｓｉｓｔｏｒＳ”
、Ｐｒｏｃｅｅｄｉｎｇｓ ｏｆ ｔｂｅ ＳＩＤ、
ｖｏｌ、３０／２．１９８９．）。As a measure to reduce the off-state current, it is generally known to make the TPT a dual gate structure (R, E,
PROANO, R, S, MISAGE, D, G,
AST, “Development and Ele
Critical Properties of Und
opedPolycrystalline 5ilic
on Thin-Film TransistorS”
, Proceedings of tbe SID,
vol, 30/2.1989. ).
このようにデュアルゲート（ダブルゲート）ｉｌｌ造に
した場合の効果としては、日経ＢＰ社電子グループ編の
刊行物「フラットパネル・デイスプレィ゛ ９０Ｊ
（１５０頁）に記されているように、２つのＴＰＴが直
列接続されたことと等価になるので１つのドレイン接合
にかかる電圧が半減するため、オフ電流が約１桁小さく
なることがある。The effect of using dual gate illumination in this way is described in the publication ``Flat Panel Display'' 90J edited by Nikkei BP Electronics Group.
(page 150), this is equivalent to connecting two TPTs in series, so the voltage applied to one drain junction is halved, so the off-state current may be reduced by about one order of magnitude.
この現象はＴＰＴのオフ電流がドレイン接合にかかる電
圧に指数関数的に依存していることに起因する。This phenomenon is due to the fact that the off-state current of the TPT depends exponentially on the voltage applied to the drain junction.
ダブルゲート構造のｐｏ １ｙ−５ｉＴＦＴは上記に述
べたようなリーク電流低減の効果を有している。The po 1y-5i TFT with the double gate structure has the effect of reducing leakage current as described above.
第１１図に従来のダブルゲート構造の薄膜トランジスタ
（ＴＰＴ）の平面図を示す。FIG. 11 shows a plan view of a conventional double-gate thin film transistor (TPT).
第】】図において、多結晶シリコン層（ｐｏｌｙ−５ｉ
）（１）の両端がドレインパスライン（８）と画素電極
（９）に接続されている。] In the figure, a polycrystalline silicon layer (poly-5i
) (1) are connected to the drain pass line (8) and the pixel electrode (9).
一方、多結晶シリコン層（］）を横切ってｎ＋ｐｏｌｙ
−３ｉ製のゲート電極（３）がゲートパスライン（１０
）に接続されている。On the other hand, across the polycrystalline silicon layer (])
-3i gate electrode (3) is connected to gate pass line (10
)It is connected to the.
多結晶シリコン層（ＩＪの外形線とゲート電極（３）の
外形線とで囲まれる領域（ハツチングで示す）をＴＰＴ
の動作領域（１２）と称することにする。Polycrystalline silicon layer (the region surrounded by the outline of IJ and the outline of gate electrode (3) (indicated by hatching) is TPT
This will be referred to as the operating region (12).
ゲート電極（３）内に設けられたスルーホール（６）は
多結晶シリコンの端部（１１）と交差している。A through hole (6) provided in the gate electrode (3) intersects with an edge (11) of the polycrystalline silicon.
第１１図中のＸＩＩ−ＸＩＩ線で従来のＴＰＴを切断し
た切断図を第１２図に示す。FIG. 12 shows a cutaway view of the conventional TPT taken along line XII-XII in FIG. 11.
第１２図において、多結晶シリコン層（１）はドープさ
れた左右のドレイン電極（４）とソース電極（５）と動
作領域（１２）とから構成されている。In FIG. 12, a polycrystalline silicon layer (1) is composed of doped left and right drain electrodes (4), a source electrode (5) and an active region (12).
動作領域（１２）上に熱酸化５ｉＯｔ膜（２）があり、
熱酸化Ｓ１０．膜（２）の上にドープされたｐｏｉｙ−
Ｓｉｉｉｊのゲート電極（３）が形成されている。There is a thermally oxidized 5iOt film (2) on the operating region (12),
Thermal oxidation S10. doped poiy- on the membrane (2)
A gate electrode (3) of Siii is formed.
ドレイン電極（４）、ソース電極（５）及びゲート電極
（３）はいずれも保護絶縁膜（７）で覆われている。The drain electrode (4), the source electrode (5), and the gate electrode (3) are all covered with a protective insulating film (7).
保護絶縁膜（７）の開口部において、それぞれドレイン
電極（４）に金属製のドレインパスライン（８）、ソー
スを極（５）にＩＴＯ製の画素電極が接続されている。In the opening of the protective insulating film (7), a metal drain pass line (8) is connected to the drain electrode (4), and a pixel electrode made of ITO is connected to the source (5).
尚、多結晶シｊｌコン層（１）の下地は石英製の基板（
１３）である。The base of the polycrystalline silicon layer (1) is a quartz substrate (
13).
同様な構造のＴＰＴとして、動作領域を二つ以上に分割
したり（特開昭６１−３６９７２号公報）、動作領域に
短冊状の溝を設けたり（特開昭６１−２９５６６４号公
報）、ゲート電極の分割を非動作領域まで広げたり（特
開昭６２−４２５６３号公報）、絶縁基板上に溝を形成
してチャネル輻を増大させたり（特開昭６２−６３５７
５号公報）することが提案されている。As a TPT with a similar structure, the operating area may be divided into two or more (Japanese Patent Application Laid-Open No. 61-36972), a strip-shaped groove may be provided in the operating area (Japanese Patent Application Laid-open No. 61-295664), or a gate may be used. Expanding the division of electrodes to non-operating areas (Japanese Patent Application Laid-Open No. 62-42563), or forming grooves on an insulating substrate to increase channel radiation (Japanese Patent Application Laid-Open No. 62-6357)
5) is proposed.
第１１図に見られる従来のＴＰＴにおいては、多結晶シ
リコンの端部（１１）とゲート電極（３）の境界が複数
個所で交わっている。In the conventional TPT shown in FIG. 11, the edges of the polycrystalline silicon (11) and the gate electrode (3) intersect at multiple locations.
従来のＴＰＴ構造はバターニングを行った多結晶シリコ
ン層（１）の端部までチャネルとしているため、多結晶
シリコン層の端部のトラップ準位を介したリーク電流が
新たに発生し、ダブルゲートによる効果が小さくなると
いう問題があった。In the conventional TPT structure, since the channel extends to the end of the polycrystalline silicon layer (1) that has been buttered, a new leakage current is generated through the trap level at the end of the polycrystalline silicon layer, resulting in a double gate. There was a problem that the effect of
駆動素子のオフ電流が大きくなるとｐｏｌｙ−５ｉＴＦ
Ｔの応用例であるアクティブマトリクス型液晶表示装置
において、表示が不安定になったり、表示の鮮明さが失
われたりする欠点が生ずる。When the off-state current of the drive element increases, poly-5iTF
In an active matrix liquid crystal display device, which is an application example of T, disadvantages arise in that the display becomes unstable and the sharpness of the display is lost.
（ハ）発明が解決しまうとする課題
本発明はゲート電極のスルーホールを多結晶シリコンの
端部と離して形成することにより、オフ電流を効率的に
抑えられるｐ。１ｙ−ＳｉＴＦＴを提供するものである
。(c) Problems to be Solved by the Invention The present invention is capable of efficiently suppressing off-state current by forming the through hole of the gate electrode apart from the end of the polycrystalline silicon. 1y-Si TFT.
（ニ）課題を解決するための手段
本発明のｐｏ Ｉｙ−５ｉＴＦＴは、多結晶シリコン層
の外形線とゲー）！極の外形線とで囲まれる動作領域内
のゲート電極に、この動作領域の外形線と離れたスルー
ホールを設けたことを特徴とする。(d) Means for Solving the Problems The po Iy-5i TFT of the present invention has a polycrystalline silicon layer with a polycrystalline silicon layer. A feature of the present invention is that a through hole is provided in the gate electrode within the operating region surrounded by the outer outline of the pole, and is separated from the outer outline of the operating region.
（ホ）作用
本発明のＴＰＴは動作領域内のゲート電極にスルーホー
ルを設けているので、ＴＰＴのドレイン、ソース閤の電
流の経路は、ゲート電極のスルーホール部のドープされ
たｎ４′又はｐ＋のｐｏｌｙ−５ｉの動作領域を通りド
ープされていないｐ。(e) Operation Since the TPT of the present invention has a through hole in the gate electrode in the operating region, the current path of the drain and source of the TPT is through the doped n4' or p+ undoped p through the active region of poly-5i.
１ｙ−５ｉの動作領域の端部を通らないため、ｐｏｌｙ
−５ｉＴＦＴのリーク電流が低減する働きが生ずる。Since it does not pass through the edge of the 1y-5i operating area,
-5i The leakage current of the TFT is reduced.
（へ）実施例
本発明のｐｏｌｙ−５ｉＴＦＴの一実施例の電極構造の
平面図を第１図に示す。(F) Example A plan view of an electrode structure of an example of the poly-5i TFT of the present invention is shown in FIG.
第１図において、多結晶シリコン層（１）上にスルーホ
ール（６）を備えたゲート電極（３）が熱酸化Ｓｉｎ、
膜を挟んで重畳されている。In FIG. 1, a gate electrode (3) with a through hole (6) on a polycrystalline silicon layer (1) is made of thermally oxidized Sin,
They are superimposed with a membrane in between.
同図でｐｏｌｙ−５ｉ層とゲート電極の外形線の重なり
部は四角形ＡＢＣＤで表されるが、四角形ＡＢＣＤ内を
ＴＰＴの動作領域と呼ぶことにする。In the figure, the overlapping portion of the outlines of the poly-5i layer and the gate electrode is represented by a square ABCD, and the inside of the square ABCD will be referred to as the operating region of the TPT.
ゲート電極（３）のスルーホール（６）の外形線はＴＰ
Ｔの動作領域（四角形ＡＢＣＤ）内に存在し、且つＴＰ
Ｔの動作領域に接しない。The outline of the through hole (6) of the gate electrode (3) is TP
Exists within the operating region of T (rectangle ABCD) and TP
Do not touch the operating area of T.
スルーホール（６）の領域の多結晶シリコン層（１）は
ドープされており、この領域をドープ領域（１４）と言
うことにする。The polycrystalline silicon layer (1) in the region of the through hole (6) is doped, and this region will be referred to as the doped region (14).
第１図のスルーホール（６）の外形線は多結晶シリコン
の端部（１１）に接しないため、ドレイン電極からソー
ス電極へ流れる電流は動作領域内のドープ領域を主とし
て通る。Since the outline of the through hole (6) in FIG. 1 does not touch the edge (11) of the polycrystalline silicon, the current flowing from the drain electrode to the source electrode mainly passes through the doped region in the active region.
このため、ｐｏｌｙ−５ｉ層の動作領域（四角形ＡＢＣ
Ｄ）の中でも界面準位の多い多結晶シリコンの端部（１
１）周辺を流れる電流はスルーホールがない場合に比べ
て激減する。Therefore, the operating area of the poly-5i layer (square ABC
D), the edge of polycrystalline silicon with many interface states (1
1) The current flowing around the area is drastically reduced compared to when there are no through holes.
第１図のＩ Ｉ−Ｉ Ｉ線でｐｏ ｌ ｙ−５１ＴＦＴ
の電極を切断した断面図を第２図に示す。Poly y-51TFT on I-II line in Figure 1
A cross-sectional view of the electrode is shown in FIG.
第２図において、ゲート電極（３）は中央部にスルーホ
ール（６）が形成され、スルーホールはゲート！極下の
熱酸化５ｉｎｓ膜（２）にも形ずくられている。In FIG. 2, a through hole (6) is formed in the center of the gate electrode (3), and the through hole is connected to the gate! It is also formed in the thermally oxidized 5ins film (2) at the very bottom.
熱酸化Ｓｉｎ、膜（２）下の多結晶シリコン層（１）は
燐［Ｐ］ または硼稟［Ｂ］をドープした左右のドレイ
ン電極（４）及びソース電極（５）並びに非拡散の多結
晶シリコン層及びスルーホール下のドープ領域（１４）
とから構成されている。The polycrystalline silicon layer (1) under the thermally oxidized Sin film (2) includes the left and right drain electrodes (4) and source electrodes (5) doped with phosphorus [P] or borax [B], as well as non-diffused polycrystalline silicon. Doped region (14) under silicon layer and through hole
It is composed of.
第２図でゲート電極（３）下部までドレイン電極（４）
及びソース電極（５）が侵入しているが製造方法として
は斜めにイオン注入したり、２段階のドーピングにより
形成することができる。In Figure 2, the drain electrode (4) extends to the bottom of the gate electrode (3).
Although the source electrode (5) is inserted therein, it can be formed by diagonal ion implantation or two-step doping.
後者の構造はＬＤＤ （ｌ ｉｇｈｔ ｌｙ ｄｏ−
ｐｅｄ ｃｌｒａｉｎ）構造のＴＰＴとして良く知ら
れている（特開平２−８３９４０号公報）１、多結晶シ
リコン層（１）下の基板（１３ンは石英で構成されてい
る。The latter structure is LDD (light ly do-
The substrate (13) under the polycrystalline silicon layer (1) is made of quartz, which is well known as a TPT with a ped clrain structure (Japanese Unexamined Patent Publication No. 2-83940).
本発明のｐｏ １ｙ−５１ＴＦＴは従来のスルーホール
のないダブルゲート構造のｐｏｌｙ−５ｉＴＦＴに比べ
てＯＦＦ電流が１７２〜１／１０になる。The OFF current of the poly-51 TFT of the present invention is 172 to 1/10 that of the conventional poly-5 i TFT having a double gate structure without through holes.
第３図にアクティブマトリクス型ＬＣＤパネルに応用さ
れる本発明の多結晶Ｓｉ薄膜トランジスタ（ｐｏｌｙ−
５ｉＴＦＴ）の平面図を示す。Figure 3 shows a polycrystalline Si thin film transistor (poly-Si thin film transistor) of the present invention applied to an active matrix LCD panel.
5iTFT) is shown.
第３図において、多結晶シリコン層（１）は石英製の基
板（１３）上に形成されており、多結晶シリコン層（１
）の両端は保護絶縁膜のスルーホール部（１５）、（１
５）によってＡＩ、Ｍｏ、Ｔｉ等から成るドレインパス
ライン（８）と透明なＩＴＯ１金属酸化膜等から成る画
素電極（９）に電気接続されている。In FIG. 3, a polycrystalline silicon layer (1) is formed on a quartz substrate (13).
) are connected to the through-hole portions (15) and (1) of the protective insulating film.
5), it is electrically connected to a drain pass line (8) made of AI, Mo, Ti, etc., and a pixel electrode (9) made of a transparent ITO1 metal oxide film, etc.
ドープされた多結晶シリコン製のゲートパスライン（１
０）及びゲート電極（３）が熱酸化５ｉＯ１膜を介して
多結晶シリコン層上に延在している。Gate pass line (1) made of doped polycrystalline silicon
0) and a gate electrode (3) extend over the polycrystalline silicon layer via a thermally oxidized 5iO1 film.
第３図で斜線で示された動作類ｂＪはゲートを極（３）
の外形線と多結晶シリコン層（１）の外形線とで囲まれ
る領域である。The operation type bJ indicated by diagonal lines in Fig. 3 is the gate pole (3).
This is a region surrounded by the outline of the polycrystalline silicon layer (1) and the outline of the polycrystalline silicon layer (1).
第３図のＩＶ−ＩＶ線でｐｏｌｙ−５ｉＴＦＴを切断し
た断面図を第４図に示す。FIG. 4 shows a cross-sectional view of the poly-5i TFT taken along line IV--IV in FIG. 3.
第４図において、石英製の基板（１３）上にドープした
ｐｏｌｙ−５ｉ製のドレイン電極（４）及びソースを極
（５）、ｐｏｌｙ−５７製の動作領域（１２）、動作領
域の内でスルーホール（６）下に位置したドープ領域（
１４）が形ずくられている。In Figure 4, a drain electrode (4) and a source made of doped poly-5i are placed on a substrate (13) made of quartz; The doped region (
14) is shaped.
ゲート電極（３）及び熱酸化Ｓｔｏｗ膜（２）は動作領
域（１２）上に位置し、５ｉＯｚ膜、ＰＳＧ膜、ＢＰＳ
Ｇ膜又はＳ ｉＮｘ膜等からなる保護絶縁膜（７）に覆
われている。The gate electrode (3) and the thermally oxidized Stow film (2) are located on the operating region (12), and are made of 5iOz film, PSG film, BPS film, etc.
It is covered with a protective insulating film (7) made of a G film, a SiNx film, or the like.
保護絶縁膜（７）に開口されたスルーホール部によりド
レイン電極（４）とＡ］製のドレインパスライン（８）
とが、またソース電極（５）とＩＴＯ製の画素電極（９
）とが接触している。A through hole opened in the protective insulating film (7) connects the drain electrode (4) with the drain pass line (8) made of A]
Also, the source electrode (5) and the ITO pixel electrode (9)
) are in contact with each other.
第４図のようなｐ ｏ ｌ ｙ−５１ＴＦＴを液晶表示
装置に適用することにより液晶表示装置のコントラスト
が３０％程度向上する。By applying a poly-51 TFT as shown in FIG. 4 to a liquid crystal display device, the contrast of the liquid crystal display device can be improved by about 30%.
第５図に本発明のｐ ｏ ］ ｙ−５１ＴＦＴの第２の
実施例の電極構造の平面図を示す。FIG. 5 shows a plan view of the electrode structure of the second embodiment of the p o ]y-51 TFT of the present invention.
図中のゲート電極のスルーホールはチャネル長の方向に
２個、独立しである。In the figure, there are two independent through holes in the gate electrode in the direction of the channel length.
第５図において、部分的にｎ＋型化されたｎ−型の多結
晶シリコン層（１）とＣｒ又はｎ”ｐ。In FIG. 5, a partially n+ type n-type polycrystalline silicon layer (1) and Cr or n''p.
ｌｙ Ｓｉ製のゲート電極（３）が重なり合っている。ly Si gate electrodes (3) overlap.
第５図をｖｒ−ｖｒ線で切断したときの断面図を第６図
に示す。A cross-sectional view taken along the vr-vr line in FIG. 5 is shown in FIG.
第６図でゲート電極（３）と熱酸化Ｓｉｎ、膜（２）に
は共にスルーホール（６）が形成され、スルーホール下
のｐｏｌｙ−Ｓｉはｎ＋にドープされている。In FIG. 6, a through hole (6) is formed in both the gate electrode (3) and the thermally oxidized Sin film (2), and the poly-Si under the through hole is doped with n+.
第５図の電極構造はＴＰＴのチャネル長（Ｌ）が長い場
合、有効に働く。The electrode structure shown in FIG. 5 works effectively when the TPT channel length (L) is long.
第７図は本発明のｐｏｌｙ−５ｉＴＦＴの第３の実施例
の電極構造の平面図を示す。FIG. 7 shows a plan view of the electrode structure of the third embodiment of the poly-5i TFT of the present invention.
第７図において、ゲート電極（３）に設けられたスルー
ホール（６）はチャネル幅の方向に２個設けられている
。In FIG. 7, two through holes (6) are provided in the gate electrode (3) in the direction of the channel width.
第７図をＶＩ Ｉ Ｉ−ＶＩ Ｉ Ｘ線で切断したとき
の断面図を第８図に示す。FIG. 8 shows a cross-sectional view of FIG. 7 taken along the VII-VII X-ray.
第７図の電極構造はＴＰＴのチャネル幅（Ｗ）が長い場
合、有効に働く。The electrode structure shown in FIG. 7 works effectively when the TPT channel width (W) is long.
第９図に本発明のｐｏ ｌ ｙ−５１ＴＦＴの第４の実
施例の電極構造の平面図を示す。FIG. 9 shows a plan view of the electrode structure of the fourth embodiment of the poly-51 TFT of the present invention.
第９図において、ゲート電極は多結晶シリコン層（１）
との重畳部で２個に分割され、各分割されたゲート電極
（３）にスルーホール（６）を形成している。In Figure 9, the gate electrode is a polycrystalline silicon layer (1).
The gate electrode (3) is divided into two parts at the overlapped part thereof, and a through hole (6) is formed in each divided gate electrode (3).
第９図をＸ−Ｘ線で切断したときの断面図を第１０図に
示す。FIG. 10 shows a cross-sectional view taken along line XX in FIG. 9.
第１０図に示すように２個に分割されたゲートを極（３
）間の多結晶シリコン層（１）はドープされて低抵抗化
されたｎ’ｐｏｌｙ−５ｉ製のドープ領域（１４）とな
っている。As shown in Figure 10, the gate divided into two is connected to the pole (3
The polycrystalline silicon layer (1) between ) is doped to have a low resistance and is a doped region (14) made of n'poly-5i.
第１０図の電極構造は各ＴＰＴの駆動電圧が小さくなり
、ａ（アモルファス）−５ｉＴＦＴに比べて駆動電圧の
大きいｐｏ １ｙ−５ｉＴＦＴの動作マージンに余裕が
生ずる。In the electrode structure shown in FIG. 10, the driving voltage of each TPT is small, and a margin is created in the operating margin of the po 1y-5i TFT, which has a larger driving voltage than the a (amorphous)-5i TFT.
尚、上述の実施例においてはゲート電極と熱酸化５ｒＯ
ｔ膜に共通して貫通するスルーホールを設けているが、
本発明はこれに限定されず、第１３図に示す如く熱酸化
ＳｉＯ，膜にスルーホールを設ける必要はない。In the above embodiment, the gate electrode and the thermally oxidized 5rO
A through hole is provided in common to the t-film, but
The present invention is not limited to this, and as shown in FIG. 13, there is no need to provide through holes in the thermally oxidized SiO film.
この場合でも、多結晶シリコン膜への不純物導入は半導
体分野の周知の技術で可能である。Even in this case, impurities can be introduced into the polycrystalline silicon film using well-known techniques in the semiconductor field.
（ト）発明の効果
本発明のｐ ｏ ］ ｙ−５１ＴＦＴは従来のｐｏｌｙ
−８ｉＴＦＴに比べてＯＦＦ電流を小さくすることがで
きる。(g) Effects of the invention The p o of the present invention] Y-51TFT is a conventional poly
The OFF current can be reduced compared to -8iTFT.
本発明の構造のｐ ｏ １ ｙ−５１ＴＦＴを液晶表示
装置の画素駆動用ＴＰＴに用いることにより液晶デイス
プレィの画質構造を図ることができる。By using the po 1 y-51 TFT having the structure of the present invention as a pixel driving TPT of a liquid crystal display device, it is possible to improve the image quality of the liquid crystal display.
第１図は本発明のｐ ｏ ］ ｙ−５１ＴＦＴの電極構
造の第１実施例の平面図、第２図は本発明のｐｏｌｙ−
５ｉＴＦＴの電極構造の第１実施例の断面図、第３図は
液晶表示装置における本発明のｐｏｌｙ−５ｉＴＦＴの
第１実施例の平面図、第４図は液晶表示装置における本
発明のｐｏｌｙ−５ｉＴＦＴの第１実施例の断面図、第
５図は本発明のｐｏｌｙ−５ｉＴＦＴの電極構造の第２
実施例の平面図、第６図は本発明のｐｏｌｙ−５ｉＴＦ
Ｔの電極構造の第２実施例の断面図、第７図は本発明の
ｐｏｌｙ−５ｉＴＦＴの電極構造の第３実施例の平面図
、第８図は本発明のｐｏｌｙ−３ｉＴＦＴの電極構造の
第３実施例の断面図、第９図は本発明のｐｏ １ ｙ−
５１ＴＦＴの電極構造の第４実施例の平面図、第１０図
は本発明のｐｏｌｙ−５ｉＴＦＴの電極構造の第４実施
例の断面図、第１１図は従来の液晶表示装置におけるｐ
ｏｌｙ−５ｉＴＦＴの平面図、第１２図は従来の液晶表
示装置のｐｏ ｌ ｙ−５１ＴＦＴの断面図、第１３図
は本発明の液晶表示装置のｐｏｌｙ−５ｉＴＦＴの断面
図である。
１・・・多結晶シリコン層、２・・・熱酸化Ｓｉｎ、膜
、３・・・ゲート電極、４・・・ドレイン電極、５・・
・ソース電極、６・・・スルーホール部、７・・・保護
絶縁膜、８・・・ドレインパスライン、９・・・画素電
極、１０・・・ゲートパスライン、１１・・・多結晶シ
リコンの端部、１２・・・動作領域、１３・・・基板、
１４・・・ドープ領域、１５・・・スルーホール部。
出願人 三洋電機株式会社代理人
弁理士 西野卓嗣（外２名）第１図
第２図
′？ 篇
第５図
第６図
第７図
第８図
第９図
第１０図
第１１図
第１２図
１２動作領域FIG. 1 is a plan view of the first embodiment of the electrode structure of the poly-51TFT of the present invention, and FIG.
FIG. 3 is a plan view of the first embodiment of the poly-5i TFT of the present invention in a liquid crystal display device, and FIG. 4 is a cross-sectional view of the first embodiment of the electrode structure of the 5i TFT. FIG. 5 is a cross-sectional view of the first embodiment of the present invention, and FIG.
A plan view of the embodiment, FIG. 6 shows the poly-5iTF of the present invention.
7 is a cross-sectional view of the second embodiment of the electrode structure of the poly-5i TFT of the present invention, and FIG. 8 is a plan view of the third embodiment of the electrode structure of the poly-3i TFT of the present invention. A cross-sectional view of the third embodiment, FIG. 9, shows the po 1 y- of the present invention.
FIG. 10 is a plan view of a fourth embodiment of the electrode structure of a poly-5i TFT of the present invention, and FIG. 11 is a plan view of a fourth embodiment of the electrode structure of a poly-5i TFT of the present invention.
FIG. 12 is a plan view of a poly-5i TFT, FIG. 12 is a cross-sectional view of a poly-51 TFT of a conventional liquid crystal display device, and FIG. 13 is a cross-sectional view of a poly-5i TFT of a liquid crystal display device of the present invention. DESCRIPTION OF SYMBOLS 1... Polycrystalline silicon layer, 2... Thermal oxidation Sin, film, 3... Gate electrode, 4... Drain electrode, 5...
- Source electrode, 6...Through hole part, 7...Protective insulating film, 8...Drain pass line, 9...Pixel electrode, 10...Gate pass line, 11...Polycrystalline silicon End portion, 12... Operating area, 13... Substrate,
14... Doped region, 15... Through hole portion. Applicant Sanyo Electric Co., Ltd. Agent
Patent attorney Takuji Nishino (2 others) Figure 1 Figure 2'? Figure 5 Figure 6 Figure 7 Figure 8 Figure 9 Figure 10 Figure 11 Figure 12 Figure 12 Operating area
Claims (1)
ソース電極並びにドレイン電極の積層体からなる薄膜ト
ランジスタに於て、 多結晶シリコン層の外形線とゲート電極の外形線とで囲
まれる領域を動作領域となし、該動作領域内のゲート電
極に、該動作領域の外形線に非接触の独立したスルーホ
ールを備えたことを特徴とする多結晶シリコン薄膜トラ
ンジスタ。(1) Gate electrode, gate insulating film, polycrystalline silicon layer,
In a thin film transistor consisting of a stacked body of a source electrode and a drain electrode, the region surrounded by the outline of the polycrystalline silicon layer and the outline of the gate electrode is defined as an operating region, and the gate electrode within the operating region is A polycrystalline silicon thin film transistor characterized by having non-contact independent through holes in the outline of the region.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP28463390A JPH04158580A (en) | 1990-10-22 | 1990-10-22 | Polycrystalline silicon thin film transistor |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP28463390A JPH04158580A (en) | 1990-10-22 | 1990-10-22 | Polycrystalline silicon thin film transistor |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH04158580A true JPH04158580A (en) | 1992-06-01 |
Family
ID=17681002
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP28463390A Pending JPH04158580A (en) | 1990-10-22 | 1990-10-22 | Polycrystalline silicon thin film transistor |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH04158580A (en) |
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0738118A (en) * | 1992-12-22 | 1995-02-07 | Korea Electron Telecommun | Manufacture of thin film transistor |
| US6664569B2 (en) * | 2000-06-09 | 2003-12-16 | Lg. Philips Lcd Co., Ltd. | Liquid crystal display device array substrate and method of manufacturing the same |
| JP2009111412A (en) * | 2008-11-28 | 2009-05-21 | Sakae Tanaka | Thin film transistor element and display device |
| US8541811B2 (en) | 2005-07-14 | 2013-09-24 | Samsung Display Co., Ltd. | TFT with improved light sensing and TFT substrate using the same and liquid crystal display |
-
1990
- 1990-10-22 JP JP28463390A patent/JPH04158580A/en active Pending
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0738118A (en) * | 1992-12-22 | 1995-02-07 | Korea Electron Telecommun | Manufacture of thin film transistor |
| US6664569B2 (en) * | 2000-06-09 | 2003-12-16 | Lg. Philips Lcd Co., Ltd. | Liquid crystal display device array substrate and method of manufacturing the same |
| US8541811B2 (en) | 2005-07-14 | 2013-09-24 | Samsung Display Co., Ltd. | TFT with improved light sensing and TFT substrate using the same and liquid crystal display |
| JP2009111412A (en) * | 2008-11-28 | 2009-05-21 | Sakae Tanaka | Thin film transistor element and display device |
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